JP2871551B2 - 信号レベル変換回路 - Google Patents

信号レベル変換回路

Info

Publication number
JP2871551B2
JP2871551B2 JP7255547A JP25554795A JP2871551B2 JP 2871551 B2 JP2871551 B2 JP 2871551B2 JP 7255547 A JP7255547 A JP 7255547A JP 25554795 A JP25554795 A JP 25554795A JP 2871551 B2 JP2871551 B2 JP 2871551B2
Authority
JP
Japan
Prior art keywords
power supply
potential
supply line
line
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7255547A
Other languages
English (en)
Other versions
JPH0983343A (ja
Inventor
正之 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7255547A priority Critical patent/JP2871551B2/ja
Priority to KR1019960038807A priority patent/KR100221757B1/ko
Priority to US08/711,111 priority patent/US5789942A/en
Publication of JPH0983343A publication Critical patent/JPH0983343A/ja
Application granted granted Critical
Publication of JP2871551B2 publication Critical patent/JP2871551B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置で構成さ
れる信号レベル変換回路に関し、特に消費電力を低減し
た高速な信号レベル変換回路に関する。
【０００２】
【従来の技術】従来のこの種のレベル変換回路の一例を
図４に示す。高電位の第１の電源線１０１と、低電位の
第２の電源線１０２と、前記第１の電源線１０１の電位
よりも若干低電位の第３の電源線１０３を備え、第１の
電源線１０１と第２の電源線１０２の間に、互いにクロ
ス接続したｐＭＯＳトランジスタＰ１１，Ｐ１２と、こ
れらトランジスタの各ドレインに縦続接続されたｎＭＯ
ＳトランジスタＮ１１，Ｎ１２を接続している。また、
第３の電源線１０３と第２の電源線１０３との間にｐＭ
ＯＳトランジスタＰ１３とｎＭＯＳトランジスタＮ１３
とで構成されるインバータ回路を接続している。そし
て、これらトランジスタＰ１３，Ｎ１３の各ゲートに入
力信号線１０５を接続し、前記トランジスタＰ１２，Ｎ
１２の接続点に出力信号線１０６を接続している。
【０００３】この構成において、いま、入力信号線１０
３の電位レベルが第２の電源線１０２の電位と同じと
き、すなわちローレベルのとき、ｎＭＯＳトランジスタ
Ｎ１１のゲート端子の電位は第３の電源線１０３の電位
と同じとなり、ｎＭＯＳトランジスタＮ１２のゲート端
子の電位は第２の電源線１０２の電位と同じとなる。し
たがって、ｎＭＯＳトランジスタＮ１１はオン状態とな
り、ｎＭＯＳトランジスタＮ１２はオフ状態となり、ｐ
ＭＯＳトランジスタＰ１１のドレイン端子が第２の電源
線１０２の電位レベルと等しくなる。したがって、ｐＭ
ＯＳトランジスタＮ１２はオン状態となり、そのドレイ
ン端子の電位は第１の電源線１０１の電位と同じとな
る。すなわち、入力信号線１０５の電位が第２の電源線
１０２の電位と同じとき、出力信号線１０６の電位は第
１の電源線１０１の電位と同じとなり、ハイレベルとな
る。
【０００４】一方、入力信号線１０５の電位レベルが第
３の電源線１０５の電位と同じとき、すなわちハイレベ
ルのとき、ｎＭＯＳトランジスタＮ１１のゲート端子の
電位は第２の電源線１０２の電位と同じとなり、ｎＭＯ
ＳトランジスタＮ１２のゲート端子の電位は第３の電源
線１０３の電位と同じとなる。したがって、ｎＭＯＳト
ランジスタＮ１２はオン状態となりｎＭＯＳトランジス
タＮ１１はオフ状態となり、ｐＭＯＳトランジスタＰ１
１のドレイン端子が第２の電源線１０２の電位レベルと
等しくなる。したがって、ｐＭＯＳトランジスタＰ１１
はオン状態となり、そのドレイン端子の電位は第１の電
源線１０１の電位と同じとなる。すなわち、入力信号線
１０５の電位が第３の電源線１０５の電位と同じとき、
出力信号線１０６の電位は第２の電源線の電位と同じと
なり、ローレベルとなる。
【０００５】
【発明が解決しようとする課題】この従来の信号レベル
変換回路では、入力信号線１０５が第２の電源線１０２
の電位レベルから第３の電源線１０３の電位レベルの間
を遷移してから出力信号線１０６が第１の電源線１０１
の電位レベルから第２の電源線１０２の電位レベルの間
を遷移すると、ｎＭＯＳトランジスタＮ１２はオンとな
るが、ｐＭＯＳ，ｎＭＯＳの各トランジスタＰ１３，Ｎ
１３からなるインバータ回路の遅延時間を経てｎＭＯＳ
トランジスタＮ１１がオフとなる。一方、入力信号線１
０５が第３の電源線１０３の電位レベルから第２の電源
線１０２の電位レベルの間を遷移してから出力信号線１
０６が第２の電源線１０２の電位レベルから第１の電源
線１０１の電位レベルの間を遷移するとすると、ｎＭＯ
ＳトランジスタＮ１２はオフとなるが、ｐＭＯＳ，ｎＭ
ＯＳの各トランジスタＰ１３，Ｎ１３からなるインバー
タ回路の遅延時間を経てｎＭＯＳトランジスタＮ１１が
オンとなる。
【０００６】ｎＭＯＳトランジスタＮ１２がオン、Ｎ１
１がオフのとき、ｐＭＯＳトランジスタＰ１１のドレイ
ン端子とＰ１２のゲート端子は第１の電源線１０１の電
位レベルで、Ｐ１１のゲート端子とＰ１２のドレイン端
子は第２の電源線１０２の電位レベルとなっている。一
方、ｎＭＯＳトランジスタＮ１２がオフ、Ｎ１１がオン
のとき、ｐＭＯＳトランジスタＰ１１のドレイン端子と
Ｐ１２のゲート端子は第２の電源線１０２の電位レベル
で、Ｐ１１のゲート端子とＰ１２のドレイン端子は第１
の電源線１０１の電位レベルとなっている。
【０００７】ｐＭＯＳトランジスタＰ１１とＰ１２はゲ
ート端子とドレイン端子が相互にクロス接続された構造
となっているため、帰還ループが存在し、ｐＭＯＳトラ
ンジスタＰ１１のドレイン端子とＰ１２のゲート端子が
第１の電源線１０１の電位レベルのときから、Ｐ１１の
ゲート端子とＰ１２のドレイン端子が第２の電源線１０
２の電位レベルに遷移する時間、およびＰ１１のドレイ
ン端子とＰ１２のゲート端子が第２の電源線１０２の電
位レベルのときから、Ｐ１１のゲート端子とＰ１２のド
レイン端子が第１の電源線１０１の電位レベルに遷移す
る時間が長くなる。
【０００８】したがって、従来の信号レベル変換回路で
は、入力信号線１０５の電位が遷移してから出力信号線
１０６の電位が遷移するまでの時間が長いという問題が
生じる。また、第３の電源線１０３の電位が第１の電源
線１０１に比べて低くなるに従ってｐＭＯＳトランジス
タＰ１１とＰ１２のオン電流に比べてｎＭＯＳトランジ
スタＮ１１とＮ１２のオン電流を大きくする必要が生
じ、それは出力信号線１０６の駆動電流を減少させてい
る。さらに、出力信号線１０６の電位の変化する時間が
入力信号線１０５の電位の遷移する方向によって異なる
ため、入力信号線１０５にデューティ比５０％の信号を
入力しても、出力信号線１０６にはデューティ比５０％
の信号が得られないという問題がある。本発明の目的
は、このように従来の問題を解消し、低消費電力で高速
な信号レベル変換回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の信号レベル変換
回路は、高電位の第１の電源と、低電位の第２の電源
と、前記第１の電源よりも低電位の第３の電源と、第１
の内部電源線とを備え、入力信号が第３の電源の電位に
等しいときに第２の電源の電位レベルが出力され、入力
信号が第２の電源の電位に等しいときに第１の内部電源
線の電位レベルが出力されるインバータ回路と、入力信
号が第３の電源の電位に等しいときに第１の内部電源線
に第３の電源の電位が出力され、入力信号が第２の電源
の電位に等しいときに第１の内部電源線に第１の電源の
電位が出力される第１のスイッチ回路とを備え、インバ
ータ回路の入出力間の遅延時間が短いことを利用して高
速の信号レベル変換を可能とし、かつ第１の内部電源線
を第１または第３の電源線の電位とすることでインバー
タ回路のトランジスタを完全にオフとし、貫通電流を無
くして消費電力を低減する。
【００１０】また、本発明の信号レベル変換回路は、高
電位の第１の電源と、低電位の第２の電源と、前記第２
の電源よりも高電位の第４の電源と、第２の内部電源線
とを備え、入力信号が第１の電源の電位に等しいときに
第２の内部電源線の電位レベルが出力され、入力信号が
第４の電源の電位に等しいときに第１の電源線の電位レ
ベルが出力されるインバータ回路と、入力信号が第４の
電源の電位に等しいときに第２の内部電源線に第４の電
源の電位が出力され、入力信号が第１の電源の電位に等
しいときに第２の内部電源線に第２の電源の電位が出力
される第２のスイッチ回路とを備え、同様にインバータ
回路での入出力間の遅延時間が短いことにより高速の信
号レベル変換を可能とし、かつ第２の内部電源線を利用
することで、貫通電流を無くして消費電力を低減する。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１実施形
態の回路図である。同図において、高電位の第１の電源
線１０１と、低電位の第２の電源線１０２と、前記第１
の電源線１０１よりも若干低電位の第３の電源線１０３
と、第１の内部電源線１０７とを備えている。さらに、
入力信号線１０５に入力される入力信号が第３の電源線
１０３の電位に等しいときに第２の電源線１０２の電位
レベルが出力され、入力信号が第２の電源線１０２の電
位に等しいときに第１の内部電源線１０７の電位レベル
が出力されるインバータ回路と、入力信号が第３の電源
線１０３の電位に等しいときに第１の内部電源線１０７
に第３の電源線１０３の電位が出力され、入力信号が第
２の電源線１０２の電位に等しいときに第１の内部電源
線１０７に第１の電源線１０１の電位が出力される第１
のスイッチ回路とを備えている。
【００１２】前記インバータ回路は、第１のｐＭＯＳト
ランジスタＰ１と第１のｎＭＯＳトランジスタＮ１のソ
ース・ドレインを縦続接続し、その接続点を出力信号線
１０６に接続し、各ゲートを接続して入力信号線１０５
に接続している。
【００１３】また、前記第１のスイッチ回路は、ソース
が第１の電源線１０１に、ドレインが第１の内部電源線
１０７に、ゲートが第１の内部信号線１０８にそれぞれ
接続された第２のｐＭＯＳトランジスタＰ２と、ソース
が第１の電源線１０１に、ドレインが第１の内部信号線
１０８に、ゲートが第１の内部電源線１０７にそれぞれ
接続された第３のｐＭＯＳトランジスタＰ３と、ソース
が第１の内部信号線１０８に、ドレインが入力信号線１
０５に、ゲートが第３の電源線１０３にそれぞれ接続さ
れた第５のｎＭＯＳトランジスタＮ５と、ソースが入力
信号線１０５に、ドレインが第１の内部電源線１０７
に、ゲートが第２の電源線１０２にそれぞれ接続された
第４のｐＭＯＳトランジスタＰ４とで構成される。
【００１４】この構成によれば、入力信号線１０５がハ
イレベル、すなわち第１の電源線１０１の電位より低い
第３の電源線１０３の電位のとき、第１のｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１のインバータ
回路において、ｎＭＯＳトランジスタＮ１がオン、ｐＭ
ＯＳトランジスタＰ１がオフとなるため、出力信号線１
０６にはローレベル、すなわち第２の電源線１０２の電
位の信号が出力される。また、このとき、入力信号線１
０５がハイレベルであるため第４のｐＭＯＳトランジス
タＰ４がオン、第５のｎＭＯＳトランジスタＮ５がオフ
となり、第１の内部電源線１０７の電位は入力信号線１
０５の電位である第３の電源線１０３の電位と等しくな
る。したがって、第３のｐＭＯＳトランジスタＰ３がオ
ンし、第２のｐＭＯＳトランジスタＰ２がオフとなり、
さらに第１のｐＭＯＳトランジスタＰ１は完全にオフと
なり、第１の電源線１０１から第２の電源線１０２の間
に定常的に流れる貫通電流が無く、低消費電力となる。
【００１５】入力信号線１０５がローレベルになると、
第４のｐＭＯＳトランジスタＰ４がオフ、第５のｎＭＯ
ＳトランジスタＮ５がオン、第２のｐＭＯＳトランジス
タＰ２がオンとなるため、第３のｐＭＯＳトランジスタ
Ｐ３がオフとなり、第１の内部電源線１０７は第１の電
源線１０１の電位と等しくなる。また、インバータ回路
の第１のｎＭＯＳトランジスタＮ１はオフ、第１のｐＭ
ＯＳトランジスタＰ１がオンであるため、出力信号線１
０６にはハイレベル、即ち第１の電源線１０１の電位が
出力される。このとき、第１のｎＭＯＳトランジスタＮ
１がオフであるため、第１の電源線１０１から第２の電
源線１０２の間に定常的に流れる貫通電流が無く、低消
費電力化が可能となる。
【００１６】また、入力信号線１０５がハイレベルから
ローレベルに変わったとき、あるいはローレベルからハ
イレベルに変わったとき、出力信号線１０６の電位は従
来回路のように信号の帰還がないため第１のｐＭＯＳ、
ｎＭＯＳの各トランジスタＰ１，Ｎ１を通してすぐ変化
するため、高速の信号レベル変換が可能となる。
【００１７】すなわち、この第１の実施形態では、ｐＭ
ＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とで
構成されるインバータ回路の入出力間の置換時間が短い
ことを利用することで、高速の信号レベル変換が可能と
なる。また、第１の電源線１０１の電位よりも低電圧の
第３の電源線１０３の電位を利用しているが、このこと
でインバータ回路を構成するトランジスタのいずれか一
方が完全にオフにならない状態が生じるが、第１の内部
電源線１０７の電位を第１または第２の電源線の電位に
することで、トランジスタを完全にオフとし、貫通電流
を無くして消費電力を低減する。
【００１８】図２は本発明の第２の実施形態の回路図で
ある。同図において、高電位の第１の電源線１０１と、
低電位の第２の電源線１０２と、前記第２の電源線１０
２の電位よりも若干高電位の第４の電源線１０４と、第
２の内部電源線１０９とを備えている。さらに、入力信
号線１０５に入力される入力信号が第１の電源線１０１
の電位に等しいときに第２の内部電源線１０９の電位レ
ベルが出力され、入力信号が第４の電源線１０４の電位
に等しいときに第１の電源線１０１の電位レベルが出力
されるインバータ回路と、入力信号が第４の電源線１０
４の電位に等しいときに第２の内部電源線１０９に第４
の電源線１０４の電位が出力され、入力信号が第１の電
源線１０１の電位に等しいときに第２の内部電源線１０
９に第２の電源線１０２の電位が出力される第２のスイ
ッチ回路とを備えている。
【００１９】前記インバータ回路は第１の実施形態と同
じ構成である。また、前記第２のスイッチ回路は、ソー
スが第２の電源線１０２に、ドレインが第２の内部電源
線１０９に、ゲートが第２の内部信号線１１０にそれぞ
れ接続された第２のｎＭＯＳトランジスタＮ２と、ソー
スが第２の電源線１０２に、ドレインが第２の内部信号
線１１０に、ゲートが第２の内部電源線１０９にそれぞ
れ接続された第３のｎＭＯＳトランジスタＮ３と、ソー
スが入力信号線１０５に、ドレインが第２の内部信号線
１１０に、ゲートが第４の電源線１０４にそれぞれ接続
された第５のｐＭＯＳトランジスタＮ５と、ソースが第
２の内部電源線１０９に、ドレインが入力信号線１０５
に、ゲートが第１の電源線１０１にそれぞれ接続された
第４のｎＭＯＳトランジスタＮ４とで構成されている。
【００２０】この構成によれば、入力信号線１０５がハ
イレベル、すなわち第１の電源線１０１の電位のとき、
インバータ回路の第１のｐＭＯＳトランジスタＰ１がオ
フとなり、第１のｎＭＯＳトランジスタＮ１がオンとな
るため、出力信号線１０６にはローレベル、すなわち第
２の電源線１０２の電位の信号が出力される。このと
き、第４のｎＭＯＳトランジスタＮ４がオフし、第５の
ｐＭＯＳトランジスタＰ５がオンし、第２及び第３のｐ
ＭＯＳトランジスタＰ２，Ｐ３がオンするため、第２の
内部電源線１０９の電位は第２の電源線１０２の電位と
等しくなる。また、第１のｐＭＯＳトランジスタＰ１は
完全にオフとなり、第１の電源線１０１から第２の電源
線１０２の間に定常的に流れる貫通電流が無く、低消費
電力となる。
【００２１】一方、入力信号線１０５がローレベル、す
なわち第２の電源線１０２の電位より高い第４の電源線
１０４の電位のとき、第１のｐＭＯＳトランジスタＰ１
がオンし、第１のｎＭＯＳトランジスタＮ１がオフとな
るため、出力信号線１０６にはハイレベル、すなわち第
１の電源線１０１の電位の信号が出力される。すなわ
ち、このとき、第４のｎＭＯＳトランジスタＮ４がオ
ン、第５のｐＭＯＳトランジスタＰ５がオフとなるた
め、第２の内部電源線１０８は入力信号線１０５の電位
レベルである第４の電源線１０４の電位と等しくなる。
このとき、第２及び第３のｐＭＯＳトランジスタＰ２，
Ｐ３はオフとなる。また、第１のｎＭＯＳトランジスタ
Ｎ１が完全にオフとなり、第１の電源線１０１から第２
の電源線１０２の間に定常的に流れる貫通電流が無く、
低消費電力化が可能となる。
【００２２】また、入力信号線１０５の電位がハイレベ
ルからローレベルに変わったとき、あるいはローレベル
からハイレベルに変わったとき、出力信号線１０６の電
位は従来回路のように信号の帰還がないためインバータ
回路の第１のｐＭＯＳ，ｎＭＯＳの各トランジスタＰ
１，Ｎ１を通してすぐ変化するため、高速の信号レベル
変換が可能となる。
【００２３】すなわち、この第２の実施形態において
も、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタ
Ｎ１とで構成されるインバータ回路の入出力間の置換時
間が短いことを利用することで、高速の信号レベル変換
が可能となる。また、第２の電源線１０２の電位よりも
高電圧の第４の電源線１０４の電位を利用しているが、
このことでインバータ回路を構成する前記トランジスタ
のいずれか一方が完全にオフにならない状態が生じる
が、第２の内部電源線１０９の電位を第１または第２の
電源線の電位にすることで、トランジスタを完全にオフ
とし、貫通電流を無くして消費電力を低減する。
【００２４】図３は本発明の第３の実施形態の回路図で
あり、前記第１及び第２の各実施形態を一体化した構成
としたものである。すなわち、高電位の第１の電源線１
０１と、低電位の第２の電源線１０２と、前記第１の電
源線１０１の電位よりも若干低電位の第３の電源線１０
３と、第２の電源線１０２の電位よりも若干高電位の第
４の電源線１０４と、第１及び第２の各内部電源線１０
７，１０９とを備えている。さらに、入力信号線１０５
に入力される入力信号の電位が第３の電源線１０３の電
位に等しいときに第２の内部電源線１０９の電位レベル
が出力され、入力信号が第４の電源線１０４の電位に等
しいときに第１の内部電源線１０７の電位レベルが出力
されるインバータ回路を備えている。
【００２５】また、入力信号が第３の電源線１０３の電
位に等しいときに第１の内部電源線１０７に第３の電源
線１０３の電位が出力され、入力信号が第４の電源線１
０４の電位に等しいときに第１の内部電源線１０７に第
１の電源線１０１の電位が出力される第１のスイッチ回
路と、入力信号が第４の電源線１０４の電位に等しいと
きに第２の内部電源線１０９に第４の電源線１０４の電
位が出力され、入力信号が第３の電源線１０３の電位に
等しいときに第２の内部電源線１０９に第２の電源線１
０２の電位が出力される第２のスイッチ回路とを備えて
いる。
【００２６】ここで、前記インバータ回路は前記第１及
び第２の実施形態のものと同じである。また、第１のス
イッチ回路は第１の実施形態のものと、第２のスイッチ
回路は第２の実施形態のものと同様な構成とされてい
る。
【００２７】この構成によれば、入力信号線１０５がハ
イレベル、すなわち第１の電源線１０１の電位より低い
第３の電源線１０３の電位のとき、インバータ回路によ
り出力信号線１０６にはローレベル、すなわち第２の電
源線１０２の電位の信号が出力される。このとき、第５
のｎＭＯＳトランジスタＮ５，第４のｎＭＯＳトランジ
スタＮ４がオフ、第４のｐＭＯＳトランジスタＰ４，第
５のｐＭＯＳトランジスタＰ５がオンであるため、第１
の内部電源線１０７の電位は第３の電源線１０５の電位
と等しくなり、第２の内部電源線１０９の電位は第２の
電源線１０２の電位と等しくなる。そして、第１のｎＭ
ＯＳトランジスタＮ１がオンのため出力信号線１０６に
は第２の電源線１０２の電位が出力され、第１のｐＭＯ
ＳトランジスタＰ１は完全にオフとなり、第１の電源線
１０１から第２の電源線１０２の間に定常的に流れる貫
通電流が無い。
【００２８】一方、入力信号線１０５がローレベル、す
なわち第２の電源線１０２の電位より高い第４の電源線
１０４の電位のとき、インバータ回路により出力信号線
１０６にはハイレベル、すなわち第１の電源線１０１の
電位の信号が出力される。このとき、第５のｎＭＯＳト
ランジスタＮ５，第４のｎＭＯＳトランジスタＮ４がオ
ン、第４のｐＭＯＳトランジスタＰ４，第５のｐＭＯＳ
トランジスタＰ５がオフであるため、第１の内部電源線
１０７は第１の電源線１０１の電位と等しくなり、第２
の内部電源線１０９の電位は第４の電源線１０４の電位
と等しくなる。このとき、第１のｎＭＯＳトランジスタ
Ｎ１は完全にオフとなり、第１の電源線１０１から第２
の電源線１０２の間に定常的に流れる貫通電流が無く、
低消費電力化が可能となる。
【００２９】入力信号線１０３がハイレベルからローレ
ベルに変わったとき、あるいはローレベルからハイレベ
ルに変わったとき、出力信号線１０４の電位は従来回路
のように信号の帰還がないためＰ１０，Ｎ１１を通して
すぐ変化するため、高速の信号レベル変換が可能とな
る。
【００３０】すなわち、この第３の実施形態において
も、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタ
Ｎ１とで構成されるインバータ回路の入出力間の置換時
間が短いことを利用することで、高速の信号レベル変換
が可能となることは前記各実施形態と同様である。ま
た、第１の電源線１０１の電位よりも低電圧の第３の電
源線１０３の電位と、第２の電源線１０２の電位よりも
高電圧の第４の電源線１０４の電位を利用しているが、
このことでインバータ回路を構成する前記トランジスタ
のいずれか一方が完全にオフにならない状態が生じる
が、第１及び２の内部電源線１０７，１０９の電位を第
１または第２の電源線の電位にすることで、トランジス
タを完全にオフとし、貫通電流を無くして消費電力を低
減する。
【００３１】
【発明の効果】以上説明したように本発明は、基本的に
はインバータ回路を利用して信号レベル変換を行うた
め、インバータ回路が有する入出力間の遅延時間が短い
ことを利用して高速の信号レベル変換が実現できる。ま
た、回路内に第１及び第２の内部電源線を設け、この内
部電源線の電位を入力信号の電位により第１または第２
の電源線の電位に制御することで、インバータ回路を構
成するトランジスタを完全にオフの状態とし、貫通電流
を無くして消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の信号レベル変換回路の第１の実施形態
の回路図である。
【図２】本発明の第２の実施形態の回路図である。
【図３】本発明の第３の実施形態の回路図である。
【図４】従来の信号レベル変換回路の一例の回路図であ
る。
【符号の説明】
Ｐ１〜Ｐ５ ｐ型ＭＯＳトランジスタ Ｎ１〜Ｎ５ ｎ型ＭＯＳトランジスタ １０１〜１０４ 電源線 １０５ 入力信号線 １０６ 出力信号線 １０７ 第１の内部電源線 １０８ 第１の内部信号線 １０９ 第２の内部電源線 １１０ 第２の内部信号線

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 高電位の第１の電源と、低電位の第２の
    電源と、前記第１の電源よりも低電位の第３の電源と、
    第１の内部電源線とを備え、入力信号が第３の電源の電
    位に等しいときに第２の電源の電位レベルが出力され、
    入力信号が第２の電源の電位に等しいときに第１の内部
    電源線の電位レベルが出力されるインバータ回路と、入
    力信号が第３の電源の電位に等しいときに第１の内部電
    源線に第３の電源の電位が出力され、入力信号が第２の
    電源の電位に等しいときに第１の内部電源線に第１の電
    源の電位が出力される第１のスイッチ回路とを備えるこ
    とを特徴とする信号レベル変換回路。
  2. 【請求項２】 高電位の第１の電源と、低電位の第２の
    電源と、前記第２の電源よりも高電位の第４の電源と、
    第２の内部電源線とを備え、入力信号が第１の電源の電
    位に等しいときに第２の内部電源線の電位レベルが出力
    され、入力信号が第４の電源の電位に等しいときに第１
    の電源線の電位レベルが出力されるインバータ回路と、
    入力信号が第４の電源の電位に等しいときに第２の内部
    電源線に第４の電源の電位が出力され、入力信号が第１
    の電源の電位に等しいときに第２の内部電源線に第２の
    電源の電位が出力される第２のスイッチ回路とを備える
    ことを特徴とする信号レベル変換回路。
  3. 【請求項３】 高電位の第１の電源と、低電位の第２の
    電源と、前記第１の電源よりも低電位の第３の電源と、
    第２の電源よりも高電位の第４の電源と、第１及び第２
    の内部電源線とを備え、入力信号が第３の電源の電位に
    等しいときに第２の内部電源線の電位レベルが出力さ
    れ、入力信号が第４の電源の電位に等しいときに第１の
    内部電源線の電位レベルが出力されるインバータ回路
    と、入力信号が第３の電源の電位に等しいときに第１の
    内部電源線に第３の電源の電位が出力され、入力信号が
    第４の電源の電位に等しいときに第１の内部電源線に第
    １の電源の電位が出力される第１のスイッチ回路と、入
    力信号が第４の電源の電位に等しいときに第２の内部電
    源線に第４の電源の電位が出力され、入力信号が第３の
    電源の電位に等しいときに第２の内部電源線に第２の電
    源の電位が出力される第２のスイッチ回路とを備えるこ
    とを特徴とする信号レベル変換回路。
  4. 【請求項４】 前記第１のスイッチ回路は、ソースが第
    １の電源に、ドレインが第１の内部電源線に、ゲートが
    第１の内部信号線にそれぞれ接続された第２のｐＭＯＳ
    トランジスタと、ソースが第１の電源に、ドレインが第
    １の内部信号線に、ゲートが第１の内部電源線にそれぞ
    れ接続された第３のｐＭＯＳトランジスタと、ソースが
    第１の内部信号線に、ドレインが入力信号線に、ゲート
    が第３の電源線にそれぞれ接続された第５のｎＭＯＳト
    ランジスタと、ソースが入力信号線に、ドレインが第１
    の内部電源線に、ゲートが第２の電源にそれぞれ接続さ
    れた第４のｐＭＯＳトランジスタとで構成される請求項
    １に記載の信号レベル変換回路。
  5. 【請求項５】 前記第２のスイッチ回路は、ソースが第
    ２の電源に、ドレインが第２の内部電源線に、ゲートが
    第２の内部信号線にそれぞれ接続された第２のｎＭＯＳ
    トランジスタと、ソースが第２の電源に、ドレインが第
    ２の内部信号線に、ゲートが第２の内部電源線にそれぞ
    れ接続された第３のｎＭＯＳトランジスタと、ソースが
    入力信号線に、ドレインが第２の内部信号線に、ゲート
    が第４の電源にそれぞれ接続された第５のｐＭＯＳトラ
    ンジスタと、ソースが第２の内部電源線に、ドレインが
    入力信号線に、ゲートが第１の電源にそれぞれ接続され
    た第４のｎＭＯＳトランジスタとで構成される請求項２
    に記載の信号レベル変換回路。
  6. 【請求項６】 前記第１のスイッチ回路は、ソースが第
    １の電源に、ドレインが第１の内部電源線に、ゲートが
    第１の内部信号線にそれぞれ接続された第２のｐＭＯＳ
    トランジスタと、ソースが第１の電源に、ドレインが第
    １の内部信号線に、ゲートが第１の内部電源線にそれぞ
    れ接続された第３のｐＭＯＳトランジスタと、ソースが
    第１の内部信号線に、ドレインが入力信号線に、ゲート
    が第３の電源線にそれぞれ接続された第５のｎＭＯＳト
    ランジスタと、ソースが入力信号線に、ドレインが第１
    の内部電源に、ゲートが第４の電源にそれぞれ接続され
    た第４のｐＭＯＳトランジスタとで構成され、前記第２
    のスイッチ回路は、ソースが第２の電源に、ドレインが
    第２の内部電源線に、ゲートが第２の内部信号線にそれ
    ぞれ接続された第２のｎＭＯＳトランジスタと、ソース
    が第２の電源に、ドレインが第２の内部信号線に、ゲー
    トが第２の内部電源線にそれぞれ接続された第３のｎＭ
    ＯＳトランジスタと、ソースが入力信号線に、ドレイン
    が第２の内部信号線に、ゲートが第４の電源にそれぞれ
    接続された第５のｐＭＯＳトランジスタと、ソースが第
    ２の内部電源線に、ドレインが入力信号線に、ゲートが
    第３の電源にそれぞれ接続された第４のｎＭＯＳトラン
    ジスタとで構成される請求項３に記載の信号レベル変換
    回路。
  7. 【請求項７】 前記インバータ回路は第１のｐＭＯＳト
    ランジスタと第１のｎＭＯＳトランジスタのソース・ド
    レインを縦続接続し、その接続点を出力信号線に接続
    し、各ゲートを接続して入力信号線に接続してなる請求
    項１ないし６のいずれかに記載の信号レベル変換回路。
JP7255547A 1995-09-07 1995-09-07 信号レベル変換回路 Expired - Fee Related JP2871551B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7255547A JP2871551B2 (ja) 1995-09-07 1995-09-07 信号レベル変換回路
KR1019960038807A KR100221757B1 (ko) 1995-09-07 1996-09-07 신호 레벨 변환 회로
US08/711,111 US5789942A (en) 1995-09-07 1996-09-09 High speed signal level converting circuit having a reduced consumed electric power

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7255547A JP2871551B2 (ja) 1995-09-07 1995-09-07 信号レベル変換回路

Publications (2)

Publication Number Publication Date
JPH0983343A JPH0983343A (ja) 1997-03-28
JP2871551B2 true JP2871551B2 (ja) 1999-03-17

Family

ID=17280248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7255547A Expired - Fee Related JP2871551B2 (ja) 1995-09-07 1995-09-07 信号レベル変換回路

Country Status (2)

Country Link
JP (1) JP2871551B2 (ja)
KR (1) KR100221757B1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308130B1 (ko) * 1999-09-27 2001-11-02 김영환 데이터 트랜스퍼 회로
JP2006140928A (ja) * 2004-11-15 2006-06-01 Toshiba Corp 半導体装置
JP5176398B2 (ja) * 2007-05-31 2013-04-03 富士通株式会社 半導体装置
KR101851517B1 (ko) * 2010-01-20 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8269552B2 (en) * 2010-02-25 2012-09-18 Fairchild Semiconductor Corporation Control pin powered analog switch

Also Published As

Publication number Publication date
JPH0983343A (ja) 1997-03-28
KR100221757B1 (ko) 1999-09-15
KR970019032A (ko) 1997-04-30

Similar Documents

Publication Publication Date Title
JP2616142B2 (ja) 出力回路
US20040178828A1 (en) Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption
JPH10190438A (ja) レベルシフタ
JP2793116B2 (ja) 集積回路用出力バッファー回路
US5789942A (en) High speed signal level converting circuit having a reduced consumed electric power
JP2871551B2 (ja) 信号レベル変換回路
US6344761B2 (en) Current comparison type latch
KR19980058191A (ko) 저전력 소비 입력 버퍼
JPH10209848A (ja) Ｉｃチップの出力回路
JP2001308694A (ja) ローノイズバッファ回路
US6426658B1 (en) Buffers with reduced voltage input/output signals
JP2001044820A (ja) レベルシフタ回路
JPS6121619A (ja) 相補型３ステ−トｍｉｓゲ−ト回路
JPH10276069A (ja) データラッチ回路
JP3173489B2 (ja) 半導体集積回路
JPH05304464A (ja) 入力バッファ回路
KR940005875Y1 (ko) 씨모스 출력 버퍼회로
JP3297773B2 (ja) Ｃｍｏｓ論理回路
JPH05191258A (ja) Ｃｍｏｓ出力回路
JPH02170618A (ja) 多ビット定電流出力回路を有する半導体集積回路
JP3665560B2 (ja) 半導体集積回路
KR100281146B1 (ko) 씨모스 낸드회로
JP2003051741A (ja) バッファ回路
KR20020057294A (ko) 스위칭 노이즈를 감소시킨 씨모스 드라이버
JPH05206832A (ja) 出力バッファ回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees