JPH05304464A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH05304464A JPH05304464A JP4107199A JP10719992A JPH05304464A JP H05304464 A JPH05304464 A JP H05304464A JP 4107199 A JP4107199 A JP 4107199A JP 10719992 A JP10719992 A JP 10719992A JP H05304464 A JPH05304464 A JP H05304464A
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- JP
- Japan
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- inverter
- field effect
- effect transistor
- transistor
- mos field
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Abstract
(57)【要約】
【目的】初段のインバータの貫通電流を減らし、消費電
力を低減した、CMOS構成でTTLレベルインターフ
ェース用の入力バッファ。 【構成】初段のインバータ9のPMOSトランジスタP
1のソースと高位電源線1との間に、PMOSトランジ
スタP3とNMOSトランジスタN3とを並列に接続す
る。PMOSトランジスタP3のゲートに、出力端子4
から入力信号Sと同相の電圧を加え、インバータ9のP
MOSトランジスタP1のソース電位を入力信号Sがハ
イレベルの時は高位電源電圧よりNMOSトランジスタ
N3のしきい値電圧分だけ下った電圧に低下させ、貫通
電流を低減する。
力を低減した、CMOS構成でTTLレベルインターフ
ェース用の入力バッファ。 【構成】初段のインバータ9のPMOSトランジスタP
1のソースと高位電源線1との間に、PMOSトランジ
スタP3とNMOSトランジスタN3とを並列に接続す
る。PMOSトランジスタP3のゲートに、出力端子4
から入力信号Sと同相の電圧を加え、インバータ9のP
MOSトランジスタP1のソース電位を入力信号Sがハ
イレベルの時は高位電源電圧よりNMOSトランジスタ
N3のしきい値電圧分だけ下った電圧に低下させ、貫通
電流を低減する。
Description
【0001】
【産業上の利用分野】本発明は入力バッファ回路に関
し、特にCMOS論理回路におけるTTLレベルインタ
ーフェース用の入力バッファ回路に関する。
し、特にCMOS論理回路におけるTTLレベルインタ
ーフェース用の入力バッファ回路に関する。
【0002】
【従来の技術】従来、この種の入力バッファ回路(以
後、バッファと記す)は、入力信号を反転または正転し
増幅して出力するように、PMOSトランジスタとNM
OSトラジスタを相補対接続したCMOSインバータ回
路(以後、インバータと記す)を、一段またはそれ以上
を縦列に接続した構成となっている。図3に従来の入力
バッファ回路の一例の回路図を示す。図3を参照する
と、このバッファは、初段のインバータ9の出力端と後
段のインバータ10の入力端とを接続した、二段構成の
正転出力のバッファである。
後、バッファと記す)は、入力信号を反転または正転し
増幅して出力するように、PMOSトランジスタとNM
OSトラジスタを相補対接続したCMOSインバータ回
路(以後、インバータと記す)を、一段またはそれ以上
を縦列に接続した構成となっている。図3に従来の入力
バッファ回路の一例の回路図を示す。図3を参照する
と、このバッファは、初段のインバータ9の出力端と後
段のインバータ10の入力端とを接続した、二段構成の
正転出力のバッファである。
【0003】インバータ9は、ソースが高位電源線1に
接続されたPMOSトランジスタP1と、ソースが接地
線2に接続されたNMOSトランジスタN1とを、ドレ
インを共通にして直列接続し、これら2つのMOSトラ
ンジスタのゲートを共通に接続した構成である。この共
通のゲートが信号入力端子3に接続され、共通のドレイ
ンが信号出力端とされている。インバータ10は、PM
OSトランジスタP2とNMOSトランジスタN2とか
らなり、これら2つのOMOSトランジスタがインバー
タ9におけると同様に接続されている。PMOSトラン
ジスタP2とNMOSトランジスタN2の共通のゲート
がこのインバータ10の入力端とされ、共通のドレイン
がバッファ回路の出力端子4とされている。外部からこ
のバッファの入力端子3に入力される信号Sは、インバ
ータ9で反転され、更にインバータ10で再度反転され
て正転出力信号として、出力端子4から出力される。
接続されたPMOSトランジスタP1と、ソースが接地
線2に接続されたNMOSトランジスタN1とを、ドレ
インを共通にして直列接続し、これら2つのMOSトラ
ンジスタのゲートを共通に接続した構成である。この共
通のゲートが信号入力端子3に接続され、共通のドレイ
ンが信号出力端とされている。インバータ10は、PM
OSトランジスタP2とNMOSトランジスタN2とか
らなり、これら2つのOMOSトランジスタがインバー
タ9におけると同様に接続されている。PMOSトラン
ジスタP2とNMOSトランジスタN2の共通のゲート
がこのインバータ10の入力端とされ、共通のドレイン
がバッファ回路の出力端子4とされている。外部からこ
のバッファの入力端子3に入力される信号Sは、インバ
ータ9で反転され、更にインバータ10で再度反転され
て正転出力信号として、出力端子4から出力される。
【0004】
【発明が解決しようとする課題】上述した従来の入力バ
ッファ回路において、TTL規格のハイレベル(約3
V)が入力された場合、1段目のインバータ9のNMO
SトランジスタN1がオン状態となり、この回路の出力
はロウレベル(約0V)となる。この時、PMOSトラ
ンジスタP1も電源電圧と入力電圧との間にしきい値電
圧以上の電位差があれば、不完全ではあるがオン状態と
なってい高位電源線1と接地線2の間に貫通電流が流れ
てしまう。このため、従来のバッファでは、トランジス
タの寸法や拡散条件を変えることにより希望するしきい
値電圧に設定して貫通電流を少なくするという困難さが
あった。
ッファ回路において、TTL規格のハイレベル(約3
V)が入力された場合、1段目のインバータ9のNMO
SトランジスタN1がオン状態となり、この回路の出力
はロウレベル(約0V)となる。この時、PMOSトラ
ンジスタP1も電源電圧と入力電圧との間にしきい値電
圧以上の電位差があれば、不完全ではあるがオン状態と
なってい高位電源線1と接地線2の間に貫通電流が流れ
てしまう。このため、従来のバッファでは、トランジス
タの寸法や拡散条件を変えることにより希望するしきい
値電圧に設定して貫通電流を少なくするという困難さが
あった。
【0005】
【課題を解決するための手段】本発明の入力バッファ回
路は、Pチャンネル型MOS電界効果トランジスタとN
チャンネル型MOS電界効果トランジタとが相補対接続
されてなる初段のCMOSインバータ回路を含むTTL
レベルインターフェース用の入力バッファ回路におい
て、前記初段のCMOSインバータ回路を構成する第1
のPチャンネル型MOS型電界効果トランジスタのソー
ス電極と高位電源線との間に、ドレイン電極とゲート電
極とが短絡された少なくとも1つ以上のNチャンネル型
MOS電界効果トランジスタを、ドレイン電極とゲート
電極とを高電位側として直列に接続し、第2のPチャン
ネル型MOS電界効果トランジスタを、ソース電極を前
記高位電源線に接続し、ドレイン電極を前記第1のPチ
ャンネル型MOS電界効果トランジスタのソース電極に
接続して設け、前記第2のPチャンネル型MOS電界効
果トランジスタのゲート電極に、入力信号と同相にした
出力信号を加えるように構成されている。
路は、Pチャンネル型MOS電界効果トランジスタとN
チャンネル型MOS電界効果トランジタとが相補対接続
されてなる初段のCMOSインバータ回路を含むTTL
レベルインターフェース用の入力バッファ回路におい
て、前記初段のCMOSインバータ回路を構成する第1
のPチャンネル型MOS型電界効果トランジスタのソー
ス電極と高位電源線との間に、ドレイン電極とゲート電
極とが短絡された少なくとも1つ以上のNチャンネル型
MOS電界効果トランジスタを、ドレイン電極とゲート
電極とを高電位側として直列に接続し、第2のPチャン
ネル型MOS電界効果トランジスタを、ソース電極を前
記高位電源線に接続し、ドレイン電極を前記第1のPチ
ャンネル型MOS電界効果トランジスタのソース電極に
接続して設け、前記第2のPチャンネル型MOS電界効
果トランジスタのゲート電極に、入力信号と同相にした
出力信号を加えるように構成されている。
【0006】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図1は本発明の第1の実施例の回路図
である。図1を参照すると本実施例では、入力端子3が
インバータ9の入力端に接続され、インバータ9の出力
端がインバータ10の入力端に接続され、インバータ1
0の出力端が出力端子4へ接続されている。インバータ
9のPMOSトランジスタP1のソースと高位電源線1
との間に、NMOSトランジスタN3とPMOSトラン
ジスタP3とが並列に接続されている。NMOSトラン
ジスタN3のゲートはドレインに接続され、PMOSト
ランジスタのP3のゲートは出力端子4に接続されてい
る。
照して説明する。図1は本発明の第1の実施例の回路図
である。図1を参照すると本実施例では、入力端子3が
インバータ9の入力端に接続され、インバータ9の出力
端がインバータ10の入力端に接続され、インバータ1
0の出力端が出力端子4へ接続されている。インバータ
9のPMOSトランジスタP1のソースと高位電源線1
との間に、NMOSトランジスタN3とPMOSトラン
ジスタP3とが並列に接続されている。NMOSトラン
ジスタN3のゲートはドレインに接続され、PMOSト
ランジスタのP3のゲートは出力端子4に接続されてい
る。
【0007】今、高位電源電圧を5Vとし、入力端子3
にロウレベル(約0V)が入力されたとすると、先ず、
NMOSトランジスタN3は、ゲートとドレインとが共
通であるので、このNMOSトランジスタN3のソース
電位が高位電源電圧よりしきい値分だけ下がり、オン状
態となる。
にロウレベル(約0V)が入力されたとすると、先ず、
NMOSトランジスタN3は、ゲートとドレインとが共
通であるので、このNMOSトランジスタN3のソース
電位が高位電源電圧よりしきい値分だけ下がり、オン状
態となる。
【0008】この時、インバータ9においては、NMO
SトランジスタN1がオフしPMOSトランジスタP1
がオンするので、インバータ9の出力は反転しハイレベ
ルとなる。さらに、出力端子4にはロウレベルが出力さ
れるので、PMOSトランジタP3がオンし、PMOS
トランジスタP1のソース電位が高位電源電圧まで上昇
し、インバータ9の出力はほぼ高位電源電圧と同じにな
る。この状態では、NMOSトランジスタN1が完全に
オフ状態であるので貫通電流はほとんで流れない。
SトランジスタN1がオフしPMOSトランジスタP1
がオンするので、インバータ9の出力は反転しハイレベ
ルとなる。さらに、出力端子4にはロウレベルが出力さ
れるので、PMOSトランジタP3がオンし、PMOS
トランジスタP1のソース電位が高位電源電圧まで上昇
し、インバータ9の出力はほぼ高位電源電圧と同じにな
る。この状態では、NMOSトランジスタN1が完全に
オフ状態であるので貫通電流はほとんで流れない。
【0009】次に入力端子3にTTL規格のハイレベル
(約3V)が入力された場合、先ず、NMOSトランジ
スタN3が前記と同様にオン状態となり、このトランジ
タのソース電位が高位電源電圧よりしきい値電圧分だけ
下がる。そして、インバータ9において、NMOSトラ
ンジスタN1がオン状態となりこのインバータ9の出力
はロウとなる。この時、PMOSトランジスタP1も、
高位電源線1と入力端子3との間にしきい値以上の電位
差があるので、オンとなる。しかしこの場合、PMOS
トランジスタP1のソース電位が、電源電圧よりNMO
SトランジスタN3のしきい値電圧分下がっているの
で、従来の回路よりドレイン・ソース間を流れる電流は
減少している。また、インバータ9の出力はNMOSト
ランジスタN1によりロウレベルとなり、このロウレベ
ルがインバータ10に入力されるので、出力端子4はハ
イレベルになり、PMOSトランジスタP3はオフ状態
となる。
(約3V)が入力された場合、先ず、NMOSトランジ
スタN3が前記と同様にオン状態となり、このトランジ
タのソース電位が高位電源電圧よりしきい値電圧分だけ
下がる。そして、インバータ9において、NMOSトラ
ンジスタN1がオン状態となりこのインバータ9の出力
はロウとなる。この時、PMOSトランジスタP1も、
高位電源線1と入力端子3との間にしきい値以上の電位
差があるので、オンとなる。しかしこの場合、PMOS
トランジスタP1のソース電位が、電源電圧よりNMO
SトランジスタN3のしきい値電圧分下がっているの
で、従来の回路よりドレイン・ソース間を流れる電流は
減少している。また、インバータ9の出力はNMOSト
ランジスタN1によりロウレベルとなり、このロウレベ
ルがインバータ10に入力されるので、出力端子4はハ
イレベルになり、PMOSトランジスタP3はオフ状態
となる。
【0010】図2は、本発明の第2の実施例の回路図で
ある。図1に示す第1の実施例と異なるのは、1段目の
インバータ9のPMOSトランジスタP1と高位電源線
1との間に接続されるNMOSトランジスタが2つにな
っている点である。本実施例では、ゲードとドレインと
が共通な2つのNMOSトランジスタN3,N4が直列
に接続されており、PMOSトランジスタP1のソース
電圧がさらに一段下がるので、貫通電流もさらに減少す
る。
ある。図1に示す第1の実施例と異なるのは、1段目の
インバータ9のPMOSトランジスタP1と高位電源線
1との間に接続されるNMOSトランジスタが2つにな
っている点である。本実施例では、ゲードとドレインと
が共通な2つのNMOSトランジスタN3,N4が直列
に接続されており、PMOSトランジスタP1のソース
電圧がさらに一段下がるので、貫通電流もさらに減少す
る。
【0011】
【発明の効果】以上説明したように本発明はTTLイン
バータのPMOSトランジスタのソース電位を下げるこ
とにより、このインバータを流れる貫通電流を減らし、
消費電力を小さくすることができるという効果を有す
る。
バータのPMOSトランジスタのソース電位を下げるこ
とにより、このインバータを流れる貫通電流を減らし、
消費電力を小さくすることができるという効果を有す
る。
【図1】本発明の第1の実施例の回路図である。
【図2】本発明の第2の実施例の回路図である。
【図3】従来の入力バッファ回路の一例の回路図であ
る。
る。
1 高位電源線 2 接地線 3 入力端子 4 出力端子 9,10 インバータ
Claims (1)
- 【請求項1】 Pチャンネル型MOS電界効果トランジ
スタとNチャンネル型MOS電界効果トランジタとが相
補対接続されてなる初段のCMOSインバータ回路を含
むTTLレベルインターフェース用の入力バッファ回路
において、 前記初段のCMOSインバータ回路を構成する第1のP
チャンネル型MOS型電界効果トランジスタのソース電
極と高位電源線との間に、ドレイン電極とゲート電極と
が短絡された少なくとも1つ以上のNチャンネル型MO
S電界効果トランジスタを、ドレイン電極とゲート電極
とを高電位側として直列に接続し、 第2のPチャンネル型MOS電界効果トランジスタを、
ソース電極を前記高位電源線に接続し、ドレイン電極を
前記第1のPチャンネル型MOS電界効果トランジスタ
のソース電極に接続して設け、 前記第2のPチャンネル型MOS電界効果トランジスタ
のゲート電極に、入力信号と同相にした出力信号を加え
るように構成したことを特徴とする入力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4107199A JPH05304464A (ja) | 1992-04-27 | 1992-04-27 | 入力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4107199A JPH05304464A (ja) | 1992-04-27 | 1992-04-27 | 入力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05304464A true JPH05304464A (ja) | 1993-11-16 |
Family
ID=14452998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4107199A Withdrawn JPH05304464A (ja) | 1992-04-27 | 1992-04-27 | 入力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05304464A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0928068A1 (en) * | 1997-12-31 | 1999-07-07 | STMicroelectronics S.r.l. | Low consumption TTL-CMOS input buffer stage |
KR100374547B1 (ko) * | 1995-12-30 | 2003-04-23 | 주식회사 하이닉스반도체 | 데이타출력버퍼회로 |
US8593178B2 (en) | 2011-08-16 | 2013-11-26 | Kabushiki Kaisha Toshiba | CMOS logic circuit |
JP2022079823A (ja) * | 2020-11-17 | 2022-05-27 | エイブリック株式会社 | 遅延回路 |
-
1992
- 1992-04-27 JP JP4107199A patent/JPH05304464A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100374547B1 (ko) * | 1995-12-30 | 2003-04-23 | 주식회사 하이닉스반도체 | 데이타출력버퍼회로 |
EP0928068A1 (en) * | 1997-12-31 | 1999-07-07 | STMicroelectronics S.r.l. | Low consumption TTL-CMOS input buffer stage |
US6307396B1 (en) | 1997-12-31 | 2001-10-23 | Stmicroelectronic S.R.L. | Low-consumption TTL-CMOS input buffer stage |
US8593178B2 (en) | 2011-08-16 | 2013-11-26 | Kabushiki Kaisha Toshiba | CMOS logic circuit |
JP2022079823A (ja) * | 2020-11-17 | 2022-05-27 | エイブリック株式会社 | 遅延回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |