JPH05304464A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH05304464A JPH05304464A JP4107199A JP10719992A JPH05304464A JP H05304464 A JPH05304464 A JP H05304464A JP 4107199 A JP4107199 A JP 4107199A JP 10719992 A JP10719992 A JP 10719992A JP H05304464 A JPH05304464 A JP H05304464A
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- Japan
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- inverter
- field effect
- effect transistor
- transistor
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Abstract
(57)【要約】
【目的】初段のインバータの貫通電流を減らし、消費電
力を低減した、ＣＭＯＳ構成でＴＴＬレベルインターフ
ェース用の入力バッファ。 【構成】初段のインバータ９のＰＭＯＳトランジスタＰ
１のソースと高位電源線１との間に、ＰＭＯＳトランジ
スタＰ３とＮＭＯＳトランジスタＮ３とを並列に接続す
る。ＰＭＯＳトランジスタＰ３のゲートに、出力端子４
から入力信号Ｓと同相の電圧を加え、インバータ９のＰ
ＭＯＳトランジスタＰ１のソース電位を入力信号Ｓがハ
イレベルの時は高位電源電圧よりＮＭＯＳトランジスタ
Ｎ３のしきい値電圧分だけ下った電圧に低下させ、貫通
電流を低減する。
力を低減した、ＣＭＯＳ構成でＴＴＬレベルインターフ
ェース用の入力バッファ。 【構成】初段のインバータ９のＰＭＯＳトランジスタＰ
１のソースと高位電源線１との間に、ＰＭＯＳトランジ
スタＰ３とＮＭＯＳトランジスタＮ３とを並列に接続す
る。ＰＭＯＳトランジスタＰ３のゲートに、出力端子４
から入力信号Ｓと同相の電圧を加え、インバータ９のＰ
ＭＯＳトランジスタＰ１のソース電位を入力信号Ｓがハ
イレベルの時は高位電源電圧よりＮＭＯＳトランジスタ
Ｎ３のしきい値電圧分だけ下った電圧に低下させ、貫通
電流を低減する。
Description
【０００１】
【産業上の利用分野】本発明は入力バッファ回路に関
し、特にＣＭＯＳ論理回路におけるＴＴＬレベルインタ
ーフェース用の入力バッファ回路に関する。
し、特にＣＭＯＳ論理回路におけるＴＴＬレベルインタ
ーフェース用の入力バッファ回路に関する。
【０００２】
【従来の技術】従来、この種の入力バッファ回路（以
後、バッファと記す）は、入力信号を反転または正転し
増幅して出力するように、ＰＭＯＳトランジスタとＮＭ
ＯＳトラジスタを相補対接続したＣＭＯＳインバータ回
路（以後、インバータと記す）を、一段またはそれ以上
を縦列に接続した構成となっている。図３に従来の入力
バッファ回路の一例の回路図を示す。図３を参照する
と、このバッファは、初段のインバータ９の出力端と後
段のインバータ１０の入力端とを接続した、二段構成の
正転出力のバッファである。
後、バッファと記す）は、入力信号を反転または正転し
増幅して出力するように、ＰＭＯＳトランジスタとＮＭ
ＯＳトラジスタを相補対接続したＣＭＯＳインバータ回
路（以後、インバータと記す）を、一段またはそれ以上
を縦列に接続した構成となっている。図３に従来の入力
バッファ回路の一例の回路図を示す。図３を参照する
と、このバッファは、初段のインバータ９の出力端と後
段のインバータ１０の入力端とを接続した、二段構成の
正転出力のバッファである。
【０００３】インバータ９は、ソースが高位電源線１に
接続されたＰＭＯＳトランジスタＰ１と、ソースが接地
線２に接続されたＮＭＯＳトランジスタＮ１とを、ドレ
インを共通にして直列接続し、これら２つのＭＯＳトラ
ンジスタのゲートを共通に接続した構成である。この共
通のゲートが信号入力端子３に接続され、共通のドレイ
ンが信号出力端とされている。インバータ１０は、ＰＭ
ＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とか
らなり、これら２つのＯＭＯＳトランジスタがインバー
タ９におけると同様に接続されている。ＰＭＯＳトラン
ジスタＰ２とＮＭＯＳトランジスタＮ２の共通のゲート
がこのインバータ１０の入力端とされ、共通のドレイン
がバッファ回路の出力端子４とされている。外部からこ
のバッファの入力端子３に入力される信号Ｓは、インバ
ータ９で反転され、更にインバータ１０で再度反転され
て正転出力信号として、出力端子４から出力される。
接続されたＰＭＯＳトランジスタＰ１と、ソースが接地
線２に接続されたＮＭＯＳトランジスタＮ１とを、ドレ
インを共通にして直列接続し、これら２つのＭＯＳトラ
ンジスタのゲートを共通に接続した構成である。この共
通のゲートが信号入力端子３に接続され、共通のドレイ
ンが信号出力端とされている。インバータ１０は、ＰＭ
ＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とか
らなり、これら２つのＯＭＯＳトランジスタがインバー
タ９におけると同様に接続されている。ＰＭＯＳトラン
ジスタＰ２とＮＭＯＳトランジスタＮ２の共通のゲート
がこのインバータ１０の入力端とされ、共通のドレイン
がバッファ回路の出力端子４とされている。外部からこ
のバッファの入力端子３に入力される信号Ｓは、インバ
ータ９で反転され、更にインバータ１０で再度反転され
て正転出力信号として、出力端子４から出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の入力バ
ッファ回路において、ＴＴＬ規格のハイレベル（約３
Ｖ）が入力された場合、１段目のインバータ９のＮＭＯ
ＳトランジスタＮ１がオン状態となり、この回路の出力
はロウレベル（約０Ｖ）となる。この時、ＰＭＯＳトラ
ンジスタＰ１も電源電圧と入力電圧との間にしきい値電
圧以上の電位差があれば、不完全ではあるがオン状態と
なってい高位電源線１と接地線２の間に貫通電流が流れ
てしまう。このため、従来のバッファでは、トランジス
タの寸法や拡散条件を変えることにより希望するしきい
値電圧に設定して貫通電流を少なくするという困難さが
あった。
ッファ回路において、ＴＴＬ規格のハイレベル（約３
Ｖ）が入力された場合、１段目のインバータ９のＮＭＯ
ＳトランジスタＮ１がオン状態となり、この回路の出力
はロウレベル（約０Ｖ）となる。この時、ＰＭＯＳトラ
ンジスタＰ１も電源電圧と入力電圧との間にしきい値電
圧以上の電位差があれば、不完全ではあるがオン状態と
なってい高位電源線１と接地線２の間に貫通電流が流れ
てしまう。このため、従来のバッファでは、トランジス
タの寸法や拡散条件を変えることにより希望するしきい
値電圧に設定して貫通電流を少なくするという困難さが
あった。
【０００５】
【課題を解決するための手段】本発明の入力バッファ回
路は、Ｐチャンネル型ＭＯＳ電界効果トランジスタとＮ
チャンネル型ＭＯＳ電界効果トランジタとが相補対接続
されてなる初段のＣＭＯＳインバータ回路を含むＴＴＬ
レベルインターフェース用の入力バッファ回路におい
て、前記初段のＣＭＯＳインバータ回路を構成する第１
のＰチャンネル型ＭＯＳ型電界効果トランジスタのソー
ス電極と高位電源線との間に、ドレイン電極とゲート電
極とが短絡された少なくとも１つ以上のＮチャンネル型
ＭＯＳ電界効果トランジスタを、ドレイン電極とゲート
電極とを高電位側として直列に接続し、第２のＰチャン
ネル型ＭＯＳ電界効果トランジスタを、ソース電極を前
記高位電源線に接続し、ドレイン電極を前記第１のＰチ
ャンネル型ＭＯＳ電界効果トランジスタのソース電極に
接続して設け、前記第２のＰチャンネル型ＭＯＳ電界効
果トランジスタのゲート電極に、入力信号と同相にした
出力信号を加えるように構成されている。
路は、Ｐチャンネル型ＭＯＳ電界効果トランジスタとＮ
チャンネル型ＭＯＳ電界効果トランジタとが相補対接続
されてなる初段のＣＭＯＳインバータ回路を含むＴＴＬ
レベルインターフェース用の入力バッファ回路におい
て、前記初段のＣＭＯＳインバータ回路を構成する第１
のＰチャンネル型ＭＯＳ型電界効果トランジスタのソー
ス電極と高位電源線との間に、ドレイン電極とゲート電
極とが短絡された少なくとも１つ以上のＮチャンネル型
ＭＯＳ電界効果トランジスタを、ドレイン電極とゲート
電極とを高電位側として直列に接続し、第２のＰチャン
ネル型ＭＯＳ電界効果トランジスタを、ソース電極を前
記高位電源線に接続し、ドレイン電極を前記第１のＰチ
ャンネル型ＭＯＳ電界効果トランジスタのソース電極に
接続して設け、前記第２のＰチャンネル型ＭＯＳ電界効
果トランジスタのゲート電極に、入力信号と同相にした
出力信号を加えるように構成されている。
【０００６】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１は本発明の第１の実施例の回路図
である。図１を参照すると本実施例では、入力端子３が
インバータ９の入力端に接続され、インバータ９の出力
端がインバータ１０の入力端に接続され、インバータ１
０の出力端が出力端子４へ接続されている。インバータ
９のＰＭＯＳトランジスタＰ１のソースと高位電源線１
との間に、ＮＭＯＳトランジスタＮ３とＰＭＯＳトラン
ジスタＰ３とが並列に接続されている。ＮＭＯＳトラン
ジスタＮ３のゲートはドレインに接続され、ＰＭＯＳト
ランジスタのＰ３のゲートは出力端子４に接続されてい
る。
照して説明する。図１は本発明の第１の実施例の回路図
である。図１を参照すると本実施例では、入力端子３が
インバータ９の入力端に接続され、インバータ９の出力
端がインバータ１０の入力端に接続され、インバータ１
０の出力端が出力端子４へ接続されている。インバータ
９のＰＭＯＳトランジスタＰ１のソースと高位電源線１
との間に、ＮＭＯＳトランジスタＮ３とＰＭＯＳトラン
ジスタＰ３とが並列に接続されている。ＮＭＯＳトラン
ジスタＮ３のゲートはドレインに接続され、ＰＭＯＳト
ランジスタのＰ３のゲートは出力端子４に接続されてい
る。
【０００７】今、高位電源電圧を５Ｖとし、入力端子３
にロウレベル（約０Ｖ）が入力されたとすると、先ず、
ＮＭＯＳトランジスタＮ３は、ゲートとドレインとが共
通であるので、このＮＭＯＳトランジスタＮ３のソース
電位が高位電源電圧よりしきい値分だけ下がり、オン状
態となる。
にロウレベル（約０Ｖ）が入力されたとすると、先ず、
ＮＭＯＳトランジスタＮ３は、ゲートとドレインとが共
通であるので、このＮＭＯＳトランジスタＮ３のソース
電位が高位電源電圧よりしきい値分だけ下がり、オン状
態となる。
【０００８】この時、インバータ９においては、ＮＭＯ
ＳトランジスタＮ１がオフしＰＭＯＳトランジスタＰ１
がオンするので、インバータ９の出力は反転しハイレベ
ルとなる。さらに、出力端子４にはロウレベルが出力さ
れるので、ＰＭＯＳトランジタＰ３がオンし、ＰＭＯＳ
トランジスタＰ１のソース電位が高位電源電圧まで上昇
し、インバータ９の出力はほぼ高位電源電圧と同じにな
る。この状態では、ＮＭＯＳトランジスタＮ１が完全に
オフ状態であるので貫通電流はほとんで流れない。
ＳトランジスタＮ１がオフしＰＭＯＳトランジスタＰ１
がオンするので、インバータ９の出力は反転しハイレベ
ルとなる。さらに、出力端子４にはロウレベルが出力さ
れるので、ＰＭＯＳトランジタＰ３がオンし、ＰＭＯＳ
トランジスタＰ１のソース電位が高位電源電圧まで上昇
し、インバータ９の出力はほぼ高位電源電圧と同じにな
る。この状態では、ＮＭＯＳトランジスタＮ１が完全に
オフ状態であるので貫通電流はほとんで流れない。
【０００９】次に入力端子３にＴＴＬ規格のハイレベル
（約３Ｖ）が入力された場合、先ず、ＮＭＯＳトランジ
スタＮ３が前記と同様にオン状態となり、このトランジ
タのソース電位が高位電源電圧よりしきい値電圧分だけ
下がる。そして、インバータ９において、ＮＭＯＳトラ
ンジスタＮ１がオン状態となりこのインバータ９の出力
はロウとなる。この時、ＰＭＯＳトランジスタＰ１も、
高位電源線１と入力端子３との間にしきい値以上の電位
差があるので、オンとなる。しかしこの場合、ＰＭＯＳ
トランジスタＰ１のソース電位が、電源電圧よりＮＭＯ
ＳトランジスタＮ３のしきい値電圧分下がっているの
で、従来の回路よりドレイン・ソース間を流れる電流は
減少している。また、インバータ９の出力はＮＭＯＳト
ランジスタＮ１によりロウレベルとなり、このロウレベ
ルがインバータ１０に入力されるので、出力端子４はハ
イレベルになり、ＰＭＯＳトランジスタＰ３はオフ状態
となる。
（約３Ｖ）が入力された場合、先ず、ＮＭＯＳトランジ
スタＮ３が前記と同様にオン状態となり、このトランジ
タのソース電位が高位電源電圧よりしきい値電圧分だけ
下がる。そして、インバータ９において、ＮＭＯＳトラ
ンジスタＮ１がオン状態となりこのインバータ９の出力
はロウとなる。この時、ＰＭＯＳトランジスタＰ１も、
高位電源線１と入力端子３との間にしきい値以上の電位
差があるので、オンとなる。しかしこの場合、ＰＭＯＳ
トランジスタＰ１のソース電位が、電源電圧よりＮＭＯ
ＳトランジスタＮ３のしきい値電圧分下がっているの
で、従来の回路よりドレイン・ソース間を流れる電流は
減少している。また、インバータ９の出力はＮＭＯＳト
ランジスタＮ１によりロウレベルとなり、このロウレベ
ルがインバータ１０に入力されるので、出力端子４はハ
イレベルになり、ＰＭＯＳトランジスタＰ３はオフ状態
となる。
【００１０】図２は、本発明の第２の実施例の回路図で
ある。図１に示す第１の実施例と異なるのは、１段目の
インバータ９のＰＭＯＳトランジスタＰ１と高位電源線
１との間に接続されるＮＭＯＳトランジスタが２つにな
っている点である。本実施例では、ゲードとドレインと
が共通な２つのＮＭＯＳトランジスタＮ３，Ｎ４が直列
に接続されており、ＰＭＯＳトランジスタＰ１のソース
電圧がさらに一段下がるので、貫通電流もさらに減少す
る。
ある。図１に示す第１の実施例と異なるのは、１段目の
インバータ９のＰＭＯＳトランジスタＰ１と高位電源線
１との間に接続されるＮＭＯＳトランジスタが２つにな
っている点である。本実施例では、ゲードとドレインと
が共通な２つのＮＭＯＳトランジスタＮ３，Ｎ４が直列
に接続されており、ＰＭＯＳトランジスタＰ１のソース
電圧がさらに一段下がるので、貫通電流もさらに減少す
る。
【００１１】
【発明の効果】以上説明したように本発明はＴＴＬイン
バータのＰＭＯＳトランジスタのソース電位を下げるこ
とにより、このインバータを流れる貫通電流を減らし、
消費電力を小さくすることができるという効果を有す
る。
バータのＰＭＯＳトランジスタのソース電位を下げるこ
とにより、このインバータを流れる貫通電流を減らし、
消費電力を小さくすることができるという効果を有す
る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の入力バッファ回路の一例の回路図であ
る。
る。
１ 高位電源線 ２ 接地線 ３ 入力端子 ４ 出力端子 ９，１０ インバータ
Claims (1)
- 【請求項１】 Ｐチャンネル型ＭＯＳ電界効果トランジ
スタとＮチャンネル型ＭＯＳ電界効果トランジタとが相
補対接続されてなる初段のＣＭＯＳインバータ回路を含
むＴＴＬレベルインターフェース用の入力バッファ回路
において、 前記初段のＣＭＯＳインバータ回路を構成する第１のＰ
チャンネル型ＭＯＳ型電界効果トランジスタのソース電
極と高位電源線との間に、ドレイン電極とゲート電極と
が短絡された少なくとも１つ以上のＮチャンネル型ＭＯ
Ｓ電界効果トランジスタを、ドレイン電極とゲート電極
とを高電位側として直列に接続し、 第２のＰチャンネル型ＭＯＳ電界効果トランジスタを、
ソース電極を前記高位電源線に接続し、ドレイン電極を
前記第１のＰチャンネル型ＭＯＳ電界効果トランジスタ
のソース電極に接続して設け、 前記第２のＰチャンネル型ＭＯＳ電界効果トランジスタ
のゲート電極に、入力信号と同相にした出力信号を加え
るように構成したことを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107199A JPH05304464A (ja) | 1992-04-27 | 1992-04-27 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107199A JPH05304464A (ja) | 1992-04-27 | 1992-04-27 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304464A true JPH05304464A (ja) | 1993-11-16 |
Family
ID=14452998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107199A Withdrawn JPH05304464A (ja) | 1992-04-27 | 1992-04-27 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0928068A1 (en) * | 1997-12-31 | 1999-07-07 | STMicroelectronics S.r.l. | Low consumption TTL-CMOS input buffer stage |
| KR100374547B1 (ko) * | 1995-12-30 | 2003-04-23 | 주식회사 하이닉스반도체 | 데이타출력버퍼회로 |
| US8593178B2 (en) | 2011-08-16 | 2013-11-26 | Kabushiki Kaisha Toshiba | CMOS logic circuit |
-
1992
- 1992-04-27 JP JP4107199A patent/JPH05304464A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374547B1 (ko) * | 1995-12-30 | 2003-04-23 | 주식회사 하이닉스반도체 | 데이타출력버퍼회로 |
| EP0928068A1 (en) * | 1997-12-31 | 1999-07-07 | STMicroelectronics S.r.l. | Low consumption TTL-CMOS input buffer stage |
| US6307396B1 (en) | 1997-12-31 | 2001-10-23 | Stmicroelectronic S.R.L. | Low-consumption TTL-CMOS input buffer stage |
| US8593178B2 (en) | 2011-08-16 | 2013-11-26 | Kabushiki Kaisha Toshiba | CMOS logic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |