JPH05110419A - Ｃｍｏｓインバータ回路 - Google Patents
Ｃｍｏｓインバータ回路Info
- Publication number
- JPH05110419A JPH05110419A JP3265816A JP26581691A JPH05110419A JP H05110419 A JPH05110419 A JP H05110419A JP 3265816 A JP3265816 A JP 3265816A JP 26581691 A JP26581691 A JP 26581691A JP H05110419 A JPH05110419 A JP H05110419A
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- JP
- Japan
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- current
- channel
- potential
- mos transistor
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Abstract
(57)【要約】
【目的】ＣＭＯＳインバータ回路のスイッチング時の貫
通電流を小さくすることにより、消費電流を減少させ、
かつ電源及び接地電位の変動を押える。 【構成】しきい値電圧がたがいに異なるＰチャネル型Ｍ
ＯＳトランジスタＴ１，Ｔ３，Ｔ５を並列に接続し、か
つしきい値電圧がたがいに異なるＮチャネル型ＭＯＳト
ランジスタを並列に接続したものを電源電位と接地電位
との間に直列に接続する。 【効果】スイッチング時において流れる貫通電流をおの
おののＭＯＳトランジスＭのしきい値電圧，チャネル
長，チャネル幅を最適化する事により、ＣＭＯＳインバ
ータの電流駆動能力をそこなう事なく小さくし、電源電
位及び接地電位の変動、及び消費電流を小さくする事が
できる。
通電流を小さくすることにより、消費電流を減少させ、
かつ電源及び接地電位の変動を押える。 【構成】しきい値電圧がたがいに異なるＰチャネル型Ｍ
ＯＳトランジスタＴ１，Ｔ３，Ｔ５を並列に接続し、か
つしきい値電圧がたがいに異なるＮチャネル型ＭＯＳト
ランジスタを並列に接続したものを電源電位と接地電位
との間に直列に接続する。 【効果】スイッチング時において流れる貫通電流をおの
おののＭＯＳトランジスＭのしきい値電圧，チャネル
長，チャネル幅を最適化する事により、ＣＭＯＳインバ
ータの電流駆動能力をそこなう事なく小さくし、電源電
位及び接地電位の変動、及び消費電流を小さくする事が
できる。
Description
【０００１】
【産業上の利用分野】本発明は入力信号を反転させて出
力信号とするＣＭＯＳインバータ回路に関する。
力信号とするＣＭＯＳインバータ回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳインバータ回路は、図３
に示すように、電源ＶＤＤとグランドＧＮＤとの間にＰ
チャネル型ＭＯＳトランジスタＴ１３とＮチャネル型Ｍ
ＯＳトランジスタＴ１４とを直列に接続し、Ｐチャネル
型ＭＯＳトランジスタＴ１３とＮチャネル型ＭＯＳトラ
ジスタＴ１４のゲートを接続して入力とし、ドレインを
接続して出力としていた。インバータ回路のスイッチン
グ時において入力Ｉが立上り、出力Ｏが立下がる場合を
考えると、入力信号がＮチャネル型ＭＯＳトランジスタ
Ｔ１４のしきい値電圧を越えるとＮチャネル型ＭＯＳト
ランジスタ１４は導通し始め、出力Ｏの電位は立下り始
める。さらに入力信号の電位が大きくなると出力Ｏの電
位は急峻に変化し、その電位変化はＰチャネル型ＭＯＳ
トランジスタＴ１３とＮチャネル型ＭＯＳトランジスタ
Ｔ１４との電流駆動能力（以下ｇm と記す）比で決定さ
れる。入力信号がＰチャネル型ＭＯＳトランジスタＴ１
３をオフさせる様な電位になると出力Ｏの電位はすみや
かにＯボルトに近づいていく。 次に、入力Ｉが立下
り、出力Ｏが立上る場合においては、上記説明とまった
く逆に考えれば良い。つまり、入力信号ＩがＰチャネル
型ＭＯＳトランジスタＴ１３をオンさせる電位になると
出力Ｏは立上り始め、さらに入力信号の電位が低下して
くると出力Ｏの電位は急峻に変化し、その電位入力信号
がＮチャネル型ＭＯＳトランジスタＴ１４をオフさせる
様な電位になると出力Ｏの電位はすみやかに電源電位Ｖ
ＤＤに近づいていく。
に示すように、電源ＶＤＤとグランドＧＮＤとの間にＰ
チャネル型ＭＯＳトランジスタＴ１３とＮチャネル型Ｍ
ＯＳトランジスタＴ１４とを直列に接続し、Ｐチャネル
型ＭＯＳトランジスタＴ１３とＮチャネル型ＭＯＳトラ
ジスタＴ１４のゲートを接続して入力とし、ドレインを
接続して出力としていた。インバータ回路のスイッチン
グ時において入力Ｉが立上り、出力Ｏが立下がる場合を
考えると、入力信号がＮチャネル型ＭＯＳトランジスタ
Ｔ１４のしきい値電圧を越えるとＮチャネル型ＭＯＳト
ランジスタ１４は導通し始め、出力Ｏの電位は立下り始
める。さらに入力信号の電位が大きくなると出力Ｏの電
位は急峻に変化し、その電位変化はＰチャネル型ＭＯＳ
トランジスタＴ１３とＮチャネル型ＭＯＳトランジスタ
Ｔ１４との電流駆動能力（以下ｇm と記す）比で決定さ
れる。入力信号がＰチャネル型ＭＯＳトランジスタＴ１
３をオフさせる様な電位になると出力Ｏの電位はすみや
かにＯボルトに近づいていく。 次に、入力Ｉが立下
り、出力Ｏが立上る場合においては、上記説明とまった
く逆に考えれば良い。つまり、入力信号ＩがＰチャネル
型ＭＯＳトランジスタＴ１３をオンさせる電位になると
出力Ｏは立上り始め、さらに入力信号の電位が低下して
くると出力Ｏの電位は急峻に変化し、その電位入力信号
がＮチャネル型ＭＯＳトランジスタＴ１４をオフさせる
様な電位になると出力Ｏの電位はすみやかに電源電位Ｖ
ＤＤに近づいていく。
【０００３】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓインバータ回路は入力Ｉが立上り、出力Ｏが立下る、
又は入力Ｉが立下り、出力Ｏが立上るスイッチング時に
おいて、Ｐチャネル型ＭＯＳトランジスタＴ１３、Ｎチ
ャネル型ＭＯＳトランジスタＴ１４が同時に導通する期
間が存在し、その時電源電位ＶＤＤからグランドＧＮＤ
へ貫通電流が流れる。この貫通電流はＬＳＩの動作電流
を増加させ、又電源及びグランド電位の変動をもたら
す。この現象はＭＯＳトランジスタのｇm が大きくなれ
ばなる程顕著に現われ、さらに出力ＰＩＮの数が多くな
ればなる程大きくなり、入力レベル、出力レベルを悪化
させるという問題があった。
Ｓインバータ回路は入力Ｉが立上り、出力Ｏが立下る、
又は入力Ｉが立下り、出力Ｏが立上るスイッチング時に
おいて、Ｐチャネル型ＭＯＳトランジスタＴ１３、Ｎチ
ャネル型ＭＯＳトランジスタＴ１４が同時に導通する期
間が存在し、その時電源電位ＶＤＤからグランドＧＮＤ
へ貫通電流が流れる。この貫通電流はＬＳＩの動作電流
を増加させ、又電源及びグランド電位の変動をもたら
す。この現象はＭＯＳトランジスタのｇm が大きくなれ
ばなる程顕著に現われ、さらに出力ＰＩＮの数が多くな
ればなる程大きくなり、入力レベル、出力レベルを悪化
させるという問題があった。
【０００４】上述した従来のインバータ回路に対し、本
発明は電源電位ＶＤＤとグランドＧＮＤとの間に接続さ
れるＰチャネル型及びＮチャネル型ＭＯＳトランジスタ
のしきい値電圧が異なるＰチャネル型及びＮチャネル型
ＭＯＳトラジスタをそれぞれに並列に接続し、スイッチ
ング時に電源電位ＶＤＤからグランドＧＮＤに流れる貫
通電流を小さくするという相違点を有する。
発明は電源電位ＶＤＤとグランドＧＮＤとの間に接続さ
れるＰチャネル型及びＮチャネル型ＭＯＳトランジスタ
のしきい値電圧が異なるＰチャネル型及びＮチャネル型
ＭＯＳトラジスタをそれぞれに並列に接続し、スイッチ
ング時に電源電位ＶＤＤからグランドＧＮＤに流れる貫
通電流を小さくするという相違点を有する。
【０００５】
【課題を解決するための手段】本発明のＣＭＯＳインバ
ータ回路は電源と出力との間にしきい値電圧の異なるＰ
チャネル型ＭＯＳトランジスタを並列に接続し、出力と
グランドとの間にしきい値電圧の異なるＮチャネル型Ｍ
ＯＳトランジスタを並列に接続し電源とグランドとの間
を前記並列接続したＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタを直列に接続した構成
となっている。
ータ回路は電源と出力との間にしきい値電圧の異なるＰ
チャネル型ＭＯＳトランジスタを並列に接続し、出力と
グランドとの間にしきい値電圧の異なるＮチャネル型Ｍ
ＯＳトランジスタを並列に接続し電源とグランドとの間
を前記並列接続したＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタを直列に接続した構成
となっている。
【０００６】尚、本明細書において使用されている用語
「ＭＯＳトランジスタ」は「絶縁ゲート型電界効果トラ
ンジスタ」全般を意味している。
「ＭＯＳトランジスタ」は「絶縁ゲート型電界効果トラ
ンジスタ」全般を意味している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図であり、３つ
のＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ５
と、３つのＮチャネル型ＭＯＳトランジスタＴ２，Ｔ
４，Ｔ５とで構成されている。Ｐチャネル型ＭＯＳトラ
ンジスタＴ１，Ｔ３，Ｔ５のしきい値電圧はたがいに異
なっており、かつＮチャネル型ＭＯＳトランジスタのＴ
２，Ｔ４，Ｔ６のしきい値電圧もまたたがいに異なって
いる。
る。図１は本発明の第１の実施例の回路図であり、３つ
のＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ５
と、３つのＮチャネル型ＭＯＳトランジスタＴ２，Ｔ
４，Ｔ５とで構成されている。Ｐチャネル型ＭＯＳトラ
ンジスタＴ１，Ｔ３，Ｔ５のしきい値電圧はたがいに異
なっており、かつＮチャネル型ＭＯＳトランジスタのＴ
２，Ｔ４，Ｔ６のしきい値電圧もまたたがいに異なって
いる。
【０００８】まず入力ＩがＬｏｗからＨｉｇｈへ変化す
る場合を考えてみる。入力がＬｏｗの時Ｐチャネル型Ｍ
ＯＳトランジスタＴ１，Ｔ３，Ｔ５は導通、Ｎチャネル
型ＭＯＳトランジスタＴ２，Ｔ４，Ｔ６は非導通であ
り、出力ＯはＨｉｇｈとなっている。入力Ｉが徐々にＬ
ｏｗからＨｉｇｈへ変化し始め、Ｎチャネル型ＭＯＳト
ランジスタＴ２のしきい値電圧（以下ＶＴＮ２と記す）
を越えるとＮチャネル型ＭＯＳトランジスタＴ２は導通
し始める。Ｎチャネル型ＭＯＳトランジスタＴ４，Ｔ６
のしきい値電圧をそれぞれＶＴＮ４，ＶＴＮ６としＶＴ
Ｎ２より大きく設定しておくと、この状態ではＮチャネ
ル型ＭＯＳトランジスタＴ４，Ｔ６はまだ非導通となっ
ており、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３，
Ｔ５は導通しているため電源ＶＤＤからグランドＧＮＤ
１へ流れる貫通電流はＰチャネル型ＭＯＳトランジスタ
Ｔ１，Ｔ３，Ｔ５を介しＮチャネル型ＭＯＳトランジス
タＴ２のみを通って流れる。この場合の貫通電流Ｉｔは
Ｎチャネル型ＭＯＳトランジスタＴ２を流れる電流ＩＴ
２により規定され以下の様になる。
る場合を考えてみる。入力がＬｏｗの時Ｐチャネル型Ｍ
ＯＳトランジスタＴ１，Ｔ３，Ｔ５は導通、Ｎチャネル
型ＭＯＳトランジスタＴ２，Ｔ４，Ｔ６は非導通であ
り、出力ＯはＨｉｇｈとなっている。入力Ｉが徐々にＬ
ｏｗからＨｉｇｈへ変化し始め、Ｎチャネル型ＭＯＳト
ランジスタＴ２のしきい値電圧（以下ＶＴＮ２と記す）
を越えるとＮチャネル型ＭＯＳトランジスタＴ２は導通
し始める。Ｎチャネル型ＭＯＳトランジスタＴ４，Ｔ６
のしきい値電圧をそれぞれＶＴＮ４，ＶＴＮ６としＶＴ
Ｎ２より大きく設定しておくと、この状態ではＮチャネ
ル型ＭＯＳトランジスタＴ４，Ｔ６はまだ非導通となっ
ており、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３，
Ｔ５は導通しているため電源ＶＤＤからグランドＧＮＤ
１へ流れる貫通電流はＰチャネル型ＭＯＳトランジスタ
Ｔ１，Ｔ３，Ｔ５を介しＮチャネル型ＭＯＳトランジス
タＴ２のみを通って流れる。この場合の貫通電流Ｉｔは
Ｎチャネル型ＭＯＳトランジスタＴ２を流れる電流ＩＴ
２により規定され以下の様になる。
【０００９】
【００１０】入力Ｉの電位がさらに上がりＶＴＮ４を越
えるとＮチャネル型ＭＯＳトランジスタＴ４も導通し、
貫通電流はＰチャネル型ＭＯＳトランジスタＴ１，Ｔ
３，Ｔ５を介し、Ｎチャネル型ＭＯＳトランジスタＴ
２，Ｔ４を通って流れる。この場合、ＶＴＮ４はＶＴＮ
６より小さなしきい値電圧とする。この時の貫通電流Ｉ
ｔはＮチャネル型ＭＯＳトランジスタＴ２，Ｔ４を流れ
る電流ＩＴ２，ＩＴ４の和として観測され以下の様にな
る。
えるとＮチャネル型ＭＯＳトランジスタＴ４も導通し、
貫通電流はＰチャネル型ＭＯＳトランジスタＴ１，Ｔ
３，Ｔ５を介し、Ｎチャネル型ＭＯＳトランジスタＴ
２，Ｔ４を通って流れる。この場合、ＶＴＮ４はＶＴＮ
６より小さなしきい値電圧とする。この時の貫通電流Ｉ
ｔはＮチャネル型ＭＯＳトランジスタＴ２，Ｔ４を流れ
る電流ＩＴ２，ＩＴ４の和として観測され以下の様にな
る。
【００１１】
【００１２】入力Ｉの電位がさらに上がりＶＴＮ６を越
えるとＮチャネル型ＭＯＳトランジスタＴ６も導通し貫
通電流はＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３，
Ｔ５を介し、Ｎチャネル型ＭＯＳトランジスタＴ２，Ｔ
４，Ｔ６を通って流れる。この時の貫通電流ＩｔはＮチ
ャネル型ＭＯＳトランジスタＴ２，Ｔ４，Ｔ６を流れる
電流ＩＴ２，ＩＴ４，ＩＴ６の和として観測され、以下
の様になる。
えるとＮチャネル型ＭＯＳトランジスタＴ６も導通し貫
通電流はＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３，
Ｔ５を介し、Ｎチャネル型ＭＯＳトランジスタＴ２，Ｔ
４，Ｔ６を通って流れる。この時の貫通電流ＩｔはＮチ
ャネル型ＭＯＳトランジスタＴ２，Ｔ４，Ｔ６を流れる
電流ＩＴ２，ＩＴ４，ＩＴ６の和として観測され、以下
の様になる。
【００１３】
【００１４】入力電圧Ｉがからに上がり貫通電流Ｉｔが
Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ５て規
定される様になると貫通電流Ｉｔは以下の式で示され
る。
Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ５て規
定される様になると貫通電流Ｉｔは以下の式で示され
る。
【００１５】
【００１６】入力電圧ＩがＰチャネル型ＭＯＳトランジ
スタＴ５を非導通とする様な電位になると貫通電流Ｉｔ
はＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３に流れる
電流ＩＴ１，ＩＴ３の和として観測され以下の様にな
る。
スタＴ５を非導通とする様な電位になると貫通電流Ｉｔ
はＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３に流れる
電流ＩＴ１，ＩＴ３の和として観測され以下の様にな
る。
【００１７】
【００１８】入力Ｉの電源が電源電圧ＶＤＤに近づきＰ
チャネル型ＭＯＳトランジスタＴ３を非導通とする様な
電位になると貫通電流はＰチャネル型ＭＯＳトランジス
タＴ１を流れる電流ＩＴ１のみにより規定され以下の様
になる。
チャネル型ＭＯＳトランジスタＴ３を非導通とする様な
電位になると貫通電流はＰチャネル型ＭＯＳトランジス
タＴ１を流れる電流ＩＴ１のみにより規定され以下の様
になる。
【００１９】
【００２０】入力Ｉの電位がＰチャネル型ＭＯＳトラン
ジスタＴ１を非導通とする様な電位になるとＰチャネル
型ＭＯＳトランジスタＴ１，Ｔ３は非導通となり、Ｎチ
ャネル型ＭＯＳトランジスタは導通しているが貫通電流
は流れない。
ジスタＴ１を非導通とする様な電位になるとＰチャネル
型ＭＯＳトランジスタＴ１，Ｔ３は非導通となり、Ｎチ
ャネル型ＭＯＳトランジスタは導通しているが貫通電流
は流れない。
【００２１】上記に説明した入力電圧ＶＩＮと貫通電流
Ｉｔとの関係を図２に示す。Ｉｔは本発明の実施例の場
合の貫通電流である。同図に従来例の場合の貫通電流を
ＩｔＯとして示す。
Ｉｔとの関係を図２に示す。Ｉｔは本発明の実施例の場
合の貫通電流である。同図に従来例の場合の貫通電流を
ＩｔＯとして示す。
【００２２】入力ＩがＨｉｇｈからＬｏｗへ変化する場
合は前述の説明と同様に考えれば良い。
合は前述の説明と同様に考えれば良い。
【００２３】本発明の場合Ｎチャネル型ＭＯＳトランジ
スタＴ６のしきい値電圧を貫通電流ＩｔがＰチャネル型
ＭＯＳトランジスタで規定される入力電圧ＶＩＮより大
きくし、かつ従来例の場合のＮチャネル型ＭＯＳトラン
ジスタＴ１４の電流駆動能力により大きくなる様チャネ
ル型ＭＯＳトランジスタＴ６の電流駆動能力をチャネル
長、チャネル幅で調整しておけば従来例の場合の電流駆
動能力により本発明の電流駆動能力を大きくし、かつ貫
通電流を小さくする事が可能となる。この場合Ｎチャネ
ル型ＭＯＳトランジスタＴ２とＴ４の電流駆動能力の和
は従来例の場合のＮチャネル型ＭＯＳトランジスタＴ６
の電流駆動能力より小さいものとする。
スタＴ６のしきい値電圧を貫通電流ＩｔがＰチャネル型
ＭＯＳトランジスタで規定される入力電圧ＶＩＮより大
きくし、かつ従来例の場合のＮチャネル型ＭＯＳトラン
ジスタＴ１４の電流駆動能力により大きくなる様チャネ
ル型ＭＯＳトランジスタＴ６の電流駆動能力をチャネル
長、チャネル幅で調整しておけば従来例の場合の電流駆
動能力により本発明の電流駆動能力を大きくし、かつ貫
通電流を小さくする事が可能となる。この場合Ｎチャネ
ル型ＭＯＳトランジスタＴ２とＴ４の電流駆動能力の和
は従来例の場合のＮチャネル型ＭＯＳトランジスタＴ６
の電流駆動能力より小さいものとする。
【００２４】上記の場合は出力ＯをＨｉｇｈからＬｏｗ
へ変化させる場合であるが、逆に出力ＯをＬｏｗからＨ
ｉｇｈへ変化させる場合はＰチャネル型ＭＯＳトランジ
スタＴ５のしきい値電圧を貫通電流ＩｔがＮチャネル型
ＭＯＳトランジスタで規定される入力電圧より絶対値と
して大きくし、かつ従来例の場合のＰチャネル型ＭＯＳ
トランジスタＴ１３の電流駆動能力より大きくなる様Ｐ
チャネル型ＭＯＳトランジスタＴ５の電流駆動能力をチ
ャネル長、チャネル幅で調整しておけば従来例の場合の
電流駆動能力より本発明の電流駆動能力を大きくしかつ
貫通電流を小さくする事が可能となる。この場合Ｐチャ
ネル型ＭＯＳトランジスタＴ１とＴ３の電流駆動能力の
和は従来例の場合のＰチャネル型ＭＯＳトランジスタＴ
５の電流駆動能力より小さいものとする。
へ変化させる場合であるが、逆に出力ＯをＬｏｗからＨ
ｉｇｈへ変化させる場合はＰチャネル型ＭＯＳトランジ
スタＴ５のしきい値電圧を貫通電流ＩｔがＮチャネル型
ＭＯＳトランジスタで規定される入力電圧より絶対値と
して大きくし、かつ従来例の場合のＰチャネル型ＭＯＳ
トランジスタＴ１３の電流駆動能力より大きくなる様Ｐ
チャネル型ＭＯＳトランジスタＴ５の電流駆動能力をチ
ャネル長、チャネル幅で調整しておけば従来例の場合の
電流駆動能力より本発明の電流駆動能力を大きくしかつ
貫通電流を小さくする事が可能となる。この場合Ｐチャ
ネル型ＭＯＳトランジスタＴ１とＴ３の電流駆動能力の
和は従来例の場合のＰチャネル型ＭＯＳトランジスタＴ
５の電流駆動能力より小さいものとする。
【００２５】図２におけるＩｔＯ−Ｉｔの部分である横
線の領域は従来例と比較した時の本発明の貫通電流の減
少を表わす領域である。
線の領域は従来例と比較した時の本発明の貫通電流の減
少を表わす領域である。
【００２６】以上説明した様に本発明はＣＭＯＳインバ
ータの電流駆動能力を小さくする事なく貫通電流を押さ
える事で、貫通電流によって生じる電源電位及び接地電
位の変動を小さくでき、かつ消費電流をも少なくできる
という効果を有する。
ータの電流駆動能力を小さくする事なく貫通電流を押さ
える事で、貫通電流によって生じる電源電位及び接地電
位の変動を小さくでき、かつ消費電流をも少なくできる
という効果を有する。
【００２７】
【発明の効果】以上説明したように本発明はしきい値電
圧の異なるＭＯＳトランジスタをＰチャネル型、Ｎチャ
ネル型共に並列接続しＣＭＯＳインバータ回路を構成
し、ＣＭＯＳインバータの電流駆動能力をそこなう事な
く貫通電流を小さくしたのでＬＳＩの消費電流を小さく
し、かつ電源およびグランド電位の変動を小さくすると
いう効果を有している。
圧の異なるＭＯＳトランジスタをＰチャネル型、Ｎチャ
ネル型共に並列接続しＣＭＯＳインバータ回路を構成
し、ＣＭＯＳインバータの電流駆動能力をそこなう事な
く貫通電流を小さくしたのでＬＳＩの消費電流を小さく
し、かつ電源およびグランド電位の変動を小さくすると
いう効果を有している。
【図１】本発明の一実施例のＣＭＯＳインバータを示す
回路図。
回路図。
【図２】本発明のＣＭＯＳインバータ回路の入力電圧と
貫通電流を従来例と比較した場合の関係を示す図。
貫通電流を従来例と比較した場合の関係を示す図。
【図３】従来例のＣＭＯＳインバータを示す回路図。
Ｔ１，Ｔ３，Ｔ５，Ｔ１３ Ｐチャネル型ＭＯＳトラ
ンジスタ Ｔ２，Ｔ４，Ｔ６，Ｔ１４ Ｎチャネル型ＭＯＳトラ
ンジスタ Ｉ 入力 Ｏ 出力 ＶＤＤ 電源電圧 ＧＮＤ 接地電位 Ｉｔ，ＩｔＯ 貫通電流
ンジスタ Ｔ２，Ｔ４，Ｔ６，Ｔ１４ Ｎチャネル型ＭＯＳトラ
ンジスタ Ｉ 入力 Ｏ 出力 ＶＤＤ 電源電圧 ＧＮＤ 接地電位 Ｉｔ，ＩｔＯ 貫通電流
Claims (1)
- 【請求項１】 第１の電位と第２の電位との間に並列に
接続した複数個のしきい値電圧の異なるＰチャネル型Ｍ
ＯＳトランジスタと、並列に接続した複数個のしきい値
電圧の異なるＮチャネル型ＭＯＳトランジスタとを直列
に接続してなることを特徴とするＣＭＯＳインバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265816A JPH05110419A (ja) | 1991-10-15 | 1991-10-15 | Ｃｍｏｓインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265816A JPH05110419A (ja) | 1991-10-15 | 1991-10-15 | Ｃｍｏｓインバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110419A true JPH05110419A (ja) | 1993-04-30 |
Family
ID=17422457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265816A Pending JPH05110419A (ja) | 1991-10-15 | 1991-10-15 | Ｃｍｏｓインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110419A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0739094A2 (en) * | 1995-04-17 | 1996-10-23 | Matsushita Electric Industrial Co., Ltd. | High voltage withstanding circuit and voltage level shifter |
| EP0954095A2 (en) * | 1998-04-27 | 1999-11-03 | NEC Corporation | Power amplifier |
| KR100396831B1 (ko) * | 1996-02-26 | 2003-11-17 | 주식회사 하이닉스반도체 | 절전형인버터회로 |
| JP2009506612A (ja) * | 2005-08-24 | 2009-02-12 | エヌエックスピー ビー ヴィ | 集積化スイッチモード電源に好適な高い周波数安定性の集積化ｒｃ発振器 |
| JP2010114937A (ja) * | 1993-11-17 | 2010-05-20 | Renesas Technology Corp | 出力回路 |
-
1991
- 1991-10-15 JP JP3265816A patent/JPH05110419A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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