JPS6057724A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6057724A JPS6057724A JP58164976A JP16497683A JPS6057724A JP S6057724 A JPS6057724 A JP S6057724A JP 58164976 A JP58164976 A JP 58164976A JP 16497683 A JP16497683 A JP 16497683A JP S6057724 A JPS6057724 A JP S6057724A
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- JP
- Japan
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- power supply
- output circuit
- supply voltage
- circuit
- output
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路技術さらにはＭＯ８集積回
路に適用して特に有効な技術に関するもので、例えばＭ
Ｏ８集積回路の出力回路に利用して有効な技術に関する
ものである。
路に適用して特に有効な技術に関するもので、例えばＭ
Ｏ８集積回路の出力回路に利用して有効な技術に関する
ものである。
相補型ＭＯ８ＦＥＴからなるＣＭＯ８論理ＬＳＩにおい
ては、一般に、入力インターフェースはＴＴＬコンパチ
ブルにされているが、出力回路がＭＯＳＦＥＴ （絶縁
ゲート型電界効果トランジスタ）によって植成され、内
部回路と出力回路とが同一の電源電圧によって動作され
るようになっているため、出力はＴＴＬレベルよりも振
幅の大きなＭＯＳレベルにされていた。つまり、ＣＭＯ
８論理ＬＳＩにおける出力信号Ｖｏｕｔの振幅は、第１
図に示すように、電源電圧幅（ＯＶ−５Ｖ）だけであっ
た。
ては、一般に、入力インターフェースはＴＴＬコンパチ
ブルにされているが、出力回路がＭＯＳＦＥＴ （絶縁
ゲート型電界効果トランジスタ）によって植成され、内
部回路と出力回路とが同一の電源電圧によって動作され
るようになっているため、出力はＴＴＬレベルよりも振
幅の大きなＭＯＳレベルにされていた。つまり、ＣＭＯ
８論理ＬＳＩにおける出力信号Ｖｏｕｔの振幅は、第１
図に示すように、電源電圧幅（ＯＶ−５Ｖ）だけであっ
た。
一方、０ＭＯ３論理ＬＳＩでもインターフェースはＴＴ
Ｌになっているものが多く、その場合、出力レベルも３
〜３．５ｖあれば充分である。しかるに、第１図に示す
ように、出力振幅がｏＶ−５ｖにされていると、出力が
５ｖからＯｖに変化する場合、３．５Ｖまでは負荷素子
にとって不感帯であり無駄な遷移時間となる。そのため
、出力信号の立下がり時における信号の遅延時間が大き
くなり、出力回路のスピードが遅いという不都合があっ
た。
Ｌになっているものが多く、その場合、出力レベルも３
〜３．５ｖあれば充分である。しかるに、第１図に示す
ように、出力振幅がｏＶ−５ｖにされていると、出力が
５ｖからＯｖに変化する場合、３．５Ｖまでは負荷素子
にとって不感帯であり無駄な遷移時間となる。そのため
、出力信号の立下がり時における信号の遅延時間が大き
くなり、出力回路のスピードが遅いという不都合があっ
た。
そこで、出力回路を構成するＭＯＳＦＥＴの定数を大き
くとって負荷駆動能力を大きくすることによって遅延時
間を低減させることを考えた。しかし、出力回路の駆動
能力を大きくすると、貫通７電流が多くなるため、大規
模な論理ＬＳＩになるに従って出力回路数も多くなるの
で、出力信号の７切換わりの際の電流の変化により電源
電圧が変動されてノイズが発生し、内部論理回路が誤動
作されるおそれがあることが分かった。
くとって負荷駆動能力を大きくすることによって遅延時
間を低減させることを考えた。しかし、出力回路の駆動
能力を大きくすると、貫通７電流が多くなるため、大規
模な論理ＬＳＩになるに従って出力回路数も多くなるの
で、出力信号の７切換わりの際の電流の変化により電源
電圧が変動されてノイズが発生し、内部論理回路が誤動
作されるおそれがあることが分かった。
また、ＣＭ ＯＳ Ｍ＊理ＬＳＩの出力回路のみバイポ
ーラトランジスタを用いることも考えた。しかし、これ
によると、出力振幅は容易にＴＴＬレベルを実現できる
が、ＣＭＯ８製造工程で高性能のバイポーラトランジス
タを形成することは非常に難かしい。そのため、出力回
路にバイポーラトランジスタを使って高速化することは
困難であることが分かった。
ーラトランジスタを用いることも考えた。しかし、これ
によると、出力振幅は容易にＴＴＬレベルを実現できる
が、ＣＭＯ８製造工程で高性能のバイポーラトランジス
タを形成することは非常に難かしい。そのため、出力回
路にバイポーラトランジスタを使って高速化することは
困難であることが分かった。
この発明の目的は、従来に比べて顕著な効果を奏する半
導体集積回路技術を提出することにある。
導体集積回路技術を提出することにある。
この発明の他の目的は、例えばＭＯ８集積回路の出力回
路に適用した場合に、プロセス変更したり、出力回路に
おける信号の切換わりに作なう電源電圧へのノイズを発
生させることなく、出力回路における信号の伝搬遅延時
間を低減させ、出力回路の高速化を図ることにある。
路に適用した場合に、プロセス変更したり、出力回路に
おける信号の切換わりに作なう電源電圧へのノイズを発
生させることなく、出力回路における信号の伝搬遅延時
間を低減させ、出力回路の高速化を図ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、この発明は、例えば０ＭＯ８論理ＬＳＩにお
いて、内部論理回路と出力回路の電源電圧ラインを別個
にし、もしくは内部論理回路の電源電圧端子と真の出力
回路の電源電圧端子との間に電圧降下手段を設けること
によって、出力回路の電源電圧のみを低くできるように
して出力信号の振幅を小さくし、出力回路における信号
の伝搬遅延時間を低減するという上記目的を達成するも
のである。
いて、内部論理回路と出力回路の電源電圧ラインを別個
にし、もしくは内部論理回路の電源電圧端子と真の出力
回路の電源電圧端子との間に電圧降下手段を設けること
によって、出力回路の電源電圧のみを低くできるように
して出力信号の振幅を小さくし、出力回路における信号
の伝搬遅延時間を低減するという上記目的を達成するも
のである。
以下図面を用いてこの発明を具体的に説明する。
第２図は本発明を０ＭＯ８論理ＬＳＩの出力回路に適用
した場合の一実施例を示すものである。
した場合の一実施例を示すものである。
図において、１は適当なゲート回路からなる内部論理回
路部２の最終段のインバータを示す。このインバータ１
は、＋５Ｖのような電源電圧Ｖａｄとグランドレベル（
Ｏｖ）のような電源電圧■旦Ｓとの間に直列接続された
Ｐチャンネル型ＭＯ８ＦＥＴＱ１とＮチャンネル形ＭＯ
８ＦＥＴＱ２とによりＣＭＯＳインバータに構成されて
いる。
路部２の最終段のインバータを示す。このインバータ１
は、＋５Ｖのような電源電圧Ｖａｄとグランドレベル（
Ｏｖ）のような電源電圧■旦Ｓとの間に直列接続された
Ｐチャンネル型ＭＯ８ＦＥＴＱ１とＮチャンネル形ＭＯ
８ＦＥＴＱ２とによりＣＭＯＳインバータに構成されて
いる。
３は上記ＣＭＯＳインバータ１の出力信号をゲートに受
けるようにされたＰチャンネル形ＭＯ８ＦＥＴＱ３とＮ
チャンネル形ＭＯ８ＦＥＴＱ４とからなるＣＭＯＳイン
バータ４を真の出力回路として有する出力回路部である
。この出力回路部３においては、上記内部論理回路部２
の電源電圧Ｖｄｄと共通の電源電圧端子５と、上記出力
回路（インバータ）４を構成するＰチャンネル形ＭＯ８
ＦＥＴＱ３のソース端子との間に、電圧降下素子として
複数個のＮチャンネル形ＭＯ８ＦＥＴＱ５．Ｑ５．・・
・が直列に接続されている。
けるようにされたＰチャンネル形ＭＯ８ＦＥＴＱ３とＮ
チャンネル形ＭＯ８ＦＥＴＱ４とからなるＣＭＯＳイン
バータ４を真の出力回路として有する出力回路部である
。この出力回路部３においては、上記内部論理回路部２
の電源電圧Ｖｄｄと共通の電源電圧端子５と、上記出力
回路（インバータ）４を構成するＰチャンネル形ＭＯ８
ＦＥＴＱ３のソース端子との間に、電圧降下素子として
複数個のＮチャンネル形ＭＯ８ＦＥＴＱ５．Ｑ５．・・
・が直列に接続されている。
このＭＯ３ＦＥＴＱ５は、それぞれゲートとソースが短
絡（いわゆるダイオード接続）される二とにより、電圧
降下素子として作用するようにされている。つまり、Ｎ
チャンネル形ＭＯ８ＦＥＴＱ５のゲートとソースが短絡
されると、そのドレイン電圧はソース電圧よりもＭＯＳ
ＦＥＴのしきい値電圧ｖｔｈ分だけ低い電圧になる。そ
のため、出力回路（インバータ）４を構成するＰチャン
ネル形ＭＯ８ＦＥＴＱ３のソース端子と電源電圧端子５
との間にｎ個のＭＯ３ＦＥＴＱ５が接続されていると、
ＭＯＳＦＥＴＱ３のソース電圧すなわち出力回路（イン
バータ）４の電源電圧Ｖｔは。
絡（いわゆるダイオード接続）される二とにより、電圧
降下素子として作用するようにされている。つまり、Ｎ
チャンネル形ＭＯ８ＦＥＴＱ５のゲートとソースが短絡
されると、そのドレイン電圧はソース電圧よりもＭＯＳ
ＦＥＴのしきい値電圧ｖｔｈ分だけ低い電圧になる。そ
のため、出力回路（インバータ）４を構成するＰチャン
ネル形ＭＯ８ＦＥＴＱ３のソース端子と電源電圧端子５
との間にｎ個のＭＯ３ＦＥＴＱ５が接続されていると、
ＭＯＳＦＥＴＱ３のソース電圧すなわち出力回路（イン
バータ）４の電源電圧Ｖｔは。
内部論理回路部２の電源電圧ＶｄｄよりもｎＸＶｔｈだ
け低に１（Ｖｄｄ −ｎ−Ｖｔｈ） トなる。
け低に１（Ｖｄｄ −ｎ−Ｖｔｈ） トなる。
従って、例えば、電源電圧Ｖｄｄが５ｖで、電圧降下素
子としてのＭＯ３ＦＥＴＱ５のしきい値電圧ｖｔｈを０
．５５Ｖに設定し、これを３個直列に接続した場合を考
えると、出力回路（インバータ）４の電源電圧Ｖｔは約
３．３５Ｖとなる。、ただし１、ＭＯＳＦＥＴのしきい
値ｖｔｈの値は、素子の定数やプロセス等に依存してお
り、一義的には定まらないので、しきい値電圧の大きさ
に応じて接続すべきＭＯ８ＦＥＴＱ５の数を決定し、出
力回路（インバータ）４の電源電圧Ｖｔが３．０〜３．
５Ｖ程度になるようにする。
子としてのＭＯ３ＦＥＴＱ５のしきい値電圧ｖｔｈを０
．５５Ｖに設定し、これを３個直列に接続した場合を考
えると、出力回路（インバータ）４の電源電圧Ｖｔは約
３．３５Ｖとなる。、ただし１、ＭＯＳＦＥＴのしきい
値ｖｔｈの値は、素子の定数やプロセス等に依存してお
り、一義的には定まらないので、しきい値電圧の大きさ
に応じて接続すべきＭＯ８ＦＥＴＱ５の数を決定し、出
力回路（インバータ）４の電源電圧Ｖｔが３．０〜３．
５Ｖ程度になるようにする。
その結果、上記出力回路（インバータ）４から出力端子
６へ出力される出力信号Ｖｏｕｔは、第３図に示すよう
に、電源電圧Ｖｄｄ （＋ ５ Ｖ）よりも低い電圧Ｖ
ｔとグランドレベルとの間で変化されるようになる。つ
まり、出力振幅が第１図の場合に比べて小さくされる。
６へ出力される出力信号Ｖｏｕｔは、第３図に示すよう
に、電源電圧Ｖｄｄ （＋ ５ Ｖ）よりも低い電圧Ｖ
ｔとグランドレベルとの間で変化されるようになる。つ
まり、出力振幅が第１図の場合に比べて小さくされる。
しかして、上記出力端子６にＴＴＬコンパチブルの論理
ＬＳＩが接続された場合、その初段の入力バッファ７の
ロジックシュレツショールドは、ＴＴＬレベルのほぼ中
間の１．４〜１．７ｖに設定されているので、上記出力
回路（インバータ）４の出力信号Ｖｏｕｔがハイレベル
からロウレベルに変化する場合の立下がり時の遷移時間
Δｔが第１７図の場合に比べて小さくされる。これによ
って、出力回路４における信号の伝搬遅延時間が低減さ
れ、高速化が可能になる。
ＬＳＩが接続された場合、その初段の入力バッファ７の
ロジックシュレツショールドは、ＴＴＬレベルのほぼ中
間の１．４〜１．７ｖに設定されているので、上記出力
回路（インバータ）４の出力信号Ｖｏｕｔがハイレベル
からロウレベルに変化する場合の立下がり時の遷移時間
Δｔが第１７図の場合に比べて小さくされる。これによ
って、出力回路４における信号の伝搬遅延時間が低減さ
れ、高速化が可能になる。
上記第２図の実施例では、出力回路（インバータ）４が
一つだけ示されているが、論理ＬＳＩでは同様の出力回
路が複数個設けられる。この場合、複数の出力回路４に
対して、定数の大きなＭＯＳＦＥＴからなる共通の電圧
降下素子（Ｑ５．Ｑ５゜−・・）を接続させるようにす
るのが良い。つまり、各出力回路４ごとに、電圧降下素
子としてのＭＯ３ＦＥＴＱ５．Ｑ５・・・を設けると、
チップサイズとの間係で各ＭＯ３ＦＥＴＱ５の定数を大
きくしてオン抵抗を下げることができない。その結果、
出力回路４に流される電流が制限されて出力信号の立上
がりかにぶくなるおそれがあるが、電圧降下素子として
のＭＯ８ＦＥＴＱ５を各出力回路４で共用させるように
することによって、ＭＯ８ＦＥＴＱ５の定数を大きく設
定してオン抵抗を下げ、出力回路に大きな電流を流せる
ようにして出力信号の立上がりに悪影響を与えないよう
にすることができる。
一つだけ示されているが、論理ＬＳＩでは同様の出力回
路が複数個設けられる。この場合、複数の出力回路４に
対して、定数の大きなＭＯＳＦＥＴからなる共通の電圧
降下素子（Ｑ５．Ｑ５゜−・・）を接続させるようにす
るのが良い。つまり、各出力回路４ごとに、電圧降下素
子としてのＭＯ３ＦＥＴＱ５．Ｑ５・・・を設けると、
チップサイズとの間係で各ＭＯ３ＦＥＴＱ５の定数を大
きくしてオン抵抗を下げることができない。その結果、
出力回路４に流される電流が制限されて出力信号の立上
がりかにぶくなるおそれがあるが、電圧降下素子として
のＭＯ８ＦＥＴＱ５を各出力回路４で共用させるように
することによって、ＭＯ８ＦＥＴＱ５の定数を大きく設
定してオン抵抗を下げ、出力回路に大きな電流を流せる
ようにして出力信号の立上がりに悪影響を与えないよう
にすることができる。
なお、上記実施例では、電圧降下素子としていわゆるダ
イオード接続されたＭＯＳＦＥＴが使用されているがこ
れに限定されるものではなく、例えば、電源電圧Ｖｄｄ
と出力回路４との間に適当な７数だけバイポーラトラン
ジスタを接続し、バイポーラトランジスタのＰＮ接合ダ
イオードを利用して出力回路４へ供給される電源電圧を
降下させるようにしてもよい。
イオード接続されたＭＯＳＦＥＴが使用されているがこ
れに限定されるものではなく、例えば、電源電圧Ｖｄｄ
と出力回路４との間に適当な７数だけバイポーラトラン
ジスタを接続し、バイポーラトランジスタのＰＮ接合ダ
イオードを利用して出力回路４へ供給される電源電圧を
降下させるようにしてもよい。
さらに、上記実施例では内部論理回路部２内の電源電圧
、端子と出力回路（インバータ）４の電源電圧端子（Ｍ
ＯＳＦＥＴＱ３のソース端子）との間に電圧降下素子（
Ｑ５．Ｑ５．・・・）を設けて出力回路４の電源電圧を
内部論理回路の電源電圧よりも低くなるようにして出力
回路の高速化を図っているが、第４図のように内部論理
回路部２内の電源ラインと出力回路部３内の電源ライン
を別個に形成し、外部からそれぞれ別々の電源電圧Ｖｄ
ｄｌとＶｄｄ２ （Ｖｄｄｌ＞Ｖｄｄ２）を供給できる
ようにして出力回路の高速化を図るようにしてもよい。
、端子と出力回路（インバータ）４の電源電圧端子（Ｍ
ＯＳＦＥＴＱ３のソース端子）との間に電圧降下素子（
Ｑ５．Ｑ５．・・・）を設けて出力回路４の電源電圧を
内部論理回路の電源電圧よりも低くなるようにして出力
回路の高速化を図っているが、第４図のように内部論理
回路部２内の電源ラインと出力回路部３内の電源ライン
を別個に形成し、外部からそれぞれ別々の電源電圧Ｖｄ
ｄｌとＶｄｄ２ （Ｖｄｄｌ＞Ｖｄｄ２）を供給できる
ようにして出力回路の高速化を図るようにしてもよい。
内部論理回路と出力回路の電源ラインを別個にし、もし
くは内部論理回路の電源電圧端子と真の出力回路の電源
電圧端子との間に電圧降下手段を設けたので、出力回路
の電源電圧のみを低くすることができるという作用によ
り、出力信号の振幅が４＼さくされ、特に出力信号の立
下がり時における遅延時間が短くなって出力回路が高速
化されるという効果がある。
くは内部論理回路の電源電圧端子と真の出力回路の電源
電圧端子との間に電圧降下手段を設けたので、出力回路
の電源電圧のみを低くすることができるという作用によ
り、出力信号の振幅が４＼さくされ、特に出力信号の立
下がり時における遅延時間が短くなって出力回路が高速
化されるという効果がある。
しかも、この場合、出力回路の駆動能力を高める必要が
ないので、出力回路における信号の切換わりに伴なう電
流の変化を小さくすることができ、電源電圧へのノイズ
の発生を抑えて内部論理回路の誤動作を防止することが
できる。
ないので、出力回路における信号の切換わりに伴なう電
流の変化を小さくすることができ、電源電圧へのノイズ
の発生を抑えて内部論理回路の誤動作を防止することが
できる。
さらに、ＣＭＯＳプロセスにおいて形成可能なＭＯＳＦ
ＥＴやバイポーラトランジスタ等の素子を、電圧降下手
段として使用した場合には、プロセスを変更することな
く、出力回路の電源電圧を下げて出力振幅を小さくし、
出力回路の高速化を図ることができる。
ＥＴやバイポーラトランジスタ等の素子を、電圧降下手
段として使用した場合には、プロセスを変更することな
く、出力回路の電源電圧を下げて出力振幅を小さくし、
出力回路の高速化を図ることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記電圧降下手段として、ＭＯＳＦＥＴのよう
な電圧降下素子の代わりに、他の適当な電圧降下回路を
用いることもできる。
な電圧降下素子の代わりに、他の適当な電圧降下回路を
用いることもできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣ ”ＭＯ８集積回
路の出力回路について説明したが、それに限定されるも
のではなくＭＯ５集積回路一般の出力回路などにも適用
できる。
をその背景となった利用分野であるＣ ”ＭＯ８集積回
路の出力回路について説明したが、それに限定されるも
のではなくＭＯ５集積回路一般の出力回路などにも適用
できる。
第１図はＣＭＯ８集積回路における一般的な出力信号の
変化を示す波形図、 第２＠は本発明をＣＭＯ８集積回路に適用した・場合の
一実施例を示す回路図、 第３図は本発明を適用した場合の出力信号の量化を示す
波形図、 第４図は本発明の他の実施例を示す回路図である。 ２・・・内部論理回路部、３・・・出力回路部、４・・
・出力口Ｍ（インバータ）、５・・・電源電圧端子、６
・・・出力端子、Ｑ５・・・電圧降下素子。 第 １ 図 （６ｖ） 第 ２ 図 ｙ′：ａｒｐ
変化を示す波形図、 第２＠は本発明をＣＭＯ８集積回路に適用した・場合の
一実施例を示す回路図、 第３図は本発明を適用した場合の出力信号の量化を示す
波形図、 第４図は本発明の他の実施例を示す回路図である。 ２・・・内部論理回路部、３・・・出力回路部、４・・
・出力口Ｍ（インバータ）、５・・・電源電圧端子、６
・・・出力端子、Ｑ５・・・電圧降下素子。 第 １ 図 （６ｖ） 第 ２ 図 ｙ′：ａｒｐ
Claims (1)
- 【特許請求の範囲】 １、内部論理回路と出力回路を備えた半導体集積回路に
おいて、少なくとも真の出力回路の電源電圧が内部論理
回路の電源電圧よりも低くなるようにされたことを特徴
とする半導体集積回路。 ２、上記内部論理回路の電源電圧端子と真の出力回路の
電源電圧端子との間に電圧降下手段が設けられることに
より真の出力回路の電源電圧が低くなるようにされたこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路。 ３、上記電圧降下手段が、内部論理回路の電源電圧端子
と真の出力回路の電源電圧端子との間に直列接続された
一または二以上のダイオード接続された絶縁ゲート型電
界効果トランジスタであることを特徴とする特許請求の
範囲第２項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164976A JPS6057724A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164976A JPS6057724A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057724A true JPS6057724A (ja) | 1985-04-03 |
Family
ID=15803462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164976A Pending JPS6057724A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808845A (en) * | 1985-12-02 | 1989-02-28 | Hitachi, Ltd. | High voltage pulse generating semiconductor circuit with improved driving arrangement |
| JPH01202024A (ja) * | 1988-02-08 | 1989-08-15 | Fujitsu Ltd | 論理回路 |
| JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
-
1983
- 1983-09-09 JP JP58164976A patent/JPS6057724A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808845A (en) * | 1985-12-02 | 1989-02-28 | Hitachi, Ltd. | High voltage pulse generating semiconductor circuit with improved driving arrangement |
| JPH01202024A (ja) * | 1988-02-08 | 1989-08-15 | Fujitsu Ltd | 論理回路 |
| JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
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