JPH03116316A - 低電圧ｃｍｏｓ出力バッファ - Google Patents

低電圧ｃｍｏｓ出力バッファ

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JPH03116316A
JPH03116316A JP2171306A JP17130690A JPH03116316A JP H03116316 A JPH03116316 A JP H03116316A JP 2171306 A JP2171306 A JP 2171306A JP 17130690 A JP17130690 A JP 17130690A JP H03116316 A JPH03116316 A JP H03116316A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路デバイス用の出力バッファ回路
に関し、特に低電圧源を用いて出力バスを駆動するＣＭ
Ｏ３回路に関する。
集積回路デバイスに用いられるトランジスタの大きさが
チップ上により多数のデバイスを作ることができるよう
により小さな寸法まで縮小されるとき、いわゆる「ホッ
ト・エレクトロン」作用に起因する劣化を減少するよう
にチップに供給される電圧を低下させることが望ましい
。さらに、集積回路デバイスの最大許容損失およびスイ
ッチング速度はデバイスを低い電圧で作動させることに
よって減少することができる。マイクロプロセッサおよ
び記憶回路のようなＭＯＳ集積回路デバイスは長年の間
＋５ｖの電源で作動してきたが、現在多くのデバイスは
＋３．３ｖのような低い電圧で作動するように設計さて
いる。低い供給電圧はホット・エレクトロン作用を減少
するとともに各トランジスタの最大許容損失をも減少す
る。この低い最大許容損失は、単一チップに無数のトラ
ンジスタが含まれているとき極めて重要とする。さらに
、１つの論理レベルと他の論理レベルとの間の電圧スイ
ングはないので、スイッチング速度は減少される。
最近設計のあるＭＯＳ集積回路デバイスはこれらの低供
給電圧で作動し得るが、多くのＭＯＳおよびバイポーラ
・デバイスは依然として従来の＋５ｙ電源を使用してい
る。特に、現在入手し得るほとんどすべての記憶デバイ
スは＋５ｖ電源と併用するように作られているので、＋
３．３Ｖ電源を用いるマイクロプロセッサ・デバイスは
これらの＋５ｖ記憶デバイスと共にバスで作動すること
が可能でなければならない、各種電圧源のデバイスは、
別々のインターフェース回路を要求しない同じバスを共
有することが可能である方がよい。
低電圧源を用いるマイクロプロセッサ・チップは、高電
圧源を用いる記憶チップと直接インターフェース接続す
ることができなければならない、　ＭＯＳチップのすべ
ての入力パッドで普通使用される入力保護デバイスは過
電圧を許して無害であるので、低電圧チップはその入力
で高電圧論理レベルを受は入れることができる。同様に
、高電圧チップの入力パッドは５Ｖ　　ＭＯＳレベルよ
りも低いＴＴＬ論理レベルを受けるように通常規定され
ているので、低電圧出力は高電圧チップの入力を容易に
駆動することができる。しかし、低電圧チップの出力端
子に問題が起こることがあり、すなわち、例えばマイク
ロプロセッサ装置の主システム・バスの場合のように、
数個のドライバがバスに接続されているとき、かつドラ
イバの若干が低電圧チップの上にあるが他のドライバが
高電圧チップの上にあるとき、低電圧チップの出力が３
状態である間にバスに現われる高電圧の状況は、バスの
高電圧が低電圧チップの出力バッファのプルアップ・ト
ランジスタを通して低圧電源に電流をシンクする公算を
生じる。マイクロプロセッサ・チップからのシステム・
バスを駆動するこれらの出力バッファはおそらく３２個
または６４個あると思われるので、これに起因する電流
過負荷は＋５Ｖ駆動チツプおよび＋３．３■受信チツプ
のいずれにとっも破滅的であろう。これまでは、この電
流シンク作用は１個のプルアップ・トランジスタに代わ
り２個のトランジスタを積み重ねることによって回避さ
れていたが、これはチップのサイズを不必要に増大させ
、すなわち出力バッファは標準チップの上に最も大形の
トランジスタを一般に使用し、また主データ・バスだけ
でもおそらく３２個または６４個の出力バッファがある
ので、積み重ね式トランジスタの使用は許容されない。
＋３．３Ｖ　　ＣＭＯ３出力バッファが単一ソース・バ
スすなわちポイント・ツー・ポイントのみを駆動してい
る場合でも、バスは受信機の入力回路または他の装置に
よって＋３．３Ｖ以上まで駆動されるので、本発明の改
良された回路はそのような状況でも役に立つ。
こうして、低電圧論理レベル（すなわち低電圧源）を高
電圧論理レベルを用いる他のチップと共に使用する集積
回路デバイスをインターフェース接続する改良された方
法を提供することが望ましい。低電圧源を用いる改良さ
れた出力バッファ回路を提供す−ることも望ましく、こ
の場合回路は出力節点からの電流を回路の電源にシンク
せずにその出力節点に現われる過電圧を許容する。さら
に、高電圧論理レベルにインターフェース接続するのに
用いる改良された小形のくすなわち安価で低電力の）出
力バッファ回路を提供することが望ましい。
本発明の１つの実施例により、ＣＭＯＳブツシュ・プル
出力バッファは低電圧（例えば＋３．３Ｖ）源によって
作動されるが、低電圧源に大きな電流をシンクせずにそ
の出力節点が高い電圧（例えば＋５Ｖ）までの増加に耐
えることができる。こうして、このバッファが効果的に
作動し得るのは、バスによっても作動するいろいろな高
電圧源を持つバスに結合されるときである。この出力バ
ッファのＰチャネル・プルアップ・トランジスタはゲー
トに出力節点の電圧を追従させる配列を有するので、プ
ルアップ・トランジスタはあたかもゲートが低電圧供給
レベルすなわち＋３．３ｖに保持されているかのように
、ターン・オンではなくオフ状態に保たれる。この配列
は、１つの実施例では、出カブルアツブ・トランジスタ
のゲートを出力節点に接続するもう１つのＰチャネル・
トランジスタを含むので、このゲートは（出力節点が低
供給電圧プラスＰチャネルしきい値電圧を越えるとき）
出力節点の電圧を追い、したがってプルアップ・トラン
ジスタが出力節点から電源まで導通しないようにする。
出力Ｐチャネル・プルアップ・トランジスタのこのゲー
トを駆動するインバータも、電圧を下げる働きをする配
列によって、インバータＰチャネル・プルアップ・トラ
ンジスタに達する前に逆電流がその低電圧電源に入るこ
とから保護され、１つの実施例では、これは人体効果を
示すと思われる直列のＮチャネル・トランジスタ（その
ゲートが高電圧源に結合されている）によって達成され
かつ有効抵抗を提供するような大きさにされている。出
力バッファが３状態にされているとき電流の望ましくな
いシンキングを生じると思われるもう１つの可能性は、
出力節点に現われるＰチャネル・プルアップ・トランジ
スタのソ−ス／ドレーンとそのＮ型くぼみとの間のＰＮ
接合であり、すなわちこの接合は出力節点がチップの供
給電圧レベルを上回るときに順方向にバイアスされるよ
うになる。この順方向バイアス条件を避けるために、高
電圧源（外部チップの論理レベル）は低電圧出力バッフ
ァのＮ型くぼみに接続される。認められる通り、直列Ｎ
チャネル・トランジスタのゲートは高電圧源に結合され
、またこれは出力Ｐチャネル・プルアップ・トランジス
タが完全な＋３．３■で明らかにされないように行われ
る。もし直列Ｎチャネル・トランジスタがそのゲートに
低電圧源を有するならば、出力Ｐチャネル・プルアップ
・トランジスタに対する駆動電圧は人体効果により約＋
２．７■に制限される。
本発明の新しい特徴は特許請求の範囲にに示されている
。しかし本発明自体は、他の特徴およびその利点につい
て、１つの特定実施例の詳細な説明を以下の付図と共に
読んだとき、最も良く理解されると思う。
第１図から、本発明の１つの実施例によるＣＭＯ３３状
態出力バッファ回路が示されている。出力節点１０はＰ
チャネル・プルアップ出力トランジスタ１１およびＮチ
ャネル・プルダウン出力トランジスタ１２によってブツ
シュ・プル法で駆動される。これら２個のトランジスタ
１１および１２のソース・ドレーン通路は■３１節点（
「大地」）と低電圧＋３．３■源■ｄｄ３との間に直列
に接続されている。駆動電圧「駆動ロー」はトランジス
タ１１および１２のゲートならびに１４にそれぞれ加え
られる。駆動ロー電圧はハイ・レベル（約＋３．３■ま
たは論理の「１」）であってプルダウン・トランジスタ
１２をターン・オンさせかつ出カニ０を論理の「０」　
（この例ではＶ。）まで駆動し、この駆動ロー電圧はイ
ンバータ１５によりゲート１４に加えられる。駆動ハイ
電圧はローまたは論理の「０」であってプルアップ・ト
ランジスタ１１をターン・オンさせかつ出力１０をハイ
に駆動するが、この駆動ハイ電圧は入力１６からＮチャ
ネル・プルダウン・トランジスタならびにＰチャネル・
プルアップトランジスタ１８を含むインバータ段に加え
られる。正常な駆動状況（すなわち節点１０へのデータ
出力を持つ）では、駆動ハイ電圧と駆動ロー電圧は同じ
論理レベルである。
出力節点１０を３状態にするために、出力トランジスタ
１１および１２はいずれもターン・オフされるので、出
力節点１０は■ｓ、ならびに電源Ｖ　４４３のいずれに
対しても高いインピーダンスを見る。３状態条件を得る
ために、入力２９はローに駆動され、これは節点１３お
よび１４の両方を断念させる。
本発明の特徴により、第１図の回路は、それが悪影響を
もたらさずに３状態条件によるとき、出力節点１０を電
源Ｖ４ｄ’Ｊの電圧以上にするようにされる。すなわち
、出力節点１０は３．３■プラスＰチャネル・トランジ
スタのしきい値電圧より高くなることができ、これが起
こると、Ｐチャネル・トランジスタ２３はターン・オン
されてゲート１３（駆動ハイ電圧）を出力節点１０に追
従させ、こうしてＰチャネル出力トランジスタ１１がタ
ーン・オンされないようにするので、電流がＶ。３電源
にシンクするのを防止する。もしトランジスタ２３がこ
の機能を示さなかったならば、出力節点の＋５ｖレベル
は、３．３ｖのゲート１３および３．３ｖのトランジス
タ１１のソース２４と共に、トランジスタ１１をターン
・オンさせる。しかし、出力節点１０の電圧にゲート１
３を追従させることによって、この望ましくない動作が
防止される。
だが、ゲート１３のこの高い電圧によってトランジスタ
１８を介して電源Ｖ。３にシンクするのを防ぐために、
Ｎチャネルバス・トランジスタ２５はトランジスタ１８
のドレーン節点２６を節点１３に結合し、かつ人体効果
およびそのソース・ドレーン抵抗によって結節点１３の
過電圧がトランジスタ１８のソース・ドレーン通路を経
てＶ　、ｄ３電源に放電しないようにする働きをする。
トランジスタ２５のゲート２７は＋５Ｖ電源Ｖ。Ｓに接
続されている。＋５ｖの供給電圧はＰチャネル・トラン
ジスタ１８用のＮ型くぼみにも接続されている。トラン
ジスタ２５は抵抗および人体効果によりＶｄｄ２に近づ
く結節点２６の電圧を「保持」する。結節点２６は電源
Ｖｄｄ３の近くに保持されるので、最小の電流がこの通
路によってチップ電源にシンクされる。
第２図から、Ｐチャネル・トランジスタ１１および２３
が形成されるＮ型くぼみ２８は５Ｖ電源Ｖｄｄ、に接続
されるので、これらのトランジスタ１１および２３のＰ
＋ソース領域とドレーン領域との間のＰＮ接合は、結節
点１０が■６，３とダイオード降下との和の値を越える
とき順方向バイアスを受けなくなる。第２図はＮ型くぼ
み技術を示すが、言うまでもなく、本発明の特徴はツイ
ン・タブ技術に適用できるとともに基板が＋５Ｖに接続
されるならばＰ型くぼみにも適用できる。
使用される特定デバイスのサイズは設計規則、所期の駆
動容量、およびいろいろな他の要素に左右されるが、第
１図の回路にあるトランジスタのサイズ決定の一例とし
て、Ｐチャネル・プルアップ・トランジスタ１１につい
ては１６００Ｘ１のサイズを使用し、Ｎチャネル・プル
ダウン・トランジスタ１２　（ホット・エレクトロン効
果を最小にするより長いチャネル長さ）については１２
５０Ｘ２．５のサイズを、インバータにあるＰチャネル
負荷トランジスタ１８については小さな７５×１デバイ
ス・サイズを、また直列Ｎチャネル・トランジスタ２５
　（これもＡＣストレスを避ける長いチャネル）につい
ては２００Ｘ４のサイズを使用する。並列トランジスタ
２３は、２５０Ｘ１である。
ゲート２７が高電圧源＋５ｖに接続されている直列Ｎチ
ャネル・トランジスタ２５、およびゲートが＋３．３Ｖ
（低電圧源）に接続されているＰチャネル並列トランジ
スタ２３はいずれもＰチャネル・プルアップ・トランジ
スタ１１のゲート１３を、出力電圧が＋３．３ＶにＰチ
ャネルしきい値電圧の大きさを加え値を越えるときに結
節点１０に現われる出力電圧に追随させる。同時に、直
列Ｎチャネル・トランジスタ２５はそのソース結節点２
６を＋３．３Ｖ（低電圧源レベル）近くに保ち、こうし
て大きな電流が低電圧源にシンクするのを防止する。も
しトランジスタ２５のゲート２７が＋５Ｖではなく＋３
．３Ｖに接続されたならば、回路はこの場合もまた人体
効果により結節点１３を＋　３．３　Ｖに駆動する。
直列Ｎチャネル・トランジスタ２５は人体効果により所
望の機能を果たすが、これは増加したソース電圧により
作られるしきい値電圧の変化である。大部分のＣＭＯ３
応用では、Ｎチャネル・トゲート・ソース電圧がこの高
いしきい値に等しいときチャネルはピンチ・オフする。
すなわち換言すれば、ゲート・ドレーン電圧はゼロにほ
ぼ等しい（ゲートは５Ｖでドレーンは約５ｖである）の
で、ドレーン・ソース電圧はゲート・ソース電圧にほぼ
同じでありかつしきい値電圧にほぼ同じであり、すなわ
ちＶ４ｇ”Ｖｇ＠＝Ｖｔｈ　６　Ｖｔｈはより高いので
、Ｖｄ、すなわちチャネルの両端に大きな降下が存在す
る。
常時、バス・トランジスタは容量性負荷を駆動し、した
がって電流の流れはゼロまで降下しかつチャネル両端の
電圧降下Ｖ。は節単に人体効果によってより高いＶいと
なる。しかし、回路のこの応用では、電流がゼロまで降
下しないので、チャネルの両端にはＩＲ降下も存在する
。したがってパス・トランジスタ２５を用いる第１図の
回路の利点は、回路がゼロまで降下しない（出力電圧が
（＋３．３Ｖ＋ｙい、）まで降下する場合を除く）ので
、その回路が人体効果とチャネルＩＲ降下の両方を利用
することである。サイズ決定は、この点でかつ正常駆動
操作時に、この回路の作動を最適にするのに用いられる
点が注目される。
これまでは、この種の出力バッファにあるＰチャネル・
プルアップ・トランジスタ１１を経て電源に電流がシン
クする問題は、１個のトランジスタ１１ではなく２個の
トランジスタの積み重ねによって解決されていた。その
ような回路の一例は米国特許第第４，７８２，２５０号
に見られる。２個のトランジスタ積み重ねに伴う問題点
は、積重ねのトランジスタが同じ駆動能力を維持するた
めに１個のプル・アンプ・トランジスタの２倍大のデバ
イス幅を必要とすることである。例えば、第１図の回路
の実施例では、トランジスタ１１は１６００：１μｍの
サイズを有するが、同等の能力を持つ２個のトランジス
タの積重ねは３２００　：　１μｍトランジスタを２個
必要とする。したがって事前駆動輪理も２個のトランジ
スタの積重ねについてサイズを決めなければならず、事
前駆動輪理またはクロキング用の２倍の面積／ローディ
ングが要求される。
第１図の回路のもう１つの利点は、ホット・エレクトロ
ン作用を減少させる能力である。結節点１０で各ビット
に接続されている第１図の回路（すなわち３２個のこれ
らの回路）を持つ３２ビツト・バスは＋５Ｖでありかつ
３２個の駆動回路のすべては３状態であるものと想定す
る。この場合に第１図の回路はバス・ラインの電荷をゆ
っくりリーク・オフさせるので、そのレベルは次のバス
・サイクルまでＶ　ｄｄ３とＰチャネルしきい値電圧と
の和になる（言うまでもなく、ある場合にはバスの各ビ
ットに接続される第１図の回路が数個あるのは、あるバ
スが数個の電源から駆動されることがあるからである。
）こうして、スイッチングの時点の電圧は＋５Ｖレベル
から減少されるので、Ｎチャネル・プルダウン・トラン
ジスタ１２のチャネル長さは、デバイスがホット・エレ
クトロンの作用を受けないようにしながら短くすること
ができる。すなわち、トランジスタ１２のサイズおよび
その駆動回路のいずれにおいても、チップの面積がより
多く節約される。これらの節点のローディングも減少さ
れる。
先行技術の回路では、Ｐチャネル・プルアップ・トラン
ジスタを経て電源に入る電流のシンキングは上述のよう
な２個のトランジスタの積重ねを使用し、またプルアッ
プ・トランジスタの内の１個のソース／ドレーンＰＮ接
合を順方向にバイアスさせてＮ型くぼみを充電する方法
を使用した。
しかし、出力電圧が低（なるとき、くぼみ内の電荷が電
源内に放電して電流のトランジェントを作る、という１
つの望ましからぬ結果を生じた。
第１図の回路の有利な特徴は、チップに余分なＶ　ｄｄ
ｓ電圧を要する見返りとして得られるが、これが１個の
ピンを意味するに過ぎないのは、この＋５Ｖ入力には動
ローディングが存在しないからである。実際に、１つの
実施例では、他の目的（Ｅ　Ｓ　Ｄすなわち静電放電保
護の目的）でチップに＋５Ｖ電圧が要求され、したがっ
て＋５Ｖ電圧は少しも追加の重荷ではない。別法として
、充電ポンプを用いて■６４．を内部発生することがで
きる。
第１図の回路のもう１つの支障は、入力１６からゲート
１３に現われる駆動−ハイ電圧の断念がバス・トランジ
スタ２５の存在および回路最適化のためのサイズ決定に
より遅延されることである。
すなわち、入力１６が低くなると、ゲート１３はその断
念条件■４４３に進まなければならず、これは故意に小
さくされたトランジスタ１８および２５を通して節点１
３の放電を必要とする。もし節点１３の電圧、駆動−ハ
イが節点１４の駆動ローの主張前に断念されなければ、
大きな出力クロスオーバ電流が生じる。この実施例では
、このクロスオーバ電流を防止するために、節点１３は
入力３１および１６をデータで駆動すべきすべてのマシ
ン・サイクルの始まる前に入力１６を低くすることによ
って各駆動サイクル前に無条件に断念される。
当業者が提案すると思われるいくつかの実施例がある。
この実施例では、第３図から、もし第１図の回路を含む
チップが４つの位相φ３、φ２、φ３およびφ４を含み
かつ時間φ２の間に入力信号３６が妥当でありかつ信号
３９がハイであるならば、節点１９は節点１３および１
４を断念させるように、すなわち出力１０を無条件３状
態にするように、各位相φ１の間ハイに駆動される。第
１図の駆動回路は、φ２の間妥当である節点３４の電圧
により駆動される１対のバス・トランジスタ３２および
３３を含む。節点３４のこの電圧がハイになると、Ｎチ
ャネル・トランジスタ３３はターン・オンされるととも
に、Ｐチャネル・トランジスタ３２もインバータ３５を
介してターン・オンされ、ＮＯＲゲート３７およびＮＡ
ＮＤゲ−ト３８の出力がラッチされる。節点３６０入カ
データはＮＯＲゲート３７およびＮＡＮＤゲート３８を
経て回路に加えられる。節点３９の出力使用可能信号は
、論理の「１」のレベル（本例では＋３．３Ｖ）である
とき、ＮＡＮＤゲート３８を使用可能にして入力３６か
らのデータをバス・トランジスタ３３を経てインバータ
１５に加えさせ、また人力３６のデータが節点１６に加
えられ（反転され）るようにインバータ４０を介してＮ
ＯＲゲート３７の入力で論理の「０」として現われる。
節点３９の出力使用可能電圧が論理の「０」であるとき
は、ＮＡＮＤゲート３８の出力はハイであり、すなわち
インバータ１５の出力はローであるが、ＮＯＲゲート３
７の出力は（データ人力３６にかかわらず）ローであり
、また節点１３の駆動−ハイ電圧はハイであり、したが
って出力１０は３状態になっている。こうして、全サイ
クルについて出力バッファ回路を３状態にするように、
出力使用可能節点３９はφ２の間口−に駆動される。
第１図の回路が＋３．３ｖおよび＋Ｖ５電圧源の使用に
関して説明されたが、言うまでもなく、本発明の特徴は
例えば＋２．０　／　＋　３．３　Ｖまたは＋２．５／
＋５Ｖのような他の供給電圧の組合せに対しても適用す
ることができる。
本発明は特定の実施例について説明されたが、この説明
は制限の意味に解してはならない。本発明の開示された
実施例および他の実施例のいろいろな変形は、この説明
を参考として当業者にとって明らかであると思う。した
がって、特許請求の範囲は本発明の真の範囲に入るよう
な変形や組合せをすべて包含するものと考えられる。
【図面の簡単な説明】
第１図は本発明の特徴を用いるＣＭＯ５出力バッファ回
路の電気接続図、第２図は第１図の回路の出力Ｐチャネ
ル・プルアップ・トランジスタを含む半導体チップの微
小部分の側断面図、第３図は第１図の回路に現われる信
号の電圧対時間の関係を示すタイミング図である。 符号の説明： １０．１３．１４．２４．２６．２７．２８．３１．３
４−節点； １１、１２、１７、１８、２０、２１、２３．３５．３
２．３３・−トランジスタ １５．２２．３５．４０−−一−ダイオード；１５・・
−インバータ； ３７．３８・−ゲート； １９・−出力 ３６・−・入力 手 続 補 正 書く方式） １、事件の表示 平成２年特許願第１７１３０６号 ２、発明の名称 低電圧ＣＭＯ３田カバツカバ ッファ正をする者 事件との関係

Claims (20)

    【特許請求の範囲】
  1. （１）出力バッファ回路であって、 ａ）おのおのがソース・ドレーン通路とゲートとを有す
    るＮチャネル・プルダウン・トランジスタおよびＰチャ
    ネル・プルアップ・トランジスタと、 ｂ）与えられた値の電圧源の両端に直列に接続されてい
    るプルダウンおよびプルアップ・トランジスタのソース
    ・ドレーン通路、ならびにバッファ出力に接続されてい
    る前記ソース・ドレーン通路間の出力節点と、 ｃ）前記プルダウンおよびプルアップ・トランジスタの
    前記ゲートに別々の論理入力を加える前記バッファ回路
    用の論理入力装置と、 ｄ）前記プルアップ・トランジスタと前記出力節点との
    間に接続されたソース・ドレーン通路を有しかつ前記プ
    ルアップ・トランジスタの前記ゲートに前記出力節点の
    電圧を追従させるように与えられた値の前記電圧源に接
    続されるゲートを有するＰチャネル分路トランジスタと
    、を含むことを特徴とする回路。
  2. （２）前記Ｐチャネル・プルアップ・トランジスタおよ
    び前記Ｐチャネル分路トランジスタはおのおの前記与え
    られた値の前記電圧源よりも高い値の電圧源に結合され
    たＮ型くぼみを有し、それによって前記Ｐチャネル・ト
    ランジスタのソースおよびドレーン領域のＰＮ接合形の
    順方向バイアスが回避されることを特徴とする請求項１
    記載による回路。
  3. （３）前記入力論理装置は前記プルアップ・トランジス
    タの前記ゲートを駆動するインバータと、前記インバー
    タの電圧源に電流が流れ込まないようにプルアップ・ト
    ランジスタの前記ゲートの過電圧を防止する装置とを含
    む、ことを特徴とする請求項２記載による回路。
  4. （４）前記論理装置は第１および第２Ｎチャネル・トラ
    ンジスタと第１Ｐチャネル・トランジスタとを有し、各
    トランジスタはゲートを持ちかつすべてのトランジスタ
    は与えられた値の前記電圧源の両端に直列に接続された
    ソース・ドレーン通路を持ち、前記第１Ｎチャネルのソ
    ース・ドレーン通路は前記プルアップ・トランジスタの
    前記ゲートと基準電位との間に接続されている、ことを
    特徴とする請求項１記載による回路。
  5. （５）論理電圧入力は前記第１Ｎチャネル・トランジス
    タの前記ゲートに接続されるとともに、前記第１Ｐチャ
    ネル・トランジスタの前記ゲートに接続される、ことを
    特徴とする請求項４記載による回路。
  6. （６）前記第２Ｎチャネル・トランジスタの前記ゲート
    は前記与えられた値よりも高い値の第２電圧源に接続さ
    れる、ことを特徴とする請求項５記載による回路。
  7. （７）いずれも前記与えられた値よりも高い電圧源に接
    続され、それによって前記ソース・ドレーン通路のＰＮ
    接合が前記出力節点の過電圧により順方向バイアスされ
    るのが防止される、ことを特徴とする請求項１記載によ
    る回路。
  8. （８）与えられた値の前記電圧源が約＋３．３Ｖである
    ことを特徴とする請求項１記載による回路。
  9. （９）前記与えられた値よりも高い値の前記電圧源が約
    ＋５Ｖであることを特徴とする請求項７記載による回路
    。
  10. （１０）出力バッファ回路であって、 ａ）おのおのがソース・ドレーン通路およびゲートを有
    する第１トランジスタならびに第２トランジスタと、 ｂ）第１電圧源の両端に直列に接続されている第１およ
    び第２トランジスタのソース・ドレーン通路、ならびに
    バッファ出力に接続されている前記ソース・ドレーン通
    路間の出力節点と、 ｃ）前記第１および第２トランジスタの前記ゲートに別
    々の論理入力を加える前記バッファ回路用の論理入力装
    置と、 ｄ）前記第２トランジスタの前記ゲートと前記出力節点
    との間に接続されたソース・ドレーン通路を有しかつ与
    えられた値の前記電圧源に接続されたゲートを有し、そ
    れによって前記第２トランジスタの前記ゲートを前記出
    力節点の過電圧に追従させる第３トランジスタと、 を含むことを特徴とする出力バッファ回路。
  11. （１１）前記第３トランジスタは前記第２トランジスタ
    と同じチャネル形を有し、かつ前記第１および第２トラ
    ンジスタは反対のチャネル形を有する、ことを特徴とす
    る請求項１０記載による回路。
  12. （１２）前記第１トランジスタはＮチャネルであり、か
    つ前記第２および第３トランジスタはＰチャネルである
    、ことを特徴とする請求項１１記載による回路。
  13. （１３）前記論理装置は前記第１トランジスタと同じチ
    ャネル形の第４および第５トランジスタと前記第２トラ
    ンジスタと同じチャネル形の第６トランジスタとを有す
    る反転装置を含み、前記第４、第５および第６トランジ
    スタはおのおの１個のゲートを有しかつこれらのトラン
    ジスタはすべて与えられた値の前記電圧源の両端に直列
    に接続されるソース・ドレーン通路を有し、前記第４ト
    ランジスタの前記ソース・ドレーン通路は前記第２トラ
    ンジスタの前記ゲートと基準電位との間に接続されてい
    る、ことを特徴とする請求項１０記載による回路。
  14. （１４）論理回路は前記第４トランジスタの前記ゲート
    にかつ前記第６トランジスタの前記ゲートに接続されて
    いる、ことを特徴とする請求項１３記載による回路。
  15. （１５）前記第５トランジスタの前記ゲートは前記与え
    られた値よりも高い値の第２電圧源に接続されている、
    ことを特徴とする請求項１４記載による回路。
  16. （１６）前記第２および第３トランジスタはいずれも前
    記与えられた値よりも高い電圧源に接続されたくぼみを
    有し、それによって前記ソース・ドレーン通路のＰＮ接
    合が前記出力節点の過電圧によって順方向にバイアスさ
    れるのが防止される、ことを特徴とする請求項１０記載
    による回路。
  17. （１７）出力節点と、ゲートを有するとともに与えられ
    た値の電圧源に前記出力節点を接続するソース・ドレー
    ン通路を有するプルアップ・トランジスタと、前記ゲー
    トを論理電圧で駆動する論理装置と、前記ゲートと前記
    出力節点との間に接続されて前記ゲートを前記与えられ
    た値より高い電圧まで前記出力節点の電圧に追従させ、
    それによって前記プルアップ・トランジスタが前記電圧
    源に電流を流し込むターン・オン状態になるのを防止す
    る装置と、前記ソース・ドレーン通路のＰＭ接合が前記
    与えられた値よりも高い前記電圧により順方向バイアス
    されるようになるのを防止する装置と、を含むことを特
    徴とする回路。
  18. （１８）前記ゲートと出力節点との間に接続された前記
    装置はゲートが前記電圧源に接続されているトランジス
    タのソース・ドレーン通路である、ことを特徴とする請
    求項１７記載による回路。
  19. （１９）前記防止装置は前記ソース・ドレーン通路が前
    記与えられた値よりも高い電圧に接続されて作られるく
    ぼみを含む、ことを特徴とする請求項１７記載による回
    路。
  20. （２０）前記論理装置は前記ゲートが前記与えられた値
    よりも高い電圧であるときに、前記論理装置に接続され
    た前記与えられた値の電圧源に電流が流れないようにす
    る装置を含む、ことを特徴とする請求項１７記載による
    回路。
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