JP3190233B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP3190233B2 JP3190233B2 JP21346495A JP21346495A JP3190233B2 JP 3190233 B2 JP3190233 B2 JP 3190233B2 JP 21346495 A JP21346495 A JP 21346495A JP 21346495 A JP21346495 A JP 21346495A JP 3190233 B2 JP3190233 B2 JP 3190233B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- channel mos
- gate
- power supply
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Description
【０００１】
【発明の属する技術分野】本発明は出力バッファ回路に
関し、特に同一システムにおいて異なる電源電圧の供給
を受ける複数の回路が存在する場合の回路間のインタフ
ェースに関する。
関し、特に同一システムにおいて異なる電源電圧の供給
を受ける複数の回路が存在する場合の回路間のインタフ
ェースに関する。
【０００２】
【従来の技術】近年、半導体集積回路では高集積化及び
高速化を図るべく小面積化が進められてきた。この場合
に、絶縁破壊の防止を図る必要がある。また、消費電力
を低減するため電源電圧の低電圧化が行われている。
高速化を図るべく小面積化が進められてきた。この場合
に、絶縁破壊の防止を図る必要がある。また、消費電力
を低減するため電源電圧の低電圧化が行われている。
【０００３】しかし、これまでに広く用いられてきた５
Ｖの電源電圧から３．３Ｖ等の低電源電圧への移行は、
ある時期を境にシステム全体で完全に置き替わるもので
はない。このため、同一システムにおいて異なる電源電
圧で動作する回路が共存する。この結果、５Ｖ等の高い
電源電圧で動作が保証されるように設計された回路と、
３．３Ｖ等の低電源電圧で動作が保証されるように設計
された回路とが直接接続されることになる。一般には、
メモリ回路やマイクロプロセッサ等の低電源電圧化の方
が、周辺回路等に比べて進んでいる。よって、メモリや
マイクロプロセッサ等が３．３Ｖ等の低電源電圧で動作
し、周辺回路が５Ｖ等の高い電源電圧で動作するという
場合が生じている。
Ｖの電源電圧から３．３Ｖ等の低電源電圧への移行は、
ある時期を境にシステム全体で完全に置き替わるもので
はない。このため、同一システムにおいて異なる電源電
圧で動作する回路が共存する。この結果、５Ｖ等の高い
電源電圧で動作が保証されるように設計された回路と、
３．３Ｖ等の低電源電圧で動作が保証されるように設計
された回路とが直接接続されることになる。一般には、
メモリ回路やマイクロプロセッサ等の低電源電圧化の方
が、周辺回路等に比べて進んでいる。よって、メモリや
マイクロプロセッサ等が３．３Ｖ等の低電源電圧で動作
し、周辺回路が５Ｖ等の高い電源電圧で動作するという
場合が生じている。
【０００４】このような場合、高電源電圧で動作する回
路が出力した５Ｖ等の振幅を持つ信号を、低電源電圧で
動作する回路が直接受信すると、次のような問題が生じ
る。低電源電圧で動作する回路において、外部端子と低
電源電圧端子との間に、プルアップ用のトランジスタと
してＰチャネル形ＭＯＳトランジスタ（以下、Ｐ形Ｔｒ
と略す）の両端が接続されている。外部端子から５Ｖの
信号が入力されると、このＰ形Ｔｒが本来はオフ状態に
ある場合であってもオンし、外部端子から低電源電圧端
子へ不要な電流が流れる。また、外部端子からＰ形Ｔｒ
が形成されているＮ型ウエル基板に向かって不要な電流
が流れる。さらには、外部端子と接地電圧Ｖss端子との
間にＮチャネル形ＭＯＳトランジスタ（以下、Ｎ形Ｔｒ
と略す）の両端が接続されているが、このＮ形Ｔｒのゲ
ート酸化膜に許容耐圧以上の電圧が印加され、ゲート酸
化膜が破壊されるという問題もある。
路が出力した５Ｖ等の振幅を持つ信号を、低電源電圧で
動作する回路が直接受信すると、次のような問題が生じ
る。低電源電圧で動作する回路において、外部端子と低
電源電圧端子との間に、プルアップ用のトランジスタと
してＰチャネル形ＭＯＳトランジスタ（以下、Ｐ形Ｔｒ
と略す）の両端が接続されている。外部端子から５Ｖの
信号が入力されると、このＰ形Ｔｒが本来はオフ状態に
ある場合であってもオンし、外部端子から低電源電圧端
子へ不要な電流が流れる。また、外部端子からＰ形Ｔｒ
が形成されているＮ型ウエル基板に向かって不要な電流
が流れる。さらには、外部端子と接地電圧Ｖss端子との
間にＮチャネル形ＭＯＳトランジスタ（以下、Ｎ形Ｔｒ
と略す）の両端が接続されているが、このＮ形Ｔｒのゲ
ート酸化膜に許容耐圧以上の電圧が印加され、ゲート酸
化膜が破壊されるという問題もある。
【０００５】このような問題に対して従来採られてきた
技術には、３．３Ｖ等の低電源電圧で動作する回路のう
ち、出力バッファ回路だけ５Ｖ等の高い電源電圧で動作
するようにしたものがある。しかし、３．３Ｖ等の低電
圧で動作する内部回路と、５Ｖ等の高電圧で動作する出
力バッファ回路との間に電圧変換回路が必要となり、こ
の電圧変換回路が設けられることによって、動作が遅延
するという新たな問題が生じる。
技術には、３．３Ｖ等の低電源電圧で動作する回路のう
ち、出力バッファ回路だけ５Ｖ等の高い電源電圧で動作
するようにしたものがある。しかし、３．３Ｖ等の低電
圧で動作する内部回路と、５Ｖ等の高電圧で動作する出
力バッファ回路との間に電圧変換回路が必要となり、こ
の電圧変換回路が設けられることによって、動作が遅延
するという新たな問題が生じる。
【０００６】また、出力バッファ回路において低電源電
圧で最適化したトランジスタを使うことはできず、５Ｖ
等の高い電圧に絶え得る酸化膜を有するトランジスタの
製造が必要となり、製造プロセスが複雑化しコストの上
昇を招く。そこで、５Ｖ等の高い耐圧を有するトランジ
スタを用いずに、３．３Ｖ等の低電源電圧で最適化した
トランジスタのみを用いたバッファ回路が、米国特許第
５，１５１，６１９号“CMOS off chip driver circui
t”に開示されている。この特許公報には、図３に示さ
れたような回路が開示されている。プリバッファ回路Ｐ
Ｂ１１と、メインバッファ回路用のＰ形ＴｒＱＰ３２及
びＮ形ＴｒＱＮ３２の他に、Ｐ形ＴｒＱＰ３１〜ＱＰ３
３及びＱＰ３４と、Ｎ形ＴｒＱＮ３１とが設けられてい
る。
圧で最適化したトランジスタを使うことはできず、５Ｖ
等の高い電圧に絶え得る酸化膜を有するトランジスタの
製造が必要となり、製造プロセスが複雑化しコストの上
昇を招く。そこで、５Ｖ等の高い耐圧を有するトランジ
スタを用いずに、３．３Ｖ等の低電源電圧で最適化した
トランジスタのみを用いたバッファ回路が、米国特許第
５，１５１，６１９号“CMOS off chip driver circui
t”に開示されている。この特許公報には、図３に示さ
れたような回路が開示されている。プリバッファ回路Ｐ
Ｂ１１と、メインバッファ回路用のＰ形ＴｒＱＰ３２及
びＮ形ＴｒＱＮ３２の他に、Ｐ形ＴｒＱＰ３１〜ＱＰ３
３及びＱＰ３４と、Ｎ形ＴｒＱＮ３１とが設けられてい
る。
【０００７】出力端子ＤＯが図示されていない他の外部
回路により駆動され、出力端子ＤＯの電圧Ｖout がＶDD
＞Ｖout ＞ＶDD−Ｖthp で示される電位になると、Ｐ形
ＴｒＱＰ３１はオフする。これにより、プルアップ用ト
ランジスタのＰ形ＴｒＱＰ３２のゲートは、Ｎ形ＴｒＱ
Ｎ３１によるＶDD−Ｖthn の電位までの充電がなされて
高抵抗の状態でオンし、出力端子ＤＯから電源電圧ＶDD
端子へ不要な電流が流れるという問題がある。ここで、
Ｖthp はＰ形Ｔｒの閾値電圧、Ｖthn はＮ形Ｔｒの閾値
電圧とする。
回路により駆動され、出力端子ＤＯの電圧Ｖout がＶDD
＞Ｖout ＞ＶDD−Ｖthp で示される電位になると、Ｐ形
ＴｒＱＰ３１はオフする。これにより、プルアップ用ト
ランジスタのＰ形ＴｒＱＰ３２のゲートは、Ｎ形ＴｒＱ
Ｎ３１によるＶDD−Ｖthn の電位までの充電がなされて
高抵抗の状態でオンし、出力端子ＤＯから電源電圧ＶDD
端子へ不要な電流が流れるという問題がある。ここで、
Ｖthp はＰ形Ｔｒの閾値電圧、Ｖthn はＮ形Ｔｒの閾値
電圧とする。
【０００８】また、他の従来のバッファ回路には、米国
特許第４，９６３，７６６号“Low-voltage CMOS outpu
t buffer”に開示されたものがあり、その回路構成を図
４に示す。この回路では、メインバッファ回路を構成す
るＰ形ＴｒＱＰ４２及びＮ形ＴｒＱＮ４７のうち、プル
アップトランジスタのＰ形ＴｒＱＰ４２の基板が５Ｖの
電源電圧ＶDD5 を印加されており、Ｐ形ＴｒＱＰ４２の
ジャンクション接合部に順バイアス電圧が印加されない
ようにしている。
特許第４，９６３，７６６号“Low-voltage CMOS outpu
t buffer”に開示されたものがあり、その回路構成を図
４に示す。この回路では、メインバッファ回路を構成す
るＰ形ＴｒＱＰ４２及びＮ形ＴｒＱＮ４７のうち、プル
アップトランジスタのＰ形ＴｒＱＰ４２の基板が５Ｖの
電源電圧ＶDD5 を印加されており、Ｐ形ＴｒＱＰ４２の
ジャンクション接合部に順バイアス電圧が印加されない
ようにしている。
【０００９】出力端子ＤＯの電圧が５Ｖになると、出力
端子ＤＯにドレインを接続されたＰ形ＴｒＱＰ４１がオ
ンする。これにより、Ｐ形ＴｒＱＰ４２のゲートには出
力端子ＤＯとほぼ同じ５Ｖの電圧が印加されてオフし、
出力端子ＤＯから電源電圧ＶDD端子への電流の流れ込み
は発生しない。
端子ＤＯにドレインを接続されたＰ形ＴｒＱＰ４１がオ
ンする。これにより、Ｐ形ＴｒＱＰ４２のゲートには出
力端子ＤＯとほぼ同じ５Ｖの電圧が印加されてオフし、
出力端子ＤＯから電源電圧ＶDD端子への電流の流れ込み
は発生しない。
【００１０】しかし、Ｎ形ＴｒＱＮ４３やＮ形ＴｒＱＮ
４７のゲート酸化膜には５Ｖの電圧が印加されるため、
５Ｖの耐圧を有するトランジスタを製造する必要があ
る。このため、製造コストが増大するという問題があ
る。
４７のゲート酸化膜には５Ｖの電圧が印加されるため、
５Ｖの耐圧を有するトランジスタを製造する必要があ
る。このため、製造コストが増大するという問題があ
る。
【００１１】
【発明が解決しようとする課題】上述したように、従来
は出力端子から電源電圧端子への電流の流れ込みを防止
しようとすると、レベル変換回路を設ける必要上高速動
作の妨げとなったり、あるいは５Ｖの耐圧を有するゲー
ト酸化膜を形成する必要が生じて製造プロセスの複雑化
を招くなどの問題があった。
は出力端子から電源電圧端子への電流の流れ込みを防止
しようとすると、レベル変換回路を設ける必要上高速動
作の妨げとなったり、あるいは５Ｖの耐圧を有するゲー
ト酸化膜を形成する必要が生じて製造プロセスの複雑化
を招くなどの問題があった。
【００１２】本発明は上記事情に鑑みてなされたもの
で、出力端子から電源電圧端子への不要な電流の流れこ
みを防止しつつ、高速動作及びコストの低減を図ること
が可能な出力バッファ回路を提供することを目的とす
る。
で、出力端子から電源電圧端子への不要な電流の流れこ
みを防止しつつ、高速動作及びコストの低減を図ること
が可能な出力バッファ回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明の出力バッファ回
路は、データ及びイネーブル信号を入力され、第１及び
第２のプリバッファ制御信号を出力するプリバッファ制
御回路と、前記プリバッファ制御回路が出力した前記第
１のプリバッファ制御信号を入力され、第１の信号を出
力する第１のプリバッファ回路であって、第１の電源電
圧端子と第２の電源電圧端子との間に直列に接続された
第１及び第２のＰ形Ｔｒと第１及び第２のＮ形Ｔｒとを
有し、前記第１のＰ形Ｔｒ及び第２のＮ形Ｔｒのゲート
は前記第１のプリバッファ制御信号を入力され、前記第
２のＰ形Ｔｒのゲートは第１のノードに接続され、前記
第１のＮ形Ｔｒのゲートは第１の電源電圧端子に接続さ
れ、前記第２のＰ形Ｔｒの一端と前記第１のＮ形Ｔｒの
一端とを接続する第２のノードより前記第１の信号を出
力する前記第１のプリバッファ回路と、前記プリバッフ
ァ制御回路が出力した前記第２のプリバッファ制御信号
を入力され、第２の信号を出力する第２のプリバッファ
回路と、前記第１及び第２の信号を入力され、第３の信
号を出力端子より出力するメインバッファ回路であっ
て、第１の電源電圧端子と第２の電源電圧端子との間に
直列に接続された第３のＰ形Ｔｒと第３及び第４のＮ形
Ｔｒを有し、前記第３のＰ形Ｔｒのゲートは前記第１の
信号を入力され、前記第３のＮ形Ｔｒのゲートは第１の
電源電圧端子に接続され、前記第４のＮ形Ｔｒのゲート
は前記第２の信号を入力され、前記第３のＰ形Ｔｒの一
端と前記第３のＮ形Ｔｒの一端とを接続する第３のノー
ドが前記出力端子に接続されている前記メインバッファ
回路と、前記第２及び第３のＰ形Ｔｒと同一のＮ型基板
に形成された第４、第５及び第６のＰ形Ｔｒであって、
ソースが第１の電源電圧端子に接続され、ゲートが前記
出力端子に接続され、ドレインが前記Ｎ型基板に接続さ
れている前記第４のＰ形Ｔｒと、ソースが前記第２のノ
ードに接続され、ゲートが第１の電源電圧端子に接続さ
れ、ドレインが前記出力端子に接続されている前記第５
のＰ形Ｔｒと、ソースが前記出力端子に接続され、ゲー
トが第１の電源電圧端子に接続され、ドレインが前記第
１のノードに接続された前記第６のＰ形Ｔｒとを備えて
いる。
路は、データ及びイネーブル信号を入力され、第１及び
第２のプリバッファ制御信号を出力するプリバッファ制
御回路と、前記プリバッファ制御回路が出力した前記第
１のプリバッファ制御信号を入力され、第１の信号を出
力する第１のプリバッファ回路であって、第１の電源電
圧端子と第２の電源電圧端子との間に直列に接続された
第１及び第２のＰ形Ｔｒと第１及び第２のＮ形Ｔｒとを
有し、前記第１のＰ形Ｔｒ及び第２のＮ形Ｔｒのゲート
は前記第１のプリバッファ制御信号を入力され、前記第
２のＰ形Ｔｒのゲートは第１のノードに接続され、前記
第１のＮ形Ｔｒのゲートは第１の電源電圧端子に接続さ
れ、前記第２のＰ形Ｔｒの一端と前記第１のＮ形Ｔｒの
一端とを接続する第２のノードより前記第１の信号を出
力する前記第１のプリバッファ回路と、前記プリバッフ
ァ制御回路が出力した前記第２のプリバッファ制御信号
を入力され、第２の信号を出力する第２のプリバッファ
回路と、前記第１及び第２の信号を入力され、第３の信
号を出力端子より出力するメインバッファ回路であっ
て、第１の電源電圧端子と第２の電源電圧端子との間に
直列に接続された第３のＰ形Ｔｒと第３及び第４のＮ形
Ｔｒを有し、前記第３のＰ形Ｔｒのゲートは前記第１の
信号を入力され、前記第３のＮ形Ｔｒのゲートは第１の
電源電圧端子に接続され、前記第４のＮ形Ｔｒのゲート
は前記第２の信号を入力され、前記第３のＰ形Ｔｒの一
端と前記第３のＮ形Ｔｒの一端とを接続する第３のノー
ドが前記出力端子に接続されている前記メインバッファ
回路と、前記第２及び第３のＰ形Ｔｒと同一のＮ型基板
に形成された第４、第５及び第６のＰ形Ｔｒであって、
ソースが第１の電源電圧端子に接続され、ゲートが前記
出力端子に接続され、ドレインが前記Ｎ型基板に接続さ
れている前記第４のＰ形Ｔｒと、ソースが前記第２のノ
ードに接続され、ゲートが第１の電源電圧端子に接続さ
れ、ドレインが前記出力端子に接続されている前記第５
のＰ形Ｔｒと、ソースが前記出力端子に接続され、ゲー
トが第１の電源電圧端子に接続され、ドレインが前記第
１のノードに接続された前記第６のＰ形Ｔｒとを備えて
いる。
【００１４】メインバッファ回路が動作停止状態になる
ようなイネーブル信号を入力され、かつ出力端子に第１
の電源電圧よりも高い電圧が印加された場合、第５のＰ
形Ｔｒがオンし、出力端子の電圧が第３のＰ形Ｔｒのゲ
ートに印加されて完全にオフする。これにより、出力端
子から第３のＰ形Ｔｒを介して第１の電源電圧端子へ不
要な電流が流れ込むのが防止される。また、第６のＰ形
Ｔｒもオンし、出力端子の電圧が第６のＰ形Ｔｒを介し
て第２のＰ形Ｔｒのゲートに印加されて完全にオフし、
第２のＰ形Ｔｒと第１のＰ形Ｔｒとを介して第１の電源
電圧に不要な電流が流れるのを防ぐことができる。ま
た、同一のＮ型基板に形成された第２〜６のＴｒのゲー
ト酸化膜には第１の電源電圧を越えるような電圧は印加
されず、製造プロセスの複雑化を回避することができ
る。
ようなイネーブル信号を入力され、かつ出力端子に第１
の電源電圧よりも高い電圧が印加された場合、第５のＰ
形Ｔｒがオンし、出力端子の電圧が第３のＰ形Ｔｒのゲ
ートに印加されて完全にオフする。これにより、出力端
子から第３のＰ形Ｔｒを介して第１の電源電圧端子へ不
要な電流が流れ込むのが防止される。また、第６のＰ形
Ｔｒもオンし、出力端子の電圧が第６のＰ形Ｔｒを介し
て第２のＰ形Ｔｒのゲートに印加されて完全にオフし、
第２のＰ形Ｔｒと第１のＰ形Ｔｒとを介して第１の電源
電圧に不要な電流が流れるのを防ぐことができる。ま
た、同一のＮ型基板に形成された第２〜６のＴｒのゲー
ト酸化膜には第１の電源電圧を越えるような電圧は印加
されず、製造プロセスの複雑化を回避することができ
る。
【００１５】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。第１の実施の形態は出力
バッファとしての機能のみならず入力バッファとの機能
を有する入出力バッファ回路であり、その構成は図１に
示されるようである。
いて図面を参照して説明する。第１の実施の形態は出力
バッファとしての機能のみならず入力バッファとの機能
を有する入出力バッファ回路であり、その構成は図１に
示されるようである。
【００１６】この入出力バッファ回路は、データ出力端
子ＤＯ、データ入力端子ＤＩ、イネーブル信号入力端子
ＥＮ、入出力端子Ｉ／Ｏ、プリバッファ制御回路Ｃ１及
びＣ２、プリバッファ回路ＰＢ１及びＰＢ２、メインバ
ッファ回路ＭＢ１、プリバッファ回路ＰＢ３、メインバ
ッファ回路ＭＢ２、Ｐ形ＴｒＱＰ２〜ＱＰ４及びＱＰ
７、Ｎ形ＴｒＱＮ３及びＱＮ６〜ＱＮ８、Ｎ形ＴｒＱＮ
６〜ＱＮ８、抵抗Ｒを備えている。
子ＤＯ、データ入力端子ＤＩ、イネーブル信号入力端子
ＥＮ、入出力端子Ｉ／Ｏ、プリバッファ制御回路Ｃ１及
びＣ２、プリバッファ回路ＰＢ１及びＰＢ２、メインバ
ッファ回路ＭＢ１、プリバッファ回路ＰＢ３、メインバ
ッファ回路ＭＢ２、Ｐ形ＴｒＱＰ２〜ＱＰ４及びＱＰ
７、Ｎ形ＴｒＱＮ３及びＱＮ６〜ＱＮ８、Ｎ形ＴｒＱＮ
６〜ＱＮ８、抵抗Ｒを備えている。
【００１７】プリバッファ制御回路Ｃ１は、データ出力
端子ＤＯに入力端子が接続されたインバータＩＮ１と、
インバータＩＮ１の出力端子に入力端子の一方が接続さ
れ出力端子がノードＮ１に接続されたＮＯＲゲートＮＲ
１とを有する。プリバッファ制御回路Ｃ２は、イネーブ
ル信号入力端子ＥＮに入力端子が接続され出力端子がＮ
ＯＲゲートＮＲ１の他方の入力端子に接続されたインバ
ータＩＮ２と、イネーブル信号入力端子ＥＮとインバー
タＩＮ１の出力端子とにそれぞれの入力端子が接続され
出力端子がノードＮ２に接続されたＮＡＮＤゲートＮＡ
１とを有する。
端子ＤＯに入力端子が接続されたインバータＩＮ１と、
インバータＩＮ１の出力端子に入力端子の一方が接続さ
れ出力端子がノードＮ１に接続されたＮＯＲゲートＮＲ
１とを有する。プリバッファ制御回路Ｃ２は、イネーブ
ル信号入力端子ＥＮに入力端子が接続され出力端子がＮ
ＯＲゲートＮＲ１の他方の入力端子に接続されたインバ
ータＩＮ２と、イネーブル信号入力端子ＥＮとインバー
タＩＮ１の出力端子とにそれぞれの入力端子が接続され
出力端子がノードＮ２に接続されたＮＡＮＤゲートＮＡ
１とを有する。
【００１８】プリバッファ回路ＰＢ１は、電源電圧ＶDD
端子と接地電圧Ｖss端子との間にＰ形ＴｒＱＰ５及びＱ
Ｐ６、Ｎ形ＴｒＱＮ４及びＱＮ５のそれぞれの両端が直
列に接続されている。Ｐ形ＴｒＱＰ５及びＮ形ＴｒＱＮ
５のゲートにはノードＮ１が接続され、Ｎ形ＴｒＱＮ４
のゲートは電源電圧ＶDD端子に接続されている。Ｐ形Ｔ
ｒＱＰ６のドレインとＮ形ＴｒＱＮ４のドレインとがプ
リバッファ回路ＰＢ１の出力ノードＮ３に共通接続され
ている。
端子と接地電圧Ｖss端子との間にＰ形ＴｒＱＰ５及びＱ
Ｐ６、Ｎ形ＴｒＱＮ４及びＱＮ５のそれぞれの両端が直
列に接続されている。Ｐ形ＴｒＱＰ５及びＮ形ＴｒＱＮ
５のゲートにはノードＮ１が接続され、Ｎ形ＴｒＱＮ４
のゲートは電源電圧ＶDD端子に接続されている。Ｐ形Ｔ
ｒＱＰ６のドレインとＮ形ＴｒＱＮ４のドレインとがプ
リバッファ回路ＰＢ１の出力ノードＮ３に共通接続され
ている。
【００１９】プリバッファ回路ＰＢ２はインバータＩＮ
３から成り、インバータＩＮ３の入力端子はノードＮ２
に接続され、出力端子はプリバッファ回路ＰＢ２の出力
ノードＮ４に接続されている。
３から成り、インバータＩＮ３の入力端子はノードＮ２
に接続され、出力端子はプリバッファ回路ＰＢ２の出力
ノードＮ４に接続されている。
【００２０】メインバッファ回路ＭＢ１は、電源電圧Ｖ
DD端子と接地電圧Ｖss端子との間に直列に接続されたＰ
形ＴｒＱＰ１とＮ形ＴｒＱＮ１及びＱＮ２とを有する。
Ｐ形ＴｒＱＰ１のゲートはノードＮ３に接続され、Ｎ形
ＴｒＱＮ１のゲートは電源電圧ＶDD端子にＮ形ＴｒＱＮ
２のゲートはノードＮ４にそれぞれ接続されている。
DD端子と接地電圧Ｖss端子との間に直列に接続されたＰ
形ＴｒＱＰ１とＮ形ＴｒＱＮ１及びＱＮ２とを有する。
Ｐ形ＴｒＱＰ１のゲートはノードＮ３に接続され、Ｎ形
ＴｒＱＮ１のゲートは電源電圧ＶDD端子にＮ形ＴｒＱＮ
２のゲートはノードＮ４にそれぞれ接続されている。
【００２１】さらに、Ｐ形ＴｒＱＰ１〜ＱＰ４、ＱＰ６
及びＱＰ７は、共通のＮ型ウエル基板上に形成されてい
る。Ｐ形ＴｒＱＰ３のソースは電源電圧ＶDD端子に、ド
レインはこのＮ型ウエル基板に接続されている。Ｐ形Ｔ
ｒＱＰ２は、ソースがノードＮ３に、ゲートが電源電圧
ＶDD端子に、ドレインが入出力端子Ｉ／Ｏに接続されて
いる。Ｐ形ＴｒＱＰ４は、ドレインがＰ形ＴｒＱＰ６及
びＱＰ７のゲートに接続され、ソースが入出力端子Ｉ／
Ｏに接続されている。Ｐ形ＴｒＱＰ７は、ソースが電源
電圧ＶDD端子にドレインがＮ型ウエル基板に接続されて
いる。
及びＱＰ７は、共通のＮ型ウエル基板上に形成されてい
る。Ｐ形ＴｒＱＰ３のソースは電源電圧ＶDD端子に、ド
レインはこのＮ型ウエル基板に接続されている。Ｐ形Ｔ
ｒＱＰ２は、ソースがノードＮ３に、ゲートが電源電圧
ＶDD端子に、ドレインが入出力端子Ｉ／Ｏに接続されて
いる。Ｐ形ＴｒＱＰ４は、ドレインがＰ形ＴｒＱＰ６及
びＱＰ７のゲートに接続され、ソースが入出力端子Ｉ／
Ｏに接続されている。Ｐ形ＴｒＱＰ７は、ソースが電源
電圧ＶDD端子にドレインがＮ型ウエル基板に接続されて
いる。
【００２２】Ｎ形ＴｒＱＮ３はゲートが電源電圧ＶDD端
子に接続され、ドレインがＰ形ＴｒＱＰ４のドレインと
Ｐ形ＴｒＱＰ６及びＱＰ７のゲートに接続され、ソース
がＮ形ＴｒＱＮ６〜ＱＮ８のドレインと抵抗Ｒの一端に
共通接続されている。Ｎ形ＴｒＱＮ６〜ＱＮ８はソース
が接地電圧Ｖss端子に共通接続されており、Ｎ形ＴｒＱ
Ｎ６のゲートはノードＮ１に、Ｎ形ＴｒＱＮ７のゲート
はノードＮ４に、Ｎ形ＴｒＱＮ７のゲートはインバータ
ＩＮ４及びＩＮ５の接続ノードに接続されている。抵抗
Ｒは、両端がＮ形ＴｒＱＮ７〜ＱＮ８のドレイン及びソ
ースに並列に接続されている。
子に接続され、ドレインがＰ形ＴｒＱＰ４のドレインと
Ｐ形ＴｒＱＰ６及びＱＰ７のゲートに接続され、ソース
がＮ形ＴｒＱＮ６〜ＱＮ８のドレインと抵抗Ｒの一端に
共通接続されている。Ｎ形ＴｒＱＮ６〜ＱＮ８はソース
が接地電圧Ｖss端子に共通接続されており、Ｎ形ＴｒＱ
Ｎ６のゲートはノードＮ１に、Ｎ形ＴｒＱＮ７のゲート
はノードＮ４に、Ｎ形ＴｒＱＮ７のゲートはインバータ
ＩＮ４及びＩＮ５の接続ノードに接続されている。抵抗
Ｒは、両端がＮ形ＴｒＱＮ７〜ＱＮ８のドレイン及びソ
ースに並列に接続されている。
【００２３】このような構成を備える本実施の形態の入
出力バッファ回路の動作について説明する。この入出力
バッファ回路は、イネーブル信号入力端子ＥＮに入力さ
れるイネーブル信号の論理レベルに応じて、入力バッフ
ァ回路又は出力バッファ回路として動作する。
出力バッファ回路の動作について説明する。この入出力
バッファ回路は、イネーブル信号入力端子ＥＮに入力さ
れるイネーブル信号の論理レベルに応じて、入力バッフ
ァ回路又は出力バッファ回路として動作する。
【００２４】ハイレベルのイネーブル信号が入力された
ときは、この入出力バッファ回路は入力バッファ回路と
して動作する。入出力バッファ回路が形成された半導体
集積回路装置内の内部回路からデータが出力され、デー
タ出力端子ＤＯを介してプリバッファ制御回路Ｃ１及び
Ｃ２に入力される。このデータの論理レベルと同一レベ
ルの信号が、プリバッファ制御回路Ｃ１及びＣ２のそれ
ぞれの出力ノードＮ１及びＮ２を介してプリバッファ回
路ＰＢ１及びＰＢ２に入力される。プリバッファ回路Ｐ
Ｂ１及びＰＢ２で反転されたデータは、それぞれノード
Ｎ３及びＮ４を介してメインバッファ回路ＭＢ１に入力
され、元の論理レベルを有するデータが入出力端子Ｉ／
Ｏを介して装置外部へ出力される。
ときは、この入出力バッファ回路は入力バッファ回路と
して動作する。入出力バッファ回路が形成された半導体
集積回路装置内の内部回路からデータが出力され、デー
タ出力端子ＤＯを介してプリバッファ制御回路Ｃ１及び
Ｃ２に入力される。このデータの論理レベルと同一レベ
ルの信号が、プリバッファ制御回路Ｃ１及びＣ２のそれ
ぞれの出力ノードＮ１及びＮ２を介してプリバッファ回
路ＰＢ１及びＰＢ２に入力される。プリバッファ回路Ｐ
Ｂ１及びＰＢ２で反転されたデータは、それぞれノード
Ｎ３及びＮ４を介してメインバッファ回路ＭＢ１に入力
され、元の論理レベルを有するデータが入出力端子Ｉ／
Ｏを介して装置外部へ出力される。
【００２５】逆に、ローレベルのイネーブル信号がイネ
ーブル信号入力端子ＥＮに入力されたときは、入力デー
タとは無関係にノードＮ１はローレベルにノードＮ２は
ハイレベルにそれぞれ固定され、メインバッファ回路Ｍ
Ｂ１のＰ形ＴｒＱＰ１及びＮ形ＴｒＱＮ２は共にオフ状
態となり、出力バッファとしては動作しない状態にな
る。この場合には、入力バッファ回路として動作し得る
状態になる。装置外部から入出力端子Ｉ／Ｏを介してデ
ータが入力され、プリバッファ回路ＰＢ３とメインバッ
ファ回路ＭＢ２により増幅されてデータ入力端子ＤＩよ
り内部回路へ転送される。
ーブル信号入力端子ＥＮに入力されたときは、入力デー
タとは無関係にノードＮ１はローレベルにノードＮ２は
ハイレベルにそれぞれ固定され、メインバッファ回路Ｍ
Ｂ１のＰ形ＴｒＱＰ１及びＮ形ＴｒＱＮ２は共にオフ状
態となり、出力バッファとしては動作しない状態にな
る。この場合には、入力バッファ回路として動作し得る
状態になる。装置外部から入出力端子Ｉ／Ｏを介してデ
ータが入力され、プリバッファ回路ＰＢ３とメインバッ
ファ回路ＭＢ２により増幅されてデータ入力端子ＤＩよ
り内部回路へ転送される。
【００２６】次に、本実施の形態においてＰ形ＴｒＱＰ
１〜ＱＰ４、ＱＰ６及びＱＰ７が形成されている同一Ｎ
型ウエル基板への電圧の印加が制御される作用、またＮ
型ウエル基板又は電源電圧ＶDD端子へ不要な電流が流れ
込むのが防止される作用について述べる。ここで、図示
されている電源電圧ＶDDは３．３Ｖとする。
１〜ＱＰ４、ＱＰ６及びＱＰ７が形成されている同一Ｎ
型ウエル基板への電圧の印加が制御される作用、またＮ
型ウエル基板又は電源電圧ＶDD端子へ不要な電流が流れ
込むのが防止される作用について述べる。ここで、図示
されている電源電圧ＶDDは３．３Ｖとする。
【００２７】ハイレベルのイネーブル信号が入力されて
出力バッファとして動作し、かつ３．３Ｖの電圧が入出
力端子Ｉ／Ｏから外部へ出力される場合、あるいはロー
レベルのイネーブル信号が入力されてメインバッファ回
路ＭＢ１が動作停止状態にあり、外部から入出力端子Ｉ
／Ｏへ３．３Ｖの電圧が印加されたような場合は、Ｐ形
ＴｒＱＰ３はオフし、このソースに接続された電源電圧
ＶDD端子からＮ型ウエル基板及びドレインへの電流の流
れは停止される。しかし、Ｐ形ＴｒＱＰ７はオンしてお
り、Ｎ型ウエル基板への３．３Ｖの電圧の供給が行われ
る。
出力バッファとして動作し、かつ３．３Ｖの電圧が入出
力端子Ｉ／Ｏから外部へ出力される場合、あるいはロー
レベルのイネーブル信号が入力されてメインバッファ回
路ＭＢ１が動作停止状態にあり、外部から入出力端子Ｉ
／Ｏへ３．３Ｖの電圧が印加されたような場合は、Ｐ形
ＴｒＱＰ３はオフし、このソースに接続された電源電圧
ＶDD端子からＮ型ウエル基板及びドレインへの電流の流
れは停止される。しかし、Ｐ形ＴｒＱＰ７はオンしてお
り、Ｎ型ウエル基板への３．３Ｖの電圧の供給が行われ
る。
【００２８】ローレベルのイネーブル信号が入力されて
メインバッファ回路ＭＢ１が動作停止状態にあり、かつ
外部から入出力端子Ｉ／Ｏへ５Ｖの電圧が印加された場
合には、Ｐ形ＴｒＱＰ４がオンする。これにより、入出
力端子Ｉ／Ｏに印加されている５Ｖの電圧がＰ形ＴｒＱ
Ｐ４を介してＰ形ＴｒＱＰ７のゲートに印加され、オフ
する。この結果、Ｐ形ＴｒＱＰ４を介してＮ型ウエル基
板へ５Ｖの電圧が直接供給されることはなく、入出力端
子Ｉ／Ｏに一端が接続されたＰ形ＴｒＱＰ１、ＱＰ２及
びＱＰ４のＰＮ接合部を介してＮ型ウエル基板へ電流が
流れることになる。
メインバッファ回路ＭＢ１が動作停止状態にあり、かつ
外部から入出力端子Ｉ／Ｏへ５Ｖの電圧が印加された場
合には、Ｐ形ＴｒＱＰ４がオンする。これにより、入出
力端子Ｉ／Ｏに印加されている５Ｖの電圧がＰ形ＴｒＱ
Ｐ４を介してＰ形ＴｒＱＰ７のゲートに印加され、オフ
する。この結果、Ｐ形ＴｒＱＰ４を介してＮ型ウエル基
板へ５Ｖの電圧が直接供給されることはなく、入出力端
子Ｉ／Ｏに一端が接続されたＰ形ＴｒＱＰ１、ＱＰ２及
びＱＰ４のＰＮ接合部を介してＮ型ウエル基板へ電流が
流れることになる。
【００２９】従って、入出力端子Ｉ／Ｏに外部回路によ
って５Ｖの電圧が印加された場合にも、入出力端子Ｉ／
Ｏから直接Ｎ型ウエル基板へは電流は流れず、Ｐ形Ｔｒ
ＱＰ１、ＱＰ２及びＱＰ４のＰＮ接合部を介して電流が
流れるだけであり、入出力端子Ｉ／ＯからＮ型ウエル基
板を経て電源電圧ＶDD端子へ不要な電流が流れ込むこと
を防止できる。
って５Ｖの電圧が印加された場合にも、入出力端子Ｉ／
Ｏから直接Ｎ型ウエル基板へは電流は流れず、Ｐ形Ｔｒ
ＱＰ１、ＱＰ２及びＱＰ４のＰＮ接合部を介して電流が
流れるだけであり、入出力端子Ｉ／ＯからＮ型ウエル基
板を経て電源電圧ＶDD端子へ不要な電流が流れ込むこと
を防止できる。
【００３０】また、入出力端子Ｉ／Ｏに５Ｖの電圧が印
加された場合、オン状態にあるＰ形ＴｒＱＰ２が、入出
力端子Ｉ／Ｏの５Ｖの電位をＰ形ＴｒＱＰ１のゲートに
印加してこのＰ形ＴｒＱＰ１を完全にオフさせる。これ
により、入出力端子Ｉ／ＯからＰ形ＴｒＱＰ１を介して
電源電圧ＶDD端子へ不要な電流が流れ込むのを防止する
ことができる。
加された場合、オン状態にあるＰ形ＴｒＱＰ２が、入出
力端子Ｉ／Ｏの５Ｖの電位をＰ形ＴｒＱＰ１のゲートに
印加してこのＰ形ＴｒＱＰ１を完全にオフさせる。これ
により、入出力端子Ｉ／ＯからＰ形ＴｒＱＰ１を介して
電源電圧ＶDD端子へ不要な電流が流れ込むのを防止する
ことができる。
【００３１】さらに、Ｐ形ＴｒＱＰ１のゲート電位が約
５Ｖになると、オンしているＰ形ＴｒＱＰ４を介して入
出力端子Ｉ／Ｏの５Ｖの電位がＰ形ＴｒＱＰ６のゲート
に印加され、Ｐ形ＴｒＱＰ６が完全にオフする。よっ
て、Ｐ形ＴｒＱＰ６を介して入出力端子Ｉ／Ｏの５Ｖの
電位がＰ形ＴｒＱＰ５のドレインへ供給されることがな
く、Ｐ形ＴｒＱＰ５を介して電源電圧ＶDD端子へ不要な
電流が流れることが防止される。
５Ｖになると、オンしているＰ形ＴｒＱＰ４を介して入
出力端子Ｉ／Ｏの５Ｖの電位がＰ形ＴｒＱＰ６のゲート
に印加され、Ｐ形ＴｒＱＰ６が完全にオフする。よっ
て、Ｐ形ＴｒＱＰ６を介して入出力端子Ｉ／Ｏの５Ｖの
電位がＰ形ＴｒＱＰ５のドレインへ供給されることがな
く、Ｐ形ＴｒＱＰ５を介して電源電圧ＶDD端子へ不要な
電流が流れることが防止される。
【００３２】入出力端子Ｉ／０に５Ｖの電圧が印加され
ている場合、Ｐ形ＴｒＱＰ６のゲートは電源電圧ＶDDが
印加されて充電される。このゲートには、電源電圧ＶDD
が印加されているＮ形ＴｒＱＮ３のドレインが接続され
ており、このＮ形ＴｒＱＮ３のソースと接地電圧端子Ｖ
ssとの間には、並列にＮ形ＴｒＱＮ６〜ＱＮ８及び抵抗
Ｒが接続されている。これにより、充電されているＰ形
ＴｒＱＰ６のゲートの電荷を接地電圧Ｖss端子へ引き抜
くことが可能で、Ｐ形ＴｒＱＰ６を完全にオンさせるこ
とができる。
ている場合、Ｐ形ＴｒＱＰ６のゲートは電源電圧ＶDDが
印加されて充電される。このゲートには、電源電圧ＶDD
が印加されているＮ形ＴｒＱＮ３のドレインが接続され
ており、このＮ形ＴｒＱＮ３のソースと接地電圧端子Ｖ
ssとの間には、並列にＮ形ＴｒＱＮ６〜ＱＮ８及び抵抗
Ｒが接続されている。これにより、充電されているＰ形
ＴｒＱＰ６のゲートの電荷を接地電圧Ｖss端子へ引き抜
くことが可能で、Ｐ形ＴｒＱＰ６を完全にオンさせるこ
とができる。
【００３３】また、ハイレベルのイネーブル信号が入力
されて出力バッファとして動作するときであって、ハイ
レベル（３．３Ｖ）の信号を入出力端子Ｉ／Ｏから外部
へ出力する場合は、メインバッファ回路ＭＢ１のＰ形Ｔ
ｒＱＰ１はオンしている。このとき、プリバッファ制御
回路Ｃ１からはハイレベルのプリバッファ制御信号がノ
ードＮ１に出力されており、Ｎ形ＴｒＱＮ６はオンして
いる。
されて出力バッファとして動作するときであって、ハイ
レベル（３．３Ｖ）の信号を入出力端子Ｉ／Ｏから外部
へ出力する場合は、メインバッファ回路ＭＢ１のＰ形Ｔ
ｒＱＰ１はオンしている。このとき、プリバッファ制御
回路Ｃ１からはハイレベルのプリバッファ制御信号がノ
ードＮ１に出力されており、Ｎ形ＴｒＱＮ６はオンして
いる。
【００３４】逆に、ローレベルの信号を入出力端子Ｉ／
Ｏから出力する場合は、メインバッファ回路ＭＢ１のＮ
形ＴｒＱＮ２のゲートにはノードＮ４よりハイレベル
（３．３Ｖ）の電圧が印加されてオンし、またノードＮ
４にゲートが接続されたＮ形ＴｒＱＮ７もオンする。さ
らに、入出力端子Ｉ／Ｏがローレベルになることで、イ
ンバータＩＮ４の出力側の電位がハイレベルに反転さ
れ、この電位をゲートに入力されるＮ形ＴｒＱＮ７もオ
ンする。この結果、抵抗Ｒにおいて不要な電流が消費さ
れず、またＰ形ＴｒＱＰ１が完全にオフしていなくとも
不要な電流が接地電圧Ｖss端子へ流れることが防止され
る。
Ｏから出力する場合は、メインバッファ回路ＭＢ１のＮ
形ＴｒＱＮ２のゲートにはノードＮ４よりハイレベル
（３．３Ｖ）の電圧が印加されてオンし、またノードＮ
４にゲートが接続されたＮ形ＴｒＱＮ７もオンする。さ
らに、入出力端子Ｉ／Ｏがローレベルになることで、イ
ンバータＩＮ４の出力側の電位がハイレベルに反転さ
れ、この電位をゲートに入力されるＮ形ＴｒＱＮ７もオ
ンする。この結果、抵抗Ｒにおいて不要な電流が消費さ
れず、またＰ形ＴｒＱＰ１が完全にオフしていなくとも
不要な電流が接地電圧Ｖss端子へ流れることが防止され
る。
【００３５】ここで、Ｎ形ＴｒＱＮ３は電源電圧ＶDDを
ゲートに印加されて常時オン状態にある。このＮ形Ｔｒ
ＱＮ３が設けられていることで、入出力端子Ｉ／Ｏに５
Ｖの電圧が印加されている場合にも、Ｎ形ＴｒＱＮ３の
閾値電圧分だけ降下した電圧が抵抗Ｒの一端に印加され
るため、抵抗Ｒにおける消費電流が低減される。また、
Ｎ形ＴｒＱＮ６〜ＱＮ８のゲート・ドレイン間電圧Ｖgd
を低下させ、ゲート酸化膜に要求される耐圧を低下させ
ることができる。同様に、ゲートに電源電圧ＶDDが印加
されてオン状態にあるＮ形ＴｒＱＮ１及びＱＮ４も消費
電力を低減させ、ゲート酸化膜へ印加される電圧を低下
させることができる。
ゲートに印加されて常時オン状態にある。このＮ形Ｔｒ
ＱＮ３が設けられていることで、入出力端子Ｉ／Ｏに５
Ｖの電圧が印加されている場合にも、Ｎ形ＴｒＱＮ３の
閾値電圧分だけ降下した電圧が抵抗Ｒの一端に印加され
るため、抵抗Ｒにおける消費電流が低減される。また、
Ｎ形ＴｒＱＮ６〜ＱＮ８のゲート・ドレイン間電圧Ｖgd
を低下させ、ゲート酸化膜に要求される耐圧を低下させ
ることができる。同様に、ゲートに電源電圧ＶDDが印加
されてオン状態にあるＮ形ＴｒＱＮ１及びＱＮ４も消費
電力を低減させ、ゲート酸化膜へ印加される電圧を低下
させることができる。
【００３６】次に、本発明の第２の実施の形態による出
力バッファ回路を図２を参照して説明する。本実施の形
態では第１の実施の形態と異なり、入力バッファ回路と
して動作する機能は備えていない。
力バッファ回路を図２を参照して説明する。本実施の形
態では第１の実施の形態と異なり、入力バッファ回路と
して動作する機能は備えていない。
【００３７】この出力バッファ回路が設けられた装置の
内部回路から転送され装置外部へ出力すべきデータは、
データ出力端子ＤＯに入力される。このデータ出力端子
ＤＯに、インバータＩＮ６及びＮＯＲゲートＮＲ２を有
するプリバッファ制御回路Ｃ３の入力側が接続されてい
る。このプリバッファ制御回路Ｃ３の出力ノードＮ１１
に、ゲートが接地されたＰ形ＴｒＱＰ１６の両端を介し
てプリバッファ回路ＰＢ４のＰ形ＴｒＱＰ１４のゲート
が接続され、さらに出力ノードＮ１１にはプリバッファ
回路ＰＢ４のＮ形ＴｒＱＮ１４のゲートが接続されてい
る。また、Ｐ形ＴｒＱＰ１６のドレインとＰ形ＴｒＱＰ
１４のゲートとを接続するノードには、ドレイン及びゲ
ートが電源電圧ＶDD端子に共通接続されたＰ形ＴｒＱＰ
１５のソースが接続されている。
内部回路から転送され装置外部へ出力すべきデータは、
データ出力端子ＤＯに入力される。このデータ出力端子
ＤＯに、インバータＩＮ６及びＮＯＲゲートＮＲ２を有
するプリバッファ制御回路Ｃ３の入力側が接続されてい
る。このプリバッファ制御回路Ｃ３の出力ノードＮ１１
に、ゲートが接地されたＰ形ＴｒＱＰ１６の両端を介し
てプリバッファ回路ＰＢ４のＰ形ＴｒＱＰ１４のゲート
が接続され、さらに出力ノードＮ１１にはプリバッファ
回路ＰＢ４のＮ形ＴｒＱＮ１４のゲートが接続されてい
る。また、Ｐ形ＴｒＱＰ１６のドレインとＰ形ＴｒＱＰ
１４のゲートとを接続するノードには、ドレイン及びゲ
ートが電源電圧ＶDD端子に共通接続されたＰ形ＴｒＱＰ
１５のソースが接続されている。
【００３８】プリバッファ回路ＰＢ４は、ソースがＮウ
エル型基板に接続されたＰ形ＴｒＱＰ１４と、Ｐ形Ｔｒ
ＱＰ１４のドレインと接地電圧Ｖss端子との間に直列に
接続されたＮ形ＴｒＱＮ１３及びＱＮ１４とを有してい
る。Ｎ形ＴｒＱＮ１３は、ゲートが電源電圧ＶDD端子に
接続されている。
エル型基板に接続されたＰ形ＴｒＱＰ１４と、Ｐ形Ｔｒ
ＱＰ１４のドレインと接地電圧Ｖss端子との間に直列に
接続されたＮ形ＴｒＱＮ１３及びＱＮ１４とを有してい
る。Ｎ形ＴｒＱＮ１３は、ゲートが電源電圧ＶDD端子に
接続されている。
【００３９】イネーブル信号が入力されるイネーブル信
号入力端子ＥＮには、インバータＩＮ７及びＮＡＮＤゲ
ートＮＡ２を有するプリバッファ制御回路Ｃ４の入力側
が接続されている。
号入力端子ＥＮには、インバータＩＮ７及びＮＡＮＤゲ
ートＮＡ２を有するプリバッファ制御回路Ｃ４の入力側
が接続されている。
【００４０】このプリバッファ制御回路Ｃ４の出力ノー
ドＮ１２には、インバータＩＮ８を有するプリバッファ
回路ＰＢ５の入力側が接続されている。
ドＮ１２には、インバータＩＮ８を有するプリバッファ
回路ＰＢ５の入力側が接続されている。
【００４１】プリバッファ回路ＰＢ４におけるＰ形Ｔｒ
ＱＰ１４のドレインとＮ形ＴｒＱＮ１３のドレインとを
接続するノードＮ１３には、メインバッファ回路ＭＢ３
のＰ形ＴｒＱＰ１１のゲートが接続されている。また、
ノードＮ１３にはゲートに電源電圧ＶDDを入力されたＰ
形ＴｒＱＰ１２のソースも接続されている。メインバッ
ファ回路ＭＢ３は、電源電圧ＶDD端子と接地電圧Ｖss端
子との間に、このＰ形ＴｒＱＰ１１と、ゲートが電源電
圧ＶDD端子に接続されたＮ形ＴｒＱＮ１１と、プリバッ
ファ回路ＰＢ５の出力ノードＮ１４にゲートが接続され
たＮ形ＴｒＱＮ１２とが直列に接続されている。
ＱＰ１４のドレインとＮ形ＴｒＱＮ１３のドレインとを
接続するノードＮ１３には、メインバッファ回路ＭＢ３
のＰ形ＴｒＱＰ１１のゲートが接続されている。また、
ノードＮ１３にはゲートに電源電圧ＶDDを入力されたＰ
形ＴｒＱＰ１２のソースも接続されている。メインバッ
ファ回路ＭＢ３は、電源電圧ＶDD端子と接地電圧Ｖss端
子との間に、このＰ形ＴｒＱＰ１１と、ゲートが電源電
圧ＶDD端子に接続されたＮ形ＴｒＱＮ１１と、プリバッ
ファ回路ＰＢ５の出力ノードＮ１４にゲートが接続され
たＮ形ＴｒＱＮ１２とが直列に接続されている。
【００４２】Ｐ形ＴｒＱＰ１１とＮ形ＴｒＱＮ１１のド
レインは出力端子Ｏに共通接続されており、出力端子Ｏ
にはソースが電源電圧ＶDD端子に接続されたＰ形ＴｒＱ
Ｐ１３のゲートが接続されている。また、Ｐ形ＴｒＱＰ
１１〜ＱＰ１４、ＱＰ１６は同一のＮ型ウエル基板に形
成されている。
レインは出力端子Ｏに共通接続されており、出力端子Ｏ
にはソースが電源電圧ＶDD端子に接続されたＰ形ＴｒＱ
Ｐ１３のゲートが接続されている。また、Ｐ形ＴｒＱＰ
１１〜ＱＰ１４、ＱＰ１６は同一のＮ型ウエル基板に形
成されている。
【００４３】ハイレベルのイネーブル信号がイネーブル
信号入力端子ＥＮに入力されたときに、この回路は出力
バッファとして動作する状態になり、ローレベルのイネ
ーブル信号が入力されたときは非動作状態になる。
信号入力端子ＥＮに入力されたときに、この回路は出力
バッファとして動作する状態になり、ローレベルのイネ
ーブル信号が入力されたときは非動作状態になる。
【００４４】ハイレベルのイネーブル信号がされた場
合、データ出力端子ＤＯに入力されたデータのレベルに
応じたプリバッファ制御信号がノードＮ１１及びＮ１２
に出力される。ハイレベルのデータが入力されたとき
は、ノード１１はハイレベルでノードＮ１２はローレベ
ルになり、それぞれプリバッファ回路ＰＢ４及びＰＢ５
で反転されてノード１３及び１４よりローレベルの信号
とハイレベルの信号が出力される。このノード１３及び
１４の信号がメインバッファ回路ＭＢ３に入力されて、
入力データと同一論理レベルのデータが出力端子Ｏより
装置外部へ出力される。
合、データ出力端子ＤＯに入力されたデータのレベルに
応じたプリバッファ制御信号がノードＮ１１及びＮ１２
に出力される。ハイレベルのデータが入力されたとき
は、ノード１１はハイレベルでノードＮ１２はローレベ
ルになり、それぞれプリバッファ回路ＰＢ４及びＰＢ５
で反転されてノード１３及び１４よりローレベルの信号
とハイレベルの信号が出力される。このノード１３及び
１４の信号がメインバッファ回路ＭＢ３に入力されて、
入力データと同一論理レベルのデータが出力端子Ｏより
装置外部へ出力される。
【００４５】ローレベルのイネーブル信号が入力された
ときは、データの論理レベルにかかわらずメインバッフ
ァ回路ＭＢ３は動作せずハイインピーダンス状態にな
る。
ときは、データの論理レベルにかかわらずメインバッフ
ァ回路ＭＢ３は動作せずハイインピーダンス状態にな
る。
【００４６】次に、同一のＮ型ウエル基板に形成された
Ｐ形ＴｒＱＰ１１〜ＱＰ１４、ＱＰ１６の作用について
述べる。出力端子Ｏの電位が電源電圧ＶDD（３Ｖ）にＰ
形ＴｒＱＰ３の閾値電圧Ｖthp を加えたレベルよりも低
くなると、Ｐ形ＴｒＱＰ１３はオンし、Ｐ形ＴｒＱＰ１
３のソースに接続された電源電圧ＶDD端子より、Ｐ形Ｔ
ｒＱＰ１３のドレインに接続されたＮ型ウエル基板に電
源電圧ＶDDが供給される。これにより、Ｎ型ウエル基板
はこの電位ＶDDで固定された状態になる。
Ｐ形ＴｒＱＰ１１〜ＱＰ１４、ＱＰ１６の作用について
述べる。出力端子Ｏの電位が電源電圧ＶDD（３Ｖ）にＰ
形ＴｒＱＰ３の閾値電圧Ｖthp を加えたレベルよりも低
くなると、Ｐ形ＴｒＱＰ１３はオンし、Ｐ形ＴｒＱＰ１
３のソースに接続された電源電圧ＶDD端子より、Ｐ形Ｔ
ｒＱＰ１３のドレインに接続されたＮ型ウエル基板に電
源電圧ＶDDが供給される。これにより、Ｎ型ウエル基板
はこの電位ＶDDで固定された状態になる。
【００４７】Ｐ形ＴｒＱＰ１２のゲートには電源電圧Ｖ
DDが印加されており、出力端子Ｏが（ＶDD−Ｖthp ）以
上の電位になるとオンする。Ｐ形ＴｒＱＰ１２がオンす
ると、Ｐ形ＴｒＱＰ１１のゲートに接続されたノードＮ
１１と出力端子Ｏとが同一電位になり、Ｐ形ＴｒＱＰ１
１はオフする。この結果、出力端子Ｏから電源電圧ＶDD
端子へ不要な電流が流れるのが防止される。
DDが印加されており、出力端子Ｏが（ＶDD−Ｖthp ）以
上の電位になるとオンする。Ｐ形ＴｒＱＰ１２がオンす
ると、Ｐ形ＴｒＱＰ１１のゲートに接続されたノードＮ
１１と出力端子Ｏとが同一電位になり、Ｐ形ＴｒＱＰ１
１はオフする。この結果、出力端子Ｏから電源電圧ＶDD
端子へ不要な電流が流れるのが防止される。
【００４８】また、ノードＮ１１に両端が接続され、ゲ
ートが接地されて常時オン状態にあるＰ形ＴｒＱＰ１６
は、プリバッファ制御回路Ｃ３の出力から導通抵抗分だ
け降下した電圧をＰ形ＴｒＱＰ１４のゲートに伝えるた
めに設けられている。このＰ形ＴｒＱＰ１６のドレイン
とＰ形ＴｒＱＰ１４のゲートの間にソースが接続された
Ｐ形ＴｒＱＰ１５は、Ｐ形ＴｒＱＰ１４のゲート電位が
所定レベルよりも低下しすぎないように、電源電圧ＶDD
端子とＰ形ＴｒＱＰ１４のゲートとの間を導通させるた
めに設けられている。
ートが接地されて常時オン状態にあるＰ形ＴｒＱＰ１６
は、プリバッファ制御回路Ｃ３の出力から導通抵抗分だ
け降下した電圧をＰ形ＴｒＱＰ１４のゲートに伝えるた
めに設けられている。このＰ形ＴｒＱＰ１６のドレイン
とＰ形ＴｒＱＰ１４のゲートの間にソースが接続された
Ｐ形ＴｒＱＰ１５は、Ｐ形ＴｒＱＰ１４のゲート電位が
所定レベルよりも低下しすぎないように、電源電圧ＶDD
端子とＰ形ＴｒＱＰ１４のゲートとの間を導通させるた
めに設けられている。
【００４９】次に、本実施の形態において、ハイレベル
のイネーブル信号が入力されて動作状態にあり、出力端
子Ｏが０Ｖの状態から電圧ＶDD（３．３Ｖ）レベルの信
号を出力する場合、電圧ＶDDレベルを出力する状態から
０Ｖになる場合、また出力端子Ｏに接続されている外部
回路により５Ｖが印加された状態から電圧ＶDDレベルに
なる場合、５Ｖが印加された状態から０Ｖになる場合に
ついて、各トランジスタの作用を説明する。
のイネーブル信号が入力されて動作状態にあり、出力端
子Ｏが０Ｖの状態から電圧ＶDD（３．３Ｖ）レベルの信
号を出力する場合、電圧ＶDDレベルを出力する状態から
０Ｖになる場合、また出力端子Ｏに接続されている外部
回路により５Ｖが印加された状態から電圧ＶDDレベルに
なる場合、５Ｖが印加された状態から０Ｖになる場合に
ついて、各トランジスタの作用を説明する。
【００５０】先ず、出力端子Ｏが０Ｖから電圧ＶDDレベ
ルを出力する場合は、出力端子Ｏが最初に０Ｖであるた
めＰ形ＴｒＱＰ１３がオン状態にある。これにより、Ｎ
型ウエル基板は電源電圧ＶDDが印加される。
ルを出力する場合は、出力端子Ｏが最初に０Ｖであるた
めＰ形ＴｒＱＰ１３がオン状態にある。これにより、Ｎ
型ウエル基板は電源電圧ＶDDが印加される。
【００５１】この状態から、データ出力端子ＤＯにハイ
レベルのデータＤが入力されるとノードＮ１１はハイレ
ベルになり、Ｐ形ＴｒＱＰ１４とＮ形ＴｒＱＮ１４のゲ
ート電位はハイレベルになる。ノードＮ１３はローレベ
ルになり、Ｐ形ＴｒＱＰ１１がオンして出力端子Ｏが充
電されて電位が上昇する。この出力端子Ｏが電圧ＶDD＋
閾値電圧Ｖthp まで上昇すると、Ｎ型ウエル基板はフロ
ーティング状態になるが、電圧ＶDD付近のレベルを維持
する。
レベルのデータＤが入力されるとノードＮ１１はハイレ
ベルになり、Ｐ形ＴｒＱＰ１４とＮ形ＴｒＱＮ１４のゲ
ート電位はハイレベルになる。ノードＮ１３はローレベ
ルになり、Ｐ形ＴｒＱＰ１１がオンして出力端子Ｏが充
電されて電位が上昇する。この出力端子Ｏが電圧ＶDD＋
閾値電圧Ｖthp まで上昇すると、Ｎ型ウエル基板はフロ
ーティング状態になるが、電圧ＶDD付近のレベルを維持
する。
【００５２】この出力端子Ｏが電圧ＶDDレベルの信号を
出力している状態から０Ｖに変化するときは、次のよう
である。ローレベルのデータがデータ入力端子ＤＯに入
力されてノード１３がハイレベルになり、メインバッフ
ァ回路ＭＢ３のＰ形ＴｒＱＰ１１がオフする。一方、ノ
ードＮ１４はハイレベルになってＮ形ＴｒＱＮ１２がオ
ンする。出力端子Ｏに充電されていた電荷がＮ形ＴｒＱ
Ｎ１２により放電されて０Ｖになる。Ｐ形ＴｒＱＰ１１
〜ＱＰ１４及びＱＰ１６が形成されたＮ型ウエル基板
は、上述したように当初はフローティング状態にある。
しかし、出力端子Ｏが電圧（ＶDD＋Ｖthp ）以下になる
とＰ形ＴｒＱＰ１３がオンするため、再びＮ型ウエル基
板は電源電圧ＶDDを印加されて一定電位を保つ。
出力している状態から０Ｖに変化するときは、次のよう
である。ローレベルのデータがデータ入力端子ＤＯに入
力されてノード１３がハイレベルになり、メインバッフ
ァ回路ＭＢ３のＰ形ＴｒＱＰ１１がオフする。一方、ノ
ードＮ１４はハイレベルになってＮ形ＴｒＱＮ１２がオ
ンする。出力端子Ｏに充電されていた電荷がＮ形ＴｒＱ
Ｎ１２により放電されて０Ｖになる。Ｐ形ＴｒＱＰ１１
〜ＱＰ１４及びＱＰ１６が形成されたＮ型ウエル基板
は、上述したように当初はフローティング状態にある。
しかし、出力端子Ｏが電圧（ＶDD＋Ｖthp ）以下になる
とＰ形ＴｒＱＰ１３がオンするため、再びＮ型ウエル基
板は電源電圧ＶDDを印加されて一定電位を保つ。
【００５３】出力端子Ｏが外部回路により５Ｖを印加さ
れた状態から電圧ＶDDレベルを出力する状態に変化する
ときは以下のようである。出力端子Ｏが５Ｖのレベルに
あるとき、Ｐ形ＴｒＱＰ１２がオンし、ノードＮ１３が
出力端子Ｏとほぼ同一のレベルになってＰ形ＴｒＱＰ１
４もオンする。
れた状態から電圧ＶDDレベルを出力する状態に変化する
ときは以下のようである。出力端子Ｏが５Ｖのレベルに
あるとき、Ｐ形ＴｒＱＰ１２がオンし、ノードＮ１３が
出力端子Ｏとほぼ同一のレベルになってＰ形ＴｒＱＰ１
４もオンする。
【００５４】次に、ハイレベルのデータがデータ出力端
子ＤＯより入力されてノードＮ１１がハイレベルにな
り、Ｎ形ＴｒＱＮ１４がオンする。Ｐ形ＴｒＱＰ１２及
びＱＰ１４、Ｎ形ＴｒＱＮ１３及びＱＮ１４の寸法比を
適当に設定することで、Ｐ形ＴｒＱＰ１１のゲートに接
続されたノードＮ１３の電位を中間電位に保持した状態
で、出力端子Ｏの電位を徐々に低下させることができ
る。これにより、いずれのトランジスタのゲート酸化膜
にも３Ｖを越える高い電圧が印加されることはない。
子ＤＯより入力されてノードＮ１１がハイレベルにな
り、Ｎ形ＴｒＱＮ１４がオンする。Ｐ形ＴｒＱＰ１２及
びＱＰ１４、Ｎ形ＴｒＱＮ１３及びＱＮ１４の寸法比を
適当に設定することで、Ｐ形ＴｒＱＰ１１のゲートに接
続されたノードＮ１３の電位を中間電位に保持した状態
で、出力端子Ｏの電位を徐々に低下させることができ
る。これにより、いずれのトランジスタのゲート酸化膜
にも３Ｖを越える高い電圧が印加されることはない。
【００５５】ノードＮ１３が中間電位になると、Ｐ形Ｔ
ｒＱＰ１１は高抵抗な状態でオンし、出力端子Ｏは徐々
に電圧ＶDDのレベルになる。出力端子Ｏが（ＶDD−Ｖth
p ）以下の段階では、Ｐ形ＴｒＱＰ１２とＱＰ１４は共
にオフする。これにより、Ｐ形ＴｒＱＰ１１のゲート電
位は０Ｖになる。しかし、この場合には出力端子Ｏの電
位も低く、いずれのトランジスタのゲート酸化膜にも３
Ｖを越える高い電圧は印加されない。
ｒＱＰ１１は高抵抗な状態でオンし、出力端子Ｏは徐々
に電圧ＶDDのレベルになる。出力端子Ｏが（ＶDD−Ｖth
p ）以下の段階では、Ｐ形ＴｒＱＰ１２とＱＰ１４は共
にオフする。これにより、Ｐ形ＴｒＱＰ１１のゲート電
位は０Ｖになる。しかし、この場合には出力端子Ｏの電
位も低く、いずれのトランジスタのゲート酸化膜にも３
Ｖを越える高い電圧は印加されない。
【００５６】出力端子Ｏが５Ｖを印加された状態から０
Ｖへ変化する場合は、以下のようである。出力端子Ｏの
電位が５Ｖであるときは、Ｐ形ＴｒＱＰ１２及びＱＰ１
４がオン状態にあり、Ｐ形ＴｒＱＰ１４のゲート電位は
−Ｖthp である。これにより、ゲート酸化膜には（５Ｖ
−Ｖthp ）の電圧が印加される。よって、Ｐ形ＴｒＱＰ
１４の閾値電圧Ｖthが−１〜−１．４Ｖ程度になるよう
に設定することで、ゲート酸化膜に３Ｖを越えるような
高い電圧が印加されることがない。次に、ローレベルの
データがデータ出力端子Ｏから入力されると、ノードＮ
１４がハイレベルになってＮ形ＴｒＱＮ１２がオンし、
出力端子Ｏは０Ｖへ放電される。
Ｖへ変化する場合は、以下のようである。出力端子Ｏの
電位が５Ｖであるときは、Ｐ形ＴｒＱＰ１２及びＱＰ１
４がオン状態にあり、Ｐ形ＴｒＱＰ１４のゲート電位は
−Ｖthp である。これにより、ゲート酸化膜には（５Ｖ
−Ｖthp ）の電圧が印加される。よって、Ｐ形ＴｒＱＰ
１４の閾値電圧Ｖthが−１〜−１．４Ｖ程度になるよう
に設定することで、ゲート酸化膜に３Ｖを越えるような
高い電圧が印加されることがない。次に、ローレベルの
データがデータ出力端子Ｏから入力されると、ノードＮ
１４がハイレベルになってＮ形ＴｒＱＮ１２がオンし、
出力端子Ｏは０Ｖへ放電される。
【００５７】次に、ローレベルのイネーブル信号がイネ
ーブル入力端子ＥＮに入力され、メインバッファ回路Ｍ
Ｂ３が動作せずハイインピーダンス状態になった場合で
あって、出力端子Ｏが電圧ＶDDから５Ｖへ変化した場合
について述べる。出力端子Ｏが電圧ＶDDのレベルにある
とき、Ｐ形ＴｒＱＰ１４がオンしており、Ｎ形ＴｒＱＰ
１４のゲート電位は−Ｖthp にある。Ｎ型ウエル基板は
電圧ＶDD付近でフローティング状態にある。出力端子Ｏ
がＶDDのレベルから（ＶDD＋Ｖthp ）まで上昇すると、
Ｐ形ＴｒＱＰ１２がオンする。これにより、出力端子Ｏ
とノードＮ１３とがほぼ等しい電位になる。Ｐ形ＴｒＱ
Ｐ１４もオンしており、Ｎ型ウエル基板は出力端子Ｏの
電位に等しくなり、やがて出力端子Ｏの電位が５Ｖまで
上昇する。ここで、基板バイアス効果を利用するなどに
より、Ｐ形ＴｒＱＰ１４の閾値電圧Ｖthp が−１〜−
１．４Ｖになるように設定することで、Ｐ形ＴｒＱＰ１
４のゲートに３Ｖを越えるような高い電圧が印加されな
いようにすることができる。
ーブル入力端子ＥＮに入力され、メインバッファ回路Ｍ
Ｂ３が動作せずハイインピーダンス状態になった場合で
あって、出力端子Ｏが電圧ＶDDから５Ｖへ変化した場合
について述べる。出力端子Ｏが電圧ＶDDのレベルにある
とき、Ｐ形ＴｒＱＰ１４がオンしており、Ｎ形ＴｒＱＰ
１４のゲート電位は−Ｖthp にある。Ｎ型ウエル基板は
電圧ＶDD付近でフローティング状態にある。出力端子Ｏ
がＶDDのレベルから（ＶDD＋Ｖthp ）まで上昇すると、
Ｐ形ＴｒＱＰ１２がオンする。これにより、出力端子Ｏ
とノードＮ１３とがほぼ等しい電位になる。Ｐ形ＴｒＱ
Ｐ１４もオンしており、Ｎ型ウエル基板は出力端子Ｏの
電位に等しくなり、やがて出力端子Ｏの電位が５Ｖまで
上昇する。ここで、基板バイアス効果を利用するなどに
より、Ｐ形ＴｒＱＰ１４の閾値電圧Ｖthp が−１〜−
１．４Ｖになるように設定することで、Ｐ形ＴｒＱＰ１
４のゲートに３Ｖを越えるような高い電圧が印加されな
いようにすることができる。
【００５８】ローレベルのイネーブル信号が入力され、
かつ出力端子Ｏが５Ｖを印加された状態から電圧ＶDDま
で変化した場合も、上述した出力端子Ｏが電圧ＶDDから
５Ｖへ変化した場合と同様であり、ゲート酸化膜に高い
電圧が印加されないようにすることができる。出力端子
Ｏが（ＶDD−Ｖthp ）以下になると、Ｐ形ＴｒＱＰ１２
はオフしてＮ型ウエル基板とＰ形ＴｒＱＰ１１のゲート
電位が（ＶDD−Ｖthp）付近でフローティング状態にな
る。
かつ出力端子Ｏが５Ｖを印加された状態から電圧ＶDDま
で変化した場合も、上述した出力端子Ｏが電圧ＶDDから
５Ｖへ変化した場合と同様であり、ゲート酸化膜に高い
電圧が印加されないようにすることができる。出力端子
Ｏが（ＶDD−Ｖthp ）以下になると、Ｐ形ＴｒＱＰ１２
はオフしてＮ型ウエル基板とＰ形ＴｒＱＰ１１のゲート
電位が（ＶDD−Ｖthp）付近でフローティング状態にな
る。
【００５９】以上のように、第１及び第２の実施の形態
によれば、電源電圧ＶDD端子へ不要な電流が流れ込むこ
とが防止される。さらに、ゲート酸化膜に３Ｖ以上の高
い電圧が印加されず、電源電圧３．３Ｖで最適化を図っ
た３．３Ｖ対応のトランジスタを用いることが可能であ
る。よって、５Ｖ対応のトランジスタを製造する必要が
なく、製造プロセスの複雑化が防止され製造コストの低
減が達成される。
によれば、電源電圧ＶDD端子へ不要な電流が流れ込むこ
とが防止される。さらに、ゲート酸化膜に３Ｖ以上の高
い電圧が印加されず、電源電圧３．３Ｖで最適化を図っ
た３．３Ｖ対応のトランジスタを用いることが可能であ
る。よって、５Ｖ対応のトランジスタを製造する必要が
なく、製造プロセスの複雑化が防止され製造コストの低
減が達成される。
【００６０】また、電源電圧ＶDD（３．３Ｖ）を外部へ
出力する場合、従来はＮ型ウエル基板への電源電圧ＶDD
の供給が停止されてフローティング状態になるが、上述
した実施の形態によればＮ型ウエル基板へ電源電圧ＶDD
が供給されて一定電位で安定する。
出力する場合、従来はＮ型ウエル基板への電源電圧ＶDD
の供給が停止されてフローティング状態になるが、上述
した実施の形態によればＮ型ウエル基板へ電源電圧ＶDD
が供給されて一定電位で安定する。
【００６１】さらに、従来は出力端子の電位が（ＶDD−
Ｖthp ）〜ＶDDの範囲内にあるとき、プルアップ用のＰ
形Ｔｒのゲートが必要なハイレベルの電位まで到達せ
ず、完全にオフせずに不安定な動作状態になる場合があ
った。これにより、上述したように出力端子からプルア
ップ用のＰ形Ｔｒを介して電源電圧ＶDD端子へ不要な電
流が流れ込むことがあった。これに対し、第１及び第２
の実施の形態では、第１の実施の形態における入出力端
子Ｉ／Ｏ、第２の実施の形態における出力端子Ｏのそれ
ぞれの電位が０〜５Ｖの範囲にある場合であってもこの
ような不要な電流の発生を防止することができる。
Ｖthp ）〜ＶDDの範囲内にあるとき、プルアップ用のＰ
形Ｔｒのゲートが必要なハイレベルの電位まで到達せ
ず、完全にオフせずに不安定な動作状態になる場合があ
った。これにより、上述したように出力端子からプルア
ップ用のＰ形Ｔｒを介して電源電圧ＶDD端子へ不要な電
流が流れ込むことがあった。これに対し、第１及び第２
の実施の形態では、第１の実施の形態における入出力端
子Ｉ／Ｏ、第２の実施の形態における出力端子Ｏのそれ
ぞれの電位が０〜５Ｖの範囲にある場合であってもこの
ような不要な電流の発生を防止することができる。
【００６２】上述した実施の形態は一の形態であり、本
発明を限定するものではない。の形態えば、第１及び第
２の実施の形態では、電源電圧ＶDDを３．３Ｖとしこれ
より高い電圧を５Ｖとしているがこれらの数値には限定
されず、異なる電源電圧で動作する回路間で用いられる
ものであればよい。また、第１の実施の形態では出力バ
ッファ回路としての構成のみならず入力バッファ回路と
しての構成も備えているが、入力バッファ回路としての
構成は備えていなくともよい。また、第２の実施の形態
は出力バッファ回路としての構成のみを備えているが、
第１の実施の形態のように入力バッファ回路として動作
する構成を付加することもできる。
発明を限定するものではない。の形態えば、第１及び第
２の実施の形態では、電源電圧ＶDDを３．３Ｖとしこれ
より高い電圧を５Ｖとしているがこれらの数値には限定
されず、異なる電源電圧で動作する回路間で用いられる
ものであればよい。また、第１の実施の形態では出力バ
ッファ回路としての構成のみならず入力バッファ回路と
しての構成も備えているが、入力バッファ回路としての
構成は備えていなくともよい。また、第２の実施の形態
は出力バッファ回路としての構成のみを備えているが、
第１の実施の形態のように入力バッファ回路として動作
する構成を付加することもできる。
【００６３】
【発明の効果】以上説明したように本発明によれば、第
１のプリバッファ回路の有する第２のＰ形Ｔｒとメイン
バッファ回路の有する第３のＰ形Ｔｒが形成されている
同一Ｎ型基板上に、ソースが第１の電源電圧端子にゲー
トが出力端子にドレインがＮ型基板にそれぞれ接続され
た第４のＰ形Ｔｒと、ソースが第３のＰ形Ｔｒのゲート
にゲートが第１の電源電圧端子にドレインが出力端子に
それぞれ接続された第５のＰ形Ｔｒと、ソースが出力端
子にゲートが第１の電源電圧端子にドレインが第２のＰ
形Ｔｒのゲートにそれぞれ接続された第６のＰ形Ｔｒを
形成したことで、出力端子に第１の電源電圧以上の電圧
が印加された場合にも第３のＰ形Ｔｒ、あるいは第１及
び第２のＰ形Ｔｒを介して出力端子から第１の電源電圧
端子へ不要な電流が流れ込まず、またゲート酸化膜に第
１の電源電圧を越える電圧は印加されず製造プロセスの
複雑化が防止される。
１のプリバッファ回路の有する第２のＰ形Ｔｒとメイン
バッファ回路の有する第３のＰ形Ｔｒが形成されている
同一Ｎ型基板上に、ソースが第１の電源電圧端子にゲー
トが出力端子にドレインがＮ型基板にそれぞれ接続され
た第４のＰ形Ｔｒと、ソースが第３のＰ形Ｔｒのゲート
にゲートが第１の電源電圧端子にドレインが出力端子に
それぞれ接続された第５のＰ形Ｔｒと、ソースが出力端
子にゲートが第１の電源電圧端子にドレインが第２のＰ
形Ｔｒのゲートにそれぞれ接続された第６のＰ形Ｔｒを
形成したことで、出力端子に第１の電源電圧以上の電圧
が印加された場合にも第３のＰ形Ｔｒ、あるいは第１及
び第２のＰ形Ｔｒを介して出力端子から第１の電源電圧
端子へ不要な電流が流れ込まず、またゲート酸化膜に第
１の電源電圧を越える電圧は印加されず製造プロセスの
複雑化が防止される。
【図１】本発明の第１の実施の形態による入出力バッフ
ァ回路の構成を示した回路図。
ァ回路の構成を示した回路図。
【図２】本発明の第２の実施の形態による出力バッファ
回路の構成を示した回路図。
回路の構成を示した回路図。
【図３】従来の出力バッファ回路の構成を示した回路
図。
図。
【図４】従来の他の出力バッファ回路の構成を示した回
路図。
路図。
Ｃ１〜Ｃ４ プリバッファ制御回路 ＩＮ１〜ＩＮ８ インバータ ＮＲ１，ＮＲ２ ＮＯＲゲート ＮＡ１，ＮＡ２ ＮＡＮＤゲート ＤＯ データ出力端子 Ｎ１〜Ｎ４，Ｎ１１〜Ｎ１４ ノード ＥＮ イネーブル信号入力端子 ＤＩ データ入力端子 Ｉ／Ｏ 入出力端子 Ｏ 出力端子 ＰＢ１〜ＰＢ５ プリバッファ回路 ＱＰ１〜ＱＰ７，ＱＰ１１〜ＱＰ１５ Ｐ形Ｔｒ ＱＮ１〜ＱＮ８，ＱＮ１４ Ｎ形Ｔｒ ＭＢ１〜ＭＢ３ メインバッファ回路 Ｒ 抵抗
Claims (8)
- 【請求項１】データ及びイネーブル信号を入力され、第
１及び第２のプリバッファ制御信号を出力するプリバッ
ファ制御回路と、 前記プリバッファ制御回路が出力した前記第１のプリバ
ッファ制御信号を入力され、第１の信号を出力する第１
のプリバッファ回路であって、第１の電源電圧端子と第
２の電源電圧端子との間に直列に接続された第１及び第
２のＰチャネル形ＭＯＳトランジスタと第１及び第２の
Ｎチャネル形ＭＯＳトランジスタとを有し、前記第１の
Ｐチャネル形ＭＯＳトランジスタ及び第２のＮチャネル
形ＭＯＳトランジスタのゲートは前記第１のプリバッフ
ァ制御信号を入力され、前記第２のＰチャネル形ＭＯＳ
トランジスタのゲートは第１のノードに接続され、前記
第１のＮチャネル形ＭＯＳトランジスタのゲートは第１
の電源電圧端子に接続され、前記第２のＰチャネル形Ｍ
ＯＳトランジスタの一端と前記第１のＮチャネル形ＭＯ
Ｓトランジスタの一端とを接続する第２のノードより前
記第１の信号を出力する前記第１のプリバッファ回路
と、 前記プリバッファ制御回路が出力した前記第２のプリバ
ッファ制御信号を入力され、第２の信号を出力する第２
のプリバッファ回路と、 前記第１及び第２の信号を入力され、第３の信号を出力
端子より出力するメインバッファ回路であって、第１の
電源電圧端子と第２の電源電圧端子との間に直列に接続
された第３のＰチャネル形ＭＯＳトランジスタと第３及
び第４のＮチャネル形ＭＯＳトランジスタを有し、前記
第３のＰチャネル形ＭＯＳトランジスタのゲートは前記
第１の信号を入力され、前記第３のＮチャネル形ＭＯＳ
トランジスタのゲートは第１の電源電圧端子に接続さ
れ、前記第４のＮチャネル形ＭＯＳトランジスタのゲー
トは前記第２の信号を入力され、前記第３のＰチャネル
形ＭＯＳトランジスタの一端と前記第３のＮチャネル形
ＭＯＳトランジスタの一端とを接続する第３のノードが
前記出力端子に接続されている前記メインバッファ回路
と、 ソースが第１の電源電圧端子に接続され、ゲートが前記
出力端子に接続され、ドレインが前記Ｎ型基板に接続さ
れている前記第４のＰチャネル形ＭＯＳトランジスタ
と、ソースが前記第２のノードに接続され、ゲートが第
１の電源電圧端子に接続され、ドレインが前記出力端子
に接続されている前記第５のＰチャネル形ＭＯＳトラン
ジスタと、ソースが前記出力端子に接続され、ゲートが
第１の電源電圧端子に接続され、ドレインが前記第１の
ノードに接続された前記第６のＰチャネル形ＭＯＳトラ
ンジスタと、 を備えることを特徴とする出力バッファ回路。 - 【請求項２】前記第２及び第３のＰチャネル形ＭＯＳト
ランジスタは同一のＮ型基板に形成されており、ソース
が第１の電源電圧端子に接続され、ゲートが前記第１の
ノードに接続され、ドレインが前記Ｎ型基板に接続され
た第７のＰチャネル形ＭＯＳトランジスタをさらに備え
ることを特徴とする請求項１記載の出力バッファ回路。 - 【請求項３】ドレインが前記第１のノードに接続され、
ゲートが第１の電源電圧端子に接続された第５のＮチャ
ネル形ＭＯＳトランジスタと、 一端が前記第５のＮチャネル形ＭＯＳトランジスタのソ
ースに接続され、他端が第２の電源電圧端子に接続され
た抵抗とをさらに備えることを特徴とする請求項１又は
２記載の出力バッファ回路。 - 【請求項４】ドレイン及びソースが前記抵抗の両端に並
列に接続され、ゲートに前記第１のプリバッファ制御信
号を入力される第６のＮチャネル形ＭＯＳトランジスタ
をさらに備えることを特徴とする請求項３記載の出力バ
ッファ回路。 - 【請求項５】ドレイン及びソースが前記抵抗の両端に並
列に接続され、ゲートに前記第２の信号を入力される第
７のＮチャネル形ＭＯＳトランジスタをさらに備えるこ
とを特徴とする請求項３又は４記載の出力バッファ回
路。 - 【請求項６】前記出力端子に接続され、外部から前記出
力端子より入力されたデータを与えられて反転し、第４
の信号を出力する第３のプリバッファ回路と、 前記第３のプリバッファ回路から出力された前記第４の
信号を与えられて反転し、第５の信号を出力する第２の
メインバッファ回路と、 ドレイン及びソースが前記抵抗の両端に並列に接続さ
れ、ゲートに前記第４の信号を入力される第８のＮチャ
ネル形ＭＯＳトランジスタをさらに備えることを特徴と
する請求項３ないし５のいずれかに記載の出力バッファ
回路。 - 【請求項７】データ及びイネーブル信号を入力され、第
１及び第２のプリバッファ制御信号を出力するプリバッ
ファ制御回路と、 前記プリバッファ回路が出力した前記第１のプリバッフ
ァ制御信号を入力され、第１の信号を出力する第１のプ
リバッファ回路であって、第１のノードと第２の電源電
圧端子との間に直列に接続された第１のＰチャネル形Ｍ
ＯＳトランジスタと第１及び第２のＮチャネル形ＭＯＳ
トランジスタとを有し、前記第１のＰチャネル形ＭＯＳ
トランジスタ及び第２のＮチャネル形ＭＯＳトランジス
タのゲートは前記第１のプリバッファ制御信号を入力さ
れ、前記第１のＮチャネル形ＭＯＳトランジスタのゲー
トは第１の電源電圧端子に接続され、前記第１のＰチャ
ネル形ＭＯＳトランジスタの一端と前記第１のＮチャネ
ル形ＭＯＳトランジスタの一端とを接続する第２のノー
ドより前記第１の信号を出力する前記第１のプリバッフ
ァ回路と、 前記プリバッファ制御回路が出力した前記第２のプリバ
ッファ制御信号を入力され、第２の信号を出力する第２
のプリバッファ回路と、 前記第１及び第２の信号を入力され、第３の信号を出力
端子より出力するメインバッファ回路であって、第１の
電源電圧端子と第２の電源電圧端子との間に直列に接続
された第２のＰチャネル形ＭＯＳトランジスタと第３及
び第４のＮチャネル形ＭＯＳトランジスタを有し、前記
第２のＰチャネル形ＭＯＳトランジスタのゲートは前記
第１の信号を入力され、前記第３のＮチャネル形ＭＯＳ
トランジスタのゲートは第１の電源電圧端子に接続さ
れ、前記第４のＮチャネル形ＭＯＳトランジスタのゲー
トは前記第２の信号を入力され、前記第２のＰチャネル
形ＭＯＳトランジスタの一端と前記第３のＮチャネル形
ＭＯＳトランジスタの一端とを接続する第３のノードが
前記出力端子に接続されている前記メインバッファ回路
と、 ソースが第１の電源電圧端子に接続され、ゲートが前記
出力端子に接続され、ドレインが前記Ｎ型基板に接続さ
れている前記第３のＰチャネル形ＭＯＳトランジスタ
と、ソースが前記第２のノードに接続され、ゲートが第
１の電源電圧端子に接続され、ドレインが前記出力端子
に接続されている前記第４のＰチャネル形ＭＯＳトラン
ジスタと、前記第１のプリバッファ制御回路の出力側と
前記第１のＰチャネル形ＭＯＳトランジスタのゲートと
の間に両端が接続され、ゲートが第２の電源電圧端子に
接続されている前記第５のＰチャネル形ＭＯＳトランジ
スタと、 を備えることを特徴とする出力バッファ回路。 - 【請求項８】前記第１及び第２のＰチャネル形ＭＯＳト
ランジスタと、前記第３，第４及び第５のＰチャネル形
ＭＯＳトランジスタは同一のＮ型基板に形成されてお
り、ソース及びゲートを第１の電源電圧端子に接続さ
れ、ドレインを前記第１のＰチャネル形ＭＯＳトランジ
スタのゲートに接続された第６のＰチャネル形ＭＯＳト
ランジスタをさらに備えることを特徴とする請求項７記
載の出力バッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21346495A JP3190233B2 (ja) | 1995-08-22 | 1995-08-22 | 出力バッファ回路 |
| KR1019960034309A KR100207967B1 (ko) | 1995-08-22 | 1996-08-20 | 출력버퍼회로 |
| US08/701,675 US5748011A (en) | 1995-08-22 | 1996-08-22 | Output buffer circuit |
| TW086101054A TW321804B (ja) | 1995-08-22 | 1997-01-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21346495A JP3190233B2 (ja) | 1995-08-22 | 1995-08-22 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964718A JPH0964718A (ja) | 1997-03-07 |
| JP3190233B2 true JP3190233B2 (ja) | 2001-07-23 |
Family
ID=16639646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21346495A Expired - Fee Related JP3190233B2 (ja) | 1995-08-22 | 1995-08-22 | 出力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5748011A (ja) |
| JP (1) | JP3190233B2 (ja) |
| KR (1) | KR100207967B1 (ja) |
| TW (1) | TW321804B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042542A (ja) * | 2006-08-07 | 2008-02-21 | Fujitsu Ltd | 入出力回路 |
| US7859305B2 (en) | 2006-08-07 | 2010-12-28 | Fujitsu Semiconductor Limited | Input/output circuit |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118302A (en) * | 1996-05-28 | 2000-09-12 | Altera Corporation | Interface for low-voltage semiconductor devices |
| US5864243A (en) * | 1996-09-18 | 1999-01-26 | Vlsi Technology, Inc. | Buffer and method for transferring data therein |
| KR100242987B1 (ko) * | 1996-11-27 | 2000-02-01 | 김영환 | 5v 톨러런트 입출력 회로 |
| JPH10285013A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 出力バッファ回路 |
| US5969541A (en) * | 1997-05-19 | 1999-10-19 | Stmicroelectronics, Inc. | Current inhibiting I/O buffer having a 5 volt tolerant input and method of inhibiting current |
| US6150843A (en) * | 1998-01-29 | 2000-11-21 | Vlsi Technology, Inc. | Five volt tolerant I/O buffer |
| TW386321B (en) * | 1998-04-14 | 2000-04-01 | Via Tech Inc | I/O buffer capable of withstanding input voltage higher than power voltage |
| TW511335B (en) | 1998-06-09 | 2002-11-21 | Mitsubishi Electric Corp | Integrated circuit |
| US6144221A (en) * | 1998-07-02 | 2000-11-07 | Seiko Epson Corporation | Voltage tolerant interface circuit |
| US6545506B1 (en) * | 1999-03-12 | 2003-04-08 | Silable, Inc. | CMOS output driver that can tolerant a high input voltage |
| KR100306877B1 (ko) * | 1999-06-30 | 2001-11-01 | 박종섭 | 전압 특성을 개선한 반도체집적회로의 입출력버퍼 |
| JP4303387B2 (ja) * | 2000-02-09 | 2009-07-29 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6384632B2 (en) * | 2000-02-22 | 2002-05-07 | Yamaha Corporation | Buffer circuit |
| US6329835B1 (en) | 2000-02-23 | 2001-12-11 | Pericom Semiconductor Corp. | Quiet output buffers with neighbor sensing of wide bus and control signals |
| US6208178B1 (en) | 2000-02-23 | 2001-03-27 | Pericom Semiconductor Corp. | CMOS over voltage-tolerant output buffer without transmission gate |
| US7199612B2 (en) * | 2002-08-12 | 2007-04-03 | Broadcom Corporation | Method and circuit for reducing HCI stress |
| JP3759121B2 (ja) | 2003-04-25 | 2006-03-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP4054727B2 (ja) * | 2003-07-14 | 2008-03-05 | 株式会社リコー | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
| JP2006311201A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | バッファ回路 |
| JP5266974B2 (ja) * | 2008-02-06 | 2013-08-21 | 富士通セミコンダクター株式会社 | 入出力回路 |
| JP4726881B2 (ja) * | 2007-11-12 | 2011-07-20 | 株式会社リコー | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
| CN104660248B (zh) * | 2013-11-19 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 上拉电阻电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1375958A (en) * | 1972-06-29 | 1974-12-04 | Ibm | Pulse circuit |
| US4709162A (en) * | 1986-09-18 | 1987-11-24 | International Business Machines Corporation | Off-chip driver circuits |
| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US5206544A (en) * | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
| US5387826A (en) * | 1993-02-10 | 1995-02-07 | National Semiconductor Corporation | Overvoltage protection against charge leakage in an output driver |
| US5406140A (en) * | 1993-06-07 | 1995-04-11 | National Semiconductor Corporation | Voltage translation and overvoltage protection |
| US5418476A (en) * | 1994-07-28 | 1995-05-23 | At&T Corp. | Low voltage output buffer with improved speed |
| US5576635A (en) * | 1995-02-14 | 1996-11-19 | Advanced Micro Devices, Inc. | Output buffer with improved tolerance to overvoltage |
| US5629634A (en) * | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
-
1995
- 1995-08-22 JP JP21346495A patent/JP3190233B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-20 KR KR1019960034309A patent/KR100207967B1/ko not_active IP Right Cessation
- 1996-08-22 US US08/701,675 patent/US5748011A/en not_active Expired - Lifetime
-
1997
- 1997-01-30 TW TW086101054A patent/TW321804B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042542A (ja) * | 2006-08-07 | 2008-02-21 | Fujitsu Ltd | 入出力回路 |
| US7830174B2 (en) | 2006-08-07 | 2010-11-09 | Fujitsu Semiconductor Limited | Input/output circuit |
| US7859305B2 (en) | 2006-08-07 | 2010-12-28 | Fujitsu Semiconductor Limited | Input/output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0964718A (ja) | 1997-03-07 |
| KR100207967B1 (ko) | 1999-07-15 |
| US5748011A (en) | 1998-05-05 |
| TW321804B (ja) | 1997-12-01 |
| KR970013653A (ko) | 1997-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3190233B2 (ja) | 出力バッファ回路 | |
| JP3152867B2 (ja) | レベルシフト半導体装置 | |
| US5880602A (en) | Input and output buffer circuit | |
| US5546020A (en) | Data output buffer with latch up prevention | |
| JP3210567B2 (ja) | 半導体出力回路 | |
| US5900741A (en) | CMOS buffer having stable threshold voltage | |
| US20060279346A1 (en) | Semiconductor integrated circuit | |
| US6285209B1 (en) | Interface circuit and input buffer integrated circuit including the same | |
| JP2566064B2 (ja) | 入出力バッファ回路 | |
| EP0848498B1 (en) | Output driver circuit in semiconductor device | |
| US5880617A (en) | Level conversion circuit and semiconductor integrated circuit | |
| JPH0865135A (ja) | 出力バッファ回路 | |
| US6084431A (en) | Output circuit providing protection against external voltages in excess of power-supply voltage | |
| US6320415B1 (en) | CMOS input/output control circuit capable of tolerating different voltage input | |
| JPH04329024A (ja) | 入出力バッファ回路 | |
| JP2003526245A (ja) | 極めて低い電源電圧のためのレベルシフター | |
| US6873189B2 (en) | I/O buffer circuit | |
| US6236235B1 (en) | Output circuit | |
| US5247209A (en) | Supply independent constant output circuit having fast stabilization | |
| US6326835B1 (en) | Input/output circuit for semiconductor integrated circuit device | |
| US6545506B1 (en) | CMOS output driver that can tolerant a high input voltage | |
| US20230208407A1 (en) | Semiconductor integrated circuit device and level shifter circuit | |
| JP3195257B2 (ja) | 半導体集積回路 | |
| JP2697444B2 (ja) | 出力バッファ回路 | |
| KR960000899B1 (ko) | 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |