KR100306877B1 - 전압 특성을 개선한 반도체집적회로의 입출력버퍼 - Google Patents

전압 특성을 개선한 반도체집적회로의 입출력버퍼 Download PDF

Info

Publication number
KR100306877B1
KR100306877B1 KR1019990025784A KR19990025784A KR100306877B1 KR 100306877 B1 KR100306877 B1 KR 100306877B1 KR 1019990025784 A KR1019990025784 A KR 1019990025784A KR 19990025784 A KR19990025784 A KR 19990025784A KR 100306877 B1 KR100306877 B1 KR 100306877B1
Authority
KR
South Korea
Prior art keywords
input
signal
pull
output
supply power
Prior art date
Application number
KR1019990025784A
Other languages
English (en)
Other versions
KR20010005005A (ko
Inventor
임성묵
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990025784A priority Critical patent/KR100306877B1/ko
Publication of KR20010005005A publication Critical patent/KR20010005005A/ko
Application granted granted Critical
Publication of KR100306877B1 publication Critical patent/KR100306877B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Abstract

본 발명은 반도체집적회로의 데이터 입출력장치에 있어서 입출력패드를 통해 공급전원 이상의 전원전압이 인가되어 상기 입출력버퍼의 동작특성이 저하되거나 오동작하는 것을 방지하여 부가적으로 파워 공급장치를 사용할 필요가 없어 시스템을 구성하는 비용을 절감할 수 있으며 칩을 설계할 때 두 개의 파워를 사용함으로써 오는 복잡도를 줄이기 위한 것으로서, 이를 위한 본 발명은 입력버퍼와 출력버퍼를 동시에 구비하는 데이터 입출력장치에 있어서, 상기 출력버퍼는, 인에이블신호와 출력 데이터에 응답하여 풀업신호와 풀다운신호를 생성하는 데이터출력부; 상기 풀업신호에 응답하여 입출력 패드에 상기 입출력버퍼의 구동전압인 제1공급전원을 인가하는 풀업구동부; 상기 풀다운신호에 응답하여 상기 입출력 패드에 접지전원을 인가하는 풀다운구동부; 입력신호가 상기 입출력패드로 상기 제1공급전원에 비해 상대적으로 큰 제2공급전원 레벨로 인가되는 경우 상기 풀업구동부를 통해 전류가 흐르는 것을 방지하는 전류패스제어부; 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우 상기 데이터출력부의 트랜지스터에 스트레스가 인가되는 것을 완충하는 패스게이트; 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 패스게이트에 인가되는 고전압으로 인한 스트레스를 완충시키는 제1스트레스완충부; 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 풀다운구동부에 인가되는 고전압으로 인한 스트레스를 완충시키는 제2스트레스완충부; 상기 풀업구동부와 상기 전류패스제어부와 상기 스트레스완충부의 앤웰 바이어스를 플로우팅하게 잡아주어서 래치업이 발생하는 것을 차단하는 래치업방지부; 상기 입출력패드로 인가되는 노이즈를 감쇄시키는 노이즈감쇄부를 구비하고, 상기 입력버퍼는, 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 제1공급전원 레벨로 복원하는 전원복원부; 상기 전원복원부에 의해 칩 내부의 공급전압인 상기 제1공급전원 레벨로서 인가되는 상기 입력신호를 내부회로로 구동하는 데이터입력부; 및 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 전원복원부 및 상기 데이터입력부의 모스트랜지스터에 인가되는 고전압으로 인한 스트레스를 완충시키는 제3스트레스완충부를 구비한다.

Description

전압 특성을 개선한 반도체집적회로의 입출력버퍼{Input output buffer in semiconductor integrated circuit improving voltage characteristic}
본 발명은 반도체집적회로에 관한 것으로서, 특히 입출력패드로 입출력버퍼의 공급전원레벨 이상의 신호가 인가되어 상기 입출력버퍼의 동작특성이 저하되거나 오동작하는 것을 방지하는 반도체집적회로의 입출력장치에 관한 것이다.
반도체집적회로에서 파워의 소모가 큰 문제로 부각되면서, 이에 따라 종전에 5V로 파워를 공급하던 것이 3.3V로 변해가면서 한 시스템 내에서 3.3V와 5V의 신호를 동시에 지원해야 한다.
도1은 종래의 입출력버퍼의 회로도이다.
도1을 참조하면, 입출력버퍼는 입출력 패드(pad)(170)를 통해 입력된 데이터를 증폭하여 내부 회로로 구동하는 입력버퍼(130)와, 인에이블신호(EN)에 응답하여 출력데이터(DOUT)를 버퍼링하여 상기 입출력패드(170)로 구동하는 출력버퍼(110)와, 상기 입출력패드(170)로 고전압이 인가되는 경우 다이오드(diode) DD11을 통해 내부회로를 보호하기 위한 내부회로보호부(150)로 이루어진다.
상기 입력버퍼(130)는 상기 입력 데이터를 구동하기 위한 인버터 INV15와, INV16으로 이루어진다. 상기 출력버퍼(110)는 상기 인에이블신호를 반전하는 인버터 INV10과, 상기 인버터 INV10의 출력신호를 반전하는 INV11과, 상기 출력데이터를 반전하는 인버터 INV13과, 상기 인버터 INV11 및 상기 인버터 INV13의 출력신호를 입력으로 하는 NOR게이트 NOR11과, 상기 NOR게이트 NOR11의 출력신호를 반전하는 인버터 INV12와, 상기 인버터 INV10 및 상기 인버터 INV13의 출력신호를 입력으로 하는 NAND게이트 ND11과, 상기 NAND게이트 ND11의 출력신호를 반전하는 인버터 INV14와, 게이트로 상기 인버터 INV12의 출력신호를 입력받아 소스-드레인 경로를 통해 공급전원(VDD)을 상기 입출력패드(170)로 전달하는 PMOS트랜지스터 PM11과, 게이트로 상기 인버터 INV14의 출력신호를 입력받아 소스-드레인 경로를 통해 접지전원(GND)를 상기 입출력패드(170)로 전달하는 NMOS트랜지스터 NM11로 이루어진다.
상기와 같은 구성을 갖는 종래의 입출력 버퍼에 대해서 간단히 살펴본다.
쓰기 동작에서 상기 입출력 패드(170)를 통해 데이터가 입력되면 상기 입력버퍼(130)에서 상기 인버터 INV15 및 INV16을 통해 내부회로로 구동된다.
읽기 동작에서 상기 인에이블신호(EN)가 '하이'로 액티브되면 상기 입력데이터가 '하이'로 인가되는 경우 상기 PMOS트랜지스터 PM11이 턴-온되어 상기 입출력패드(170)로 상기 공급전원이 인가되어 데이터 '하이'를 출력하고, 상기 입력데이터가 '로우'로 인가되는 경우에는 상기 NMOS트랜지스터 NM11이 턴-온되어 상기 입출력패드(170)로 상기 접지전원이 인가되어 데이터 '로우'를 출력한다.
한편, 읽기 동작을 마치고 상기 인에이블신호(EN)가 '로우'로 디스에이블되면 상기 입력데이터에 관계없이 상기 PMOS트랜지스터 PM11과 상기 NMOS트랜지스터 NM11이 턴-오프되어 상기 입출력패드(170)는 하이임피던스(Hi-impedance) 상태가 된다.
상기 내부회로보호부(150)는 상기 입출력 패드(170)를 통해 급격한 고전압이 인가되는 경우 상기 다이오드 DD1을 통해 내부회로가 파괴되는 것을 방지하기 위한 것이다.
그러나, 상기와 같은 종래의 입출력버퍼가 3.3V로 구동되고 상기 입출력패드로 입력데이터가 5V의 신호로서 입력되는 경우에 상기 다이오드 DD1이 턴-온되어 상기 입력데이터 신호가 상기 공급전원(VDD)으로 컨덕팅(conducting) 경로가 형성되어 전류가 입력버퍼로 흐르는 것이 아니고 상기 공급전원쪽으로 흐른다.
또한, 상기 PMOS트랜지스터 PM11의 앤웰(Nwell)이 5V로 바이어스(bias) 되어있지 않으면 상기 PMOS트랜지스터 PM11에 기생하는 PNP 바이폴라(bipolar) 트랜지스터가 턴-온되어 래치업(latch-up) 현상이 일어난다.
마지막으로, 보통 침에 사용되는 전원이 공급전원의 10%범위를 벗어나서 인가되면 모스트랜지스터에 데미지(damage)를 입혀 신뢰도 측면에서 부정적인 영향을 미친다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 다이오드와 모드트랜지스터를 사용하여 입출력패드로 인가된 신호가 공급전원라인으로 직접 전류 패스가 형성되지 않는 반도체집적회로의 데이터 입출력장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 입출력패드와 연결되는 모드 PMOS트랜지스터의 앤웰(Nwell)에 인가되는 전압을 유동적으로 구성하여 래치업을 방지하는 반도체집적회로의 데이터 입출력장치를 제공하는데 그 목적이 있다.
본 발명의 또다른 목적은 입출력패드로 인가된 신호가 집적 입력버퍼의 트랜지스터의 게이트에 연결되지 않도록 하고, 입력버퍼에 공급전원 이상의 전원전압이 인가되지 않는 반도체집적회로의 데이터 입출력장치를 제공하는데 그 목적이 있다.
도1은 종래의 입출력버퍼의 회로도.
도2는 본 발명의 일실시예에 따른 입출력버퍼의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
211 : 데이터출력부 215 : 풀업구동부
217 : 풀다운구동부 218 : 래치업방지부
214, 216, 231 : 제1 내지 제3 스트레스완충부
219 : 노이즈감쇄부 232 : 전원복원부
상기 목적을 달성하기 위한 본 발명은 입력버퍼와 출력버퍼를 동시에 구비하는 데이터 입출력장치에 있어서, 상기 출력버퍼는, 인에이블신호와 출력 데이터에 응답하여 풀업신호와 풀다운신호를 생성하는 데이터출력부; 상기 풀업신호에 응답하여 입출력 패드에 상기 입출력버퍼의 구동전압인 제1공급전원을 인가하는 풀업구동부; 상기 풀다운신호에 응답하여 상기 입출력 패드에 접지전원을 인가하는 풀다운구동부; 입력신호가 상기 입출력패드로 상기 제1공급전원에 비해 상대적으로 큰 제2공급전원 레벨로 인가되는 경우 상기 풀업구동부를 통해 전류가 흐르는 것을 방지하는 전류패스제어부; 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우 상기 데이터출력부의 트랜지스터에 스트레스가 인가되는 것을 완충하는 패스게이트; 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 패스게이트에 인가되는 고전압으로 인한 스트레스를 완충시키는 제1스트레스완충부; 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 풀다운구동부에 인가되는 고전압으로 인한 스트레스를 완충시키는 제2스트레스완충부; 상기 풀업구동부와 상기 전류패스제어부와 상기 스트레스완충부의 앤웰 바이어스를 플로우팅하게 잡아주어서 래치업이 발생하는 것을 차단하는 래치업방지부; 상기 입출력패드로 인가되는 노이즈를 감쇄시키는 노이즈감쇄부를 구비하고, 상기 입력버퍼는, 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 제1공급전원 레벨로 복원하는 전원복원부; 상기 전원복원부에 의해 칩 내부의 공급전압인 상기 제1공급전원 레벨로서 인가되는 상기 입력신호를 내부회로로 구동하는 데이터입력부; 및 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 전원복원부 및 상기 데이터입력부의 모스트랜지스터에 인가되는 고전압으로 인한 스트레스를 완충시키는 제3스트레스완충부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 입출력버퍼의 회로도이다.
도2를 참조하면, 입출력버퍼는 입출력패드(250)와, 인에이블신호(EN)에 응답하여 출력데이터(DOUT)를 상기 입출력패드(250)로 출력하는 출력버퍼(210)와, 상기 입출력패드(250)를 통해 입력된 데이터를 내부회로로 구동하는 입력버퍼(230)로 구성된다.
구체적으로, 상기 출력버퍼(210)는 상기 인에이블신호와 상기 출력데이터에 응답하여 풀업신호(pu)와 풀다운신호(pd)를 생성하는 데이터출력부(211)와, 상기 풀업신호(pu)에 응답하여 상기 입출력패드(250)에 입출력버퍼의 구동전압인 제1공급전원(VDD)을 인가하는 풀업구동부(215)와, 상기 풀다운신호(pu)에 응답하여 상기 입출력패드(250)에 접지전원을 인가하는 풀다운구동부(217)와, 입력신호가 상기 입출력패드(250)로 상기 제1공급전원(VDD)에 비해 상대적으로 큰 제2공급전원 레벨로 인가되는 경우 상기 풀업구동부(215)를 통해 전류가 흐르는 것을 방지하는 전류패스제어부(213)와, 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우 상기 데이터출력부(211)의 트랜지스터에 스트레스가 인가되는 것을 완충하는 패스게이트(212)와, 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 패스게이트(212)에 인가되는 고전압으로 인한 스트레스를 완충시키는 제1스트레스완충부(214)와, 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 풀다운구동부 (217)에 인가되는 고전압으로 인한 스트레스를 완충시키는 제2스트레스완충부(216)와, 상기 풀업구동부(215)와 상기 전류패스제어부(213)와 상기 제1스트레스완충부(214)의 PMOS트랜지스터의 앤웰(Nwell) 바이어스를 플로우팅하게 잡아주어서 래치업(latch-up)이 발생하는 것을 차단하는 래치업방지부(218)와, 상기 입출력패드(250)로 인가되는 노이즈를 감쇄시키는 노이즈감쇄부(219)를 구비하여 이루어진다.
상기 입력버퍼(230)는 상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 제1공급전원(VDD) 레벨로 복원하는 전원복원부(232)와, 상기 전원복원부(232)에 의해 칩 내부의 공급전압인 상기 제1공급전원 레벨로서 인가되는 상기 입력신호를 내부회로로 구동하는 데이터입력부(233)와, 상기 입력신호가 상기 제2공급전원레벨로 인가되는 경우에 상기 전원복원부(232) 및 상기 데이터입력부(233)의 모스트랜지스터에 인가되는 고전압으로 인한 스트레스를 완충시키는 제3스트레스완충부(231)를 구비하여 이루어진다.
상기 데이터출력부(211)는 상기 인에이블신호(EN)를 반전하는 인버터 INV20과, 상기 인버터 INV20의 출력신호를 반전하는 인버터 INV21와, 출력데이터(DOUT)를 반전하는 인버터 INV23과, 상기 인버터 INV21의 출력신호와 상기 인버터 INV23의 출력신호를 입력으로 하는 NOR게이트 NOR21과, 상기 NOR게이트 NOR21의 출력신호를 반전하여 상기 풀업신호(pu)를 생성하는 인버터 INV22와, 상기 인버터 INV20의 출력신호와 상기 인버터 INV23의 출력신호를 입력으로 하는 NAND게이트 ND21과,상기 NAND게이트 ND21의 출력신호를 반전하여 상기 풀다운신호(pd)를 생성하는 인버터 INV24로 구성된다.
상기 풀업구동부(215)는 상기 풀업신호를 소정시간 지연하는 저항 RP1 및 저항 RP2와, 게이트로 상기 풀업신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 상기 입출력패드(250)로 전달하는 PMOS트랜지스터 PM23와, 게이트로 상기 저항 RP1을 통해 소정시간 지연된 상기 풀업신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 상기 입출력패드(250)로 전달하는 PMOS트랜지스터 PM24와, 게이트로 상기 저항 RP1 및 상기 저항 RP2를 통해 소정시간 지연된 상기 풀업신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 상기 입출력패드(250)로 전달하는 PMOS트랜지스터 PM25로 구성된다.
상기 전류패스제어부(213)는 게이트로 상기 제1공급전원을 입력받아 소스-드레인경로를 통해 상기 입출력패드로 입력되는 신호를 상기 풀업신호로 전달하는 PMOS트랜지스터 PM22를 구비하여 이루어지고, 상기 제1스트레스완충부(214)는 게이트로 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 입출력패드로 입력되는 신호를 상기 패스게이트로 전달하는 PMOS트랜지스터 PM21을 구비하고, 상기 래치업방지부(218)는 게이트로 상기 제1공급전원을 입력받아 소스-드레인경로를 통해 상기 입출력패드로 입력되는 신호를 상기 플로우팅 앤웰(f_nwell)로 전달하는 PMOS트랜지스터 PM26을 구비하고, 상기 노이즈감쇄부(250)는 상기 입출력패드(250)로 입력된 신호가 상기 제2공급전원 레벨로 인가되어 상기 PMOS트랜지스터 PM26이 턴-온되어 상기 입출력패드(250)로 입력되는 노이즈를 상기 제1공급전원 라인으로싱크(sink)시키는 직렬연결된 다이오드 DD21, DD22, 및 DD23으로 이루어진다.
상기 풀다운구동부(217)는 상기 풀다운신호를 소정시간 지연하는 저항 RN1 및 저항 RN2와, 게이트로 상기 풀다운신호(pd)를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 제2스트레스완충부(216)로 전달하는 NMOS트랜지스터 NM25와, 게이트로 상기 저항 RN1을 통해 지연된 상기 풀다운신호(pd)를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 제2스트레스완충부(216)로 전달하는 NMOS트랜지스터 NM26과, 게이트로 상기 저항 RN1 및 상기 저항 RN2를 통해 지연된 상기 풀다운신호(pd)를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 제2스트레스완충부(216)로 전달하는 NMOS트랜지스터 NM27로 이루어진다.
상기 제2스트레스완충부(216)는 게이트로 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 패스게이트(212)와 상기 풀다운구동부(217)의 상기 NMOS트랜지스터 NM25를 연결하는 NMOS트랜지스터 NM21과, 게이트로 각각 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 입출력패드(250)와 상기 풀다운구동부(217)의 상기 NMOS트랜지스터 NM25, NM26, 및 NM27를 각각 연결하는 NMOS트랜지스터 NM22, NM23, 및 NM24를 구비하여 이루어진다.
상기 제3스트레스완충부(231)는 게이트로 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 입출력패드로 입력되는 신호를 상기 데이터입력부(233)의 입력노드 N23 으로 전달하는 NMOS트랜지스터 NM28을 구비하고, 상기 전원복원부(232)는 상기 입력노드 N23을 반전하는 인버터 INV27과, 게이트로 상기 인버터 INV27의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 노드 N25로 전달하는 PMOS트랜지스터 PM27과, 게이트로 상기 플로우팅 앤웰(f_nwel)을 입력으로 받아 소스-드레인 경로를 통해 상기 노드 N25와 상기 입력노드 N23을 연결하는 NMOS트랜지스터 NM29로 이루어진다. 상기 입력버퍼(233)는 상기 입력노드 N23으로 전달된 입력신호를 내부회로로 구동하는 인버터 INV26 및 INV25로 이루어진다.
상기 플로우팅 앤웰(f_nwel)은 상기 PMOS트랜지스터 PM21 내지 PM27의 모든 PMOS트랜지스터의 앤웰과 연결된다.
상기와 같은 구성을 갖는 본 발명의 일실시예의 동작에 대해서 살펴본다.
상기 입출력버퍼는 칩에 구동되는 공급전원은 상기 제1공급전원(VDD)이고, 상기 칩이 사용되는 시스템에서 상기 제1공급전원 또는 상기 제2공급전원으로서 데이터가 입력되는 입출력버퍼에 관한 것으로서, 상기 제1공급전원은 주로 3.3V로서, 상기 제2공급전원은 5V로 인가된다.
출력버퍼로서 사용되는 경우에는 상기 인에이블신호(EN)이 '로우'로 액티브되어 상기 출력데이터(DOUT)에 따라 상기 풀업신호(pu) 또는 상기 풀다운신호(pd)를 '로우' 또는 '하이'로 액티브시킨다.
상기 출력데이터로 '하이'의 데이터가 출력되는 경우를 살펴보면, 상기 데이터출력부에서 상기 풀업신호와 상기 풀다운신호가 '로우'로 인가되어 상기 풀업구동부(215)의 상기 PMOS트랜지스터 PM23, PM24, 및 PM25가 턴-온되어 상기 입출력패드(250)으로 '하이'를 출력하고, 상기 풀다운구동부(217)의 상기 NMOS트랜지스터 NM25, NM26, 및 NM27은 턴-오프된다.
상기 풀업신호는 상기 저항 RP1 및 상기 저항 RP2에 의해 소정시간 지연되어 상기 PMOS트랜지스터 PM24와 PM25로 인가되므로, 상기 PMOS트랜지스터 PM23, PM24, 및 PM25가 동시에 턴-온되는 것이 아니라 단계적으로 턴-온되어 동시에 다수의 출력 핀에서 데이터가 출력되는 경우에 동시에 너무 많은 전류가 흘러 전원에 바운스(bounce)가 생기는 것을 줄이기 위한 것으로서, 상기 풀다운구동부(217)의 상기 저항 RN1 및 상기 저항 RN2도 같은 역할을 한다.
입력버퍼로서 사용되는 경우에는 상기 인에이블신호(EN)이 '하이'로 디스에이블되어 상기 풀업신호(pu)가 '하이'로 상기 풀업구동부(215)로 구동되어 상기 PMOS트랜지스터 PM23, PM24, 및 PM25가 턴-오프되며, 상기 풀다운신호(pu)는 '로우'로 상기 풀다운구동부(217)로 구동되어 상기 NMOS트랜지스터 NM25, NM26, 및 NM27이 턴-오프되어 상기 출력버퍼(210)의 출력은 하이 임피던스(impedance) 상태가 되어 상기 입출력패드(250)를 통해 입력신호를 상기 입력버퍼(230)로 구동한다.
상기 입력버퍼(230)로 입력된 신호가 '로우' 레벨인 경우에는 상기 데이터입력부(233)을 통해 내부회로로 간단히 인가되고, '하이'로 입력되는 경우에는 먼저 상기 제3스트레스완충부(231)에 의하여 고전압으로 인가된 상기 입력신호가 상기 인버터 INV26 및 상기 인버터 INV27의 모스트랜지스터의 게이트에 스트레스가 인가되어 손실을 입는것을 방지한다.
하지만, 상기 제3스트레스완충부(231)에 의하여 상기 스트레스는 줄었지만 입력신호의 공급전원의 레벨은 상기 제1공급전원레벨 또는 상기 제2공급전원 레벨로 인가될 수 있다.
따라서, 상기 전원복구부(232)에서는 상기 PMOS트랜지스터 PM27 및 상기 NMOS트랜지스터 NM29를 통해 상기 데이터입력부(233)의 입력노드 N23신호를 상기 제1공급전원(VDD)레벨로 전환하고, 상기 데이터입력부(233)는 상기 인버터 INV25 및 INV26을 통해 증폭하여 내부회로로 구동한다.
한편, 상기 입출력패드(250)로 상기 제2공급전원 레벨의 신호가 입력되는 경우에 상기 입출력버퍼에 존재하는 모든 PMOS트랜지스터의 웰(well) 바이어스를 잡아주기 위해서 상기 PMOS트랜지스터 PM26을 통해 상기 플로우팅 앤웰(f_nwell)을 입력신호로서 각기 PMOS트랜지스터로 인가하여 각 PMOS트랜지스터의 기생 바이폴라(bipolar) 트랜지스터의 턴-온을 방지함으로써 래치업(latch up)의 발생을 막아준다.
상기 전류패스제어부(213)의 상기 PMOS트랜지스터 PM22가 상기 입출력패드(250)로 상기 제2공급전원신호가 입력되는 경우 턴-온되어 상기 풀업구동부(215)의 상기 PMOS트랜지스터 PM23, PM24, 및 PM25를 상기 제2공급전원신호로 인가함으로써 턴-온되는 것을 방지하여 상기 제1공급전원라인으로 전류가 흐르는 것을 방지한다.
또한, 상기 패스게이트(212)는 상기 PMOS트랜지스터 PM22를 통해 상기 제2공급전원이 인가되는 경우 상기 인버터 INV22에 인가되는 스트레스를 완충시키고, 상기 제1스트레스완충부(214)는 상기 패스게이트에 인가되는 스트레스를 완충시키고, 상기 제2스트레스완충부(216)는 상기 풀다운구동부(217)의 상기 NMOS트랜지스터 NM25, NM26, 및 NM27에 스트레스가 인가되는 것을 완충시키는 역할을 한다.
상기 노이즈감쇄부(219)는 상기 입출력패드로 상기 제2공급전원이 예컨대 5V로 인가되고 상기 제1공급전원이 3.3V로 공급되는 경우에 상기 다이오드 DD21, DD22, 및 DD23의 문턱전위가 0.7V인 경우에 각각의 다이오드에서 전압이 떨어지면서 상기 입출력패드로 인가되는 노이즈를 상기 제1공급전원라인으로 싱크(sink)시키는 역할을 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 반도체집적회로의 데이터 입출력장치에 있어서 입출력패드를 통해 공급전원 이상의 전원전압이 인가되어 상기 입출력버퍼의 동작특성이 저하되거나 오동작하는 것을 방지하여 부가적으로 파워 공급장치를 사용할 필요가 없어 시스템을 구성하는 비용을 절감할 수 있으며 칩을 설계할 때 두 개의 파워를 사용함으로써 오는 복잡도를 줄일 수 있다.

Claims (13)

  1. 입력버퍼와 출력버퍼를 동시에 구비하는 데이터 입출력장치에 있어서,
    상기 출력버퍼는,
    인에이블신호와 출력 데이터에 응답하여 풀업신호와 풀다운신호를 생성하는 데이터출력부;
    상기 풀업신호에 응답하여 입출력 패드에 상기 입출력버퍼의 구동전압인 제1공급전원을 인가하는 풀업구동부;
    상기 풀다운신호에 응답하여 상기 입출력 패드에 접지전원을 인가하는 풀다운구동부;
    입력신호가 상기 입출력패드로 상기 제1공급전원에 비해 상대적으로 큰 제2공급전원 레벨로 인가되는 경우 상기 풀업구동부를 통해 전류가 흐르는 것을 방지하는 전류패스제어부;
    상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우 상기 데이터출력부의 트랜지스터에 스트레스가 인가되는 것을 완충하는 패스게이트;
    상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 패스게이트에 인가되는 고전압으로 인한 스트레스를 완충시키는 제1스트레스완충부;
    상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 풀다운구동부에 인가되는 고전압으로 인한 스트레스를 완충시키는 제2스트레스완충부;
    상기 풀업구동부와 상기 전류패스제어부와 상기 스트레스완충부의 앤웰 바이어스를 플로우팅하게 잡아주어서 래치업이 발생하는 것을 차단하는 래치업방지부;
    상기 입출력패드로 인가되는 노이즈를 감쇄시키는 노이즈감쇄부를 구비하고,
    상기 입력버퍼는,
    상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 제1공급전원 레벨로 복원하는 전원복원부;
    상기 전원복원부에 의해 칩 내부의 공급전압인 상기 제1공급전원 레벨로서 인가되는 상기 입력신호를 내부회로로 구동하는 데이터입력부; 및
    상기 입력신호가 상기 제2공급전원 레벨로 인가되는 경우에 상기 전원복원부 및 상기 데이터입력부의 모스트랜지스터에 인가되는 고전압으로 인한 스트레스를 완충시키는 제3스트레스완충부
    를 구비하는 데이터 입출력장치.
  2. 제1항에 있어서,
    상기 데이터출력부는,
    상기 인에이블신호를 반전하는 제1인버터;
    상기 제1인버터의 출력신호를 반전하는 제2인버터;
    상기 출력데이터를 반전하는 제3인버터;
    상기 제2인버터의 출력신호와 상기 제3인버터의 출력신호를 입력으로 하는 NOR게이트;
    상기 NOR게이트의 출력신호를 반전하여 상기 풀업신호를 생성하는 제4인버터;
    상기 제1인버터의 출력신호와 상기 제3인버터의 출력신호를 입력으로 하는 NAND게이트; 및
    상기 NAND게이트의 출력신호를 반전하여 상기 풀다운신호를 생성하는 제5인버터
    를 구비하는 것을 특징으로 하는 입출력장치.
  3. 제2항에 있어서,
    상기 풀업구동부는,
    상기 풀업신호를 소정시간 지연하여 전달하는 제1저항 및 제2저항;
    게이트로 상기 풀업신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 상기 입출력패드로 전달하는 제1PMOS트랜지스터;
    게이트로 상기 제1저항을 통해 소정시간 지연된 상기 풀업신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 상기 입출력패드로 전달하는 제2PMOS트랜지스터; 및
    게이트로 상기 제1저항 및 상기 제2저항을 통해 소정시간 지연된 상기 풀업신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 상기 입출력패드로 전달하는 제3PMOS트랜지스터
    를 구비하는 것을 특징으로 하는 입출력장치.
  4. 제3항에 있어서,
    상기 전류패스제어부는 게이트로 상기 제1공급전원을 입력받아 소스-드레인경로를 통해 상기 입출력패드로 입력되는 신호를 상기 풀업신호로 전달하는 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 입출력장치.
  5. 제1항에 있어서,
    상기 제1스트레스완충부는 게이트로 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 입출력패드로 입력되는 신호를 상기 패스게이트로 전달하는 제5PMOS트랜지스터를 구비하는 것을 특징으로 하는 입출력장치.
  6. 제1항에 있어서,
    상기 래치업방지부는 게이트로 상기 제1공급전원을 입력받아 소스-드레인경로를 통해 상기 입출력패드로 입력되는 신호를 상기 플로우팅 앤웰로 전달하는 제6PMOS트랜지스터를 구비하는 것을 특징으로 하는 입출력장치.
  7. 제6항에 있어서,
    상기 노이즈감쇄부는 상기 입출력패드로 입력된 신호가 상기 제2공급전원 레벨로 인가되어 상기 제6PMOS트랜지스터가 턴-온되어 상기 입출력패드로 입력되는 노이즈를 상기 제1공급전원 라인으로 싱크시키는 직렬연결된 다수의 다이오드를 구비하는 것을 특징으로 하는 입출력장치.
  8. 제1항에 있어서,
    상기 풀다운구동부는,
    상기 풀다운신호를 소정시간 지연하는 제3저항 및 제4저항;
    게이트로 상기 풀다운신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 제2스트레스완충부로 전달하는 제1NMOS트랜지스터;
    게이트로 상기 제3저항을 통해 지연된 상기 풀다운신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 제2스트레스완충부로 전달하는 제2NMOS트랜지스터; 및
    게이트로 상기 제3저항 및 상기 제4저항을 통해 지연된 상기 풀다운신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 제2스트레스완충부로 전달하는 제3NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 입출력장치.
  9. 제8항에 있어서,
    상기 제2스트레스완충부는,
    게이트로 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 패스게이트와 상기 풀다운구동부의 상기 제1NMOS트랜지스터를 연결하는 제4NMOS트랜지스터; 및
    게이트로 각각 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 입출력패드와 상기 풀다운구동부의 상기 제1 내지 제3NMOS트랜지스터를 각각 연결하는 제5 내지 제7NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 입출력장치.
  10. 제1항에 있어서,
    상기 제3스트레스완충부는 게이트로 상기 제1공급전원을 입력받아 소스-드레인 경로를 통해 상기 입출력패드로 입력되는 신호를 상기 데이터입력부의 입력노드로 전달하는 제8NMOS트랜지스터를 구비하는 것을 특징으로 하는 입출력장치.
  11. 제10항에 있엇,
    상기 전원복원부는,
    상기 입력노드 신호를 반전하는 제5인버터;
    게이트로 상기 제5인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 제1공급전원을 풀업노드로 전달하는 제7PMOS트랜지스터; 및
    게이트로 상기 플로우팅 앤웰을 입력으로 받아 소스-드레인 경로를 통해 상기 풀업노드와 상기 입력노드를 연결하는 제9NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 입출력장치.
  12. 상기 제11항에 있어서,
    상기 입력버퍼는 상기 입력노드로 상기 제1공급전압레벨로 전달된 입력신호를 내부회로로 구동하는 제6인버터 및 제7인버터를 구비하는 것을 특징으로 하는 입출력장치.
  13. 제4항, 제5항, 제6항, 또는 제11항중 어느 한항에 있어서,
    상기 플로우팅 앤웰(f_nwel)은 상기 입출력버퍼의 모든 PMOS트랜지스터 상기 제1 내지 제7PMOS트랜지스터의 앤웰과 연결되는 것을 특징으로 하는 입출력장치.
KR1019990025784A 1999-06-30 1999-06-30 전압 특성을 개선한 반도체집적회로의 입출력버퍼 KR100306877B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990025784A KR100306877B1 (ko) 1999-06-30 1999-06-30 전압 특성을 개선한 반도체집적회로의 입출력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025784A KR100306877B1 (ko) 1999-06-30 1999-06-30 전압 특성을 개선한 반도체집적회로의 입출력버퍼

Publications (2)

Publication Number Publication Date
KR20010005005A KR20010005005A (ko) 2001-01-15
KR100306877B1 true KR100306877B1 (ko) 2001-11-01

Family

ID=19597722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025784A KR100306877B1 (ko) 1999-06-30 1999-06-30 전압 특성을 개선한 반도체집적회로의 입출력버퍼

Country Status (1)

Country Link
KR (1) KR100306877B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507859B1 (ko) * 2002-11-15 2005-08-18 주식회사 하이닉스반도체 2 스테이지 구동 장치
WO2015133777A1 (ko) 2014-03-07 2015-09-11 이혜근 소셜 네트워크 서비스 제공 방법 및 장치
TWI658697B (zh) * 2018-08-02 2019-05-01 崛智科技有限公司 資料閂鎖電路及其脈波信號產生器
CN111917408B (zh) * 2020-08-13 2024-02-09 聚辰半导体股份有限公司 高压电平转换电路及高压电平转换系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766710A (ja) * 1993-08-26 1995-03-10 Hitachi Ltd 入出力バッファ回路
US5594374A (en) * 1994-07-14 1997-01-14 Hyundai Electronics Industries Co. Ltd. Data output buffer
JPH0964718A (ja) * 1995-08-22 1997-03-07 Toshiba Corp 出力バッファ回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766710A (ja) * 1993-08-26 1995-03-10 Hitachi Ltd 入出力バッファ回路
US5594374A (en) * 1994-07-14 1997-01-14 Hyundai Electronics Industries Co. Ltd. Data output buffer
JPH0964718A (ja) * 1995-08-22 1997-03-07 Toshiba Corp 出力バッファ回路

Also Published As

Publication number Publication date
KR20010005005A (ko) 2001-01-15

Similar Documents

Publication Publication Date Title
US6130556A (en) Integrated circuit I/O buffer with 5V well and passive gate voltage
EP0481329B1 (en) A CMOS off chip driver for fault tolerant cold sparing
EP0643487B1 (en) MOS output circuit with leakage current protection
US6552583B1 (en) ESD-protection device with active R-C coupling to gate of large output transistor
KR100495667B1 (ko) 아날로그/디지털 입력 모드를 제공하는 입출력 버퍼
US5726589A (en) Off-chip driver circuit with reduced hot-electron degradation
KR19990067849A (ko) 허용 전압 출력 버퍼
CA2113987A1 (en) Very low voltage inter-chip cmos logic signaling for large numbers of high-speed output lines each associated with large capacitive loads
US6300800B1 (en) Integrated circuit I/O buffer with series P-channel and floating well
JP3687422B2 (ja) インターフェース回路
KR20180040958A (ko) 저전압 소자로 구현되는 고전압 출력 드라이버
JPH0685653A (ja) バスキーパ特徴を有するレシーバ回路
US5914844A (en) Overvoltage-tolerant input-output buffers having a switch configured to isolate a pull up transistor from a voltage supply
US5721508A (en) 5 Volt tolerant 3.3 volt output buffer
JPH088719A (ja) 混合電圧出力バッファ回路
US5687122A (en) Data output buffer
US6150843A (en) Five volt tolerant I/O buffer
US5973511A (en) Voltage tolerant input/output buffer
US5281869A (en) Reduced-voltage NMOS output driver
US5723987A (en) Level shifting output buffer with p channel pulldown transistors which are bypassed
US6118303A (en) Integrated circuit I/O buffer having pass gate protection with RC delay
US7355447B2 (en) Level shifter circuit
US6049242A (en) Voltage reference source for an overvoltage-tolerant bus interface
US5892377A (en) Method and apparatus for reducing leakage currents in an I/O buffer
KR100306877B1 (ko) 전압 특성을 개선한 반도체집적회로의 입출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130730

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 18

EXPY Expiration of term