KR100507859B1 - 2 스테이지 구동 장치 - Google Patents

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Abstract

본 발명의 2 스테이지 구동 장치는, 초기 충전 동작 시에는 고전압(VPP)이 아닌 다른 공급 전원을 이용하여 일정한 레벨까지 충전시킨 후, 고전압(VPP)으로 나머지를 충전함으로써, 전력 소모량을 감소시키는 2 스테이지 구동 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 전원 전압 및 고전압을 인가받고, 입력 신호에 의하여 제1 풀업 신호, 제2 풀업 신호 또는 풀다운 신호를 생성하며, 상기 제1 풀업 신호, 상기 제2 풀업 신호 또는 상기 풀다운 신호 중 한 신호를 활성화하여 출력하는 제1 구동 제어부; 및 상기 제1 구동 제어부로부터 활성화된 상기 풀다운 신호가 입력되면, 접지 레벨의 신호를 출력하고, 활성화된 상기 제1 풀업 신호가 입력되면, 전원 전압 레벨의 신호를 출력하며, 활성화된 상기 제2 풀업 신호가 입력되면, 고전압 레벨의 신호를 출력하는 제1 출력 드라이버를 포함한다.

Description

2 스테이지 구동 장치{2 STAGE DRIVING DEVICE}
본 발명은 2 스테이지 구동 장치에 관한 것으로, 특히, 메모리 반도체에서 MOS 트랜지스터의 구동 능력 강화와 전압 손실을 극복하기 위해 인가되는 고전압(VPP) 레벨로 구동되는 2 스테이지 구동 장치에 관한 것이다.
일반적으로, 반도체 메모리에서 셀(Cell)들이 위치하고 있는 코어 영역의 밀집도는 전체 칩의 크기에 많은 영향을 미친다. 이러한 이유로 코어 영역의 대부분의 회로에는 신호의 전달 수단으로 PMOS보다는 NMOS를 선호하는 경향이 있다. 이러한 NMOS 트랜지스터는, 고 전압을 전달하는데 있어서, 전압 손실을 가지는 특성이 있고, 또한 드라이버 능력은 게이트-소스 간 전압차가 클수록 강화되므로, 이 NMOS 트랜지스터를 구동하는 게이트 단자 입력에는 고전압(VPP)을 가하여 동작시킨다.
도 1a는 종래의 구동 시스템을 나타낸 회로도로서, 이러한 종래의 구동 시스템은, 전원 전압(VDD)을 인가 받고, 입력 신호를 고전압 레벨로 변환하며, 입력 신호를 반전하는 제1 인버터(111); 소스 단자는 제1 인버터(111)의 출력 단자에 연결되고, 게이트 단자는 전원 전압(VDD)에 연결되는 제1 NMOS 트랜지스터(112); 드레인 단자는 제1 NMOS 트랜지스터(112)의 드레인 단자에 연결되고, 소스 단자는 고전압(VPP)이 인가되는 제1 PMOS 트랜지스터(113); 소스 단자는 접지되고, 게이트 단자는 제1 인버터(111)의 출력 단자에 연결되는 제2 NMOS 트랜지스터(114); 드레인 단자는 제2 NMOS 트랜지스터(114)의 드레인 단자와 연결된 동시에 제1 PMOS 트랜지스터(113)의 게이트 단자와 연결되고, 게이트 단자는 제1 NMOS 트랜지스터(112)의 드레인 단자에 연결되며, 소스 단자로 고전압(VPP)을 인가받는 제2 PMOS 트랜지스터(115)를 포함하는 레벨 시프터(110); 레벨 시프터(110)로부터의 출력 신호를 입력받아 출력 드라이버(130)를 제어하고, 직렬로 연결되고, 고전압(VPP)이 동작 전원으로 인가되는 복수개의 인버터(121~123)를 포함하는 제어부(120); 및 출력 신호를 고전압(VPP) 레벨이 되도록 하고, 소스 단자는 고전압(VPP)을 인가받고, 게이트 단자로 제어부(120)의 출력 신호를 입력받으며, 드레인 단자는 출력 단자(OUT)를 형성하는 제3 NMOS 트랜지스터(131); 및 소스 단자는 접지되고, 게이트 단자로 제어부(120)의 출력 신호를 입력받으며, 드레인 단자는 출력 단자(OUT)를 형성하는 제3 PMOS 트랜지스터(132)를 포함하는 출력 드라이버(130)를 포함한다.
도 1b는 종래의 구동 시스템의 동작을 나타낸 타이밍도로서, 이를 통하여 알 수 있듯이, 고전압(VPP) 레벨이라는 것은, 반도체 메모리 내부에서 만들어지는 내부 전원 전압으로 외부에서 입력되는 전압을 이용하여 충전 펌프 방식으로 생성된다. 이 충전 펌프 방식의 고전압 생성기는 고전압이 사용되어 소모된 충전량을 다시 외부 전압으로부터 공급받아 충전량을 회복시킨다. 일반적으로, 고전압(VPP)을 사용하는 경우 소모된 충전량을 다시 채워주기 위해서는 외부 전압으로부터 약 3배 이상의 충전 전력이 공급되어야 한다. 그러므로, 전체 칩에서 고전압(VPP)에 의한 소모 전류가 10mA라면, 실제 칩에서 이로 인하여 발생하는 소비 전류는 약 3배 이상인 30mA 정도가 될 것이다. 즉, 종래의 구동 시스템에서는, 부하(Heavy Load)를 충전시키기 위해 고전압 전원만으로 구동되므로, 전력 소모가 심한 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 초기 충전 동작 시에는 고전압(VPP)이 아닌 다른 공급 전원을 이용하여 일정한 레벨까지 충전시킨 후, 고전압(VPP)으로 나머지를 충전함으로써, 전력 소모량을 감소시키는 2 스테이지 구동 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 2 스테이지 구동 장치는, 전원 전압 및 고전압을 인가받고, 입력 신호에 의하여 제1 풀업 신호, 제2 풀업 신호 또는 풀다운 신호를 생성하며, 상기 제1 풀업 신호, 상기 제2 풀업 신호 또는 상기 풀다운 신호 중 한 신호를 활성화하여 출력하는 제1 구동 제어부; 및 상기 제1 구동 제어부로부터 활성화된 상기 풀다운 신호가 입력되면, 접지 레벨의 신호를 출력하고, 활성화된 상기 제1 풀업 신호가 입력되면, 전원 전압 레벨의 신호를 출력하며, 활성화된 상기 제2 풀업 신호가 입력되면, 고전압 레벨의 신호를 출력하는 제1 출력 드라이버를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 의한 2 스테이지 구동 장치를 나타낸 회로도로서, 이러한 본 발명의 2 스테이지 구동 장치는, 제1 구동 제어부(210) 및 제1 출력 드라이버(230)를 포함한다.
제1 구동 제어부(210)는, 전원 전압(VDD) 및 고전압(VPP)을 인가받고, 입력 신호(IN)에 의하여 제1 풀업 신호, 제2 풀업 신호 또는 풀다운 신호를 생성하며, 상기 제1 풀업 신호, 상기 제2 풀업 신호 또는 상기 풀다운 신호 중 한 신호를 활성화하여 후술하는 제1 출력 드라이버(230)로 출력하는 역할을 한다. 여기서, 상기 제1 구동 제어부(210)에 관하여 상세히 설명하면 다음과 같다.
상기 제1 구동 제어부(210) 내에 장착된 제1 인버터(211)는, 입력 신호(IN)를 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 제2 인버터(212)는, 상기 제1 인버터(211)의 출력 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 제1 구동 제어부(210) 내에 장착된 반전 지연부(213)는, 상기 제1 인버터(211)의 출력 신호를 지연하고 반전시킨 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 NOR 게이트(214)는, 상기 제1 인버터(211)의 출력 신호 및 상기 반전 지연부(213)의 출력 신호를 입력받아 NOR 연산을 수행한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 제1 구동 제어부(210) 내에 장착된 제3 인버터(215)는, 상기 NOR 게이트(214)의 출력 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 제1 NAND 게이트(216)는, 상기 제3 인버터(215)의 출력 신호 및 상기 제2 인버터(212)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 제1 구동 제어부(210) 내에 장착된 제4 인버터(217)는, 상기 제2 인버터(212)의 출력 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 제5 인버터(218)는, 상기 제4 인버터(217)의 출력 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 제1 구동 제어부(210) 내에 장착된 제6 인버터(219)는, 상기 제5 인버터(218)의 출력 신호를 반전한 후, 그 결과값을 상기 풀다운 신호로서 후술하는 제1 출력 드라이버(230)로 출력하는 역할을 한다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 제1 NMOS 트랜지스터(220)는, 소스 단자는 제1 NAND 게이트(216)의 출력 단자에 연결되고, 게이트 단자로 전원 전압(VDD)을 인가받는다.
한편, 상기 제1 구동 제어부(210) 내에 장착된 제2 NMOS 트랜지스터(221)는, 소스 단자는 접지되고, 게이트 단자는 상기 제1 NAND 게이트(216)의 출력 신호를 입력받는다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 제1 PMOS 트랜지스터(222)는, 소스 단자는 고전압(VPP)을 인가받고, 게이트 단자는 상기 제1 NMOS 트랜지스터(220)의 드레인 단자에 연결되며, 드레인 단자는 상기 제2 NMOS 트랜지스터(221)의 드레인 단자에 연결된다.
한편, 상기 제1 구동 제어부(210) 내에 장착된 제2 PMOS 트랜지스터(223)는, 소스 단자는 고전압(VPP)을 인가받고, 게이트 단자는 상기 제2 NMOS 트랜지스터(221)의 드레인 단자에 연결되며, 드레인 단자는 상기 제1 NMOS 트랜지스터(220)의 드레인 단자에 연결된다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 제7 인버터(224)는, 입력 단자가 상기 제2 NMOS 트랜지스터(221)의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 신호를 반전한 후, 그 결과값을 상기 제2 풀업 신호로서 후술하는 제1 출력 드라이버(230)로 출력하는 역할을 한다.
한편, 상기 제1 구동 제어부(210) 내에 장착된 제8 인버터(225)는, 상기 제3 인버터(215)의 출력 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제1 구동 제어부(210) 내에 장착된 제9 인버터(226)는, 상기 제8 인버터(225)의 출력 신호를 반전한 후, 그 결과값을 상기 제1 풀업 신호로서 후술하는 제1 출력 드라이버(230)로 출력하는 역할을 한다.
한편, 제1 출력 드라이버(230)는, 상기 제1 구동 제어부(210)로부터 활성화된 상기 풀다운 신호가 입력되면, 접지(VSS) 레벨의 신호를 출력하고, 상기 제1 구동 제어부(210)로부터 활성화된 상기 제1 풀업 신호가 입력되면, 전원 전압(VDD) 레벨의 신호를 출력하며, 상기 제1 구동 제어부(210)로부터 활성화된 상기 제2 풀업 신호가 입력되면, 고전압(VPP) 레벨의 신호를 출력하는 역할을 한다. 여기서, 상기 제1 출력 드라이버(230)에 관하여 상세히 설명하면 다음과 같다.
상기 제1 출력 드라이버(230) 내에 장착된 제3 NMOS 트랜지스터(231)는, 소스 단자는 접지되고, 게이트 단자는 상기 풀다운 신호를 입력받으며, 드레인 단자는 출력 단자를 형성한다.
또한, 상기 제1 출력 드라이버(230) 내에 장착된 제3 PMOS 트랜지스터(232)는, 소스 단자는 고전압(VPP)을 인가받고, 게이트 단자는 상기 제2 풀업 신호를 입력받으며, 드레인 단자는 상기 제3 NMOS 트랜지스터(231)의 드레인 단자에 연결되어 출력 단자를 형성한다.
한편, 상기 제1 출력 드라이버(230) 내에 장착된 제4 PMOS 트랜지스터(233)는, 소스 단자는 전원 전압(VDD)에 연결되고, 게이트 단자는 상기 제1 풀업 신호를 입력받으며, 드레인 단자는 상기 제3 NMOS 트랜지스터(231)의 드레인 단자에 연결되어 출력 단자를 형성한다.
도 2b는 본 발명의 일 실시예에 의한 2 스테이지 구동 장치의 동작을 나타낸 타이밍도로서, 이를 참조하여 본 발명의 2 스테이지 구동 장치의 동작에 관하여 설명하면 다음과 같다.
먼저, 입력 신호(IN)가 접지 레벨(VSS)에서 전원 전압 레벨(VDD)로 천이하면, 풀다운 신호(Node 3)는 접지 레벨(VSS)이 되어 풀다운 드라이버인 제3 NMOS 트랜지스터(231)가 턴오프되고, 이와 동시에 제1 풀업 신호(Node 4)에 의하여 풀업 드라이버인 제4 PMOS 트랜지스터(233)가 턴온되어 외부 부하(Heavy Load)로 전원 전압(VDD)을 공급하게 된다. 이 때, 제4 PMOS 트랜지스터(233)가 구동되는 시간은 반전 지연부(213)의 지연 시간과 동일하며, 이러한 지연 시간 후에, 제3 인버터(215)의 출력 신호(Node 2)가 전원 전압 레벨(VDD)로 천이하고, 이에 의하여 제1 NAND 게이트(216)의 입력이 모두 제2 논리 단계(High)가 된다. 이후에, 제1 NAND 게이트(216)의 출력 신호에 의하여 제7 인버터(224)의 출력 신호(Node 5)가 접지 레벨(VSS)이 되고, 이에 의해 풀업 드라이버인 제3 PMOS 트랜지스터(232)를 턴온시키게 되어, 출력 신호(OUT)는 완전히 고전압 레벨(VPP)로 상승된다.
이후에, 입력 신호(IN)가 전원 전압 레벨(VDD)에서 접지 레벨(VSS)로 천이하면, 제7 인버터(224)의 출력 신호(Node 5)가 제2 논리 단계(High)로 되어, 풀업 드라이버인 제3 PMOS 트랜지스터(232)가 턴오프되고, 제3 인버터(215)의 출력 신호(Node 3)가 전원 전압 레벨(VDD)이 되어 풀다운 드라이버인 제3 NMOS 트랜지스터(231)를 구동하므로, 출력 신호(OUT)는 접지 레벨(VSS)로 천이된다.
도 3a는 본 발명의 다른 일 실시예에 의한 2 스테이지 구동 장치를 나타낸 회로도로서, 이러한 본 발명의 2 스테이지 구동 장치는, 레벨 시프터(310), 제2 구동 제어부(320), 제2 출력 드라이버(330) 및 레벨 감지기(340)를 포함한다.
레벨 시프터(310)는, 전원 전압(VDD) 및 고전압(VPP)을 인가 받고, 입력 신호(IN)를 고전압 레벨로 변환하여 출력하는 역할을 한다. 여기서 상기 레벨 시프터(310)에 대하여 상세히 설명하면 다음과 같다.
상기 레벨 시프터(310) 내에 장착된 제10 인버터(311)는, 입력 신호(IN)를 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 레벨 시프터(310) 내에 장착된 제4 NMOS 트랜지스터(312)는, 소스 단자는 상기 제10 인버터(311)의 출력 단자에 연결되고, 게이트 단자는 전원 전압(VDD)에 연결된다.
한편, 상기 레벨 시프터(310) 내에 장착된 제5 NMOS 트랜지스터(313)는, 소스 단자는 접지되고, 게이트 단자는 상기 제10 인버터(311)의 출력 단자에 연결된다.
또한, 상기 레벨 시프터(310) 내에 장착된 제5 PMOS 트랜지스터(314)는, 드레인 단자는 상기 제5 NMOS 트랜지스터(313)의 드레인 단자와 연결되고, 게이트 단자는 상기 제4 NMOS 트랜지스터(312)의 드레인 단자에 연결되며, 소스 단자로 고전압(VPP)을 인가받는다.
한편, 상기 레벨 시프터(310) 내에 장착된 제6 PMOS 트랜지스터(315)는, 드레인 단자는 상기 제4 NMOS 트랜지스터(312)의 드레인 단자에 연결되고, 게이트 단자는 상기 제5 PMOS 트랜지스터(314)의 드레인 단자에 연결되며, 소스 단자는 고전압(VPP)이 인가된다.
또한, 제2 구동 제어부(320)는, 고전압(VPP)을 인가받고, 레벨 감지 신호 및 상기 레벨 시프터(310)의 출력 신호에 의하여 풀다운 신호, 제1 풀업 신호 및 제2 풀업 신호 중 하나의 신호를 활성화하여 후술하는 제2 출력 드라이버(330)로 출력하는 역할을 한다. 여기서, 상기 제2 구동 제어부(320)에 관하여 상세히 설명하면 다음과 같다.
상기 제2 구동 제어부(320) 내에 장착된 제11 인버터(321a)는, 상기 레벨 시프터(310)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제2 구동 제어부(320) 내에 장착된 제12 인버터(321b)는, 상기 제11 인버터(321a)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 제2 구동 제어부(320) 내에 장착된 제13 인버터(321c)는, 상기 제12 인버터(321b)의 출력 신호를 입력받아 반전한 후, 그 결과값을 풀다운 신호로서 후술하는 제2 출력 드라이버(330)로 출력하는 역할을 한다.
또한, 상기 제2 구동 제어부(320) 내에 장착된 제2 NAND 게이트(322a)는, 상기 레벨 시프터(310)의 출력 신호 및 상기 레벨 감지 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 제2 구동 제어부(320) 내에 장착된 제14 인버터(322b)는, 상기 제2 NAND 게이트(322a)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제2 구동 제어부(320) 내에 장착된 제15 인버터(322c)는, 상기 제14 인버터(322b)의 출력 신호를 입력받아 반전한 후, 그 결과값을 제1 풀업 신호로서 후술하는 제2 출력 드라이버(330)로 출력하는 역할을 한다.
한편, 상기 제2 구동 제어부(320) 내에 장착된 제16 인버터(323a)는, 상기 레벨 감지 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제2 구동 제어부(320) 내에 장착된 제3 NAND 게이트(323b)는, 상기 레벨 시프터(310)의 출력 신호 및 상기 제16 인버터(323a)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 제2 구동 제어부(320) 내에 장착된 제17 인버터(323c)는, 상기 제3 NAND 게이트(323b)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제2 구동 제어부(320) 내에 장착된 제18 인버터(323d)는, 상기 제17 인버터(323c)의 출력 신호를 입력받아 반전한 후, 그 결과값을 제2 풀업 신호로서 후술하는 제2 출력 드라이버(330)로 출력하는 역할을 한다.
제2 출력 드라이버(330)는, 상기 제2 구동 제어부(320)로부터 활성화된 상기 풀다운 신호가 입력되면, 접지(VSS) 레벨의 신호를 출력하고, 상기 제2 구동 제어부(320)로부터 활성화된 상기 제1 풀업 신호가 입력되면, 전원 전압(VDD) 레벨의 신호를 출력하며, 상기 제2 구동 제어부(320)로부터 활성화된 상기 제2 풀업 신호가 입력되면, 고전압(VPP) 레벨의 신호를 출력하는 역할을 한다. 여기서, 상기 제2 출력 드라이버(330)에 관하여 상세히 설명하면 다음과 같다.
상기 제2 출력 드라이버(330) 내에 장착된 제6 NMOS 트랜지스터(331)는, 소스 단자는 접지되고, 게이트 단자는 상기 풀다운 신호를 입력받으며, 드레인 단자는 출력 단자를 형성한다.
또한, 상기 제2 출력 드라이버(330) 내에 장착된 제7 PMOS 트랜지스터(332)는, 소스 단자는 전원 전압(VDD)을 인가받고, 게이트 단자는 상기 제1 풀업 신호를 입력받으며, 드레인 단자는 상기 제6 NMOS 트랜지스터(331)의 드레인 단자에 연결되어 출력 단자를 형성한다.
한편, 상기 제2 출력 드라이버(330) 내에 장착된 제8 PMOS 트랜지스터(333)는, 소스 단자는 고전압(VPP)에 연결되고, 게이트 단자는 상기 제2 풀업 신호를 입력받으며, 드레인 단자는 상기 제6 NMOS 트랜지스터(331)의 드레인 단자에 연결되어 출력 단자를 형성한다.
또한, 레벨 감지기(340)는, 상기 제2 출력 드라이버(330)의 출력 신호 및 입력 신호(IN)를 입력받고, 상기 제2 출력 드라이버(330)의 출력 신호가 목표 레벨까지 상승한 경우에는 레벨 감지 신호를 활성화하여 상기 제2 구동 제어부(320)로 출력하는 역할을 한다. 또한, 상기 레벨 감지기(340)는, 특정의 원하는 목표값을 설정하기 위한 DC신호인 목표 전압(Vtarget)이 인가될 수도 있다.
도 3b는 본 발명의 다른 일 실시예에 의한 2 스테이지 구동 장치 내에 장착된 레벨 감지기(340)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
제7 NMOS 트랜지스터(341)는, 소스 단자는 접지되고, 게이트 단자는 상기 입력 신호(IN)를 입력받는다.
또한, 제8 NMOS 트랜지스터(342)는, 소스 단자는 상기 제7 NMOS 트랜지스터(341)의 드레인 단자에 연결되고, 게이트 단자는 상기 제2 출력 드라이버(330)의 출력 신호(OUT)를 입력받는다.
한편, 제9 NMOS 트랜지스터(343)는, 소스 단자는 상기 제7 NMOS 트랜지스터(341)의 드레인 단자에 연결되고, 게이트 단자는 목표 레벨(Vtarget)을 입력받는다.
또한, 제9 PMOS 트랜지스터(344)는, 드레인 단자는 상기 제8 NMOS 트랜지스터(342)의 드레인 단자에 연결되고, 게이트 단자는 상기 입력 신호(IN)를 입력받으며, 소스 단자는 고전압(VPP)을 인가받는다.
한편, 제10 PMOS 트랜지스터(345)는, 드레인 단자는 상기 제8 NMOS 트랜지스터(342)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 소스 단자는 고전압(VPP)을 인가받는다.
또한, 제11 PMOS 트랜지스터(346)는, 드레인 단자는 상기 제9 NMOS 트랜지스터(343)의 드레인 단자에 연결되고, 게이트 단자는 상기 제10 PMOS 트랜지스터(345)의 게이트 단자에 연결되며, 소스 단자는 고전압(VPP)을 인가받는다.
한편, 제12 PMOS 트랜지스터(347)는, 드레인 단자는 상기 제9 NMOS 트랜지스터(343)의 드레인 단자에 연결되고, 게이트 단자는 상기 입력 신호(IN)를 입력받으며, 소스 단자는 고전압(VPP)을 인가받는다.
또한, 제19 인버터(348)는, 입력 단자는 상기 제11 PMOS 트랜지스터(346)의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 신호를 반전한 후, 그 결과값을 상기 레벨 감지 신호로서 출력하는 역할을 한다.
도 4는 본 발명의 다른 일 실시예에 의한 2 스테이지 구동 장치의 동작을 나타낸 타이밍도로서, 이를 참조하여 상술한 본 발명의 2 스테이지 구동 장치의 동작을 설명하면 다음과 같다.
입력 신호(IN)가 인에이블되면, 레벨 감지기(340)가 레벨 감지 동작을 시작하고, 레벨 감지기(340) 내에 장착된 제8 NMOS 트랜지스터(342)의 게이트 단자를 통하여 제2 출력 드라이버(330)의 출력 신호(OUT)가 입력된다. 이렇게 입력된 출력 신호(OUT)는 미리 결정되어 있는 목표 레벨(Vtarget)과 비교되는데, 이러한 목표 레벨(Vtarget)은 제9 NMOS 트랜지스터(343)의 게이트 단자를 통하여 입력된 후 차동 증폭 과정에 의하여 비교된다. 이후에, 제2 출력 드라이버(330)의 출력 신호(OUT)가 목표 레벨(Vtarget)까지 상승한 경우에는 레벨 감지 신호가 활성화되어 상기 제2 구동 제어부(320)로 출력된다. 다음에, 제2 구동 제어부(320)는, 레벨 감지 신호가 활성화된 경우에, 제2 풀업 신호를 활성화하여 제2 출력 드라이버(330)로 출력하고, 이러한 출력 신호(Node 4)에 의하여 제8 PMOS 트랜지스터(333)가 턴온되면, 제2 출력 드라이버(330)의 출력 신호(OUT)를 고전압 레벨(VPP)까지 상승하게 된다. 그 밖의 과정은 앞서 설명한 일 실시예와 유사하므로 이에 관한 설명은 편의상 생략한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 초기 충전 동작 시에는 고전압(VPP)이 아닌 다른 공급 전원을 이용하여 일정한 레벨까지 충전시킨 후, 고전압(VPP)으로 나머지를 충전함으로써, 전력 소모량을 감소시키는 이점이 있다.
도 1a는 종래의 구동 시스템을 나타낸 회로도,
도 1b는 종래의 구동 시스템의 동작을 나타낸 타이밍도,
도 2a는 본 발명의 일 실시예에 의한 2 스테이지 구동 장치를 나타낸 회로도,
도 2b는 본 발명의 일 실시예에 의한 2 스테이지 구동 장치의 동작을 나타낸 타이밍도,
도 3a는 본 발명의 다른 일 실시예에 의한 2 스테이지 구동 장치를 나타낸 회로도,
도 3b는 본 발명의 다른 일 실시예에 의한 2 스테이지 구동 장치 내에 장착된 레벨 감지기를 나타낸 회로도,
도 4는 본 발명의 다른 일 실시예에 의한 2 스테이지 구동 장치의 동작을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 구동 제어부 230 : 제1 출력 드라이버

Claims (8)

  1. 전원 전압 및 고전압을 인가받고, 입력 신호에 의하여 소정 시간 동안 활성화된 제1 풀업 신호를 출력한 후 상기 제1 풀업 신호를 비활성시키는 것과 동시에 제2 풀업 신호를 활성화하여 출력하는 구동 제어부; 및
    상기 구동 제어부로부터 출력되는 활성화된 상기 제1 풀업 신호에 제어되어 상기 소정 시간 동안 전원 전압 레벨의 신호를 출력하고, 활성화된 상기 제2 풀업 신호에 제어되어 고전압 레벨의 신호를 출력하는 출력 드라이버
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
  2. 제1항에 있어서, 상기 구동 제어부는,
    상기 입력 신호를 반전하는 제1 인버터;
    상기 제1 인버터의 출력 신호를 반전하는 제2 인버터;
    상기 제1 인버터의 출력 신호를 지연하고 반전하는 반전 지연부;
    상기 제1 인버터의 출력 신호 및 상기 반전 지연부의 출력 신호를 입력받아 NOR 연산을 수행하는 NOR 게이트;
    상기 NOR 게이트의 출력 신호를 반전하여 제1 풀업 신호를 출력하는 제3 인버터;
    상기 제3 인버터의 출력 신호 및 상기 제2 인버터의 출력 신호를 입력받아 NAND 연산을 수행하는 제1 NAND 게이트;
    상기 제2 인버터의 출력 신호를 반전하여 상기 풀다운 신호를 출력하는 제4 인버터;
    소스 단자는 제1 NAND 게이트의 출력 단자에 연결되고, 게이트 단자로 전원 전압을 인가받는 제1 NMOS 트랜지스터;
    소스 단자는 접지되고, 게이트 단자는 상기 제1 NAND 게이트의 출력 신호를 입력받는 제2 NMOS 트랜지스터;
    소스 단자는 고전압을 인가받고, 게이트 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되며, 드레인 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결된 제1 PMOS 트랜지스터;
    소스 단자는 고전압을 인가받고, 게이트 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되며, 드레인 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결된 제2 PMOS 트랜지스터; 및
    입력 단자가 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 신호를 반전하여 상기 제2 풀업 신호를 출력하는 제5 인버터
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
  3. 제2항에 있어서, 상기 출력 드라이버는,
    소스 단자는 접지되고, 상기 풀다운 신호에 제어되는 제3 NMOS 트랜지스터;
    소스 단자는 고전압을 인가받고, 드레인 단자는 상기 제3 NMOS 트랜지스터의 드레인 단자에 연결되며 상기 제2 풀업 신호에 제어되는 제3 PMOS 트랜지스터; 및
    소스 단자는 전원 전압을 인가받고, 드레인 단자는 상기 제3 NMOS 트랜지스터의 드레인 단자에 연결되며, 상기 제1 풀업 신호에 제어되는 제4 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
  4. 전원 전압 및 고전압을 인가 받고, 입력 신호를 고전압 레벨로 변환하여 출력하는 레벨 시프터;
    고전압을 인가받고, 하기 레벨 감지기로부터 출력되는 레벨 감지 신호 및 상기 레벨 시프터의 출력 신호에 제어되어 상기 레벨 감지 신호가 활성화되기 전에는 제1 풀업 신호를 출력하고, 상기 레벨 감지 신호가 활성화되면 제2 풀업 신호를 출력하는 구동 제어부;
    상기 구동 제어부로부터 출력되는 상기 제1 풀업 신호에 제어되어 전원 전압 레벨의 신호를 출력하고, 상기 제2 풀업 신호에 제어되어 상기 고전압 레벨의 신호를 출력하는 출력 드라이버; 및
    상기 출력 드라이버의 출력 신호 및 상기 입력 신호를 입력받고, 출력 드라이버의 출력 신호가 목표 레벨까지 상승한 경우에는 상기 레벨 감지 신호를 활성화하여 출력하는 레벨 감지기
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
  5. 제4항에 있어서, 상기 레벨 시프터는,
    상기 입력 신호를 반전하는 제1 인버터;
    소스 단자는 상기 제1 인버터의 출력 단자에 연결되고, 게이트 단자는 전원 전압에 연결된 제1 NMOS 트랜지스터;
    소스 단자는 접지되고, 게이트 단자는 상기 제1 인버터의 출력 단자에 연결된 제2 NMOS 트랜지스터;
    드레인 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자와 연결되고, 게이트 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되며, 소스 단자로 고전압을 인가받는 제1 PMOS 트랜지스터; 및
    드레인 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되며, 소스 단자는 고전압이 인가되는 제2 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
  6. 제4항에 있어서, 상기 구동 제어부는,
    상기 레벨 시프터의 출력 신호를 반전하는 제1 인버터;
    상기 레벨 시프터의 출력 신호 및 상기 레벨 감지 신호를 부정논리곱하는 제1 NAND 게이트;
    상기 레벨 감지 신호를 반전하는 제2 인버터; 및
    상기 레벨 시프터의 출력 신호 및 상기 제2 인버터의 출력 신호를 부정논리곱하는 제2 NAND 게이트
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
  7. 제4항에 있어서, 상기 출력 드라이버는,
    소스 단자는 접지되고, 상기 풀다운 신호에 제어되는 제1 NMOS 트랜지스터;
    소스 단자는 전원 전압을 인가받고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되며, 상기 제1 풀업 신호에 제어되는 제2 PMOS 트랜지스터; 및
    소스 단자는 고전압에 연결되고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되며, 게이트 단자는 상기 제2 풀업 신호에 제어되는 제3 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
  8. 제4항에 있어서, 상기 레벨 감지기는,
    소스 단자는 접지되고, 게이트 단자는 상기 입력 신호를 입력받는 제1 NMOS 트랜지스터;
    소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 출력 드라이버의 출력 신호를 입력받는 제2 NMOS 트랜지스터;
    소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 목표 레벨을 입력받는 제3 NMOS 트랜지스터
    드레인 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 입력 신호를 입력받으며, 소스 단자는 고전압을 인가받는 제1 PMOS 트랜지스터;
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    입력 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 신호를 반전하여 그 결과값을 상기 레벨 감지 신호로서 출력하는 인버터
    를 포함하는 것을 특징으로 하는 2 스테이지 구동 장치.
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