KR19990062006A - 전력 소모가 적은 반도체 장치의 출력 버퍼 - Google Patents

전력 소모가 적은 반도체 장치의 출력 버퍼 Download PDF

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Abstract

본 발명은 반도체 장치의 출력 버퍼에 관해 개시한다. 본 발명은 출력 인에이블 신호와 출력 데이터를 입력하고 상기 출력 인에이블 신호가 인에이블(enable)되고 출력 데이터가 하이(high)일 때 액티브(active)되는 하이 데이터 출력 제어 신호를 발생하는 하이 데이터 출력 제어부와, 상기 하이 데이터 출력 제어 신호가 액티브될 때 소정의 전압 레벨을 갖는 풀업(pull-up) 신호를 발생하는 펌핑 전압 레벨 시프터(Pumping Voltage Level Shifter)/부스트래퍼(Bootstrapper)와, 상기 펌핑 전압 레벨 시프터/부스트래퍼에 공급되는 펌핑 전압이 기준치 이하로 감소하고 상기 풀업 신호가 하이일 때만 상기 풀업 신호를 상기 소정의 전압 레벨로 유지시키는 펌핑 전압 레벨 보상기와, 상기 출력 인에이블 신호가 인에이블되고 상기 출력 데이터가 로우일 때 액티브되는 풀다운(pull-down) 신호를 발생하는 로우 데이터 출력 제어부, 및 상기 풀업 신호가 액티브되면 출력은 전원 전압 레벨로 되고 상기 풀다운 신호가 액티브되면 출력은 접지 레벨로 되는 출력 구동기를 구비함으로써 전력 소모가 감소된다.

Description

전력 소모가 적은 반도체 장치의 출력 버퍼
본 발명은 반도체 장치에 관한 것으로서, 특히 전력 소모가 적은 반도체 장치의 출력 버퍼에 관한 것이다.
도 1은 종래의 반도체 장치의 출력 버퍼의 블록도이다. 도 1을 참조하면, 종래의 반도체 장치의 출력 버퍼는 하이(high) 데이터 출력 제어부(101), 로우(low) 데이터 출력 제어부(111), 펌핑 전압(VPP) 발생기(121), 펌핑 전압 레벨 시프터(Shifter)/부스트래퍼(Bootstrapper)(131), 및 출력 구동기(141)를 구비한다.
상기 하이 데이터 출력 제어부(101)는 출력 인에이블 신호(OE)와 출력 데이터(DO)를 입력하고 상기 출력 인에이블 신호(OE)와 상기 출력 데이터(DO)가 모두 하이일 때만 하이 레벨의 신호를 발생하여 상기 펌핑 전압 레벨 시프터/부스트래퍼(131)로 전달한다. 상기 출력 인에이블 신호(OE)와 출력 데이터(DO) 중 어느 하나라도 로우이면 상기 하이 데이터 출력 제어부(101)는 로우 신호를 출력한다.
상기 펌핑 전압 레벨 시프터/부스트래퍼(131)는 펌핑 전압 레벨 시프터와 부스트래퍼로 구성된 부분으로서 상기 하이 데이터 출력 제어부(101)로부터 출력되는 신호를 입력하고 출력 신호(PU)를 상기 출력 구동기(141)로 전달한다. 상기 펌핑 전압 레벨 시프터/부스트래퍼(131)는 상기 하이 데이터 출력 제어부(101)로부터 출력되는 신호가 하이이면 전원 전압(Vcc)의 2배가 되는 전압을 신호(PU)로서 출력한다. 이로 인하여 상기 출력 구동기(141)로부터 출력되는 신호(DOUT)의 전압 레벨은 상기 전원 전압(Vcc)과 동일한 레벨로 된다.
상기 펌핑 전압 발생기(121)는 출력 인에이블 신호(OE)와 출력 데이터(DO)가 모두 하이인 상태에서 신호(PU)의 전압 레벨이 2Vcc 이하로 낮아지는 것을 방지하기 위하여 사용된다. 상기 펌핑 전압 발생기(121)는 상기 출력 인에이블 신호(OE)가 하이이면 활성화되어 상기 펌핑 전압 레벨 시프터/부스트래퍼(131)에 펌핑 전압(Vpp)을 공급한다.
상기 로우 데이터 출력 제어부(111)는 상기 출력 인에이블 신호(OE)가 하이이고 상기 출력 데이터(DO)가 로우일 때만 신호(PD)를 하이로 만들어서 상기 출력 구동기(141)로 전달한다.
상기 출력 구동기(141)는 신호(PU)가 하이이면 출력되는 신호(DOUT)를 상기 전원 전압(Vcc) 레벨로 만들어서 출력하고, 신호(PD)가 하이이면 신호(DOUT)를 접지 전압 레벨(GND)로 만들어서 출력한다.
상술한 바와 같이 종래의 반도체 장치의 출력 버퍼는 출력 인에이블 신호(OE)가 하이인 동안에는 펌핑 전압 발생기(121)가 항상 활성화되어 있으므로 전력을 많이 소모한다.
따라서,본 발명은 상술한 종래기술의 문제점을 해결하고자 하는 것으로 본 발명의 목적은 전력 소모가 감소되는 반도체 장치의 출력 버퍼를 제공하는 데 있다.
도 1은 종래의 반도체 장치의 출력 버퍼의 블록도.
도 2는 본 발명에 따른 반도체 장치의 출력 버퍼의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
201 : 하이 데이터 출력 제어부 211 : 로우 데이터 출력 제어부
221 : 펌핑 전압 레벨 시프터/부스트래퍼
231 : 펌핑 전압 레벨 보상기 241 : 출력 구동기
상기한 기술적 과제를 달성하기 위한 본 발명은 출력 인에이블 신호와 출력 데이터를 입력하고 상기 출력 인에이블 신호가 인에이블되고 출력 데이터가 하이일 때 액티브되는 하이 데이터 출력 제어 신호를 발생하는 하이 데이터 출력 제어부와;
상기 하이 데이터 출력 제어 신호가 액티브될 때 소정의 전압 레벨을 갖는 풀업 신호를 발생하는 펌핑 전압 레벨 시프터/부스트래퍼와;
상기 펌핑 전압 레벨 시프터/부스트래퍼에 공급되는 펌핑 전압이 기준치 이하로 감소하고 상기 풀업 신호가 하이일 때만 상기 풀업 신호를 상기 소정의 전압 레벨로 유지시키는 펌핑 전압 레벨 보상기와;
상기 출력 인에이블 신호가 인에이블되고 상기 출력 데이터가 로우일 때 액티브되는 풀다운 신호를 발생하는 로우 데이터 출력 제어부와; 및
상기 풀업 신호가 액티브되면 출력은 전원 전압 레벨로 되고 상기 풀다운 신호가 액티브되면 출력은 접지 레벨로 되는 출력 구동기를 포함하여 이루어지는 반도체 장치의 출력 버퍼를 제공한다.
바람직하기는, 상기 펌핑 전압 레벨 보상기는 상기 펌핑 전압이 기준치 이상이면 출력되는 펌핑 전압 레벨 검출 신호를 인액티브시키고 상기 펌핑 전압이 기준치 이하이면 상기 펌핑 전압 레벨 검출 신호를 액티브시키는 펌핑 전압 레벨 검출기, 및 상기 펌핑 전압 레벨 검출 신호가 액티브되고 상기 풀업 신호가 하이일 때만 상기 펌핑 전압을 기준치 이상으로 높이는 차지 펌핑 회로를 포함한다.
바람직하기는, 상기 펌핑 전압 레벨 검출기는 상기 펌핑 전압과 기준 전압을 입력하고 상기 펌핑 전압이 상기 기준 전압보다 높으면 상기 펌핑 전압 레벨 검출 신호는 인액티브되고 상기 펌핑 전압이 상기 기준 전압보다 낮으면 펌핑 전압 레벨 검출 신호는 액티브되는 차동 증폭기로 구성하고, 상기 차동 증폭기는 상기 펌핑 전압이 게이트에 인가되고 전원 전압이 소오스에 인가되는 NMOS 트랜지스터와, 상기 펌핑 전압이 소오스에 인가되고 게이트와 드레인은 공통으로 상기 NMOS 트랜지스터의 드레인에 연결되는 PMOS 트랜지스터와, 상기 펌핑 전압이 소오스에 인가되고 상기 NMOS 트랜지스터의 게이트에 게이트가 연결되는 다른 PMOS 트랜지스터와, 상기 다른 PMOS 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 기준 전압이 인가되며 소오스는 접지된 다른 NMOS 트랜지스터, 및 상기 다른 PMOS 트랜지스터의 드레인에 발생하는 전압을 반전시켜서 상기 차동 증폭기의 출력으로 발생하는 인버터를 포함한다.
바람직하기는, 상기 차지 펌핑 회로는 상기 펌핑 전압 레벨 검출 신호와 상기 풀업 신호를 입력하는 낸드 게이트(NAND Gate)와, 상기 낸드 게이트의 출력을 반전시키는 인버터와, 상기 낸드 게이트의 출력을 충전하는 캐패시터와, 상기 인버터의 출력을 충전하는 다른 캐패시터와, 상기 캐패시터에 충전된 전압이 게이트에 인가되고 전원 전압이 드레인에 인가되며 소오스는 상기 다른 캐패시터에 연결되는 NMOS 트랜지스터, 및 상기 NMOS 트랜지스터의 소오스에 드레인과 게이트가 연결되고 소오스는 상기 펌핑 전압 레벨 검출기의 입력단에 연결되는 다른 NMOS 트랜지스터를 포함한다.
상기 출력 구동기는 상기 전원 전압이 드레인에 인가되고 상기 풀업 신호에 의해 게이팅(gating)되며 소오스에서 상기 출력 구동기의 출력 신호가 발생하는 NMOS 트랜지스터, 및 상기 NMOS 트랜지스터의 소오스에 드레인이 인가되고 상기 풀다운 신호에 의해 게이팅되며 소오스는 접지되는 다른 NMOS 트랜지스터를 포함한다.
상기 본 발명에 의한 반도체 장치의 출력 버퍼는 전력 소모가 적다.
이하, 첨부된 도면을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 장치의 출력 버퍼의 회로도이다. 도 2를 참조하면, 본 발명의 반도체 장치의 출력 버퍼는 하이 데이터 출력 제어부(201), 로우 데이터 출력 제어부(211), 펌핑 전압 레벨 시프터/부스트래퍼(221), 출력 구동기(241) 및 펌핑 전압 레벨 보상기(231)를 구비한다.
상기 하이 데이터 출력 제어부(201)는 출력 인에이블 신호(OE)와 출력 데이터(DO)를 입력한다. 상기 하이 데이터 출력 제어부(201)는 상기 출력 인에이블 신호(OE)와 상기 출력 데이터(DO)가 모두 하이일 때만 하이 레벨의 신호를 발생하여 상기 펌핑 전압 레벨 시프터/부스트래퍼(221)로 전달한다. 상기 출력 인에이블 신호(OE)와 출력 데이터(DO) 중 어느 하나라도 로우이면 상기 하이 데이터 출력 제어부(201)는 로우 신호를 출력한다. 상기 하이 데이터 출력 제어부(201)는 상기 출력 인에이블 신호(OE)와 상기 출력 데이터(DO)를 입력하는 낸드 게이트(203)와, 상기 낸드 게이트(203)의 출력을 각각 반전시켜서 신호들(PA,PB)을 출력하는 인버터들(205,207)로 구성한다.
상기 로우 데이터 출력 제어부(211)는 상기 출력 인에이블 신호(OE)와 상기 출력 데이터(DO)를 입력하고 풀다운 신호(PD)를 출력한다. 상기 로우 데이터 출력 제어부(211)는 상기 출력 인에이블 신호(OE)가 하이이고 상기 출력 데이터(DO)가 로우일 때만 풀다운 신호(PD)를 하이로 만들어서 상기 출력 구동기(241)로 전달한다. 상기 출력 인에이블 신호(OE)가 로우이거나 또는 상기 출력 데이터(DO)가 하이이면 상기 로우 데이터 출력 제어부(211)는 상기 풀다운 신호(PD)를 로우로 만들어서 출력한다. 상기 로우 데이터 출력 제어부(211)는 상기 출력 데이터(DO)를 반전시키는 인버터(213)와, 상기 출력 인에이블 신호(OE)와 인버터(213)의 출력을 입력하는 낸드 게이트(215)와 상기 낸드 게이트(215)의 출력을 반전시켜서 풀다운 신호(PD)로서 출력하는 인버터(217)로 구성한다.
상기 펌핑 전압 레벨 시프터/부스트래퍼(221)는 상기 하이 데이터 출력 제어부(201)로부터 출력되는 신호들(PA,PB)을 입력하고 풀업 신호(PU)를 발생하여 상기 출력 구동기(241)로 전달한다. 상기 펌핑 전압 레벨 시프터/부스트래퍼(221)는 상기 하이 데이터 출력 제어부(201)로부터 출력되는 신호들(PA,PB)이 하이이면 전원 전압(Vcc)의 2배가 되는 전압을 풀업 신호(PU)로서 출력한다. 이로 인하여 상기 출력 구동기(241)로부터 출력되는 신호(DOUT)의 전압 레벨은 상기 전원 전압(Vcc)과 동일한 레벨로 된다.
상기 펌핑 전압 레벨 시프터/부스트래퍼(221)는 펌핑 전압 레벨 시프터(261), 부스트래퍼(263) 및 출력부(265)로 구성된다.
상기 펌핑 전압 레벨 시프터(261)는 상기 하이 데이터 출력 제어부(201)의 출력 신호(PA)가 로우이면 펌핑 전압(VPP)을 출력하고 상기 하이 데이터 출력 제어부(201)의 출력 신호(PA)가 하이이면 로우 레벨의 신호를 출력한다. 상기 펌핑 전압 레벨 시프터(261)는 펌핑 전압(VPP)이 소오스에 인가되는 PMOS 트랜지스터(271)와, PMOS 트랜지스터(271)의 드레인에 드레인이 연결되고 전원 전압이 게이트에 인가되며 상기 하이 데이터 출력 제어부(201)의 출력 신호(PA)가 소오스에 인가되는 NMOS 트랜지스터(273)와, NMOS 트랜지스터(273)의 소오스에 입력단이 인가되는 인버터(277)와, 인버터(277)의 출력단에 소오스가 연결되고 전원 전압(Vcc)이 게이트에 인가되고 PMOS 트랜지스터(271)의 게이트에 드레인이 연결되며 드레인으로부터 상기 펌핑 전압 레벨 시프터(261)의 출력이 발생하는 NMOS 트랜지스터(274) 및 NMOS 트랜지스터(274)의 드레인에 드레인이 연결되고 PMOS 트랜지스터(271)의 드레인에 게이트가 연결되며 펌핑 전압(VPP)이 소오스에 인가되는 PMOS 트랜지스터(272)로 구성한다.
상기 부스트래퍼(263)는 상기 하이 데이터 출력 제어부(201)의 출력 신호(PB)를 지연시키는 지연기(281)와, 상기 하이 데이터 출력 제어부(201)의 출력 신호(PB)가 드레인에 인가되고 소오스로 상기 부스트래퍼(263)의 출력을 발생하는 NMOS 트랜지스터(283), 및 NMOS 트랜지스터(283)의 게이트에 드레인이 연결되고 전원 전압(Vcc)이 게이트에 인가되며 상기 지연기(281)의 출력이 소오스에 인가되는 NMOS 트랜지스터(285)로 구성한다.
상기 출력부(265)는 상기 하이 데이터 출력 제어부(201)의 출력 신호(PA)를 반전시키는 인버터(297)와, 상기 펌핑 전압 레벨 시프터(261)의 출력이 게이트에 인가되고 상기 펌핑 전압(VPP)이 소오스에 인가되는 PMOS 트랜지스터(291)와, PMOS 트랜지스터(291)의 드레인에 소오스가 연결되고 인버터(297)의 출력이 게이트에 인가되는 PMOS 트랜지스터(293)와, 상기 부스트래퍼(263)의 출력단과 PMOS 트랜지스터(292)의 드레인에 드레인이 연결되고 전원 전압(Vcc)이 게이트에 인가되는 NMOS 트랜지스터(293) 및 NMOS 트랜지스터(293)의 소오스에 드레인이 연결되고 인버터(297)의 출력이 게이트에 인가되며 소오스는 접지되는 NMOS 트랜지스터(294)로 구성한다.
상기 하이 데이터 출력 제어부(201)의 출력 신호(PA)가 하이이면 인버터(297)의 출력이 로우로 되므로 PMOS 트랜지스터(292)가 턴온(turn-on)된다. 이 때 펌핑 전압 레벨 시프터(261)의 출력이 로우이면 PMOS 트랜지스터(291)도 턴온되므로 펌핑 전압(VPP)이 상기 펌핑 전압 레벨 시프터/부스트래퍼(221)의 출력으로서 출력되므로 상기 풀업 신호(PU)는 하이로 된다. 상기 하이 데이터 출력 제어부(201)의 출력 신호(PA)가 로우이면 인버터(297)의 출력은 하이로 되므로 NMOS 트랜지스터(294)가 턴온된다. 따라서, NMOS 트랜지스터(293)는 항상 턴온 상태이므로 상기 풀업 신호(PU)는 로우로 된다.
상기 펌핑 전압 레벨 보상기(231)는 상기 펌핑 전압(VPP)이 기준치 이상이면 출력되는 펌핑 전압 레벨 검출 신호(PO)를 인액티브(inactive)시키고 상기 펌핑 전압(VPP)이 기준치 이하이면 상기 펌핑 전압 레벨 검출 신호(PO)를 액티브(active)시키는 펌핑 전압 레벨 검출기(301), 및 상기 펌핑 전압 레벨 검출 신호(PO)가 액티브되고 상기 풀업 신호(PU)가 하이일 때만 상기 펌핑 전압(VPP)을 기준치 이상으로 높이는 차지 펌핑 회로(321)로 구성한다.
상기 펌핑 전압 레벨 검출기(301)는 상기 펌핑 전압(VPP)과 기준 전압(Vref)을 입력하고 상기 펌핑 전압(VPP)이 상기 기준 전압(Vref)보다 높으면 상기 펌핑 전압 레벨 검출 신호(PO)는 인액티브되고 상기 펌핑 전압(VPP)이 상기 기준 전압(Vref)보다 낮으면 펌핑 전압 레벨 검출 신호(PO)는 액티브되는 차동 증폭기로 구성한다. 상기 차동 증폭기는 상기 펌핑 전압(VPP)이 게이트에 인가되고 전원 전압(Vcc)이 소오스에 인가되는 NMOS 트랜지스터(313)와, 상기 펌핑 전압(VPP)이 소오스에 인가되고 게이트와 드레인은 공통으로 상기 NMOS 트랜지스터(313)의 드레인에 연결되는 PMOS 트랜지스터(311)와, 상기 펌핑 전압(VPP)이 소오스에 인가되고 상기 PMOS 트랜지스터(311)의 게이트에 게이트가 연결되는 다른 PMOS 트랜지스터(312)와, 상기 다른 PMOS 트랜지스터(312)의 드레인에 드레인이 연결되고 게이트에 상기 기준 전압(Vref)이 인가되며 소오스는 접지된 다른 NMOS 트랜지스터(314), 상기 다른 PMOS 트랜지스터(312)의 드레인과 상기 다른 NMOS 트랜지스터(314)의 드레인 사이에 연결되는 저항(317) 및 상기 다른 PMOS 트랜지스터(312)의 드레인에 발생하는 전압을 반전시켜서 상기 차동 증폭기의 출력으로 발생하는 인버터(319)로 구성한다.
상기 차지 펌핑 회로(321)는 상기 펌핑 전압 레벨 검출 신호(PO)와 상기 풀업 신호(PU)를 입력하는 낸드 게이트(331)와, 상기 낸드 게이트(331)의 출력을 반전시키는 인버터(333)와, 상기 낸드 게이트(331)의 출력을 충전하는 캐패시터(335)와, 상기 인버터(333)의 출력을 충전하는 다른 캐패시터(337)와, 상기 캐패시터(335)에 충전된 전압이 게이트에 인가되고 전원 전압(Vcc)이 드레인에 인가되며 소오스는 상기 다른 캐패시터(337)에 연결되는 NMOS 트랜지스터(339), 및 상기 NMOS 트랜지스터(339)의 소오스에 드레인과 게이트가 연결되고 소오스는 상기 펌핑 전압 레벨 검출기(301)의 입력단에 연결되는 다른 NMOS 트랜지스터(341)로 구성한다.
상기 출력 구동기(241)는 풀업 신호(PU)가 하이이면 출력되는 신호(DOUT)를 상기 전원 전압(Vcc) 레벨로 만들어서 출력하고, 풀다운 신호(PD)가 하이이면 신호(DOUT)를 접지 전압 레벨(GND)로 만들어서 출력한다. 상기 출력 구동기(241)는 상기 전원 전압(Vcc)이 드레인에 인가되고 상기 풀업 신호(PU)에 의해 게이팅되며 소오스에서 상기 출력 구동기(241)의 출력 신호가 발생하는 NMOS 트랜지스터(243), 및 상기 NMOS 트랜지스터(243)의 소오스에 드레인이 인가되고 상기 풀다운 신호(PD)에 의해 게이팅되며 소오스는 접지되는 다른 NMOS 트랜지스터(245)로 구성한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 펌핑 전압(VPP)이 기준치 이하로 낮아지고 풀업 신호(PU)가 하이일 때만 펌핑 전압 레벨 보상기(231)가 동작하게 되므로 출력 버퍼에서 소모되는 전력이 감소된다는 이점이 있다.

Claims (7)

  1. 출력 인에이블 신호와 출력 데이터를 입력하고 상기 출력 인에이블 신호가 인에이블되고 출력 데이터가 하이일 때 액티브되는 하이 데이터 출력 제어 신호를 발생하는 하이 데이터 출력 제어부와;
    상기 하이 데이터 출력 제어 신호가 액티브될 때 소정의 전압 레벨을 갖는 풀업 신호를 발생하는 펌핑 전압 레벨 시프터/부스트래퍼와;
    상기 펌핑 전압 레벨 시프터/부스트래퍼에 공급되는 펌핑 전압이 기준치 이하로 감소하고 상기 풀업 신호가 하이일 때만 상기 풀업 신호를 상기 소정의 전압 레벨로 유지시키는 펌핑 전압 레벨 보상기와;
    상기 출력 인에이블 신호가 인에이블되고 상기 출력 데이터가 로우일 때 액티브되는 풀다운 신호를 발생하는 로우 데이터 출력 제어부; 및
    상기 풀업 신호가 액티브되면 출력은 전원 전압 레벨로 되고 상기 풀다운 신호가 액티브되면 출력은 접지 레벨로 되는 출력 구동기를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
  2. 제1항에 있어서, 상기 펌핑 전압 레벨 보상기는
    상기 펌핑 전압이 기준치 이상이면 출력되는 펌핑 전압 레벨 검출 신호를 인액티브시키고 상기 펌핑 전압이 기준치 이하이면 상기 펌핑 전압 레벨 검출 신호를 액티브시키는 펌핑 전압 레벨 검출기; 및
    상기 펌핑 전압 레벨 검출 신호가 액티브되고 상기 풀업 신호가 하이일 때만 상기 펌핑 전압을 기준치 이상으로 높이는 차지 펌핑 회로를 포함하는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
  3. 제2항에 있어서, 상기 펌핑 전압 레벨 검출기는
    상기 펌핑 전압과 기준 전압을 입력하고 상기 펌핑 전압이 상기 기준 전압보다 높으면 상기 펌핑 전압 레벨 검출 신호는 인액티브되고 상기 펌핑 전압이 상기 기준 전압보다 낮으면 펌핑 전압 레벨 검출 신호는 액티브되는 차동 증폭기로 구성되는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
  4. 제3항에 있어서, 상기 차동 증폭기는
    상기 펌핑 전압이 게이트에 인가되고 전원 전압이 소오스에 인가되는 NMOS 트랜지스터와;
    상기 펌핑 전압이 소오스에 인가되고 게이트와 드레인은 공통으로 상기 NMOS 트랜지스터의 드레인에 연결되는 PMOS 트랜지스터와;
    상기 펌핑 전압이 소오스에 인가되고 상기 NMOS 트랜지스터의 게이트에 게이트가 연결되는 다른 PMOS 트랜지스터와;
    상기 다른 PMOS 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 기준 전압이 인가되며 소오스는 접지된 다른 NMOS 트랜지스터; 및
    상기 다른 PMOS 트랜지스터의 드레인에 발생하는 전압을 반전시켜서 상기 차동 증폭기의 출력으로 발생하는 인버터를 포함하는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
  5. 제4항에 있어서, 상기 다른 PMOS 트랜지스터의 드레인과 상기 다른 NMOS 트랜지스터의 드레인 사이에 저항을 더 포함하는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
  6. 제2항에 있어서, 상기 차지 펌핑 회로는
    상기 펌핑 전압 레벨 검출 신호와 상기 풀업 신호를 입력하는 낸드 게이트와;
    상기 낸드 게이트의 출력을 반전시키는 인버터와;
    상기 낸드 게이트의 출력을 충전하는 캐패시터와;
    상기 인버터의 출력을 충전하는 다른 캐패시터와;
    상기 캐패시터에 충전된 전압이 게이트에 인가되고 전원 전압이 드레인에 인가되며 소오스는 상기 다른 캐패시터에 연결되는 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 소오스에 드레인과 게이트가 연결되고 소오스는 상기 펌핑 전압 레벨 검출기의 입력단에 연결되는 다른 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
  7. 제2항에 있어서, 상기 출력 구동기는
    상기 전원 전압이 드레인에 인가되고 상기 풀업 신호에 의해 게이팅되며 소오스에서 상기 출력 구동기의 출력 신호가 발생하는 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 소오스에 드레인이 인가되고 상기 풀다운 신호에 의해 게이팅되며 소오스는 접지되는 다른 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
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* Cited by examiner, † Cited by third party
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KR100333354B1 (ko) * 2000-02-22 2002-04-18 박종섭 반도체 메모리의 데이터 출력 제어 회로
KR100507859B1 (ko) * 2002-11-15 2005-08-18 주식회사 하이닉스반도체 2 스테이지 구동 장치
KR100642907B1 (ko) * 1999-12-27 2006-11-03 주식회사 하이닉스반도체 플래쉬 메모리 소자의 드레인 전압 펌핑 회로
KR100871367B1 (ko) * 2002-06-10 2008-12-02 주식회사 하이닉스반도체 출력 버퍼 회로
KR100955685B1 (ko) * 2008-11-04 2010-05-06 주식회사 하이닉스반도체 신호입력회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642907B1 (ko) * 1999-12-27 2006-11-03 주식회사 하이닉스반도체 플래쉬 메모리 소자의 드레인 전압 펌핑 회로
KR100333354B1 (ko) * 2000-02-22 2002-04-18 박종섭 반도체 메모리의 데이터 출력 제어 회로
KR100871367B1 (ko) * 2002-06-10 2008-12-02 주식회사 하이닉스반도체 출력 버퍼 회로
KR100507859B1 (ko) * 2002-11-15 2005-08-18 주식회사 하이닉스반도체 2 스테이지 구동 장치
KR100955685B1 (ko) * 2008-11-04 2010-05-06 주식회사 하이닉스반도체 신호입력회로

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