KR100871367B1 - 출력 버퍼 회로 - Google Patents

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Abstract

본 발명은 부스트 회로에 의해 스텝업된 전원 전압과 스텝다운된 접지 전압을 출력 버퍼의 파워 라인 또는 접지 라인에 제공한다. 그리고 스텝업 또는 스텝다운되는 구간이 소정 시간 동안만 유지되도록 조정한다. 출력 버퍼에 제공되는 전원 전압이 스텝업되고, 접지 전압이 스텝다운 되므로 저전압이나 낮은 온도에서 데이터 출력을 위해 사용되더라도 본 발명에 의한 출력 버퍼 회로는 충분한 구동능력을 갖게 되어 판독 오류 또는 속도 지연이 발생하지 않게 된다. 또한 스텝업 또는 스텝다운 구간을 소정 시간으로 제한하므로 전력 소모의 증가를 최소화시킬 수 있다.
출력 버퍼, 부스트업, 부스트다운, 풀업, 풀다운, 반도체 소자

Description

출력 버퍼 회로{AN OUTPUT BUFFER CIRCUIT}
도 1은 종래의 출력 버퍼 회로의 회로도.
도 2는 본 발명에 의한 출력 버퍼 회로의 블록도.
도 3은 도 2에 도시된 스텝업 부스트 블록의 회로도.
도 4는 도 2에 도시된 스텝다운 부스트 블록의 회로도.
도 5는 도 3의 스텝업 부스트 블록과 도 4의 스텝다운 부스트 블록의 동작을 설명하는 신호 파형도.
본 발명의 출력 버퍼 회로에 관한 것으로서, 특히 반도체 장치에서의 데이터 출력을 위한 출력 버퍼 회로에 관한 것이다.
반도체 메모리 장치에서의 데이터 출력은 직류 싱크/소오스(DC Sink/Source) 전류 규정을 만족하여야 하며, 각종 속도 규정도 만족하여야 하므로 출력단에서 출력 버퍼 회로를 사용하고 있다.
종래의 저속 SRAM(static random access memory)의 출력 버퍼 회로가 도 1에 도시되어 있다. 종래의 출력 버퍼 회로(100)는 도 1에 도시되어 있는 바와 같이, 센스 증폭기로부터의 출력신호(so)와 출력 인에이블 신호(poe)를 조합하여 데이터(dout)를 출력하는 구조를 가지고 있다. 도 1에서 102는 풀업 제어부이며, 104는 풀다운 제어부이다. 출력 인에이블 신호(poe)가 하이 레벨로 인에이블되어야 출력 버퍼 회로(100)는 인에이블된다. 출력 인에이블 신호(poe)가 하이 레벨인 상태에서 센스 앰프로부터 출력되어 입력되는 데이터 신호(so)가 하이 레벨이면 NAND 게이트(ND11)와 인버터(IV11, IV12)로 구성된 풀업 제어부(102)는 풀업 구동 신호(dp1)를 인에이블시킨다. 출력 인에이블 신호(poe)가 하이 레벨인 상태에서 입력 데이터 신호(so)가 로우 레벨이면 NAND 게이트(ND12)와 인버터(IV13, IV14)로 구성된 풀다운 제어부(104)는 풀다운 구동 신호(dn1)를 인에이블시킨다. 풀업 구동 신호(dp1)가 인에이블되면 풀업용 PMOS 트랜지스터(P11)가 턴온되어 전원 전압(VCC)을 출력전압(dout)으로 출력하며, 풀다운 구동 신호(dn1)가 인에이블되면 풀다운용 NMOS 트랜지스터(N11)가 턴온되어 접지 전압(VSS)을 출력전압(dout)으로 출력한다.
그런데 이러한 출력 버퍼 회로(100)는 저전압이나 낮은 온도에서 사용시 풀업용 트랜지스터(P11) 또는 풀다운용 트랜지스터(N11)의 구동능력이 떨어지게 되어 판독 오류 또는 속도 지연이 발생하는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 저전압이나 낮은 온도에서도 판독 오류 또는 속도 지연이 발생하지 않는 출력 버퍼를 제공하는 것을 일 목적으로 한다.
또한 저전압이나 낮은 온도에서도 판독 오류 또는 속도 지연이 발생하지 않으면서도 전력 소모의 증가를 최소화할 수 있는 부스트 회로를 제공하는 것을 다른 목적으로 한다.
이러한 목적을 이루기 위한 본 발명은 부스트 회로에 의해 스텝업된 전원 전압과 스텝다운된 접지 전압을 출력 버퍼의 파워 라인 또는 접지 라인에 제공한다. 그리고 스텝업 또는 스텝다운되는 구간이 소정 시간 동안만 유지되도록 조정한다. 출력 버퍼에 제공되는 전원 전압이 스텝업되고, 접지 전압이 스텝다운 되므로 저전압이나 낮은 온도에서 데이터 출력을 위해 사용되더라도 본 발명에 의한 출력 버퍼 회로는 충분한 구동능력을 갖게 되어 판독 오류 또는 속도 지연이 발생하지 않게 된다. 또한 스텝업 또는 스텝다운 구간을 소정 시간으로 제한하므로 전력 소모의 증가를 최소화시킬 수 있다.
본 발명에 의한 출력 버퍼 회로는 출력 인에이블 신호가 인에이블되면 입력 데이터 신호를 버퍼링하고, 상기 버퍼링된 신호를 출력단자를 통하여 출력하는 출력 버퍼 회로에 있어서, 상기 출력 인에이블 신호가 인에이블되고 상기 입력 데이터 신호가 하이 레벨이면 풀업 구동신호를 인에이블시키는 풀업 제어부와, 상기 출력 인에이블 신호가 인에이블되고 상기 입력 데이터 신호가 로우 레벨이면 풀다운 구동신호를 인에이블시키는 풀다운 제어부를 구비한다. 또한 상기 출력 인에이블 신호가 인에이블되면 소정 기간 동안 외부 전원 전압을 스텝업하여 내부 전원 전압으로 제공하는 스텝업 부스트 블록과, 상기 출력 인에이블 신호가 인에이블되면 소 정 기간 동안 외부 접지 전압을 스텝다운하여 내부 접지 전압으로 제공하는 스텝다운 부스트 블록을 구비한다. 또한 상기 풀업 구동신호가 인에이블되면 상기 내부 전원 전압을 상기 출력단자를 통해 출력하는 풀업 구동부와, 상기 풀다운 구동신호가 인에이블되면 상기 내부 접지 전압을 상기 출력단자를 통해 출력하는 풀다운 구동부를 구비한다.
상기 스텝업 부스트 블록은 상기 출력 인에이블 신호가 인에이블되면 소정 기간 동안 인에이블되는 스텝업 펄스신호를 생성하는 스텝업 펄스신호 생성부와, 상기 스텝업 펄스신호가 인에이블되는 동안 외부 전원 전압을 부스트업하는 전원 부스트부를 포함하여 구성될 수 있다. 상기 스텝업 펄스신호 생성부는 상기 출력 인에이블 신호가 입력되고, 소정 시간 지연되어 출력되는 지연소자와, 상기 지연소자의 출력을 반전시키는 제1 인버터와, 상기 지연소자의 출력과 상기 출력 인에이블 신호를 두 입력으로 하여 NAND 연산을 수행하는 NAND 게이트와, 상기 NAND 게이트의 출력을 수신하여 반전하고, 상기 스텝업 펄스신호로 출력하는 제2 인버터를 포함하여 구성될 수 있다. 상기 전원 부스트부는 상기 제2 인버터의 출력을 일 입력으로 하는 커패시터와, 드레인과 게이트가 외부 전원 전압에 연결되고, 소오스가 상기 커패시터의 다른 입력단자에 연결되는 NMOS 트랜지스터를 포함하여 구성될 수 있으며, 이 경우 상기 NMOS 트랜지스터의 소오스 전압을 상기 내부 전원 전압으로 출력한다.
상기 스텝다운 부스트 블록은 상기 출력 인에이블 신호가 인에이블되면 소정 기간 동안 인에이블되는 스텝다운 펄스신호를 생성하는 스텝다운 펄스신호 생성부 와, 상기 스텝다운 펄스신호가 인에이블되는 동안 외부 접지 전압을 부스트다운하는 접지 부스트부를 포함하여 구성될 수 있다. 상기 스텝다운 펄스신호 생성부는 상기 출력 인에이블 신호가 입력되고, 소정 시간 지연되어 출력되는 지연소자와, 상기 지연소자의 출력을 반전시키는 인버터와, 상기 지연소자의 출력과 상기 출력 인에이블 신호를 두 입력으로 하여 NAND 연산을 수행하고, 이 결과를 스텝다운 펄스신호로 출력하는 NAND 게이트를 포함하여 구성될 수 있다. 상기 접지 부스트부는 상기 NAND 게이트의 출력을 일 입력으로 하는 커패시터와, 소오스와 게이트가 외부 접지 전압에 연결되고, 드레인이 상기 커패시터의 다른 입력단자에 연결되는 PMOS 트랜지스터를 포함하여 구성될 수 있으며, 이 경우 상기 PMOS 트랜지스터의 드레인 전압을 상기 내부 접지 전압으로 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 2는 본 발명에 의한 출력 버퍼 회로의 블록도이다. 도 2에 도시되어 있는 바와 같이, 본 발명에 의한 출력 버퍼 회로(200)는 풀업 제어부(202)와 풀다운 제어부(204)와 스텝업 부스트부(206)와 스텝다운 부스트부(208)와 풀업 구동부(210)와 풀다운 구동부(212)를 구비하고 있다. 도 2에서 din은 센스 앰프 등에서 출력되어 출력 버퍼 회로(200)로 입력되는 입력 데이터 신호를, poe는 출력 인에이블 신호를, pup는 풀업 구동신호를, pdn은 풀다운 구동신호를, dout는 출력 데이터 신호를 가리킨다. 또한 VCC는 외부 전원 전압을, IVCC는 내부 전원 전압을, VSS는 외부 접지 전압을, IVSS는 내부 접지 전압을 각각 가리킨다.
출력 인에이블 신호(poe)가 하이 레벨로 되어 인에이블되면 출력 버퍼 회로(200)는 인에이블되고, 로우 레벨로 되어 디스에이블되면 출력 버퍼 회로(200)는 디스에이블된다. 풀업 제어부(202)는 출력 인에이블 신호(poe)가 인에이블되고 입력 데이터 신호(din)가 하이 레벨(high level)이면 풀업 구동신호(pup)를 인에이블시킨다. 풀다운 제어부(204)는 출력 인에이블 신호(poe)가 인에이블되고 입력 데이터 신호(din)가 로우 레벨(low level)이면 풀다운 구동신호(pdn)를 인에이블시킨다. 풀업 제어부(202)는 도 1에 도시된 풀업 제어부(102)와 동일하게 구성될 수 있고, 풀다운 제어부(204)는 도 1의 풀다운 제어부(102)와 동일하게 구성될 수 있다. 그 동작 역시 동일하다.
스텝업 부스트 블록(206)은 출력 인에이블 신호(poe)가 인에이블되면 소정 기간 동안 외부 전원 전압(VCC)을 스텝업하여 내부 전원 전압(IVCC)을 생성하고, 이를 풀업 구동부(210)로 제공한다. 스텝다운 부스트 블록(208)은 출력 인에이블 신호(poe)가 인에이블되면 소정 기간 동안 외부 접지 전압(VCC)을 스텝다운하여 내부 접지 전압(IVCC)을 생성하고, 이를 풀다운 구동부(212)로 제공한다. 스텝업 부스트 블록(206)의 구체적 구성의 일 예는 도 3을 참조하여, 스텝다운 부스트 블록(208)은 도 4를 참조하여 이하에서 설명된다.
풀업 구동부(210)는 풀업 구동신호(pup)가 풀업 제어부(202)에 의해 인에이블되면 내부 전원 전압(IVCC)을 출력단자(dout)를 통해 출력한다. 풀업 구동부(210)는 도 1에 도시된 바와 같이 PMOS 트랜지스터로 구성될 수 있는데, 이 때 PMOS 트랜지스터의 소오스는 내부 전원 전압(IVCC)에 연결되며, 게이트에는 풀업 구동신호(pup)가 인가되고, 드레인은 출력단자(dout)에 연결된다. 풀다운 구동부(212)는 풀다운 구동신호(pdn)가 풀다운 제어부(204)에 의해 인에이블되면 내부 접지 전압(IVSS)을 출력단자(dout)를 통해 출력한다. 풀다은 구동부(212)는 NMOS 트랜지스터로 구성될 수 있는데, 이 때 NMOS 트랜지스터의 소오스는 내부 접지 전압(IVSS)에 연결되며, 게이트에는 풀다운 구동신호(pdn)가 인가되고, 드레인은 출력단자(dout)에 연결된다.
도 3은 도 2에 도시된 스텝업 부스트 블록의 회로도이다. 도 3에 도시되어 있는 바와 같이, 스텝업 부스트 블록(206)은 스텝업 펄스신호 생성부(302)와 전원 부스트부(304)를 구비하고 있다. 도 3에서 A, B, C는 노드(또는 이 노드에 인가되는 신호)를 가리키고, poe는 도 2에서와 같이 출력 인에이블 신호를, VCC는 외부 전원 전압을, IVCC는 내부 전원 전압을 각각 가리킨다.
스텝업 펄스신호 생성부(302)는 출력 인에이블 신호(poe)가 인에이블되면 소정 기간 동안 인에이블되는 스텝업 펄스신호(C)를 생성한다. 도 3에 도시되어 있는 바와 같이, 스텝업 펄스신호 생성부(302)는 지연소자(306)와 인버터(IV31, IV32)와 NAND 게이트(ND31)를 포함하여 구성될 수 있다. 지연소자(306)는 출력 인에이블 신호(poe)를 수신하고, 이를 소정 기간 동안 지연시켜서 출력한다. 지연소자(306)는 복수개의 인버터 체인으로 구성될 수 있다. 인버터(IV31)는 지연소자(306)의 출력신호를 수신하고, 이를 반전하여 NAND 게이트(ND31)의 일 입력신호로서 제공한다. 2 입력의 NAND 게이트(ND31)는 다른 입력신호로서 출력 인에이블 신호(poe)를 수신 한다. NAND 게이트(ND31)는 인버터(IV31)의 출력신호와 출력 인에이블 신호(poe)에 대해 NAND 연산을 수행하여 인버터(IV32)로 제공하고, 인버터(IV32)는 수신된 신호를 반전하여 스텝업 펄스신호(C)로서 출력한다. 스텝업 펄스신호(C)가 인에이블되는 시간(즉, 펄스폭)은 지연소자(306)의 지연량에 의해 결정된다.
전원 부스트부(304)는 스텝업 펄스신호(C)가 인에이블되는 동안 외부 전원 전압(VCC)을 부스트업하여 내부 전원 전압(IVCC)을 생성한다. 도 3에 도시되어 있는 바와 같이, 전원 부스트부(304)는 2개의 NMOS 트랜지스터(N31, N32)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N31)는 소오스와 드레인이 모두 노드(C)에 연결되어 있고, 게이트는 전원 부스트부(304)의 출력단자(IVCC)에 연결되어 있다. 즉, NMOS 트랜지스터(N31)는 커패시터로 사용되고 있다. NMOS 트랜지스터(N32)는 드레인과 서브스트레이트(substrate)와 게이트가 모두 외부 전원 전압(VCC)에 연결되어 있고, 소오스만이 NMOS 트랜지스터(N31)의 게이트에 연결되어 있다. 즉, NMOS 트랜지스터(N32)는 다이오드와 같이 동작한다. NMOS 트랜지스터(N32)의 소오스 전압을 내부 전원 전압(IVCC)으로 사용한다.
도 4는 도 2에 도시된 스텝다운 부스트 블록의 회로도이다. 도 4에 도시되어 있는 바와 같이, 스텝다운 부스트 블록(208)은 스텝다운 펄스신호 생성부(402)와 접지 부스트부(404)를 구비하고 있다. 도 4에서 A, B는 노드(또는 이 노드에 인가되는 신호)를 가리키고, poe는 도 2에서와 같이 출력 인에이블 신호를, VSS는 외부 접지 전압을, IVSS는 내부 접지 전압을 각각 가리킨다.
스텝다운 펄스신호 생성부(402)는 출력 인에이블 신호(poe)가 인에이블되면 소정 기간 동안 인에이블되는 스텝다운 펄스신호(B)를 생성한다. 도 4에 도시되어 있는 바와 같이, 스텝다운 펄스신호 생성부(402)는 지연소자(406)와 인버터(IV41)와 NAND 게이트(ND41)를 포함하여 구성될 수 있다. 지연소자(406)는 출력 인에이블 신호(poe)를 수신하고, 이를 소정 기간 동안 지연시켜서 출력한다. 지연소자(406)는 복수개의 인버터 체인으로 구성될 수 있다. 인버터(IV41)는 지연소자(406)의 출력신호를 수신하고, 이를 반전하여 NAND 게이트(ND41)의 일 입력신호로서 제공한다. 2 입력의 NAND 게이트(ND41)는 다른 입력신호로서 출력 인에이블 신호(poe)를 수신한다. NAND 게이트(ND41)는 인버터(IV41)의 출력신호와 출력 인에이블 신호(poe)에 대해 NAND 연산을 수행하고, 이를 스텝다운 펄스신호(B)로서 출력한다. 스텝다운 펄스신호(B)가 인에이블되는 시간(즉, 펄스폭)은 지연소자(406)의 지연량에 의해 결정된다.
접지 부스트부(404)는 스텝다운 펄스신호(B)가 인에이블되는 동안 외부 접지 전압(VSS)을 부스트다운하여 내부 접지 전압(IVSS)을 생성한다. 도 4에 도시되어 있는 바와 같이, 접지 부스트부(404)는 NMOS 트랜지스터(N41)와 PMOS 트랜지스터(P41)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N41)는 소오스와 드레인이 모두 노드(B)에 연결되어 있고, 게이트는 접지 부스트부(404)의 출력단자(IVSS)에 연결되어 있다. 즉, NMOS 트랜지스터(N41)는 커패시터로 사용되고 있다. PMOS 트랜지스터(P41)는 드레인과 서브스트레이트(substrate)와 게이트가 모두 외부 접지 전압(VSS)에 연결되어 있고, 소오스만이 NMOS 트랜지스터(N41)의 게이트에 연결되어 있다. 즉, PMOS 트랜지스터(P41)는 다이오드와 같이 동작한다. PMOS 트랜지스터(P41)의 소오스 전압을 내부 접지 전압(IVSS)으로 사용한다.
도 5는 도 3의 스텝업 부스트 블록과 도 4의 스텝다운 부스트 블록의 동작을 설명하는 신호 파형도이다. 먼저 출력 인에이블 신호(poe)가 t1 내지 t3 구간 동안 인에이블되는 펄스라고 하면, 이 펄스를 지연소자(도 3의 306, 도 4의 406)를 사용하여 뒷단을 잘라서 일정한 펄스 폭을 가지는 신호를 형성한다. 먼저 시간 t1 이전에는 출력 인에이블 신호(poe)가 로우 레벨을 유지하고 있으므로 노드(A)는 하이 레벨에 있고, 따라서 NAND 게이트(ND31, ND41)에는 하이 레벨과 로우 레벨의 신호가 인가되므로 NAND 게이트(ND31, ND41)는 노드(B)로 하이 레벨을 출력한다.
시간 t1에서 출력 인에이블 신호(poe)가 로우 레벨에서 하이 레벨로 상승하면 지연소자(306, 406)에 의해 노드(A)로의 신호 전달이 지연되므로 노드(A)는 계속 하이 레벨을 유지하고, 따라서 NAND 게이트(ND31, ND41)는 노드(B)로 로우 레벨을 출력한다. 그러다가 시간 t2에서 하이 레벨의 출력 인에이블 신호(poe)가 지연소자(306, 406)와 인버터(IV31, IV41)를 경유하여 노드(A)에 로우 레벨로서 도달하면 NAND 게이트(ND31, ND41)는 노드(B)로 하이 레벨을 출력한다. 도 3의 스텝업 펄스신호 생성부(302)는 도 4의 스텝다운 펄스신호 생성부(402)와 달리 인버터(IV32)를 더 구비하고 있다. 인버터(IV32)는 노드(B)의 신호를 반전하여 노드(C)로 출력한다. 노드(B)에 인가되는 펄스 신호의 로우 레벨 구간과 노드(C)에 인가되는 펄스 신호의 하이 레벨의 구간의 길이는 지연소자(306, 406)와 인버터(IV31, IV41)에 의해 출력 인에이블 신호(poe)가 지연되는 정도에 달려 있다. 시간 t3에서 출력 인에이블 신호(poe)가 하이 레벨에서 로우 레벨로 하강하더라도 노드(A)가 시간 t3의 전후로 로우 레벨을 유지하고 있으므로 노드(B)의 레벨은 변하지 않는다.
도 3에 도시되어 있는 바와 같이, NMOS 트랜지스터(N32)에서 게이트와 기판에 전원 전압(VCC)이 인가되므로, 전술한 바와 같이 NMOS 트랜지스터(N32)는 다이오드와 같이 동작하여 출력 노드(IVCC)에는 전원 전압(VCC)이 인가된다. 이때 노드(C)는 로우 레벨이므로 NMOS 트랜지스터(N31)에 의해 구현되는 커패시터의 양단에 전원 전압(VCC)이 걸리게 되어 NMOS 트랜지스터(N31)에 전하가 충전된다. 그러다가 시간 t1에서 노드(C)가 하이 레벨(VCC)이 인가되면 전하 보존의 법칙에 의해 출력 노드(IVCC)에는 2VCC가 인가된다. 시간 t2에서 노드(C)가 로우 레벨로 되면 출력 노드(IVCC)에는 다시 VCC가 인가된다.
도 4에 도시되어 있는 바와 같이, PMOS 트랜지스터(P41)에서 게이트와 기판에 접지 전압(VSS)이 인가되므로, PMOS 트랜지스터(P41)는 다이오드와 같이 동작하여 출력 노드(IVSS)에는 접지 전압(VSS)이 인가된다. 이 때 노드(B)는 하이 레벨이므로 NMOS 트랜지스터(ND41)에 구현되는 커패시터의 양단에 전원 전압(VCC)이 걸리게 되어 NMOS 트랜지스터(N41)에 전하가 충전된다. 도 3의 NMOS 트랜지스터(N31)의 경우와는 반대 극성으로 전하가 충전된다. 그러다가 시간 t1에서 노드(B)에 로우 레벨이 인가되면 전하 보존의 법칙에 의해 출력 노드(IVSS)에는 -VCC의 전압이 인가된다. 시간 t2에서 노드(B)가 하이 레벨로 되면 출력 노드(IVSS)에는 다시 접지 전압(VSS)이 인가된다.
따라서 시간 t1 내지 t2에서 풀업 구동부(도 2의 210)의 전원 단자에 2VCC가 인가되고, 풀다운 구동부(도 2의 212)의 접지 단자에 -VCC가 인가된다. 따라서 도 2에 도시된 출력 버퍼 회로(200)가 저전압에서 구동되거나 낮은 온도에서 동작할 때의 풀업 구동부(210)와 풀다운 구동부(212)의 전류 구동 능력 저하를 보상할 수 있으며, 뿐만 아니라 응답 속도의 향상시킬 수 있게 된다. 또한 출력 인에이블 신호(poe)가 인에이블되는 구간 전체가 아니라, 적절히 선택된 시간 구간(t1 내지 t2)에서만 부스트업된 전압(2VCC), 부스트다운된 전압(-VCC)이 인가되므로 전력 소모의 증가를 최소화할 수 있다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 저전압이나 낮은 온도에서도 판독 오류 또는 속도 지연이 발생하지 않는 출력 버퍼를 제공하는 것이 가능하게 된다. 또한 전력 소모의 증가를 최소화할 수 있는 이점이 있다.

Claims (7)

  1. 출력 인에이블 신호가 인에이블되면 입력 데이터 신호를 버퍼링하고, 상기 버퍼링된 신호를 출력단자를 통하여 출력하는 출력 버퍼 회로에 있어서,
    상기 출력 인에이블 신호가 인에이블되고 상기 입력 데이터 신호가 하이 레벨이면 풀업 구동신호를 인에이블시키는 풀업 제어부와,
    상기 출력 인에이블 신호가 인에이블되고 상기 입력 데이터 신호가 로우 레벨이면 풀다운 구동신호를 인에이블시키는 풀다운 제어부와,
    상기 출력 인에이블 신호가 인에이블되면 소정 기간 동안 외부 전원 전압을 스텝업하여 내부 전원 전압으로 제공하는 스텝업 부스트 블록과,
    상기 출력 인에이블 신호가 인에이블되면 소정 기간 동안 외부 접지 전압을 스텝다운하여 내부 접지 전압으로 제공하는 스텝다운 부스트 블록과,
    상기 풀업 구동신호가 인에이블되면 상기 내부 전원 전압을 상기 출력단자를 통해 출력하는 풀업 구동부와,
    상기 풀다운 구동신호가 인에이블되면 상기 내부 접지 전압을 상기 출력단자를 통해 출력하는 풀다운 구동부를
    포함하는 것을 특징으로 하는 출력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 스텝업 부스트 블록은
    상기 출력 인에이블 신호가 인에이블되면 소정 기간 동안 인에이블되는 스텝업 펄스신호를 생성하는 스텝업 펄스신호 생성부와,
    상기 스텝업 펄스신호가 인에이블되는 동안 외부 전원 전압을 부스트업하는 전원 부스트부를
    포함하는 것을 특징으로 하는 출력 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 스텝업 펄스신호 생성부는
    상기 출력 인에이블 신호가 입력되고, 소정 시간 지연되어 출력되는 지연소자와,
    상기 지연소자의 출력을 반전시키는 제1 인버터와,
    상기 지연소자의 출력과 상기 출력 인에이블 신호를 두 입력으로 하여 NAND 연산을 수행하는 NAND 게이트와,
    상기 NAND 게이트의 출력을 수신하여 반전하고, 상기 스텝업 펄스신호로 출력하는 제2 인버터를
    포함하는 것을 특징으로 하는 출력 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 전원 부스트부는
    상기 제2 인버터의 출력을 일 입력으로 하는 커패시터와,
    드레인과 게이트가 외부 전원 전압에 연결되고, 소오스가 상기 커패시터의 다른 입력단자에 연결되는 NMOS 트랜지스터를
    구비하며,
    상기 NMOS 트랜지스터의 소오스 전압을 상기 내부 전원 전압으로 출력하는 것을 특징으로 하는 출력 버퍼 회로.
  5. 제 1 항에 있어서,
    상기 스텝다운 부스트 블록은
    상기 출력 인에이블 신호가 인에이블되면 소정 기간 동안 인에이블되는 스텝다운 펄스신호를 생성하는 스텝다운 펄스신호 생성부와,
    상기 스텝다운 펄스신호가 인에이블되는 동안 외부 접지 전압을 부스트다운하는 접지 부스트부를
    포함하는 것을 특징으로 하는 출력 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 스텝다운 펄스신호 생성부는
    상기 출력 인에이블 신호가 입력되고, 소정 시간 지연되어 출력되는 지연소자와,
    상기 지연소자의 출력을 반전시키는 인버터와,
    상기 지연소자의 출력과 상기 출력 인에이블 신호를 두 입력으로 하여 NAND 연산을 수행하고, 이 결과를 스텝다운 펄스신호로 출력하는 NAND 게이트를
    포함하는 것을 특징으로 하는 출력 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 접지 부스트부는
    상기 NAND 게이트의 출력을 일 입력으로 하는 커패시터와,
    소오스와 게이트가 외부 접지 전압에 연결되고, 드레인이 상기 커패시터의 다른 입력단자에 연결되는 PMOS 트랜지스터를
    구비하며,
    상기 PMOS 트랜지스터의 드레인 전압을 상기 내부 접지 전압으로 출력하는 것을 특징으로 하는 출력 버퍼 회로.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980016328A (ko) * 1996-08-27 1998-05-25 김광호 반도체 메모리 장치의 데이터 출력버퍼 회로
KR19980029363A (ko) * 1996-10-25 1998-07-25 김광호 반도체 장치의 데이타 출력 버퍼
KR19980033772A (ko) * 1996-11-01 1998-08-05 문정환 데이타 출력버퍼
KR19980036243A (ko) * 1996-11-18 1998-08-05 문정환 데이타 출력버퍼
KR19990062006A (ko) * 1997-12-31 1999-07-26 김영환 전력 소모가 적은 반도체 장치의 출력 버퍼

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980016328A (ko) * 1996-08-27 1998-05-25 김광호 반도체 메모리 장치의 데이터 출력버퍼 회로
KR19980029363A (ko) * 1996-10-25 1998-07-25 김광호 반도체 장치의 데이타 출력 버퍼
KR19980033772A (ko) * 1996-11-01 1998-08-05 문정환 데이타 출력버퍼
KR19980036243A (ko) * 1996-11-18 1998-08-05 문정환 데이타 출력버퍼
KR19990062006A (ko) * 1997-12-31 1999-07-26 김영환 전력 소모가 적은 반도체 장치의 출력 버퍼

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