JP3803144B2 - 半導体メモリ装置のデータ出力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、高周波用半導体メモリ装置のデータ出力バッファに関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に応じてトランジスタはますます極小化され、低電圧・高速化の動作を要求されてきている。例えば、４メガＤＲＡＭの場合はチップ内動作電圧は約５Ｖであったが、外部電源電圧を低めてチップ内動作電圧を供給する定電圧回路（内部電源電圧回路）を採用し始めた１６メガＤＲＡＭになると電源電圧は約３．３Ｖに低くなり、そして高集積化が加速するに従ってこれは更に低くなっている。それにより、半導体メモリ装置からの出力データのレベルも徐々に変化してきている。
【０００３】
即ち、５Ｖの電源電圧入力によって動作する半導体メモリ装置におけるデータ出力レベルは、論理“１”を出力するときには約２．４Ｖ以上で、論理“０”を出力するときには０．４Ｖ以下であった。しかし、高集積化されたメモリなどではトランジスタの信頼性の問題から動作電圧が５Ｖから３．３Ｖに低電圧化され、そしてデータ出力レベルの範囲は動作特性により次のように二つのレベルに分けられるようになった。第一に、高速にデータを出力する交流条件でのデータ出力レベルは、データ“１”を出力するときには２．０Ｖ以上、データ“０”を出力するときには０．８Ｖ以下に規定されている。第二に、データ出力が相当時間持続される直流条件、つまり低速にメモリセルのデータをアクセスする場合では５Ｖの規定を採用し、データ“１”の出力レベルは２．４Ｖ以上、データ“０”の出力レベルは０．４Ｖ以下に規定されている。
【０００４】
上記のように動作電圧が低くなる高集積半導体メモリ装置の出力バッファは、データを安定したレベルで高速伝送するために、データのレベルを昇圧する昇圧手段が付加されている。この昇圧手段を付加したデータ出力バッファは、入力されるデータ信号のレベルを昇圧し、この昇圧レベルのデータでＮＭＯＳトランジスタのプルアップトランジスタとＮＭＯＳトランジスタのプルダウントランジスタで構成されたデータ出力ドライバを駆動するようになっている。図１に、高集積半導体メモリ装置で利用されるデータ出力バッファの構成を示す。
【０００５】
このデータ出力バッファは、データライン対ＤＢ，ＤＢＢ（相補）のうち第１データラインＤＢの活性論理、例えば論理“ハイ”に応答して電源電圧Ｖccを昇圧し、プルアップ制御信号ＤＯＫとして出力する昇圧回路(boosting circuit)１２と、データライン対ＤＢ，ＤＢＢのうち第２データラインＤＢＢが活性論理のデータを有するときにプルダウン制御信号ＤＯＫＢを発生するドライバのインバータ１４，１５と、電源電圧Ｖccと基準電圧Ｖssとの間に接続され、プルアップ制御信号ＤＯＫに応答して出力端子Ｄout をプルアップ駆動し、プルダウン制御信号ＤＯＫＢに応答して出力端子Ｄout をプルダウン駆動するデータ出力ドライバ１６と、から構成されている。
【０００６】
図２は、図１の回路の動作を説明するための出力端子Ｄout の波形図である。図１に示す回路が動作すると、まず電源電圧Ｖccと内部ノードＮ１との間にダイオード接続されたＮＭＯＳトランジスタ２８が導通する。このＮＭＯＳトランジスタ２８の導通により、ＭＯＳキャパシタ２６の対応電極が電源電圧Ｖcc−Ｖtn（ＶtnはＮＭＯＳトランジスタ２８のしきい値電圧）レベルにプリチャージされる。
【０００７】
この状態で、第１データラインＤＢに論理“ハイ”、第２データラインＤＢＢに論理“ロウ”のデータ信号が入力されると、インバータ２２，３４は、第１データラインＤＢの論理“ハイ”を反転してインバータ２４の入力ノードとＮＭＯＳトランジスタ３２のゲート端子にそれぞれ供給する。インバータ２２による反転の論理“ロウ”信号は、内部ノードＮ１にソース接続されたＰＭＯＳトランジスタ３０のゲート端子に供給されると共に、インバータ２４により反転されてＭＯＳキャパシタ２６の対応電極へ供給される。すると、ＭＯＳキャパシタ２６が昇圧動作して内部ノードＮ１の電圧を約２Ｖcc−Ｖtnのレベルへ昇圧し、ＰＭＯＳトランジスタ３０はインバータ２２からの論理“ロウ”出力によって導通状態になる。一方、ＰＭＯＳトランジスタ３０のドレイン端子にドレイン接続され、ソース端子が基準電圧Ｖssへ接続されているＮＭＯＳトランジスタ３２は、インバータ３４から出力される論理“ロウ”信号によって非導通状態となる。従って、内部ノードＮ１の昇圧電圧２Ｖcc−ＶtnがＰＭＯＳトランジスタ３０のチャネルを通じて接続ノードＮ２へ印加され、プルアップ制御信号ＤＯＫとしてデータ出力ドライバ１６に供給される。
【０００８】
データ出力ドライバ１６は、電源電圧Ｖccと基準電圧Ｖssとの間にチャネルが直列接続され、それぞれのソース端子とドレイン端子が出力端子Ｄout に接続されたＮチャネル形のプルアップトランジスタ１８及びプルダウントランジスタ２０で構成され、各ゲートにそれぞれプルアップ制御信号ＤＯＫとプルダウン制御信号ＤＯＫＢを入力するようにされている。プルダウン制御信号ＤＯＫＢは、第２データラインＤＢＢの信号を駆動するインバータ１４，１５から出力される信号である。従って、データライン対ＤＢ，ＤＢＢのうち第１データラインＤＢに活性論理を有するデータが入ると、データ出力ドライバ１６内のプルアップトランジスタ１８が昇圧回路１２による昇圧電圧２Ｖcc−Ｖtnにより導通化されるので、電源電圧Ｖccのレベルを出力端子Ｄout に駆動してデータ“１”を出力する。もし、データライン対ＤＢ，ＤＢＢのうち第２データラインＤＢＢに活性論理を有するデータが入ると、プルアップ制御信号ＤＯＫが基準電圧Ｖssとなり、プルダウン制御信号ＤＯＫＢが電源電圧Ｖccのレベルになるので、データ出力ドライバ１６内のプルアップトランジスタ１８が非導通状態、プルダウントランジスタ２０が導通状態となって、出力端子Ｄout のレベルは基準電圧Ｖssのレベルにプルダウンされる。このようなデータ出力バッファの出力波形を図２に示す。
【０００９】
上述のように、高集積半導体メモリ装置に使用されるデータ出力バッファに対し、標準電源電圧Ｖcc、例えば３．３Ｖの動作電源電圧で規定された二つのデータ出力レベルを満足させるために、データ出力ドライバ１６内のプルアップトランジスタ１８のゲートノードの電圧を昇圧して論理“ハイ”のデータレベルの出力条件を満足させているものである。
【００１０】
【発明が解決しようとする課題】
しかしながら、第１データラインＤＢの活性論理により常時昇圧電圧を発生してデータ出力ドライバ１６内のプルアップトランジスタ１８を駆動する従来のデータ出力バッファは、下記のような問題点がある。
【００１１】
第一に、メモリを高速アクセスする交流条件のときに必要とするデータ出力レベルは約２．０Ｖであればよいが、昇圧回路の付加により補強された数値の２．４Ｖ以上の出力を常時得るようにしてあるため、実際に高速でデータをアクセスするときのデータ出力レベルは２．４Ｖを超過する。これは、データを高速アクセスするときにデータ出力レベルが必要以上に上昇することであり、論理“０”のデータを出力するときにチップに大きなノイズを発生する要因となって誤動作を誘発し得る。
【００１２】
第二に、比較的消費電力の大きいデータ出力ドライバ内のプルアップトランジスタのゲート端子に昇圧回路の出力を印加するため、高速アクセス時に消費電力が増加し、また昇圧回路に必要なＭＯＳキャパシタ用のレイアウト増加につながって集積性に影響がある。
【００１３】
第三に、ＣＭＯＳ工程で形成されるＭＯＳキャパシタの物理的反応速度の限界から、メモリの高速化に伴って非常に短い時間でデータ遷移(data transtion)が発生すると、昇圧回路が誤動作する可能性があり、所望の論理のデータが出力されない現象が起こり得る。
【００１４】
このような従来技術に着目して本発明は、高速メモリアクセスで出力データが高速にトグル(toggle)する場合、データ出力レベルの必要以上の上昇を抑制し、消費電力を抑制すると共にノイズによる誤動作を防止できるような半導体メモリ装置のデータ出力バッファを提供する。このために、メモリのアクセス時間に対応してデータの出力レベルを選択的に調節出力することの可能なデータ出力バッファを提供する。即ち、メモリセルのデータが高速アクセスされるときには第１出力レベルのデータを出力し、メモリセルのデータが低速アクセスされるときには前記第１出力レベルより高い第２出力レベルを有するデータを出力するようにして、低消費電力で且つ安定したデータを出力することができる半導体メモリ装置のデータ出力バッファを提供する。
【００１５】
【課題を解決するための手段】
本発明によれば、メモリセルから出力されるデータを入力するためのデータライン対と、電源電圧と基準電圧との間に設けられ、プルアップ制御信号が第１レベルで提供されるときにはデータ出力端子のハイ電圧レベルとして第１出力レベルに駆動し、前記プルアップ制御信号が第２レベルで提供されるときは前記データ出力端子のハイ電圧レベルとして第２出力レベルに駆動し、そしてプルダウン制御信号に応答して前記データ出力端子をプルダウンするデータ出力ドライバと、前記データライン対の第１データラインの活性化信号の持続周期が所定の周期を超えないときには前記第１レベルのプルアップ制御信号を前記データ出力ドライバに提供し、前記第１データラインの活性化信号の持続周期が前記所定の周期を超えるときには前記第２レベルのプルアップ制御信号を前記データ出力ドライバに提供するプルアップ制御手段と、を備えてなることを特徴とした半導体メモリ装置のデータ出力バッファが提供される。
【００１６】
データ出力ドライバは、電源電圧とデータ出力端子との間に接続され、ゲート端子にプルアップ制御信号を受けて該プルアップ制御信号のレベルに対応する電圧を前記データ出力端子へ出力するプルアップトランジスタと、前記データ出力端子と基準電圧との間に接続され、ゲート端子にプルダウン制御信号を受けて前記データ出力端子を基準電圧レベルにプルダウンするプルダウントランジスタと、から構成されるものとすることができ、また、プルダウン制御信号は、データライン対の第２データラインに接続したドライバからなるプルダウン制御手段により発生されるものとするとよい。
【００１７】
プルアップ制御手段は、データライン対の第１データラインが第１論理から第２論理へ遷移すると第１レベルのプルアップ制御信号を出力し、そして該第１レベルのプルアップ制御信号よりも高いレベルのレベルシフト信号の入力に応答して出力抑止状態となる第１駆動部と、前記第１データラインの第２論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出部と、前記レベルシフト制御信号に応答して前記レベルシフト信号を発生するレベルシフタと、前記レベルシフト信号の入力により前記第１レベルよりも高い第２レベルのプルアップ制御信号を出力する昇圧回路と、から構成することができる。
【００１８】
或いは、本発明によれば、電源電圧にドレイン接続されると共にデータ出力端子にソース接続され、プルアップ制御信号に制御されるＮチャネル形プルアップトランジスタと、前記データ出力端子にドレイン接続されると共に基準電圧にソース接続され、プルダウン制御信号に制御されるＮチャネル形プルダウントランジスタと、で構成されたデータ出力ドライバを備える半導体メモリ装置のデータ出力バッファにおいて、メモリセルから出力されるデータを入力するためのデータライン対と、該データライン対の第１データラインが活性論理に遷移するときに前記プルアップ制御信号を基準電圧レベルから電源電圧レベルにして出力し、そしてレベルシフト信号に応答して出力抑止状態となる第１プルアップ制御信号発生手段と、前記第１データラインの活性論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出手段と、前記レベルシフト制御信号に応答して電源電圧より高いレベルの前記レベルシフト信号を発生するレベルシフト手段と、前記レベルシフト信号に応答して電源電圧を昇圧し、該昇圧電圧を前記プルアップ制御信号として出力する第２プルアップ制御信号発生手段と、前記データライン対の第２データラインの非活性論理に応答して基準電圧レベルの前記プルダウン制御信号を出力するプルダウン制御信号発生手段と、を備えることを特徴とする。
【００１９】
第１プルアップ制御信号発生手段は、プルアップトランジスタのゲート端子とデータライン対の第１データラインとの間にチャネル接続されて前記第１データラインの活性論理の電圧を伝送し、そしてレベルシフト信号に応答してオフ状態となるＰＭＯＳトランジスタを用いて構成することでき、また、持続時間検出手段は、データライン対の第１データラインの信号を遅延する遅延部と、該遅延部の出力信号及び前記第１データラインの信号を比較して両信号が活性論理を有するときにレベルシフト制御信号を発生するレベルシフト制御信号発生部と、から構成することができる。
【００２０】
或いはまた、本発明によれば、電源電圧にドレイン接続されると共にデータ出力端子にソース接続され、プルアップ制御信号に制御されるＮチャネル形プルアップトランジスタと、前記データ出力端子にドレイン接続されると共に基準電圧にソース接続され、プルダウン制御信号に制御されるＮチャネル形プルダウントランジスタと、で構成されたデータ出力ドライバを備える半導体メモリ装置のデータ出力バッファにおいて、メモリセルから出力されるデータを入力するためのデータライン対と、該データライン対の第１データラインが活性論理に遷移するときに前記プルアップ制御信号を基準電圧レベルから電源電圧レベルにして出力し、そしてレベルシフト信号に応答して出力抑止状態となる第１プルアップ制御信号発生手段と、前記第１データラインの活性論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出手段と、前記レベルシフト制御信号に応答して電源電圧より高いレベルの前記レベルシフト信号を発生するレベルシフト手段と、電源電圧より高いレベルの電圧をソース入力電圧とし、前記レベルシフト信号に応答して前記ソース入力電圧を前記プルアップ制御信号として出力するＰＭＯＳトランジスタの第２プルアップ制御信号発生手段と、前記データライン対の第２データラインの非活性論理に応答して基準電圧レベルの前記プルダウン制御信号を出力するプルダウン制御信号発生手段と、を備えることを特徴とする。
【００２１】
この場合、第２プルアップ制御信号発生手段のソース入力電圧を動作電圧とするインバータによりレベルシフト信号を駆動して前記第２プルアップ制御信号発生手段を制御するようにしておくとよく、また、第２プルアップ制御信号発生手段のソース入力電圧は、メモリ待機モードでも電源電圧の昇圧動作を行うチップ内昇圧回路から供給される昇圧電圧としておくとよい。
【００２２】
このように構成される本発明のデータ出力バッファは、データ出力ドライバのデータ出力端子にデータ“１”を出力するときには、その出力持続時間に応じてデータ出力ドライバのプルアップ制御信号の電圧レベルを変化させて調整することにより、データ出力端子からのデータ出力レベルを高速アクセス、低速アクセスに合わせて最適制御することが可能になる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中共通部分には同じ符号を使用して説明する。
【００２４】
図３に、データ出力バッファの回路図を示す。プルアップ制御手段の第１駆動部３６（第１プルアップ制御信号発生手段）は、データライン対ＤＢ，ＤＢＢのうち第１データラインＤＢが第１論理の例えば“ロウ”（非活性）から第２論理の例えば“ハイ”（活性）へ遷移するときに応答して第１レベルのプルアップ制御信号ＤＯＫを発生する。プルアップ制御手段の持続時間検出部３８は、第１データラインＤＢで第２論理が所定時間持続するとこれを検出してレベルシフト制御信号を発生する。プルアップ制御手段のレベルシフタ４０は、そのレベルシフト制御信号によりトリガされてレベルシフトさせたレベルシフト信号ＬＴＳを発生する。プルアップ制御手段の昇圧回路４４（第２プルアップ制御信号発生手段）は、レベルシフト信号ＬＴＳの入力に応答して電源電圧Ｖccを昇圧し、第２レベルのプルアップ制御信号ＤＯＫを発生する。また、第２データラインＤＢＢに接続されたプルダウン制御手段１７（プルダウン制御信号発生手段）は、第２データラインＤＢＢの活性論理のデータに応答してプルダウン制御信号ＤＯＫＢを発生するドライバのインバータ１４，１５で構成される。そして、データ出力ドライバ１６は、プルアップ制御信号ＤＯＫ、プルダウン制御信号ＤＯＫＢに従うプルアップ及びプルダウントランジスタ１８，２０で構成される。
【００２５】
図３に示す回路に電源電圧Ｖccが供給され、データライン対ＤＢ，ＤＢＢにおいて第１データラインＤＢが論理“ハイ”、第２データラインＤＢＢが論理“ロウ”の入力状態になると、まず最初にプルアップ制御信号ＤＯＫは、電源電圧Ｖccのレベルにセットされる。即ち、第１データラインＤＢに論理“ハイ”、第２データラインＤＢＢに論理“ロウ”の信号が入ると、これら信号は、それぞれ第１駆動部３６とプルダウン制御手段１７へ入力される。そして、ゲート端子が昇圧電圧Ｖppに接続されて導通する第１駆動部３６内のＮＭＯＳトランジスタ５０及びこのときには論理“ロウ”のレベルシフト信号ＬＴＳをゲート端子に受けるＰＭＯＳトランジスタ５２が、第１データラインＤＢの論理“ハイ”電圧をチャネルを通じて伝送し、プルアップ制御信号ＤＯＫとして供給する一方、プルダウン制御手段１７が、第２データラインＤＢＢの論理“ロウ”を直列接続の２つのインバータ１４，１５により駆動してプルダウントランジスタ２０のプルダウン制御信号ＤＯＫＢとして供給する。従って、データライン対ＤＢ，ＤＢＢにデータ“１”出力の信号が入力されると、ＮＭＯＳトランジスタ５０及びＰＭＯＳトランジスタ５２によりプルアップ制御信号ＤＯＫの電圧は第１レベルである電源電圧Ｖccのレベルにセットされ、プルダウン制御信号ＤＯＫＢの電圧は基準電圧Ｖssのレベルにセットされる。これによりプルアップトランジスタ１８が導通状態となり、プルダウントランジスタ２０が非導通状態となるので、データ出力ドライバ１６の出力端子Ｄout のレベルは、電源電圧Ｖccからプルアップトランジスタ１８のしきい値電圧Ｖtnを引いた第１出力レベルＶcc−Ｖtnとなる。
【００２６】
データライン対ＤＢ，ＤＢＢの各データレベルがフリップ(flip)して第１データラインＤＢが論理“ロウ”、第２データラインＤＢが論理“ハイ”に遷移すると、プルダウン制御信号ＤＯＫＢは“ハイ”状態、一方プルアップ制御信号ＤＯＫの電圧は、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５０の各チャネルを通じて第１データラインＤＢへ放電されることにより、基準電圧Ｖssのレベルになる。従って、第１データラインＤＢが論理“ロウ”へ遷移すると、プルアップトランジスタ１８の非導通及びプルダウントランジスタ２０の導通により、出力端子Ｄout のレベルは基準電圧Ｖssレベルにプルダウンされる。その後、データライン対ＤＢ，ＤＢＢが再びフリップして遷移すると、上記のような動作が反復される。尚、ＮＭＯＳトランジスタ５０はより高速動作を実現するため補助的に設けられたものである。
【００２７】
このような動作状態において、ＰＭＯＳトランジスタ５２のゲート電圧＝レベルシフト信号ＬＴＳは、第１データラインＤＢが論理“ロウ”から論理“ハイ”に遷移した後に予め設定された持続時間が経つまでに再び“ロウ”遷移する場合は、論理“ロウ”を維持する。このときの持続時間は、持続時間検出部３８内の遅延部をなすインバータチェーン５４による遅延時間で設定される。従って、第１データラインＤＢの論理が“ロウ”から“ハイ”に遷移してインバータチェーン５４による遅延時間を越えない範囲内で再び“ロウ”遷移する場合には、データ出力ドライバ１６内のプルアップトランジスタ１８は、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５０の導通により伝達される第１レベルのプルアップ制御信号ＤＯＫ、つまり第１データラインＤＢのフル電源電圧Ｖcc(Full voltage source) により制御され、データ出力端子Ｄout を、電源電圧Ｖccからプルアップトランジスタ１８のしきい値電圧Ｖtnを引いた電圧Ｖcc−Ｖtnの第１出力レベルに駆動する。
【００２８】
一方、第１データラインＤＢの論理“ハイ”が上記持続時間を越えて維持される場合には、次のように動作する。第１データラインＤＢの論理“ハイ”は持続時間検出部３８内のインバータチェーン５４の一番目のインバータへ供給されると同時にＮＡＮＤゲート５６へ入力される。そしてインバータチェーン５４は、入力される信号を所定時間遅延した後にＮＡＮＤゲート５６のもう一方の入力として供給する。従って、第１データラインＤＢの論理“ハイ”がインバータチェーン５４による遅延時間を越えて論理“ハイ”を維持し、レベルシフト制御信号発生部をなすＮＡＮＤゲート５６の両入力が論理“ハイ”となると、これにより初めてＮＡＮＤゲート５６の出力は論理“ハイ”から論理“ロウ”に遷移する。もし、第１データラインＤＢの論理“ハイ”持続時間がインバータチェーン５４の遅延時間より短ければＮＡＮＤゲート５６の両入力論理は排他的になるので、ＮＡＮＤゲート５６の出力は論理“ハイ”を継続して維持する。このようなＮＡＮＤゲート５６の出力がインバータ５８で反転されてレベルシフタ４０の制御端子に入力される。
【００２９】
レベルシフタ４０は、半導体チップの電源投入でメモリ内蔵のメモリ内昇圧回路（図示せず）から発生される昇圧電圧Ｖppを各ソース端子に入力するＰＭＯＳトランジスタ６０，６２と、各ドレイン端子がＰＭＯＳトランジスタ６２，６０のゲート端子に交差接続されると共にＰＭＯＳトランジスタ６０，６２の各ドレイン端子にそれぞれ接続され、ソース端子が基準電圧Ｖssに接続されたＮＭＯＳトランジスタ６４，６６と、ＮＭＯＳトランジスタ６４のゲート端子に入力されるレベルシフト制御信号を反転してＮＭＯＳトランジスタ６６のゲート端子へ供給するインバータ６８と、から構成されている。この回路に持続時間検出部３８内のインバータ５８から論理“ロウ”の信号が提供される場合には、ＮＭＯＳトランジスタ６６とＰＭＯＳトランジスタ６０が導通し、論理“ロウ”のレベルシフト信号ＬＴＳが出力されてＰＭＯＳトランジスタ５２のゲート端子へ供給される。一方、上述のように第１データラインＤＢの論理“ハイ”が上記持続時間以上継続し、持続時間検出部３８内のインバータ５８から論理“ハイ”のレベルシフト制御信号が出力されると、今度はＮＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６２が導通し、昇圧電圧Ｖppのレベルを有するレベルシフト信号ＬＴＳが出力される。そしてこれに従いＰＭＯＳトランジスタ５２が非導通化され、第１駆動部３６は出力抑止状態となる。
【００３０】
従って、第１データラインＤＢの活性論理＝論理“ハイ”の持続時間が持続時間検出部３８に設定された遅延時間より短ければ、レベルシフタ４０によるレベルシフト信号ＬＴＳは基準電圧Ｖssレベルで出力されてＰＭＯＳトランジスタ５２を導通化させる。そして、第１データラインＤＢの論理“ハイ”持続時間が持続時間検出部３８に設定された遅延時間より長くなると、レベルシフタ４０によるレベルシフト信号ＬＴＳは昇圧電圧Ｖppのレベルで出力されてＰＭＯＳトランジスタ５２を非導通化させる。これにより、第１データラインＤＢの論理“ハイ”持続時間に応じてプルアップ制御信号ＤＯＫのレベルが調整される。
【００３１】
即ち、第１データラインＤＢの信号が持続時間検出部３８の遅延時間より短い周期で高速遷移する交流条件で入力される場合には、データ出力ドライバ１６の出力は図５の期間ｔ１内のようにＶcc−Ｖtnの第１出力レベルになる。一方で、データライン対ＤＢ，ＤＢＢの論理遷移が持続時間検出部３８の遅延時間より長い周期で低速遷移する、即ちメモリセルからアクセスされるデータが直流条件で出力される場合には、データ出力ドライバ１６は、昇圧回路４４から出力される第２レベルの電圧つまり昇圧電圧Ｖppにより駆動される。
【００３２】
更に言うと、第１データラインＤＢに論理“ハイ”の信号が入力されてプルアップ制御信号ＤＯＫが第１レベルの電圧で供給される状態で、そのまま第１データラインＤＢの信号が論理“ハイ”を一定時間以上持続すると、持続時間検出部３８のＮＡＮＤゲート５６の出力が論理“ロウ”に遷移してインバータ５８から論理“ハイ”のレベルシフト制御信号が出力されてレベルシフタ４０のＮＭＯＳトランジスタ６４が導通する。このＮＭＯＳトランジスタ６４の導通によりＰＭＯＳトランジスタ６２が導通し、レベルシフタ４０の出力端子からレベルシフト信号ＬＴＳが昇圧電圧Ｖppのレベルで出力される。そして、レベルシフト信号ＬＴＳが昇圧電圧ＶppのレベルになるとＰＭＯＳトランジスタ５２は、ゲート電圧がソース電圧よりも高くなるので非導通状態になる。従って、プルアップトランジスタ１８は、第２レベルの電圧＝昇圧電圧Ｖppにより駆動されることになる。
【００３３】
昇圧回路４４は例えば図４に示すように構成され、レベルシフタ４０から出力されるレベルシフト信号ＬＴＳが昇圧電圧Ｖppレベルの論理“ハイ”になるとトリガされる。この例の昇圧回路４４は、発振器８３、ＮＭＯＳトランジスタ８０，８２，８４，８６、ＭＯＳキャパシタ８８，９０、及びインバータ９２，９４，９６で構成されている。レベルシフタ４０から出力されるレベルシフト信号ＬＴＳが論理“ハイ”になると、ＮＭＯＳトランジスタ８０，８２が導通してＭＯＳキャパシタ８８，９０の対応電極を電源電圧Ｖccのレベルにプリチャージし、そして、発振器８３は所定周期で発振してインバータ９２，９６の動作信号を供給する。発振器８３の出力が論理“ロウ”である場合は、ＮＭＯＳトランジスタ８４のドレインノードのプリチャージ電圧が昇圧されてＮＭＯＳトランジスタ８４のソース端子へ伝送され、一方、発振器８３の出力が論理“ハイ”である場合は、ＮＭＯＳトランジスタ８６のゲートノードの電圧が電源電圧Ｖccの２倍程度（２Ｖcc−Ｖtn）に昇圧されることにより、ＮＭＯＳトランジスタ８６のドレインノードの昇圧電圧がプルアップ制御信号ＤＯＫとして出力される。
【００３４】
昇圧回路４４の動作によりプルアップ制御信号ＤＯＫの電圧が電源電圧Ｖccレベルよりも高い第２レベルの電圧に昇圧されると、プルアップトランジスタ１８のゲート−ソース間電圧Ｖgsは、第１レベルのプルアップ制御電圧が印加されるときより大きくなる。つまり、メモリセルからのデータが比較的低速でアクセスされて第１データラインＤＢの論理遷移速度が持続時間検出部３８のインバータチェーン５４による遅延時間を超過する場合は、プルアップトランジスタ１８のゲート−ソース間電圧Ｖgsが上昇することになり、プルアップトランジスタ１８のソースから出力される電圧レベルは図５の期間ｔ２におけるようにほぼ電源電圧Ｖccの第２出力レベルになる。従って、直流条件で要求されるデータ出力レベルを満足できる。
【００３５】
このようにして電源電圧Ｖccの第２出力レベルでデータが出力される状態で第１データラインＤＢが論理“ロウ”になると、レベルシフタ４０から出力されるレベルシフト信号ＬＳＴが論理“ロウ”へ変わり、昇圧回路４４の動作が即座に中断されると共に、ＰＭＯＳトランジスタ５２のゲート電圧も“ロウ”状態になる。これにより、プルアップ制御信号ＤＯＫのレベルは、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５０のチャネルを通じて基準電圧Ｖssのレベルへディスチャージされる。
【００３６】
以上のように、図３に示すデータ出力バッファは、データを高速に出力するときにはデータ“１”の出力レベルを約２．０Ｖ以上の必要最小限として出力する一方、データを低速に出力するときにはデータ“１”の出力レベルを約２．４Ｖ以上の十分なレベルにして出力し得る。
【００３７】
図６に示すのは、データ出力バッファの他の構成例で、その実質的な動作過程は図３に示した回路と同様である。異なるのは、図３に示した昇圧回路４４の代わりに、ソース端子をチップ内の昇圧回路（図示せず）から出力される昇圧電圧Ｖppに接続してドレイン端子からプルアップ制御信号ＤＯＫを出力するＰＭＯＳトランジスタ７８を第２プルアップ制御信号発生手段として備え、レベルシフタ４０によるレベルシフト信号ＬＴＳを反転駆動してＰＭＯＳトランジスタ７８を制御するインバータ７６を設けた点である。インバータ７６は、チップ内昇圧回路から出力される昇圧電圧Ｖppを動作電圧として使用する。このような構成は、メモリセルのデータがアクセスされない待機モードでも電源電圧Ｖccレベルより高い電圧レベルを有する昇圧電圧Ｖppを利用することに特徴がある。そして、ＭＯＳキャパシタを用いないため、レイアウトに有利で動作も速い。
【００３８】
【発明の効果】
本発明によれば、データが高速アクセスされる場合には、例えば電源電圧Ｖccの第１レベルのプルアップ制御信号でデータ出力ドライバを制御することによりデータ出力レベルを交流条件に合わせる一方で、データが低速アクセスされる場合には、第１レベルより高い例えば昇圧電圧Ｖppの第２レベルのプルアップ制御信号でデータ出力ドライバを制御することによりデータ出力レベルを直流条件に合わせることが可能になる。このように、データの出力レベルを高速出力時と低速出力時とで調整することを可能にしたことにより、高速アクセスに際する半導体メモリ装置の消費電力を抑制し、そして電源ノイズによる誤動作を防止することができる。
【図面の簡単な説明】
【図１】従来のデータ出力バッファの回路図。
【図２】図１の回路による出力データの波形図。
【図３】本発明によるデータ出力バッファの第１実施形態を示す回路図。
【図４】図３中に示す昇圧回路４４の回路図。
【図５】図３の回路による出力データの波形図。
【図６】本発明によるデータ出力バッファの第２実施形態を示す回路図。
【符号の説明】
１６ データ出力ドライバ
１７ プルダウン制御手段（プルダウン制御信号発生手段）
３６ 第１駆動部（第１プルアップ制御信号発生手段）
３８ 持続時間検出部
４０ レベルシフタ
４４ 昇圧回路（第２プルアップ制御信号発生手段）
７８ ＰＭＯＳトランジスタ（第２プルアップ制御信号発生手段）
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、高周波用半導体メモリ装置のデータ出力バッファに関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に応じてトランジスタはますます極小化され、低電圧・高速化の動作を要求されてきている。例えば、４メガＤＲＡＭの場合はチップ内動作電圧は約５Ｖであったが、外部電源電圧を低めてチップ内動作電圧を供給する定電圧回路（内部電源電圧回路）を採用し始めた１６メガＤＲＡＭになると電源電圧は約３．３Ｖに低くなり、そして高集積化が加速するに従ってこれは更に低くなっている。それにより、半導体メモリ装置からの出力データのレベルも徐々に変化してきている。
【０００３】
即ち、５Ｖの電源電圧入力によって動作する半導体メモリ装置におけるデータ出力レベルは、論理“１”を出力するときには約２．４Ｖ以上で、論理“０”を出力するときには０．４Ｖ以下であった。しかし、高集積化されたメモリなどではトランジスタの信頼性の問題から動作電圧が５Ｖから３．３Ｖに低電圧化され、そしてデータ出力レベルの範囲は動作特性により次のように二つのレベルに分けられるようになった。第一に、高速にデータを出力する交流条件でのデータ出力レベルは、データ“１”を出力するときには２．０Ｖ以上、データ“０”を出力するときには０．８Ｖ以下に規定されている。第二に、データ出力が相当時間持続される直流条件、つまり低速にメモリセルのデータをアクセスする場合では５Ｖの規定を採用し、データ“１”の出力レベルは２．４Ｖ以上、データ“０”の出力レベルは０．４Ｖ以下に規定されている。
【０００４】
上記のように動作電圧が低くなる高集積半導体メモリ装置の出力バッファは、データを安定したレベルで高速伝送するために、データのレベルを昇圧する昇圧手段が付加されている。この昇圧手段を付加したデータ出力バッファは、入力されるデータ信号のレベルを昇圧し、この昇圧レベルのデータでＮＭＯＳトランジスタのプルアップトランジスタとＮＭＯＳトランジスタのプルダウントランジスタで構成されたデータ出力ドライバを駆動するようになっている。図１に、高集積半導体メモリ装置で利用されるデータ出力バッファの構成を示す。
【０００５】
このデータ出力バッファは、データライン対ＤＢ，ＤＢＢ（相補）のうち第１データラインＤＢの活性論理、例えば論理“ハイ”に応答して電源電圧Ｖccを昇圧し、プルアップ制御信号ＤＯＫとして出力する昇圧回路(boosting circuit)１２と、データライン対ＤＢ，ＤＢＢのうち第２データラインＤＢＢが活性論理のデータを有するときにプルダウン制御信号ＤＯＫＢを発生するドライバのインバータ１４，１５と、電源電圧Ｖccと基準電圧Ｖssとの間に接続され、プルアップ制御信号ＤＯＫに応答して出力端子Ｄout をプルアップ駆動し、プルダウン制御信号ＤＯＫＢに応答して出力端子Ｄout をプルダウン駆動するデータ出力ドライバ１６と、から構成されている。
【０００６】
図２は、図１の回路の動作を説明するための出力端子Ｄout の波形図である。図１に示す回路が動作すると、まず電源電圧Ｖccと内部ノードＮ１との間にダイオード接続されたＮＭＯＳトランジスタ２８が導通する。このＮＭＯＳトランジスタ２８の導通により、ＭＯＳキャパシタ２６の対応電極が電源電圧Ｖcc−Ｖtn（ＶtnはＮＭＯＳトランジスタ２８のしきい値電圧）レベルにプリチャージされる。
【０００７】
この状態で、第１データラインＤＢに論理“ハイ”、第２データラインＤＢＢに論理“ロウ”のデータ信号が入力されると、インバータ２２，３４は、第１データラインＤＢの論理“ハイ”を反転してインバータ２４の入力ノードとＮＭＯＳトランジスタ３２のゲート端子にそれぞれ供給する。インバータ２２による反転の論理“ロウ”信号は、内部ノードＮ１にソース接続されたＰＭＯＳトランジスタ３０のゲート端子に供給されると共に、インバータ２４により反転されてＭＯＳキャパシタ２６の対応電極へ供給される。すると、ＭＯＳキャパシタ２６が昇圧動作して内部ノードＮ１の電圧を約２Ｖcc−Ｖtnのレベルへ昇圧し、ＰＭＯＳトランジスタ３０はインバータ２２からの論理“ロウ”出力によって導通状態になる。一方、ＰＭＯＳトランジスタ３０のドレイン端子にドレイン接続され、ソース端子が基準電圧Ｖssへ接続されているＮＭＯＳトランジスタ３２は、インバータ３４から出力される論理“ロウ”信号によって非導通状態となる。従って、内部ノードＮ１の昇圧電圧２Ｖcc−ＶtnがＰＭＯＳトランジスタ３０のチャネルを通じて接続ノードＮ２へ印加され、プルアップ制御信号ＤＯＫとしてデータ出力ドライバ１６に供給される。
【０００８】
データ出力ドライバ１６は、電源電圧Ｖccと基準電圧Ｖssとの間にチャネルが直列接続され、それぞれのソース端子とドレイン端子が出力端子Ｄout に接続されたＮチャネル形のプルアップトランジスタ１８及びプルダウントランジスタ２０で構成され、各ゲートにそれぞれプルアップ制御信号ＤＯＫとプルダウン制御信号ＤＯＫＢを入力するようにされている。プルダウン制御信号ＤＯＫＢは、第２データラインＤＢＢの信号を駆動するインバータ１４，１５から出力される信号である。従って、データライン対ＤＢ，ＤＢＢのうち第１データラインＤＢに活性論理を有するデータが入ると、データ出力ドライバ１６内のプルアップトランジスタ１８が昇圧回路１２による昇圧電圧２Ｖcc−Ｖtnにより導通化されるので、電源電圧Ｖccのレベルを出力端子Ｄout に駆動してデータ“１”を出力する。もし、データライン対ＤＢ，ＤＢＢのうち第２データラインＤＢＢに活性論理を有するデータが入ると、プルアップ制御信号ＤＯＫが基準電圧Ｖssとなり、プルダウン制御信号ＤＯＫＢが電源電圧Ｖccのレベルになるので、データ出力ドライバ１６内のプルアップトランジスタ１８が非導通状態、プルダウントランジスタ２０が導通状態となって、出力端子Ｄout のレベルは基準電圧Ｖssのレベルにプルダウンされる。このようなデータ出力バッファの出力波形を図２に示す。
【０００９】
上述のように、高集積半導体メモリ装置に使用されるデータ出力バッファに対し、標準電源電圧Ｖcc、例えば３．３Ｖの動作電源電圧で規定された二つのデータ出力レベルを満足させるために、データ出力ドライバ１６内のプルアップトランジスタ１８のゲートノードの電圧を昇圧して論理“ハイ”のデータレベルの出力条件を満足させているものである。
【００１０】
【発明が解決しようとする課題】
しかしながら、第１データラインＤＢの活性論理により常時昇圧電圧を発生してデータ出力ドライバ１６内のプルアップトランジスタ１８を駆動する従来のデータ出力バッファは、下記のような問題点がある。
【００１１】
第一に、メモリを高速アクセスする交流条件のときに必要とするデータ出力レベルは約２．０Ｖであればよいが、昇圧回路の付加により補強された数値の２．４Ｖ以上の出力を常時得るようにしてあるため、実際に高速でデータをアクセスするときのデータ出力レベルは２．４Ｖを超過する。これは、データを高速アクセスするときにデータ出力レベルが必要以上に上昇することであり、論理“０”のデータを出力するときにチップに大きなノイズを発生する要因となって誤動作を誘発し得る。
【００１２】
第二に、比較的消費電力の大きいデータ出力ドライバ内のプルアップトランジスタのゲート端子に昇圧回路の出力を印加するため、高速アクセス時に消費電力が増加し、また昇圧回路に必要なＭＯＳキャパシタ用のレイアウト増加につながって集積性に影響がある。
【００１３】
第三に、ＣＭＯＳ工程で形成されるＭＯＳキャパシタの物理的反応速度の限界から、メモリの高速化に伴って非常に短い時間でデータ遷移(data transtion)が発生すると、昇圧回路が誤動作する可能性があり、所望の論理のデータが出力されない現象が起こり得る。
【００１４】
このような従来技術に着目して本発明は、高速メモリアクセスで出力データが高速にトグル(toggle)する場合、データ出力レベルの必要以上の上昇を抑制し、消費電力を抑制すると共にノイズによる誤動作を防止できるような半導体メモリ装置のデータ出力バッファを提供する。このために、メモリのアクセス時間に対応してデータの出力レベルを選択的に調節出力することの可能なデータ出力バッファを提供する。即ち、メモリセルのデータが高速アクセスされるときには第１出力レベルのデータを出力し、メモリセルのデータが低速アクセスされるときには前記第１出力レベルより高い第２出力レベルを有するデータを出力するようにして、低消費電力で且つ安定したデータを出力することができる半導体メモリ装置のデータ出力バッファを提供する。
【００１５】
【課題を解決するための手段】
本発明によれば、メモリセルから出力されるデータを入力するためのデータライン対と、電源電圧と基準電圧との間に設けられ、プルアップ制御信号が第１レベルで提供されるときにはデータ出力端子のハイ電圧レベルとして第１出力レベルに駆動し、前記プルアップ制御信号が第２レベルで提供されるときは前記データ出力端子のハイ電圧レベルとして第２出力レベルに駆動し、そしてプルダウン制御信号に応答して前記データ出力端子をプルダウンするデータ出力ドライバと、前記データライン対の第１データラインの活性化信号の持続周期が所定の周期を超えないときには前記第１レベルのプルアップ制御信号を前記データ出力ドライバに提供し、前記第１データラインの活性化信号の持続周期が前記所定の周期を超えるときには前記第２レベルのプルアップ制御信号を前記データ出力ドライバに提供するプルアップ制御手段と、を備えてなることを特徴とした半導体メモリ装置のデータ出力バッファが提供される。
【００１６】
データ出力ドライバは、電源電圧とデータ出力端子との間に接続され、ゲート端子にプルアップ制御信号を受けて該プルアップ制御信号のレベルに対応する電圧を前記データ出力端子へ出力するプルアップトランジスタと、前記データ出力端子と基準電圧との間に接続され、ゲート端子にプルダウン制御信号を受けて前記データ出力端子を基準電圧レベルにプルダウンするプルダウントランジスタと、から構成されるものとすることができ、また、プルダウン制御信号は、データライン対の第２データラインに接続したドライバからなるプルダウン制御手段により発生されるものとするとよい。
【００１７】
プルアップ制御手段は、データライン対の第１データラインが第１論理から第２論理へ遷移すると第１レベルのプルアップ制御信号を出力し、そして該第１レベルのプルアップ制御信号よりも高いレベルのレベルシフト信号の入力に応答して出力抑止状態となる第１駆動部と、前記第１データラインの第２論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出部と、前記レベルシフト制御信号に応答して前記レベルシフト信号を発生するレベルシフタと、前記レベルシフト信号の入力により前記第１レベルよりも高い第２レベルのプルアップ制御信号を出力する昇圧回路と、から構成することができる。
【００１８】
或いは、本発明によれば、電源電圧にドレイン接続されると共にデータ出力端子にソース接続され、プルアップ制御信号に制御されるＮチャネル形プルアップトランジスタと、前記データ出力端子にドレイン接続されると共に基準電圧にソース接続され、プルダウン制御信号に制御されるＮチャネル形プルダウントランジスタと、で構成されたデータ出力ドライバを備える半導体メモリ装置のデータ出力バッファにおいて、メモリセルから出力されるデータを入力するためのデータライン対と、該データライン対の第１データラインが活性論理に遷移するときに前記プルアップ制御信号を基準電圧レベルから電源電圧レベルにして出力し、そしてレベルシフト信号に応答して出力抑止状態となる第１プルアップ制御信号発生手段と、前記第１データラインの活性論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出手段と、前記レベルシフト制御信号に応答して電源電圧より高いレベルの前記レベルシフト信号を発生するレベルシフト手段と、前記レベルシフト信号に応答して電源電圧を昇圧し、該昇圧電圧を前記プルアップ制御信号として出力する第２プルアップ制御信号発生手段と、前記データライン対の第２データラインの非活性論理に応答して基準電圧レベルの前記プルダウン制御信号を出力するプルダウン制御信号発生手段と、を備えることを特徴とする。
【００１９】
第１プルアップ制御信号発生手段は、プルアップトランジスタのゲート端子とデータライン対の第１データラインとの間にチャネル接続されて前記第１データラインの活性論理の電圧を伝送し、そしてレベルシフト信号に応答してオフ状態となるＰＭＯＳトランジスタを用いて構成することでき、また、持続時間検出手段は、データライン対の第１データラインの信号を遅延する遅延部と、該遅延部の出力信号及び前記第１データラインの信号を比較して両信号が活性論理を有するときにレベルシフト制御信号を発生するレベルシフト制御信号発生部と、から構成することができる。
【００２０】
或いはまた、本発明によれば、電源電圧にドレイン接続されると共にデータ出力端子にソース接続され、プルアップ制御信号に制御されるＮチャネル形プルアップトランジスタと、前記データ出力端子にドレイン接続されると共に基準電圧にソース接続され、プルダウン制御信号に制御されるＮチャネル形プルダウントランジスタと、で構成されたデータ出力ドライバを備える半導体メモリ装置のデータ出力バッファにおいて、メモリセルから出力されるデータを入力するためのデータライン対と、該データライン対の第１データラインが活性論理に遷移するときに前記プルアップ制御信号を基準電圧レベルから電源電圧レベルにして出力し、そしてレベルシフト信号に応答して出力抑止状態となる第１プルアップ制御信号発生手段と、前記第１データラインの活性論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出手段と、前記レベルシフト制御信号に応答して電源電圧より高いレベルの前記レベルシフト信号を発生するレベルシフト手段と、電源電圧より高いレベルの電圧をソース入力電圧とし、前記レベルシフト信号に応答して前記ソース入力電圧を前記プルアップ制御信号として出力するＰＭＯＳトランジスタの第２プルアップ制御信号発生手段と、前記データライン対の第２データラインの非活性論理に応答して基準電圧レベルの前記プルダウン制御信号を出力するプルダウン制御信号発生手段と、を備えることを特徴とする。
【００２１】
この場合、第２プルアップ制御信号発生手段のソース入力電圧を動作電圧とするインバータによりレベルシフト信号を駆動して前記第２プルアップ制御信号発生手段を制御するようにしておくとよく、また、第２プルアップ制御信号発生手段のソース入力電圧は、メモリ待機モードでも電源電圧の昇圧動作を行うチップ内昇圧回路から供給される昇圧電圧としておくとよい。
【００２２】
このように構成される本発明のデータ出力バッファは、データ出力ドライバのデータ出力端子にデータ“１”を出力するときには、その出力持続時間に応じてデータ出力ドライバのプルアップ制御信号の電圧レベルを変化させて調整することにより、データ出力端子からのデータ出力レベルを高速アクセス、低速アクセスに合わせて最適制御することが可能になる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中共通部分には同じ符号を使用して説明する。
【００２４】
図３に、データ出力バッファの回路図を示す。プルアップ制御手段の第１駆動部３６（第１プルアップ制御信号発生手段）は、データライン対ＤＢ，ＤＢＢのうち第１データラインＤＢが第１論理の例えば“ロウ”（非活性）から第２論理の例えば“ハイ”（活性）へ遷移するときに応答して第１レベルのプルアップ制御信号ＤＯＫを発生する。プルアップ制御手段の持続時間検出部３８は、第１データラインＤＢで第２論理が所定時間持続するとこれを検出してレベルシフト制御信号を発生する。プルアップ制御手段のレベルシフタ４０は、そのレベルシフト制御信号によりトリガされてレベルシフトさせたレベルシフト信号ＬＴＳを発生する。プルアップ制御手段の昇圧回路４４（第２プルアップ制御信号発生手段）は、レベルシフト信号ＬＴＳの入力に応答して電源電圧Ｖccを昇圧し、第２レベルのプルアップ制御信号ＤＯＫを発生する。また、第２データラインＤＢＢに接続されたプルダウン制御手段１７（プルダウン制御信号発生手段）は、第２データラインＤＢＢの活性論理のデータに応答してプルダウン制御信号ＤＯＫＢを発生するドライバのインバータ１４，１５で構成される。そして、データ出力ドライバ１６は、プルアップ制御信号ＤＯＫ、プルダウン制御信号ＤＯＫＢに従うプルアップ及びプルダウントランジスタ１８，２０で構成される。
【００２５】
図３に示す回路に電源電圧Ｖccが供給され、データライン対ＤＢ，ＤＢＢにおいて第１データラインＤＢが論理“ハイ”、第２データラインＤＢＢが論理“ロウ”の入力状態になると、まず最初にプルアップ制御信号ＤＯＫは、電源電圧Ｖccのレベルにセットされる。即ち、第１データラインＤＢに論理“ハイ”、第２データラインＤＢＢに論理“ロウ”の信号が入ると、これら信号は、それぞれ第１駆動部３６とプルダウン制御手段１７へ入力される。そして、ゲート端子が昇圧電圧Ｖppに接続されて導通する第１駆動部３６内のＮＭＯＳトランジスタ５０及びこのときには論理“ロウ”のレベルシフト信号ＬＴＳをゲート端子に受けるＰＭＯＳトランジスタ５２が、第１データラインＤＢの論理“ハイ”電圧をチャネルを通じて伝送し、プルアップ制御信号ＤＯＫとして供給する一方、プルダウン制御手段１７が、第２データラインＤＢＢの論理“ロウ”を直列接続の２つのインバータ１４，１５により駆動してプルダウントランジスタ２０のプルダウン制御信号ＤＯＫＢとして供給する。従って、データライン対ＤＢ，ＤＢＢにデータ“１”出力の信号が入力されると、ＮＭＯＳトランジスタ５０及びＰＭＯＳトランジスタ５２によりプルアップ制御信号ＤＯＫの電圧は第１レベルである電源電圧Ｖccのレベルにセットされ、プルダウン制御信号ＤＯＫＢの電圧は基準電圧Ｖssのレベルにセットされる。これによりプルアップトランジスタ１８が導通状態となり、プルダウントランジスタ２０が非導通状態となるので、データ出力ドライバ１６の出力端子Ｄout のレベルは、電源電圧Ｖccからプルアップトランジスタ１８のしきい値電圧Ｖtnを引いた第１出力レベルＶcc−Ｖtnとなる。
【００２６】
データライン対ＤＢ，ＤＢＢの各データレベルがフリップ(flip)して第１データラインＤＢが論理“ロウ”、第２データラインＤＢが論理“ハイ”に遷移すると、プルダウン制御信号ＤＯＫＢは“ハイ”状態、一方プルアップ制御信号ＤＯＫの電圧は、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５０の各チャネルを通じて第１データラインＤＢへ放電されることにより、基準電圧Ｖssのレベルになる。従って、第１データラインＤＢが論理“ロウ”へ遷移すると、プルアップトランジスタ１８の非導通及びプルダウントランジスタ２０の導通により、出力端子Ｄout のレベルは基準電圧Ｖssレベルにプルダウンされる。その後、データライン対ＤＢ，ＤＢＢが再びフリップして遷移すると、上記のような動作が反復される。尚、ＮＭＯＳトランジスタ５０はより高速動作を実現するため補助的に設けられたものである。
【００２７】
このような動作状態において、ＰＭＯＳトランジスタ５２のゲート電圧＝レベルシフト信号ＬＴＳは、第１データラインＤＢが論理“ロウ”から論理“ハイ”に遷移した後に予め設定された持続時間が経つまでに再び“ロウ”遷移する場合は、論理“ロウ”を維持する。このときの持続時間は、持続時間検出部３８内の遅延部をなすインバータチェーン５４による遅延時間で設定される。従って、第１データラインＤＢの論理が“ロウ”から“ハイ”に遷移してインバータチェーン５４による遅延時間を越えない範囲内で再び“ロウ”遷移する場合には、データ出力ドライバ１６内のプルアップトランジスタ１８は、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５０の導通により伝達される第１レベルのプルアップ制御信号ＤＯＫ、つまり第１データラインＤＢのフル電源電圧Ｖcc(Full voltage source) により制御され、データ出力端子Ｄout を、電源電圧Ｖccからプルアップトランジスタ１８のしきい値電圧Ｖtnを引いた電圧Ｖcc−Ｖtnの第１出力レベルに駆動する。
【００２８】
一方、第１データラインＤＢの論理“ハイ”が上記持続時間を越えて維持される場合には、次のように動作する。第１データラインＤＢの論理“ハイ”は持続時間検出部３８内のインバータチェーン５４の一番目のインバータへ供給されると同時にＮＡＮＤゲート５６へ入力される。そしてインバータチェーン５４は、入力される信号を所定時間遅延した後にＮＡＮＤゲート５６のもう一方の入力として供給する。従って、第１データラインＤＢの論理“ハイ”がインバータチェーン５４による遅延時間を越えて論理“ハイ”を維持し、レベルシフト制御信号発生部をなすＮＡＮＤゲート５６の両入力が論理“ハイ”となると、これにより初めてＮＡＮＤゲート５６の出力は論理“ハイ”から論理“ロウ”に遷移する。もし、第１データラインＤＢの論理“ハイ”持続時間がインバータチェーン５４の遅延時間より短ければＮＡＮＤゲート５６の両入力論理は排他的になるので、ＮＡＮＤゲート５６の出力は論理“ハイ”を継続して維持する。このようなＮＡＮＤゲート５６の出力がインバータ５８で反転されてレベルシフタ４０の制御端子に入力される。
【００２９】
レベルシフタ４０は、半導体チップの電源投入でメモリ内蔵のメモリ内昇圧回路（図示せず）から発生される昇圧電圧Ｖppを各ソース端子に入力するＰＭＯＳトランジスタ６０，６２と、各ドレイン端子がＰＭＯＳトランジスタ６２，６０のゲート端子に交差接続されると共にＰＭＯＳトランジスタ６０，６２の各ドレイン端子にそれぞれ接続され、ソース端子が基準電圧Ｖssに接続されたＮＭＯＳトランジスタ６４，６６と、ＮＭＯＳトランジスタ６４のゲート端子に入力されるレベルシフト制御信号を反転してＮＭＯＳトランジスタ６６のゲート端子へ供給するインバータ６８と、から構成されている。この回路に持続時間検出部３８内のインバータ５８から論理“ロウ”の信号が提供される場合には、ＮＭＯＳトランジスタ６６とＰＭＯＳトランジスタ６０が導通し、論理“ロウ”のレベルシフト信号ＬＴＳが出力されてＰＭＯＳトランジスタ５２のゲート端子へ供給される。一方、上述のように第１データラインＤＢの論理“ハイ”が上記持続時間以上継続し、持続時間検出部３８内のインバータ５８から論理“ハイ”のレベルシフト制御信号が出力されると、今度はＮＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６２が導通し、昇圧電圧Ｖppのレベルを有するレベルシフト信号ＬＴＳが出力される。そしてこれに従いＰＭＯＳトランジスタ５２が非導通化され、第１駆動部３６は出力抑止状態となる。
【００３０】
従って、第１データラインＤＢの活性論理＝論理“ハイ”の持続時間が持続時間検出部３８に設定された遅延時間より短ければ、レベルシフタ４０によるレベルシフト信号ＬＴＳは基準電圧Ｖssレベルで出力されてＰＭＯＳトランジスタ５２を導通化させる。そして、第１データラインＤＢの論理“ハイ”持続時間が持続時間検出部３８に設定された遅延時間より長くなると、レベルシフタ４０によるレベルシフト信号ＬＴＳは昇圧電圧Ｖppのレベルで出力されてＰＭＯＳトランジスタ５２を非導通化させる。これにより、第１データラインＤＢの論理“ハイ”持続時間に応じてプルアップ制御信号ＤＯＫのレベルが調整される。
【００３１】
即ち、第１データラインＤＢの信号が持続時間検出部３８の遅延時間より短い周期で高速遷移する交流条件で入力される場合には、データ出力ドライバ１６の出力は図５の期間ｔ１内のようにＶcc−Ｖtnの第１出力レベルになる。一方で、データライン対ＤＢ，ＤＢＢの論理遷移が持続時間検出部３８の遅延時間より長い周期で低速遷移する、即ちメモリセルからアクセスされるデータが直流条件で出力される場合には、データ出力ドライバ１６は、昇圧回路４４から出力される第２レベルの電圧つまり昇圧電圧Ｖppにより駆動される。
【００３２】
更に言うと、第１データラインＤＢに論理“ハイ”の信号が入力されてプルアップ制御信号ＤＯＫが第１レベルの電圧で供給される状態で、そのまま第１データラインＤＢの信号が論理“ハイ”を一定時間以上持続すると、持続時間検出部３８のＮＡＮＤゲート５６の出力が論理“ロウ”に遷移してインバータ５８から論理“ハイ”のレベルシフト制御信号が出力されてレベルシフタ４０のＮＭＯＳトランジスタ６４が導通する。このＮＭＯＳトランジスタ６４の導通によりＰＭＯＳトランジスタ６２が導通し、レベルシフタ４０の出力端子からレベルシフト信号ＬＴＳが昇圧電圧Ｖppのレベルで出力される。そして、レベルシフト信号ＬＴＳが昇圧電圧ＶppのレベルになるとＰＭＯＳトランジスタ５２は、ゲート電圧がソース電圧よりも高くなるので非導通状態になる。従って、プルアップトランジスタ１８は、第２レベルの電圧＝昇圧電圧Ｖppにより駆動されることになる。
【００３３】
昇圧回路４４は例えば図４に示すように構成され、レベルシフタ４０から出力されるレベルシフト信号ＬＴＳが昇圧電圧Ｖppレベルの論理“ハイ”になるとトリガされる。この例の昇圧回路４４は、発振器８３、ＮＭＯＳトランジスタ８０，８２，８４，８６、ＭＯＳキャパシタ８８，９０、及びインバータ９２，９４，９６で構成されている。レベルシフタ４０から出力されるレベルシフト信号ＬＴＳが論理“ハイ”になると、ＮＭＯＳトランジスタ８０，８２が導通してＭＯＳキャパシタ８８，９０の対応電極を電源電圧Ｖccのレベルにプリチャージし、そして、発振器８３は所定周期で発振してインバータ９２，９６の動作信号を供給する。発振器８３の出力が論理“ロウ”である場合は、ＮＭＯＳトランジスタ８４のドレインノードのプリチャージ電圧が昇圧されてＮＭＯＳトランジスタ８４のソース端子へ伝送され、一方、発振器８３の出力が論理“ハイ”である場合は、ＮＭＯＳトランジスタ８６のゲートノードの電圧が電源電圧Ｖccの２倍程度（２Ｖcc−Ｖtn）に昇圧されることにより、ＮＭＯＳトランジスタ８６のドレインノードの昇圧電圧がプルアップ制御信号ＤＯＫとして出力される。
【００３４】
昇圧回路４４の動作によりプルアップ制御信号ＤＯＫの電圧が電源電圧Ｖccレベルよりも高い第２レベルの電圧に昇圧されると、プルアップトランジスタ１８のゲート−ソース間電圧Ｖgsは、第１レベルのプルアップ制御電圧が印加されるときより大きくなる。つまり、メモリセルからのデータが比較的低速でアクセスされて第１データラインＤＢの論理遷移速度が持続時間検出部３８のインバータチェーン５４による遅延時間を超過する場合は、プルアップトランジスタ１８のゲート−ソース間電圧Ｖgsが上昇することになり、プルアップトランジスタ１８のソースから出力される電圧レベルは図５の期間ｔ２におけるようにほぼ電源電圧Ｖccの第２出力レベルになる。従って、直流条件で要求されるデータ出力レベルを満足できる。
【００３５】
このようにして電源電圧Ｖccの第２出力レベルでデータが出力される状態で第１データラインＤＢが論理“ロウ”になると、レベルシフタ４０から出力されるレベルシフト信号ＬＳＴが論理“ロウ”へ変わり、昇圧回路４４の動作が即座に中断されると共に、ＰＭＯＳトランジスタ５２のゲート電圧も“ロウ”状態になる。これにより、プルアップ制御信号ＤＯＫのレベルは、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５０のチャネルを通じて基準電圧Ｖssのレベルへディスチャージされる。
【００３６】
以上のように、図３に示すデータ出力バッファは、データを高速に出力するときにはデータ“１”の出力レベルを約２．０Ｖ以上の必要最小限として出力する一方、データを低速に出力するときにはデータ“１”の出力レベルを約２．４Ｖ以上の十分なレベルにして出力し得る。
【００３７】
図６に示すのは、データ出力バッファの他の構成例で、その実質的な動作過程は図３に示した回路と同様である。異なるのは、図３に示した昇圧回路４４の代わりに、ソース端子をチップ内の昇圧回路（図示せず）から出力される昇圧電圧Ｖppに接続してドレイン端子からプルアップ制御信号ＤＯＫを出力するＰＭＯＳトランジスタ７８を第２プルアップ制御信号発生手段として備え、レベルシフタ４０によるレベルシフト信号ＬＴＳを反転駆動してＰＭＯＳトランジスタ７８を制御するインバータ７６を設けた点である。インバータ７６は、チップ内昇圧回路から出力される昇圧電圧Ｖppを動作電圧として使用する。このような構成は、メモリセルのデータがアクセスされない待機モードでも電源電圧Ｖccレベルより高い電圧レベルを有する昇圧電圧Ｖppを利用することに特徴がある。そして、ＭＯＳキャパシタを用いないため、レイアウトに有利で動作も速い。
【００３８】
【発明の効果】
本発明によれば、データが高速アクセスされる場合には、例えば電源電圧Ｖccの第１レベルのプルアップ制御信号でデータ出力ドライバを制御することによりデータ出力レベルを交流条件に合わせる一方で、データが低速アクセスされる場合には、第１レベルより高い例えば昇圧電圧Ｖppの第２レベルのプルアップ制御信号でデータ出力ドライバを制御することによりデータ出力レベルを直流条件に合わせることが可能になる。このように、データの出力レベルを高速出力時と低速出力時とで調整することを可能にしたことにより、高速アクセスに際する半導体メモリ装置の消費電力を抑制し、そして電源ノイズによる誤動作を防止することができる。
【図面の簡単な説明】
【図１】従来のデータ出力バッファの回路図。
【図２】図１の回路による出力データの波形図。
【図３】本発明によるデータ出力バッファの第１実施形態を示す回路図。
【図４】図３中に示す昇圧回路４４の回路図。
【図５】図３の回路による出力データの波形図。
【図６】本発明によるデータ出力バッファの第２実施形態を示す回路図。
【符号の説明】
１６ データ出力ドライバ
１７ プルダウン制御手段（プルダウン制御信号発生手段）
３６ 第１駆動部（第１プルアップ制御信号発生手段）
３８ 持続時間検出部
４０ レベルシフタ
４４ 昇圧回路（第２プルアップ制御信号発生手段）
７８ ＰＭＯＳトランジスタ（第２プルアップ制御信号発生手段）
Claims (12)
- メモリセルから出力されるデータを入力するためのデータライン対と、電源電圧と基準電圧との間に設けられ、プルアップ制御信号が第１レベルで提供されるときにはデータ出力端子のハイ電圧レベルとして第１出力レベルに駆動し、前記プルアップ制御信号が第２レベルで提供されるときは前記データ出力端子のハイ電圧レベルとして第２出力レベルに駆動し、そしてプルダウン制御信号に応答して前記データ出力端子をプルダウンするデータ出力ドライバと、
前記データライン対の第１データラインの活性化信号の持続周期が所定の周期を超えないときには前記第１レベルのプルアップ制御信号を前記データ出力ドライバに提供し、前記第１データラインの活性化信号の持続周期が前記所定の周期を超えるときには前記第２レベルのプルアップ制御信号を前記データ出力ドライバに提供するプルアップ制御手段と、
を備えてなることを特徴とする半導体メモリ装置のデータ出力バッファ。 - 前記データ出力ドライバは、電源電圧とデータ出力端子との間に接続され、ゲート端子に前記プルアップ制御信号を受けて該プルアップ制御信号のレベルに対応する電圧を前記データ出力端子へ出力するプルアップトランジスタと、前記データ出力端子と基準電圧との間に接続され、ゲート端子に前記プルダウン制御信号を受けて前記データ出力端子を基準電圧レベルにプルダウンするプルダウントランジスタと、から構成される請求項１記載のデータ出力バッファ。
- 前記プルダウン制御信号は、前記データライン対の第２データラインに接続したドライバからなるプルダウン制御手段により発生される請求項２記載のデータ出力バッファ。
- 前記プルアップ制御手段は、前記データライン対の第１データラインが第１論理から第２論理へ遷移すると前記第１レベルのプルアップ制御信号を出力し、そして該第１レベルのプルアップ制御信号よりも高いレベルのレベルシフト信号の入力に応答して出力抑止状態となる第１駆動部と、前記第１データラインの第２論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出部と、前記シフトレベル制御信号に応答して前記レベルシフト信号を発生するレベルシフタと、前記レベルシフト信号の入力により前記第１レベルよりも高い第２レベルのプルアップ制御信号を出力する昇圧回路と、から構成される請求項１〜３のいずれか１項に記載のデータ出力バッファ。
- 電源電圧にドレイン接続されると共にデータ出力端子にソース接続され、プルアップ制御信号に制御されるＮチャネル形プルアップトランジスタと、前記データ出力端子にドレイン接続されると共に基準電圧にソース接続され、プルダウン制御信号に制御されるＮチャネル形プルダウントランジスタと、で構成されたデータ出力ドライバを備える半導体メモリ装置のデータ出力バッファにおいて、
メモリセルから出力されるデータを入力するためのデータライン対と、該データライン対の第１データラインが活性論理に遷移するときに前記プルアップ制御信号を基準電圧レベルから電源電圧レベルにして出力し、そしてレベルシフト信号に応答して出力抑止状態となる第１プルアップ制御信号発生手段と、前記第１データラインの活性論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出手段と、前記レベルシフト制御信号に応答して電源電圧より高いレベルの前記レベルシフト信号を発生するレベルシフト手段と、前記レベルシフト信号に応答して電源電圧を昇圧し、該昇圧電圧を前記プルアップ制御信号として出力する第２プルアップ制御信号発生手段と、前記データライン対の第２データラインの非活性論理に応答して基準電圧レベルの前記プルダウン制御信号を出力するプルダウン制御信号発生手段と、を備えることを特徴とするデータ出力バッファ。 - 前記第１プルアップ制御信号発生手段は、前記プルアップトランジスタのゲート端子と前記データライン対の第１データラインとの間にチャネル接続されて前記第１データラインの活性論理の電圧を伝送し、そしてレベルシフト信号に応答してオフ状態となるＰＭＯＳトランジスタを用いて構成される請求項５記載のデータ出力バッファ。
- 前記持続時間検出手段は、前記データライン対の第１データラインの信号を遅延する遅延部と、該遅延部の出力信号及び前記第１データラインの信号を比較して両信号が活性論理を有するときに前記レベルシフト制御信号を発生するレベルシフト制御信号発生部と、から構成される請求項５又は請求項６記載のデータ出力バッファ。
- 電源電圧にドレイン接続されると共にデータ出力端子にソース接続され、プルアップ制御信号に制御されるＮチャネル形プルアップトランジスタと、前記データ出力端子にドレイン接続されると共に基準電圧にソース接続され、プルダウン制御信号に制御されるＮチャネル形プルダウントランジスタで構成されたデータ出力ドライバを備える半導体メモリ装置のデータ出力バッファにおいて、
メモリセルから出力されるデータを入力するためのデータライン対と、該データライン対の第１データラインが活性論理に遷移するときに前記プルアップ制御信号を基準電圧レベルから電源電圧レベルにして出力し、そしてレベルシフト信号に応答して出力抑止状態となる第１プルアップ制御信号発生手段と、前記第１データラインの活性論理が所定時間持続するとレベルシフト制御信号を発生する持続時間検出手段と、前記レベルシフト制御信号に応答して電源電圧より高いレベルの前記レベルシフト信号を発生するレベルシフト手段と、電源電圧より高いレベルの電圧をソース入力電圧とし、前記レベルシフト信号に応答して前記ソース入力電圧を前記プルアップ制御信号として出力するＰＭＯＳトランジスタの第２プルアップ制御信号発生手段と、前記データライン対の第２データラインの非活性論理に応答して基準電圧レベルの前記プルダウン制御信号を出力するプルダウン制御信号発生手段と、を備えることを特徴とするデータ出力バッファ。 - 前記第２プルアップ制御信号発生手段のソース入力電圧を動作電圧とするインバータによりレベルシフト信号を駆動して前記第２プルアップ制御信号発生手段を制御する請求項８記載のデータ出力バッファ。
- 前記第２プルアップ制御信号発生手段のソース入力電圧は、メモリ待機モードでも電源電圧の昇圧動作を行うチップ内昇圧回路から供給される昇圧電圧である請求項９記載のデータ出力バッファ。
- 前記第２レベルのプルアップ制御信号は、前記第１レベルのプルアップ制御信号よりも高いことを特徴とする請求項１記載の半導体メモリ装置のデータ出力バッファ。
- 前記データ出力端子の前記第２出力レベルは、前記第１出力レベルよりも高いことを特徴とする請求項１記載の半導体メモリ装置のデータ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P30109 | 1995-09-14 | ||
| KR1019950030109A KR0172373B1 (ko) | 1995-09-14 | 1995-09-14 | 반도체 메모리 장치의 데이타 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128978A JPH09128978A (ja) | 1997-05-16 |
| JP3803144B2 true JP3803144B2 (ja) | 2006-08-02 |
Family
ID=19426867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24474996A Expired - Fee Related JP3803144B2 (ja) | 1995-09-14 | 1996-09-17 | 半導体メモリ装置のデータ出力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5818258A (ja) |
| JP (1) | JP3803144B2 (ja) |
| KR (1) | KR0172373B1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2921510B2 (ja) * | 1996-10-07 | 1999-07-19 | 日本電気株式会社 | ブートストラップ回路 |
| DE19730215C2 (de) * | 1997-07-15 | 2001-01-25 | Dialog Semiconductor Gmbh | Schaltungsanordnung mit einer ersten Steuereinheit und einer zweiten Steuereinheit |
| DE19739807C2 (de) * | 1997-09-10 | 2000-06-15 | Siemens Ag | Pegelumsetzschaltung |
| KR100303135B1 (ko) * | 1997-10-29 | 2001-11-22 | 김영환 | 데이타출력버퍼 |
| US6005812A (en) * | 1998-02-27 | 1999-12-21 | Micron Technology, Inc. | Device and method for supplying current to a semiconductor memory to support a boosted voltage within the memory during testing |
| JP3481121B2 (ja) | 1998-03-20 | 2003-12-22 | 松下電器産業株式会社 | レベルシフト回路 |
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| JP2001126483A (ja) * | 1999-10-28 | 2001-05-11 | Mitsubishi Electric Corp | データ出力回路およびそれを備える半導体記憶装置 |
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| KR100465599B1 (ko) * | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| JP3980383B2 (ja) * | 2002-03-18 | 2007-09-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR100482367B1 (ko) * | 2002-08-09 | 2005-04-13 | 삼성전자주식회사 | 반도체 메모리장치의 데이터 출력버퍼 및 그 데이터출력방법 |
| KR100613448B1 (ko) * | 2004-10-07 | 2006-08-21 | 주식회사 하이닉스반도체 | 데이터 가속회로 및 이를 이용한 데이터 전송회로 |
| KR100724559B1 (ko) * | 2004-12-15 | 2007-06-04 | 삼성전자주식회사 | 레벨 쉬프터 |
| KR100678458B1 (ko) * | 2004-12-24 | 2007-02-02 | 삼성전자주식회사 | 레벨 쉬프트 회로 및 이의 동작 방법 |
| US7481314B2 (en) * | 2005-02-02 | 2009-01-27 | Ethicon, Inc. | Packaging assembly for surgical mesh implants |
| KR100609617B1 (ko) * | 2005-04-04 | 2006-08-08 | 삼성전자주식회사 | 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치 |
| KR100713907B1 (ko) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
| US7768296B2 (en) * | 2006-02-23 | 2010-08-03 | Freescale Semiconductor, Inc. | Electronic device and method |
| US7705631B2 (en) * | 2008-01-28 | 2010-04-27 | Elite Semiconductor Memory Technology, Inc. | Level shifter circuit |
| KR20140000010A (ko) | 2012-06-22 | 2014-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 |
| JP6588116B2 (ja) * | 2018-02-26 | 2019-10-09 | ウィンボンド エレクトロニクス コーポレーション | レベルシフタ |
| CN111522423B (zh) * | 2019-02-01 | 2024-02-09 | 环达电脑(上海)有限公司 | 重置信号产生电路及计算机系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| NL8601953A (nl) * | 1986-07-30 | 1988-02-16 | Philips Nv | Cmost-ingangsbuffer voor ttl-niveau ingangssignalen. |
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
| US4833350A (en) * | 1988-04-29 | 1989-05-23 | Tektronix, Inc. | Bipolar-CMOS digital interface circuit |
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| US5502406A (en) * | 1995-03-06 | 1996-03-26 | Motorola, Inc. | Low power level shift circuit and method therefor |
-
1995
- 1995-09-14 KR KR1019950030109A patent/KR0172373B1/ko not_active IP Right Cessation
-
1996
- 1996-09-12 US US08/707,903 patent/US5818258A/en not_active Expired - Lifetime
- 1996-09-17 JP JP24474996A patent/JP3803144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09128978A (ja) | 1997-05-16 |
| KR0172373B1 (ko) | 1999-03-30 |
| KR970019054A (ko) | 1997-04-30 |
| US5818258A (en) | 1998-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050221 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050523 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050822 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060403 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060502 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |