JP3792788B2 - 半導体メモリ装置の定電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に使用される定電圧発生回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化によりトランジスタサイズが極小化され、これに伴い酸化膜も薄くなっている。従って素子保護のために、半導体メモリ装置の高集積化でチップ内動作電圧は低くなる傾向にある。この動作電圧とは、スイッチ動作させるためにチップ内トランジスタへ印加される電圧のことである。例えば、４メガＤＲＡＭのときは動作電圧は約５Ｖとされていたが、外部供給の電源電圧を降下させてチップ内動作電圧を供給する定電圧発生回路（内部電源電圧回路）を採用した１６メガＤＲＡＭになると動作電圧は約３Ｖとされ、６４メガＤＲＡＭでは約２Ｖにまで低くなっている。
【０００３】
図１は、現在一般的な定電圧発生回路の構成を示す。この定電圧発生回路は、分圧バイアス部１０とプッシュプル出力部２０とに大別される。
【０００４】
分圧バイアス部１０は、電源電圧Ｖccにつないだ抵抗１２と、この抵抗１２に直列接続したダイオード形態のＮＭＯＳトランジスタ１４と、このＮＭＯＳトランジスタ１４のソースに直列接続したダイオード形態のＰＭＯＳトランジスタ１６と、このＰＭＯＳトランジスタ１６のドレインに直列接続して基準電圧Ｖssへつないだ抵抗１８と、から構成されている。
【０００５】
プッシュプル出力部２０は、ドレインに電源電圧Ｖccを受けてソースが出力ノードＮ４に接続され、ゲートが抵抗１２とＮＭＯＳトランジスタ１４との接続ノードＮ１に接続されたＮＭＯＳトランジスタ２２と、ソースが出力ノードＮ４に接続されてドレインに基準電圧Ｖssを受け、ゲートがＰＭＯＳトランジスタ１６と抵抗１８との接続ノードＮ３に接続されたＰＭＯＳトランジスタ２４と、から構成されている。
【０００６】
この定電圧発生回路に外部供給の電源電圧Ｖccが印加(Power-on)されるときの出力ノードＮ４の初期電圧は０Ｖである。そして、例えば３Ｖの電源電圧Ｖccが供給されることにより、電源電圧Ｖccと基準電圧Ｖssとの間に直列接続された抵抗１２、ＮＭＯＳトランジスタ１４、ＰＭＯＳトランジスタ１６、及び抵抗１８が電源電圧Ｖccを分圧し、得られた所定レベルのバイアス電圧がＮＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２４のゲートへ提供され、ＮＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２４をプッシュプル動作させる。
【０００７】
即ち、パワーオン初期において、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２、ノードＮ３の電圧Ｖ３、ノードＮ４の電圧Ｖ４はそれぞれまず、０．５Ｖcc＋Ｖtn14、０．５Ｖcc、０．５Ｖcc−Ｖtp16、０Ｖのレベルにそれぞれセットアップされる（Ｖtn14はＮＭＯＳトランジスタ１４のしきい値電圧、Ｖtp16はＰＭＯＳトランジスタ１６のしきい値電圧）。このセットアップ状態からＮＭＯＳトランジスタ２２は、下記式１に示すような電流ＩＤを流して出力ノードＮ４を駆動する。式中、βｎ２はＷｎ／Ｌｎ・Ｃox・μeff であり、Ｗｎはチャネル幅、Ｌｎはチャネル長を示す。また、ＮＭＯＳトランジスタ１４とＮＭＯＳトランジスタ２２のしきい値電圧は同じである。
【数１】
【０００８】
従って、出力ノードＮ４の電圧Ｖ４は、ノードＮ１，Ｎ２，Ｎ３の初期電圧セットアップから式１に従う電流により出力されてＶcc／２まで上昇する。
【０００９】
出力ノードＮ４の電圧Ｖ４がＶcc／２以上に上昇すると、ゲート−ソース間電圧の減少でＮＭＯＳトランジスタ２２がターンオフする一方、ＰＭＯＳトランジスタ２４がターンオンすることにより、電圧Ｖ４は降下する。そして、電圧Ｖ４がＶcc／２以下へ降下すると再度ＮＭＯＳトランジスタ２２のターンオンとなり、従って出力ノードＮ４の電圧Ｖ４はＶcc／２に保たれる。このように、分圧バイアス部１０によるバイアス電圧に従ってＮＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４がプッシュプル動作し、式１のような駆動電流ＩＤにより出力ノードＮ４からＶcc／２の定電圧が出力される。
【００１０】
しかし、図１の定電圧発生回路では、出力ノードＮ４の電圧Ｖ４が設定レベルへ上昇するにつれて、ノードＮ１のバイアス電圧Ｖ１によるＮＭＯＳトランジスタ２２のゲート−ソース間電圧Ｖ１−Ｖ４が小さくなるため、出力ノードＮ４の駆動電流ＩＤは少量となる。その結果、定電圧Ｖcc／２へのプルアップ速度が遅くて安定性が悪い、また、パワーオン時において定電圧Ｖcc／２を出力するまでの出力速度が遅くなるという短所がある。
【００１１】
図２に示す定電圧発生回路は、図１に示した定電圧発生回路の分圧バイアス部１０を改良したものである。即ち、分圧バイアス部１１は、抵抗１２に変えてゲートを出力ノードＮ４へ接続したＰＭＯＳトランジスタ１３を設け、また、抵抗１８に変えてゲートを出力ノードＮ４へ接続したＮＭＯＳトランジスタ１７を設けてある。これにより、出力ノードＮ４の電圧Ｖ４が低くなるときの駆動電流ＩＤを多くすることができ、図１の回路よりは安定性が改善されている。しかしながら、パワーオン時に各ノードＮ１，Ｎ２，Ｎ３に設定される各電圧は図１の回路の場合と同じであり、電圧Ｖ４が設定レベルへ上昇するにつれて駆動電流ＩＤが少量となっていくことに変わりなく、従ってパワーオン時の定電圧Ｖcc／２の出力速度は改善されないままである。
【００１２】
これら図１及び図２に示す他にも最近では、Y. Nakagome 等によって発表された“1990 Synposium on VLSI Circuits" のページ17〜18の論文“A. 1.5V Circuit Technology for 64Mb DRAM"に、より低電圧向きの定電圧発生回路が提示されている。この定電圧発生回路は、カレントミラー増幅器と３ステートバッファ(Tri-state buffer)を利用して応答速度を良くしたものである。しかし、この定電圧発生回路でもパワーオン初期時の定電圧の出力速度は改善されず、また、３ステートバッファを利用して出力ノードを駆動する方法は、３ステートバッファに直流電流が流れるため半導体メモリ装置の待機モードにおける電流消費が多くなる、更に、３ステートバッファの待機モードでの電流は半導体メモリ装置の工程変化に敏感に反応して歩留りの低下を招くという一面をもつ。
【００１３】
【発明が解決しようとする課題】
以上の従来技術に鑑みて本発明の目的は、パワーオン時の定電圧出力速度が速く、また、待機モードなどでの消費電流が抑制される定電圧発生回路を提供することにある。
【００１４】
【課題を解決するための手段】
この目的のために本発明は、電源電圧と基準電圧との間に設けられた分圧バイアス部と、この分圧バイアス部によるバイアス電圧に従うプッシュプル動作により電源電圧から所定レベルの定電圧を出力するプッシュプル出力部と、を有してなる半導体メモリ装置の定電圧発生回路において、電源電圧を用いて前記プッシュプル出力部の出力端をプルアップするプルアップ部と、電源電圧の印加で前記プルアップ部を動作させた後、前記プッシュプル出力部の出力端電圧が所定のプルアップ制御電圧のレベルへ到達すると前記プルアップ部の動作を抑止する制御部と、を備えることを特徴とする。
【００１５】
この構成における制御部は、電源電圧の印加でプルアップ制御電圧を発生するプルアップ制御電圧発生器と、該プルアップ制御電圧とプッシュプル出力部の出力端の電圧とを比較してレベル検出信号を出力する比較器と、電源電圧の印加でプルアップ部を動作させた後に前記レベル検出信号に従って前記プルアップ部の動作を抑止するプルアップ制御器と、から構成したものとするとよい。また、プルアップ部は、電源電圧とプッシュプル出力部の出力端との間に設けられ、制御部のプルアップ制御器によりゲート制御されるＰＭＯＳトランジスタから構成したものとすることができる。
【００１６】
更に制御部のプルアップ制御器は、電源電圧の印加でセットされてプルアップ部を動作させ、比較器から出力されるレベル検出信号に従いリセットされて前記プルアップ部の動作を抑止するフリップフロップから構成するとよい。この場合のフリップフロップは、電源電圧の立ち上がりを感知して発生される感知信号と比較器から出力されるレベル検出信号とを入力とするＲＳフリップフロップとすることができる。
【００１７】
また、このときの制御部のプルアップ制御電圧発生器は、電源電圧から直列接続されてプルアップ制御電圧を発生する分圧手段と、プルアップ制御器の出力に従いオンオフして前記分圧手段の動作を制御するスイッチ手段と、から構成するとよく、制御部の比較器は、プルアップ制御器の出力により動作制御されるものとしておくとよい。このような制御部の比較器は、そのシンク電流端子と基準電圧との間に設けられてプルアップ制御器の出力に従いオンオフするスイッチ手段により動作制御されるものとすることができる。
【００１８】
或いは、本発明によれば、電源電圧と基準電圧との間に設けた分圧バイアス部と、この分圧バイアス部の出力に従うプッシュプル動作により電源電圧から所定レベルの定電圧を出力するプッシュプル出力部と、このプッシュプル出力部の出力端と電源電圧との間に設けたプルアップトランジスタと、電源電圧の立ち上がりに際して前記プルアップトランジスタをオンさせる制御部と、を備えることを特徴とした半導体メモリ装置の定電圧発生回路が提供される。
【００１９】
上記本発明の定電圧発生回路は、電源電圧の印加に応答してその立ち上がり時に、プッシュプル部の定電圧出力端（出力ノード）の電圧が所定のプルアップ制御電圧のレベルに達するまで電源電圧を定電圧出力端へ流してプルアップするプルアップ部（プルアップトランジスタ）を、プッシュプル出力部に加えて設けてある。このパワーアップ初期の電源電圧を用いたプルアップ部の動作により、従来より迅速に定電圧のレベルを上昇させることが可能となり、定電圧出力速度が高速化される。この初期プルアップ動作により定電圧出力端の電圧がプルアップ制御電圧のレベルへ達した後は、プルアップ部によるプルアップ動作は終了され、分圧バイアス部とプッシュプル出力部との動作で一定レベルの定電圧が出力される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を付して説明する。
【００２１】
図３は、本発明による定電圧発生回路の実施形態を示す回路図であり、この回路の動作タイミングを図４の波形図に示す。
【００２２】
この定電圧発生回路に供給される電源電圧Ｖccは、定電圧発生部２５、プルアップ部２７、及び制御部２９に入力される。図４に示すように、電源電圧Ｖccがパワーオンで供給され始めると、図２同様の分圧バイアス部及びプッシュプル出力部を備えた定電圧発生部２５内の定電圧出力ノードＮ４の電圧は０Ｖから徐々にプルアップされる。
【００２３】
制御部２９は、２つのＮＡＮＤゲート３０，３１によるＲＳフリップフロップの構成としたプルアップ制御器をもつ。即ち、ＮＡＮＤゲート３１の出力ノードＮ５はＮＡＮＤゲート３０の一入力となり、ＮＡＮＤゲート３０の他の入力は感知信号Ｖcch である。ＮＡＮＤゲート３０の出力ノードＮ６はＮＡＮＤゲート３１の一入力となり、ＮＡＮＤゲート３１の他の入力はノードＮ７のレベル検出信号である。従って、これらＮＡＮＤゲート３０，３１により、ノードＮ７のレベル検出信号と感知信号Ｖcch との論理レベルに従ってセット／リセットされるＲＳフリップフロップが構成されている。
【００２４】
このＲＳフリップフロップは、パワーアップによる電源電圧Ｖccの印加時にＮＡＮＤゲート３１の出力ノードＮ５の電圧が論理“ロウ”にセットされる。即ち、電源電圧Ｖccが回路動作に必要なレベルに立ち上がるとこれを感知して感知回路（図５）から発生される感知信号Ｖcch は、電源電圧Ｖccの立ち上がりに際し論理“ロウ”にあるので、最初にＮＡＮＤゲート３０の出力ノードＮ６は論理“ハイ”に設定される。一方、これによる制御スイッチＮＭＯＳトランジスタ３８，４０のオンで比較器３６及びプルアップ制御電圧発生器３２，３４はエネーブル状態にあり、ノードＮ４の定電圧が低いうちは、比較器３６から論理“ロウ”が出力される。従ってノードＮ７の電圧は論理“ハイ”に維持され、ＮＡＮＤゲート３１の出力ノードＮ５は論理“ロウ”にセットされる。このノードＮ５の論理“ロウ”がＮＡＮＤゲート３０へ入力されるので、ノードＮ６は論理“ハイ”を維持することになる。
【００２５】
このパワーアップ初期のノードＮ５の論理“ロウ”セットに従って、電源電圧Ｖccの印加時には、プルアップ部２７のＰＭＯＳトランジスタ２３がターンオンすることになる。これにより、定電圧発生部２５内の出力ノードＮ４の電圧は、電源電圧Ｖccを用いて高速プルアップされる。
【００２６】
ＮＭＯＳトランジスタ３８のドレインは比較器３６のシンク電流端子(Sink Current Terminal) に接続され、そのソースは基準電圧Ｖssへつながれている。また、プルアップ制御電圧発生器は、ソースに電源電圧Ｖccを受けると共にゲートに基準電圧Ｖssを受け、ドレインがノードＮ８に接続されたＰＭＯＳトランジスタ３２と、ドレインがノードＮ８に接続されると共にソースがＮＭＯＳトランジスタ４０のドレインに接続され、ゲートに電源電圧Ｖccを受けるＮＭＯＳトランジスタ３４と、の２つの直列接続した分圧手段で構成される。
【００２７】
プルアップ制御電圧発生器３２，３４は、ＮＭＯＳトランジスタ４０のターンオンで電源電圧Ｖccから基準電圧Ｖssへの電流パスが形成され、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３４の各チャネル寸法比により決定される抵抗比に従うプルアップ制御電圧をノードＮ８から出力する。但しこれは、単なる抵抗を用いた分圧手段を利用して発生することもできる。このノードＮ８のプルアップ制御電圧は、ノードＮ４の電圧と比較するため、比較器３６の反転端子に入力される。
【００２８】
比較器３６は、ノードＮ４の電圧を非反転端子に入力し、ノードＮ８のプルアップ制御電圧との比較結果を出力する。パワーオン初期時にはノードＮ４の電圧がノードＮ８のプルアップ制御電圧より低いので、比較器３６は論理“ロウ”信号を出力し、これがラッチ構造のインバータ４２，４４によりラッチされて論理“ハイ”のレベル検出信号がＮＡＮＤゲート３１へ入力される。
【００２９】
定電圧発生部２５及びプルアップ部２７によるプルアップでノードＮ４の電圧がノードＮ８のプルアップ制御電圧に達すると、比較器３６の出力は論理“ハイ”へ遷移する。すると、インバータ４４の反転によりノードＮ７のレベル検出信号が論理“ロウ”にラッチされ、これに従いＮＡＮＤゲート３１の出力ノードＮ５は電源電圧Ｖccレベルの論理“ハイ”にリセットされる。また、このときには感知信号Ｖcch が論理“ハイ”となっているので、ＮＡＮＤゲート３０の両入力が論理“ハイ”になり、出力ノードＮ６は論理“ロウ”へ遷移する。
【００３０】
ノードＮ５の論理“ハイ”により、プルアップ部２７内のＰＭＯＳトランジスタ２３がターンオフし、該プルアップ部２７によるノードＮ４のプルアップ動作は中止される。一方、ＮＡＮＤゲート３０の出力ノードＮ６の論理“ロウ”遷移に伴いＮＭＯＳトランジスタ３８，４０はターンオフし、プルアップ制御電圧発生器３２，３４及び比較器３６がディスエーブルされる。この後は、ノードＮ６が論理“ロウ”を維持するので、これらによる電流消費はなくなる。つまり、電源電圧Ｖccの低下で感知信号Ｖcch が論理“ロウ”へ落ちない限りＲＳフリップフロップのリセットは解除されず、不要な電流消費は極力避けられ、待機モードなどでの消費電流は抑止される。
【００３１】
図５は、電源電圧Ｖccの十分な立ち上がりを感知して感知信号Ｖcch を発生する感知回路の例で、ＰＭＯＳトランジスタ６０、キャパシタ５４、抵抗５６、ＮＭＯＳトランジスタ５８、インバータ５０，５２からなる一般的な構成である。この回路に電源電圧Ｖccが印加されると、ノードＮ９の電圧は、キャパシタ５４及び抵抗５６で決まる遅延時間分遅れて電源電圧Ｖccが十分立ち上がってから論理“ハイ”になり、インバータ５２から感知信号Ｖcch が出力される。
【００３２】
【発明の効果】
本発明による定電圧発生回路は、パワーオン時には制御部の制御によりプルアップ部（プルアップトランジスタ）が動作して電源電圧を用いた定電圧出力端のプルアップを行うことで、定電圧を短時間のうちに所望のレベルまで上昇させることができ、従来に比べ定電圧（内部電源電圧）の立ち上がりが非常に速い。加えて、定電圧が所望のレベルまで上昇した後は制御部及びプルアップ部の動作が抑止状態となるので、待機モードなどでの消費電流が大幅に抑えられる。
【図面の簡単な説明】
【図１】従来の定電圧発生回路を示す回路図。
【図２】従来の他の定電圧発生回路を示す回路図。
【図３】本発明による定電圧発生回路を示す回路図。
【図４】図３に示した回路の動作タイミングを示す信号波形図。
【図５】感知信号Ｖcch を発生する感知回路の回路図。
【符号の説明】
２５ 定電圧発生部（分圧バイアス部、プッシュプル出力部）
２７ プルアップ部
２９ 制御部
【発明の属する技術分野】
本発明は、半導体メモリ装置に使用される定電圧発生回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化によりトランジスタサイズが極小化され、これに伴い酸化膜も薄くなっている。従って素子保護のために、半導体メモリ装置の高集積化でチップ内動作電圧は低くなる傾向にある。この動作電圧とは、スイッチ動作させるためにチップ内トランジスタへ印加される電圧のことである。例えば、４メガＤＲＡＭのときは動作電圧は約５Ｖとされていたが、外部供給の電源電圧を降下させてチップ内動作電圧を供給する定電圧発生回路（内部電源電圧回路）を採用した１６メガＤＲＡＭになると動作電圧は約３Ｖとされ、６４メガＤＲＡＭでは約２Ｖにまで低くなっている。
【０００３】
図１は、現在一般的な定電圧発生回路の構成を示す。この定電圧発生回路は、分圧バイアス部１０とプッシュプル出力部２０とに大別される。
【０００４】
分圧バイアス部１０は、電源電圧Ｖccにつないだ抵抗１２と、この抵抗１２に直列接続したダイオード形態のＮＭＯＳトランジスタ１４と、このＮＭＯＳトランジスタ１４のソースに直列接続したダイオード形態のＰＭＯＳトランジスタ１６と、このＰＭＯＳトランジスタ１６のドレインに直列接続して基準電圧Ｖssへつないだ抵抗１８と、から構成されている。
【０００５】
プッシュプル出力部２０は、ドレインに電源電圧Ｖccを受けてソースが出力ノードＮ４に接続され、ゲートが抵抗１２とＮＭＯＳトランジスタ１４との接続ノードＮ１に接続されたＮＭＯＳトランジスタ２２と、ソースが出力ノードＮ４に接続されてドレインに基準電圧Ｖssを受け、ゲートがＰＭＯＳトランジスタ１６と抵抗１８との接続ノードＮ３に接続されたＰＭＯＳトランジスタ２４と、から構成されている。
【０００６】
この定電圧発生回路に外部供給の電源電圧Ｖccが印加(Power-on)されるときの出力ノードＮ４の初期電圧は０Ｖである。そして、例えば３Ｖの電源電圧Ｖccが供給されることにより、電源電圧Ｖccと基準電圧Ｖssとの間に直列接続された抵抗１２、ＮＭＯＳトランジスタ１４、ＰＭＯＳトランジスタ１６、及び抵抗１８が電源電圧Ｖccを分圧し、得られた所定レベルのバイアス電圧がＮＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２４のゲートへ提供され、ＮＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２４をプッシュプル動作させる。
【０００７】
即ち、パワーオン初期において、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２、ノードＮ３の電圧Ｖ３、ノードＮ４の電圧Ｖ４はそれぞれまず、０．５Ｖcc＋Ｖtn14、０．５Ｖcc、０．５Ｖcc−Ｖtp16、０Ｖのレベルにそれぞれセットアップされる（Ｖtn14はＮＭＯＳトランジスタ１４のしきい値電圧、Ｖtp16はＰＭＯＳトランジスタ１６のしきい値電圧）。このセットアップ状態からＮＭＯＳトランジスタ２２は、下記式１に示すような電流ＩＤを流して出力ノードＮ４を駆動する。式中、βｎ２はＷｎ／Ｌｎ・Ｃox・μeff であり、Ｗｎはチャネル幅、Ｌｎはチャネル長を示す。また、ＮＭＯＳトランジスタ１４とＮＭＯＳトランジスタ２２のしきい値電圧は同じである。
【数１】
従って、出力ノードＮ４の電圧Ｖ４は、ノードＮ１，Ｎ２，Ｎ３の初期電圧セットアップから式１に従う電流により出力されてＶcc／２まで上昇する。
【０００９】
出力ノードＮ４の電圧Ｖ４がＶcc／２以上に上昇すると、ゲート−ソース間電圧の減少でＮＭＯＳトランジスタ２２がターンオフする一方、ＰＭＯＳトランジスタ２４がターンオンすることにより、電圧Ｖ４は降下する。そして、電圧Ｖ４がＶcc／２以下へ降下すると再度ＮＭＯＳトランジスタ２２のターンオンとなり、従って出力ノードＮ４の電圧Ｖ４はＶcc／２に保たれる。このように、分圧バイアス部１０によるバイアス電圧に従ってＮＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４がプッシュプル動作し、式１のような駆動電流ＩＤにより出力ノードＮ４からＶcc／２の定電圧が出力される。
【００１０】
しかし、図１の定電圧発生回路では、出力ノードＮ４の電圧Ｖ４が設定レベルへ上昇するにつれて、ノードＮ１のバイアス電圧Ｖ１によるＮＭＯＳトランジスタ２２のゲート−ソース間電圧Ｖ１−Ｖ４が小さくなるため、出力ノードＮ４の駆動電流ＩＤは少量となる。その結果、定電圧Ｖcc／２へのプルアップ速度が遅くて安定性が悪い、また、パワーオン時において定電圧Ｖcc／２を出力するまでの出力速度が遅くなるという短所がある。
【００１１】
図２に示す定電圧発生回路は、図１に示した定電圧発生回路の分圧バイアス部１０を改良したものである。即ち、分圧バイアス部１１は、抵抗１２に変えてゲートを出力ノードＮ４へ接続したＰＭＯＳトランジスタ１３を設け、また、抵抗１８に変えてゲートを出力ノードＮ４へ接続したＮＭＯＳトランジスタ１７を設けてある。これにより、出力ノードＮ４の電圧Ｖ４が低くなるときの駆動電流ＩＤを多くすることができ、図１の回路よりは安定性が改善されている。しかしながら、パワーオン時に各ノードＮ１，Ｎ２，Ｎ３に設定される各電圧は図１の回路の場合と同じであり、電圧Ｖ４が設定レベルへ上昇するにつれて駆動電流ＩＤが少量となっていくことに変わりなく、従ってパワーオン時の定電圧Ｖcc／２の出力速度は改善されないままである。
【００１２】
これら図１及び図２に示す他にも最近では、Y. Nakagome 等によって発表された“1990 Synposium on VLSI Circuits" のページ17〜18の論文“A. 1.5V Circuit Technology for 64Mb DRAM"に、より低電圧向きの定電圧発生回路が提示されている。この定電圧発生回路は、カレントミラー増幅器と３ステートバッファ(Tri-state buffer)を利用して応答速度を良くしたものである。しかし、この定電圧発生回路でもパワーオン初期時の定電圧の出力速度は改善されず、また、３ステートバッファを利用して出力ノードを駆動する方法は、３ステートバッファに直流電流が流れるため半導体メモリ装置の待機モードにおける電流消費が多くなる、更に、３ステートバッファの待機モードでの電流は半導体メモリ装置の工程変化に敏感に反応して歩留りの低下を招くという一面をもつ。
【００１３】
【発明が解決しようとする課題】
以上の従来技術に鑑みて本発明の目的は、パワーオン時の定電圧出力速度が速く、また、待機モードなどでの消費電流が抑制される定電圧発生回路を提供することにある。
【００１４】
【課題を解決するための手段】
この目的のために本発明は、電源電圧と基準電圧との間に設けられた分圧バイアス部と、この分圧バイアス部によるバイアス電圧に従うプッシュプル動作により電源電圧から所定レベルの定電圧を出力するプッシュプル出力部と、を有してなる半導体メモリ装置の定電圧発生回路において、電源電圧を用いて前記プッシュプル出力部の出力端をプルアップするプルアップ部と、電源電圧の印加で前記プルアップ部を動作させた後、前記プッシュプル出力部の出力端電圧が所定のプルアップ制御電圧のレベルへ到達すると前記プルアップ部の動作を抑止する制御部と、を備えることを特徴とする。
【００１５】
この構成における制御部は、電源電圧の印加でプルアップ制御電圧を発生するプルアップ制御電圧発生器と、該プルアップ制御電圧とプッシュプル出力部の出力端の電圧とを比較してレベル検出信号を出力する比較器と、電源電圧の印加でプルアップ部を動作させた後に前記レベル検出信号に従って前記プルアップ部の動作を抑止するプルアップ制御器と、から構成したものとするとよい。また、プルアップ部は、電源電圧とプッシュプル出力部の出力端との間に設けられ、制御部のプルアップ制御器によりゲート制御されるＰＭＯＳトランジスタから構成したものとすることができる。
【００１６】
更に制御部のプルアップ制御器は、電源電圧の印加でセットされてプルアップ部を動作させ、比較器から出力されるレベル検出信号に従いリセットされて前記プルアップ部の動作を抑止するフリップフロップから構成するとよい。この場合のフリップフロップは、電源電圧の立ち上がりを感知して発生される感知信号と比較器から出力されるレベル検出信号とを入力とするＲＳフリップフロップとすることができる。
【００１７】
また、このときの制御部のプルアップ制御電圧発生器は、電源電圧から直列接続されてプルアップ制御電圧を発生する分圧手段と、プルアップ制御器の出力に従いオンオフして前記分圧手段の動作を制御するスイッチ手段と、から構成するとよく、制御部の比較器は、プルアップ制御器の出力により動作制御されるものとしておくとよい。このような制御部の比較器は、そのシンク電流端子と基準電圧との間に設けられてプルアップ制御器の出力に従いオンオフするスイッチ手段により動作制御されるものとすることができる。
【００１８】
或いは、本発明によれば、電源電圧と基準電圧との間に設けた分圧バイアス部と、この分圧バイアス部の出力に従うプッシュプル動作により電源電圧から所定レベルの定電圧を出力するプッシュプル出力部と、このプッシュプル出力部の出力端と電源電圧との間に設けたプルアップトランジスタと、電源電圧の立ち上がりに際して前記プルアップトランジスタをオンさせる制御部と、を備えることを特徴とした半導体メモリ装置の定電圧発生回路が提供される。
【００１９】
上記本発明の定電圧発生回路は、電源電圧の印加に応答してその立ち上がり時に、プッシュプル部の定電圧出力端（出力ノード）の電圧が所定のプルアップ制御電圧のレベルに達するまで電源電圧を定電圧出力端へ流してプルアップするプルアップ部（プルアップトランジスタ）を、プッシュプル出力部に加えて設けてある。このパワーアップ初期の電源電圧を用いたプルアップ部の動作により、従来より迅速に定電圧のレベルを上昇させることが可能となり、定電圧出力速度が高速化される。この初期プルアップ動作により定電圧出力端の電圧がプルアップ制御電圧のレベルへ達した後は、プルアップ部によるプルアップ動作は終了され、分圧バイアス部とプッシュプル出力部との動作で一定レベルの定電圧が出力される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を付して説明する。
【００２１】
図３は、本発明による定電圧発生回路の実施形態を示す回路図であり、この回路の動作タイミングを図４の波形図に示す。
【００２２】
この定電圧発生回路に供給される電源電圧Ｖccは、定電圧発生部２５、プルアップ部２７、及び制御部２９に入力される。図４に示すように、電源電圧Ｖccがパワーオンで供給され始めると、図２同様の分圧バイアス部及びプッシュプル出力部を備えた定電圧発生部２５内の定電圧出力ノードＮ４の電圧は０Ｖから徐々にプルアップされる。
【００２３】
制御部２９は、２つのＮＡＮＤゲート３０，３１によるＲＳフリップフロップの構成としたプルアップ制御器をもつ。即ち、ＮＡＮＤゲート３１の出力ノードＮ５はＮＡＮＤゲート３０の一入力となり、ＮＡＮＤゲート３０の他の入力は感知信号Ｖcch である。ＮＡＮＤゲート３０の出力ノードＮ６はＮＡＮＤゲート３１の一入力となり、ＮＡＮＤゲート３１の他の入力はノードＮ７のレベル検出信号である。従って、これらＮＡＮＤゲート３０，３１により、ノードＮ７のレベル検出信号と感知信号Ｖcch との論理レベルに従ってセット／リセットされるＲＳフリップフロップが構成されている。
【００２４】
このＲＳフリップフロップは、パワーアップによる電源電圧Ｖccの印加時にＮＡＮＤゲート３１の出力ノードＮ５の電圧が論理“ロウ”にセットされる。即ち、電源電圧Ｖccが回路動作に必要なレベルに立ち上がるとこれを感知して感知回路（図５）から発生される感知信号Ｖcch は、電源電圧Ｖccの立ち上がりに際し論理“ロウ”にあるので、最初にＮＡＮＤゲート３０の出力ノードＮ６は論理“ハイ”に設定される。一方、これによる制御スイッチＮＭＯＳトランジスタ３８，４０のオンで比較器３６及びプルアップ制御電圧発生器３２，３４はエネーブル状態にあり、ノードＮ４の定電圧が低いうちは、比較器３６から論理“ロウ”が出力される。従ってノードＮ７の電圧は論理“ハイ”に維持され、ＮＡＮＤゲート３１の出力ノードＮ５は論理“ロウ”にセットされる。このノードＮ５の論理“ロウ”がＮＡＮＤゲート３０へ入力されるので、ノードＮ６は論理“ハイ”を維持することになる。
【００２５】
このパワーアップ初期のノードＮ５の論理“ロウ”セットに従って、電源電圧Ｖccの印加時には、プルアップ部２７のＰＭＯＳトランジスタ２３がターンオンすることになる。これにより、定電圧発生部２５内の出力ノードＮ４の電圧は、電源電圧Ｖccを用いて高速プルアップされる。
【００２６】
ＮＭＯＳトランジスタ３８のドレインは比較器３６のシンク電流端子(Sink Current Terminal) に接続され、そのソースは基準電圧Ｖssへつながれている。また、プルアップ制御電圧発生器は、ソースに電源電圧Ｖccを受けると共にゲートに基準電圧Ｖssを受け、ドレインがノードＮ８に接続されたＰＭＯＳトランジスタ３２と、ドレインがノードＮ８に接続されると共にソースがＮＭＯＳトランジスタ４０のドレインに接続され、ゲートに電源電圧Ｖccを受けるＮＭＯＳトランジスタ３４と、の２つの直列接続した分圧手段で構成される。
【００２７】
プルアップ制御電圧発生器３２，３４は、ＮＭＯＳトランジスタ４０のターンオンで電源電圧Ｖccから基準電圧Ｖssへの電流パスが形成され、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３４の各チャネル寸法比により決定される抵抗比に従うプルアップ制御電圧をノードＮ８から出力する。但しこれは、単なる抵抗を用いた分圧手段を利用して発生することもできる。このノードＮ８のプルアップ制御電圧は、ノードＮ４の電圧と比較するため、比較器３６の反転端子に入力される。
【００２８】
比較器３６は、ノードＮ４の電圧を非反転端子に入力し、ノードＮ８のプルアップ制御電圧との比較結果を出力する。パワーオン初期時にはノードＮ４の電圧がノードＮ８のプルアップ制御電圧より低いので、比較器３６は論理“ロウ”信号を出力し、これがラッチ構造のインバータ４２，４４によりラッチされて論理“ハイ”のレベル検出信号がＮＡＮＤゲート３１へ入力される。
【００２９】
定電圧発生部２５及びプルアップ部２７によるプルアップでノードＮ４の電圧がノードＮ８のプルアップ制御電圧に達すると、比較器３６の出力は論理“ハイ”へ遷移する。すると、インバータ４４の反転によりノードＮ７のレベル検出信号が論理“ロウ”にラッチされ、これに従いＮＡＮＤゲート３１の出力ノードＮ５は電源電圧Ｖccレベルの論理“ハイ”にリセットされる。また、このときには感知信号Ｖcch が論理“ハイ”となっているので、ＮＡＮＤゲート３０の両入力が論理“ハイ”になり、出力ノードＮ６は論理“ロウ”へ遷移する。
【００３０】
ノードＮ５の論理“ハイ”により、プルアップ部２７内のＰＭＯＳトランジスタ２３がターンオフし、該プルアップ部２７によるノードＮ４のプルアップ動作は中止される。一方、ＮＡＮＤゲート３０の出力ノードＮ６の論理“ロウ”遷移に伴いＮＭＯＳトランジスタ３８，４０はターンオフし、プルアップ制御電圧発生器３２，３４及び比較器３６がディスエーブルされる。この後は、ノードＮ６が論理“ロウ”を維持するので、これらによる電流消費はなくなる。つまり、電源電圧Ｖccの低下で感知信号Ｖcch が論理“ロウ”へ落ちない限りＲＳフリップフロップのリセットは解除されず、不要な電流消費は極力避けられ、待機モードなどでの消費電流は抑止される。
【００３１】
図５は、電源電圧Ｖccの十分な立ち上がりを感知して感知信号Ｖcch を発生する感知回路の例で、ＰＭＯＳトランジスタ６０、キャパシタ５４、抵抗５６、ＮＭＯＳトランジスタ５８、インバータ５０，５２からなる一般的な構成である。この回路に電源電圧Ｖccが印加されると、ノードＮ９の電圧は、キャパシタ５４及び抵抗５６で決まる遅延時間分遅れて電源電圧Ｖccが十分立ち上がってから論理“ハイ”になり、インバータ５２から感知信号Ｖcch が出力される。
【００３２】
【発明の効果】
本発明による定電圧発生回路は、パワーオン時には制御部の制御によりプルアップ部（プルアップトランジスタ）が動作して電源電圧を用いた定電圧出力端のプルアップを行うことで、定電圧を短時間のうちに所望のレベルまで上昇させることができ、従来に比べ定電圧（内部電源電圧）の立ち上がりが非常に速い。加えて、定電圧が所望のレベルまで上昇した後は制御部及びプルアップ部の動作が抑止状態となるので、待機モードなどでの消費電流が大幅に抑えられる。
【図面の簡単な説明】
【図１】従来の定電圧発生回路を示す回路図。
【図２】従来の他の定電圧発生回路を示す回路図。
【図３】本発明による定電圧発生回路を示す回路図。
【図４】図３に示した回路の動作タイミングを示す信号波形図。
【図５】感知信号Ｖcch を発生する感知回路の回路図。
【符号の説明】
２５ 定電圧発生部（分圧バイアス部、プッシュプル出力部）
２７ プルアップ部
２９ 制御部
Claims (7)
- 電源電圧と基準電圧との間に設けられた分圧バイアス部と、前記分圧バイアス部によるバイアス電圧に従うプッシュプル動作により電源電圧から所定レベルの定電圧を出力するプッシュプル出力部と、を有してなる半導体メモリ装置の定電圧発生回路において、
電源電圧を用いて前記プッシュプル出力部の出力端をプルアップするプルアップ部と、
制御部と、を備え、
前記制御部は、電源電圧の印加に応じてプルアップ制御電圧を発生するプルアップ制御電圧発生器と、前記プルアップ制御電圧と前記プッシュプル出力部の出力端電圧とを比較してレベル検出信号を出力する比較器と、電源電圧の印加に応じて前記プルアップ部を動作させた後に前記レベル検出信号に従って前記プルアップ部の動作を抑止するプルアップ制御器と、を含む、
ことを特徴とする定電圧発生回路。 - 前記プルアップ部は、電源電圧と前記プッシュプル出力部の出力端との間に設けられ、前記制御部の前記プルアップ制御器によりゲート制御されるＰＭＯＳトランジスタを含むことを特徴とする請求項１記載の定電圧発生回路。
- 前記制御部の前記プルアップ制御器は、電源電圧の印加に応じてセットされて前記プルアップ部を動作させ、前記比較器から出力される前記レベル検出信号に従いリセットされて前記プルアップ部の動作を抑止するフリップフロップを含むことを特徴とする請求項１又は請求項２記載の定電圧発生回路。
- 前記フリップフロップが、電源電圧の立ち上がりを感知して発生される感知信号と前記比較器から出力される前記レベル検出信号とを入力とするＲＳフリップフロップである請求項３記載の定電圧発生回路。
- 前記制御部の前記プルアップ制御電圧発生器は、電源電圧から直列接続されて前記プルアップ制御電圧を発生する分圧手段と、前記プルアップ制御器の出力に従いオンオフして前記分圧手段の動作を制御するスイッチ手段とを含むことを特徴とする請求項１〜４のいずれか１項に記載の定電圧発生回路。
- 前記制御部の前記比較器は、前記プルアップ制御器の出力により動作制御される請求項１〜４のいずれか１項に記載の定電圧発生回路。
- 前記制御部の前記比較器は、そのシンク電流端子と基準電圧との間に設けられて前記プルアップ制御器の出力に従いオンオフするスイッチ手段により動作制御される請求項６記載の定電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950017364A KR0142970B1 (ko) | 1995-06-24 | 1995-06-24 | 반도체 메모리 장치의 기준전압 발생회로 |
| KR1995P17364 | 1995-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917181A JPH0917181A (ja) | 1997-01-17 |
| JP3792788B2 true JP3792788B2 (ja) | 2006-07-05 |
Family
ID=19418235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16308096A Expired - Fee Related JP3792788B2 (ja) | 1995-06-24 | 1996-06-24 | 半導体メモリ装置の定電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5703475A (ja) |
| JP (1) | JP3792788B2 (ja) |
| KR (1) | KR0142970B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| JP3626521B2 (ja) * | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| US5796673A (en) | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
| DE69621020T2 (de) * | 1996-11-04 | 2002-10-24 | Stmicroelectronics S.R.L., Agrate Brianza | Banddistanzreferenzspannungsgenerator |
| US5936447A (en) * | 1997-01-02 | 1999-08-10 | Texas Instruments Incorporated | Power-up input bias circuit and method |
| JP3022815B2 (ja) * | 1997-07-24 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 中間電位生成回路 |
| US5959444A (en) * | 1997-12-12 | 1999-09-28 | Micron Technology, Inc. | MOS transistor circuit and method for biasing a voltage generator |
| KR100266650B1 (ko) * | 1997-12-27 | 2000-09-15 | 김영환 | 반도체 소자의 내부전압 발생회로 |
| JP3741534B2 (ja) * | 1998-03-24 | 2006-02-01 | 株式会社リコー | 半導体メモリ |
| JP4557342B2 (ja) * | 2000-01-13 | 2010-10-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP3578043B2 (ja) * | 2000-04-14 | 2004-10-20 | 松下電器産業株式会社 | 電源電圧検出回路 |
| JP4786015B2 (ja) * | 2000-07-04 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100359854B1 (ko) * | 2000-09-05 | 2002-11-07 | 주식회사 하이닉스반도체 | 센스 앰프 |
| JP2003005850A (ja) * | 2001-06-26 | 2003-01-08 | Sanyo Electric Co Ltd | 基準電位発生回路 |
| US6901018B2 (en) * | 2001-07-18 | 2005-05-31 | Samsung Electronics Co, Ltd. | Method of generating initializing signal in semiconductor memory device |
| US6791892B2 (en) * | 2001-07-18 | 2004-09-14 | Samsung Electronics Co., Ltd. | Method of generating an initializing signal during power-up of semiconductor memory device |
| ITRM20010521A1 (it) * | 2001-08-30 | 2003-02-28 | Micron Technology Inc | Sorgente di bassa tensione di riferimento ad inseguimento a potenza ultra bassa. |
| US6844711B1 (en) | 2003-04-15 | 2005-01-18 | Marvell International Ltd. | Low power and high accuracy band gap voltage circuit |
| JP4837519B2 (ja) * | 2006-10-16 | 2011-12-14 | 株式会社 日立ディスプレイズ | 表示装置の駆動回路 |
| KR100902053B1 (ko) * | 2007-10-09 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 기준 전압 발생회로 |
| CN111290461B (zh) * | 2020-03-09 | 2022-03-08 | 上海华虹宏力半导体制造有限公司 | 电压调整器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342926A (en) * | 1980-11-17 | 1982-08-03 | Motorola, Inc. | Bias current reference circuit |
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
| US5404096A (en) * | 1993-06-17 | 1995-04-04 | Texas Instruments Incorporated | Switchable, uninterruptible reference generator with low bias current |
| US5453679A (en) * | 1994-05-12 | 1995-09-26 | National Semiconductor Corporation | Bandgap voltage and current generator circuit for generating constant reference voltage independent of supply voltage, temperature and semiconductor processing |
-
1995
- 1995-06-24 KR KR1019950017364A patent/KR0142970B1/ko not_active IP Right Cessation
-
1996
- 1996-06-24 JP JP16308096A patent/JP3792788B2/ja not_active Expired - Fee Related
- 1996-06-24 US US08/671,145 patent/US5703475A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0142970B1 (ko) | 1998-08-17 |
| KR970003191A (ko) | 1997-01-28 |
| US5703475A (en) | 1997-12-30 |
| JPH0917181A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060320 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060406 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120414 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |