KR0142970B1 - 반도체 메모리 장치의 기준전압 발생회로 - Google Patents

Abstract

반도체 장치에 동작전원전압을 초기에 공급시 고속으로 소망하는 레벨의 전압을 출력하고 대기모드의 전류소모를 최대로 억제하는 기준전압 발생회로에 관한 것이다. 본 발명에 따른 반도체 장치의 기준전압 발생회로는 전원전압과 기준전압의 사이에 접속된 전압분배 및 바이어스단과 상기 두 전압을 입력하며 상기 전압분배 및 바이어스단의 출력에 의한 푸시풀 동작에 의해 전압전압을 소정 레벨의 전압으로 유지하여 출력하는 푸시풀 출력단과, 상기 전원전압과 상기 푸시풀 출력단의 사이에 접속되어 풀업제어신호의 입력에 응답하여 상기 출력단의 전압레벨을 상기 전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력단과 상기 풀업수단의 제어단자에 접속되며 상기 전원전압의 투입에 응답하여 상기 풀업제어수단으로 풀업제어신호를 공급하고 상기 출력단의 전압 레벨이 미리 설정된 풀업제어전압에 도달할 때 응답하여 상기 풀업제어신호의 공급을 차단하는 제어수단으로 구성된다. 상기와 같이 구성된 기준전압 발생회로는 전원전압 투입시에 기준전압의 레벨을 고속으로 소망한는 레벨까지 상승시키어 안정화시킨다.

Description

반도체 메모리 장치의 기준전압 발생회로

제1도는 종래의 반도체 장치에 이용된 기준전압 발생회로도,

제2도는 종래의 반도체 장치에 이용된 또다른 기준전압 발생회로도,

제3도는 본 발명에 따른 반도체 메모리 장치의 기준전압 발생회로도,

제4도는 제3도의 동작을 설명하기 위한 동작 타이밍도,

제5도는 본 발명에 따른 승압회로도로서, 이는 제3도의 제어회로에 승압전압 Vcch을 공급하기 위한 것이다.

본 발명은 반도체 장치에 사용되는 기준전압 발생회로(Referrence Voltage Generator:이하 RVG라함)에 관한 것으로, 특히 반도체 장치에 동작전원전압을 초기에 공급(Power-on)시 고속으로 소망하는 레벨의 전압을 출력하고 대기모드의 전류소모를 최대로 억제하는 RVG에 관한 것이다.

반도체 장치가 고집적화됨에 따라 하나의 트랜지스터가 차지하는 면적은 그만큼 줄어들게 되어 트랜지스터의 크기는 점점 극소형으로 되어 가고 있고, 산화막(Oxide)의 두께는 점점 더 얄팍하게 형성되고 있다. 상기와 같이 반도체 장치가 점차적으로 고집적화됨에 따라 칩내의 동작전압도 점점 낮아지고 있다. 칩의 동작전압이라 함은 칩내의 구성소자인 트랜지스터가 스윙동작을 하기 위해 상기 구성소자에 인가하는 전원전압을 지칭하는 것으로, 이는 칩의 고집적화의 증가에 비례하여 낮아지게 된다. 예를들면, 4메가 다이나믹 램(4mega dynamic RAM)의 경우 상기 동작전압은 약 5볼트로 유지되었으나, 외부 전원전압을 다운하여 칩내의 동작전압을 공급하기 위한 기준전압회로(내부전원전압회로)를 채용하기 시작한 16메가 다이나믹 램의 경우 전원전압은 약 3볼트로 낮아졌고, 64메가 다이나믹 램의 경우 상기 전원전압은 약 2볼트 내외로 더욱 낮아지게 되었다. 상기와 같은 기준전압을 발생하기 위한 종래의 회로는 제1도에 도시되어진 바와 같은 구성을 갖는다.

제1도는 종래의 반도체 장치에 이용된 RVG의 회로도로서, 이는 크게 전압분배 바이어스단 10와 푸시풀 출력단 20으로 구성되어 있다.

전압분배 바이어스단 10은 제1전압, 예를들면, 전원전압 Vcc에 일측노드가 접속된 저항 12와, 상기 저항 12의 타측노드에 다이오드의 형태로 드레인과 게이트가 접속된 엔모오스 트렌지스터 14와, 상기 엔모오스 트렌지스터 14의 소오스와 제2기준접압, 예를들면, 기준전압 Vcc의 사이에는 다이오드 형태로 접속된 피모오스 트렌지스터 16와 저항 18이 직렬 접속되어 있다.

그리고 푸시풀 출력단 20은 드레인이 상기 전원전압 Vcc에 접속되고 게이트가 상기 저항 12과 상기 엔모오스 트렌지스터 14의 드레인이 접속된 노드 N1에 게이트가 접속되며 전원전압 Vcc와 출력노드 N1의 사이에 소오스가 접속된 엔모오스 트렌지스터 22와, 상기 출력노드 N1에 소오스가 접속되고 드레인이 상기 접지전압 Vss에 접속되며 게이트가 상기 피모오스 트렌지스터 16의 소오스와 저항 18의 접속노드 N3에 접속되어 있다.

반도체 장치의 외부로부터 초기 전원전압 Vcc이 공급(Power-on)에 의해 상기 제1도와 같은 회로에 3볼트레벨의 전원전압 Vcc와 접지전압 Vss가 공급되면 출력 노드 N4의 초기의 출력전압은 0볼트로 된다. 따라서 상기 제1도에 도시되어진 종래의 회로는 전원전압 Vcc과 접지전압 Vss의 사이에 직력 접속된 저항 12, 엔모오스 트렌지스터 14, 피모오스 트렌지스터 16, 저항 18들은 입력되는 상기의 전원전압 Vcc을 분압하여 소정의 레벨의 전압을 상기 엔모오스 트렌지스터 22의 게이트와 피모오스 트렌지스터 24의 게이트로 바이어싱하여 상기의 두 트랜지스터 22,24을 푸시풀 스윙시킨다.

따라서, 상기와 같이 파워-온이 개시되면, 엔모오스 트렌지스터 14의 게이트-소오스간의 노드 N1의 전압 V1, 피모오스 트렌지스터 16의 게이트-소오스간 노드 N2의 전압 V2, 피모오스 트렌지스터 24의 게이트-소오스간의 노드 N3 및 엔모오스 트렌지스터 22의 게이트-소오스간의 노드 N4의 전압 V4들 각각은 0.5 Vcc+Vtn₁₄, 0.5 Vcc-Vtp₂₄0인 레벨로 셋업된다. (여기서 Vtn은 엔모오스 트렌지스터의 문턱전압이고, Vtp는 피모오스 트렌지스터의 문턱전압이며 각각의 부호의 하첨자는 트랜지스터의 부호이다.) 상기과 같이 셋업되는 상태에서 푸시풀단 20내의 엔모오스 트렌지스터 22는 하기와 같은 전류의 크기로서 출력노드 N4 를 구동한다.

상기 엔모오스 트렌지스터 22의 드레인전류를 ID라하면 하기 식1과 같이 된다.

상기 식1에서 βn2는 Wn/Ln·Coxμeff이며, Wn은 채널폭 Ln 채널 길이이다.

따라서 상기 제1도에 도시된 종래의 회로는 전술한 바와 같이 노드 N1, N2, N3의 전압이 초기에 셋업됨으로써 출력노드 N4의 전압은 상기 식1과 같은 전류로 출력되며, 이의 출력은 출력노드 N4의 전압이 ½·Vcc로 상승할 때까지 지속된다.

상기 출력노드 N4의 전압이 ½·Vcc(Half-Vcc)레벨 이상으로 상승되면 피모오스 트렌지스터 24가 턴온되어 상기 출력전압 레벨은 떨어지게 되고, 엔모오스 트렌지스터 22가 턴오프 된다. 상기 피모오스 트렌지스터 24의 턴온 및 상기 엔모오스 트렌지스터 22의 턴오프 동작에 의해 상기 출력노드 N4의 전압 레벨이 ½·Vcc의 레벨 이하로 떨어지게되면 다시 상기 엔모오스 트렌지스터 22가 턴온되어 출력노드 N4의 출력전압 레벨을 ½·Vcc까지 상승된다. 따라서, 상기 제1도의 기준전압 발생회로는 전압분배 바이어스단 10의 전원분배 및 바이어싱에 의해 푸시풀 출력단 20내의 두 트랜지스터가 푸쉬풀 동작을 하여 상기 식1과 같은 구동전류로 입력전압의 ½·Vcc의 레벨을 갖는 기준전압을 출력하게 된다.

그러나 상기 제1도에 도시된 종래의 기준전압 발생회로는 출력노드 N4의 전압이 초기 0볼트에서 상기 식1의 구동전류의 레벨을 갖는 전압까지 상승되면 각 트랜지스터의 게이트-소오스간의 전압 V1~V4의 레벨이 낮아지게 되어 결국은 출력노드 N4의 구동전류가 작아지게 되어 기준전압 ½·Vcc의 출력 응답속도가 길어지는 문제를 초래한다.

제2도는 종래의 반도체 장치에 사용되는 또다른 기준전압의 회로도로서, 제1도에 도시된 회로의 전원분배 바이어스단 10이 개량된 것이다. 제2도에 도시된 전압분배 바이어스단 10은 전원전압 Vcc과 엔모오스 트렌지스터 14의 드레인 사이에 피모오스 트렌지스터 26가 접속되어 있고, 접지전압 Vss와 피모오스 트렌지스터 28의 소오스 사이에 엔모오스 트렌지스터 28가 더 부가 접속되며 이들의 채널들은 상기 출력노드 N4의 전압레벨에 의해 제어토록되어 있다.

그러나 상기 제2도와 같은 기준전압 발생기도 파워-온시 각 노드 N1,N2,N3,N4의 전압레벨이 제1도에 도시된 바와 같은 레벨을 그대로 갖음으로써 출력전압의 ½·Vcc로 출력되는 시간이 매우 길어지게되어 이역시 응답속도가 문제시 된다.

상기 제1도 및 제2도에 도시된 기준전압 발생회로의 문제점을 해결하기 개량된 기준전압 발생기가 Y.Nakagome 등에 의해 발표된 회로가 있다.(1990 Syposium on VLSI Ciruits의 17면 내지 18면에 게재된 A 1.5V Cirruit Technology for 64Mb DRAM을 보라) 상기 Y.Nakagome등에 의해 개량된 기준전압 발생기는 상기와 같은 응답속도의 개선을 위하여 전류밀러 증폭기(Current MIrror AMP)와 3상태 버퍼 (Tri-state buffer)를 이용하여 응답속도를 개선시킨 것이다.

그러나, Y.Nakagome등에 의해 개량된 기준전압 발생기는 파워-온시 출력전압의 늦은 응답속도가 개선되지 않았으며, 3상태 버퍼를 이용하여 출력노드를 구동하는 방법을 사용함으로써 몇가지 문제점들이 발견되고 있다. 첫째는 3상태 버퍼에는 상항 직류(DC current)가 흐르기 때문에 반도체 장치가 대기시 대기시의 전류(Standby current)를 소비한다는 것이다. 즉, 전류소비가 많아 문제가 된다.

두 번째로는 3상태 버퍼의 대기시 전류가 반도체 장치의 공정변수에 민감하여 수율의 저하를 초래한다는 것이다.

따라서 본 발명의 목적은 전원 투입(Power-on)시와 동시에 소망하는 레벨의 기준전압을 고속으로 출력할 수 있도록 빠른 응답속도를 갖는 반도체 장치의 기준전압 발생회를 제공함에 있다.

본 발명의 다른 목적은 전원 투입(Power-on)시와 동시에 소망하는 레벨의 기준전압을 고속으로 출력할 수 있으며, 대기모드시의 전류소모를 최대한으로 억제할 수 있는 구조를 갖는 반도체 장치의 기준전압 발생회를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 제1전원전압, 예로서 전원전압 Vcc과 제2전원전압, 예를들면, 접지전압 Vss의 사이에 접속된 전원분배 및 바이어스단과 상기 두 전압을 입력하며 상기 전압분배 및 바이어스단의 출력의 의한 푸시풀 동작에 의해 상기 전원전압을 소정 레벨의 전압으로 유지하여 출력하는 푸시풀 출력단을 구비한 반도체 장치의 기준전압 발생회로에 있어서, 상기 전원전압과 상기 푸시풀 출력단의 사이에 접속되어 풀업제어신호의 입력에 응답하여 상기 출력단의 전압 레벨을 상기 전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력단과 상기 풀업수단의 제어단자에 접속되며 상기 전원전압의 투입에 응답하여 상기 풀업제어수단으로 풀업제어신호를 공급하고 상기 출력단의 전압 레벨이 미리 설정된 풀업 제어전업에 도달할 때 응답하여 상기 풀업제어신호의 공급을 차단하는 제어수단을 포함함을 특징으로한다.

상기와 같이 구성된 본 발명의 기준전압 발생회로는 전원전압의 투입에 응답하여 기준전압 출력노드의 전압레벨을 미리 설정된 풀업제어전압의 레벨이 될 때까지 상승시킨다. 이러한 초기의 상승동작에 의해 출력노드의 전압이 미리 설정된 풀업제어전압과 같아지면 출력노드의 풀업제어를 종료하고, 전압분배 및 바이어스단과 푸시풀 출력단의 동작만으로 설정되는 기준전압을 발생하여 일정한 레벨의 기준전압이 출력되도록하므로써 출력전압을 소망하는 레벨의 전압으로 고속으로 설정하여 출력할 수 있어 매우 빠른 응답속도를 가지게 된다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 제3도, 제4도의 타이밍도 및 제5도의 승압회로의 구성을 참조하여 상세히 설명한다. 제3도에 도시된 본 발명의 회로 구성중, 전술한 기준전압 발생회로의 구성과 기능이 동일한 구성요소에는 동일한 참조번호로 표기하였음에 유의하여야 한다.

지금, 전원투입(Power-on)에 의해 제3도와 같은 회로에 전원전압 Vcc이 제4도와 같이 공급되면 상기 전원전압 Vcc는 제1기준전압 발생회로 25와 풀업단 27내 피모오스 트렌지스터 26의 소오스와 제어회로 29에 입력된다. 따라서, 상기 전원전압 Vcc을 초기 입력하는 상기의 제1기준전압 발생회로 25의 출력노드 N4의 전압은 제4도에 도시한 바와 같이 0볼트로부터 서서히 풀업된다.

한편, 제어회로 29내의 낸드게이트 28의 출력노드 N5의 초기 출력은 제4도에 도시한 바와 같이 로우로 출력된다. 이때, 상기 낸드게이트 28는 출력노드 N5는 일측입력노드로 승압전압 Vcch으 입력하는 낸드게이트 30의 또다른 입력노드에 접속되어 있다. 상기 낸드게이트 28의 일측 입력노드에 접속되며, 상기 낸드게이트 28의 또다른 입력노드는 출력노드 N5를 하이로 세트하는 레벨검출유지신호가 입력된다. 상기 낸드게이트 28,30의 구성은 초기 상기 레벨검출유지신호와 승압전압 Vcch의 입력에 따라 세트 및 리세트되는 R-S플립플롭의 구성을 가짐을 알 수 있다.

R-S플립플롭의 구성은 초기 파워온시 낸드게이트 28의 출력노드 N5가 로우로 출력되도록 설정된다. 따라서, 제3도와 같은 회로에 초기 전원전압 Vcc이 초기 공급되면 풀업단 27내의 피모오스 트렌지스터 26가 상기 낸드게이트 28의 로우출력에 응답하여 턴온됨을 알 수 있다. 상기 피모오스 트렌지스터 26가 턴온되면 제1기준전압 발생회로 25의 출력노드 N4의 전압레벨은 제4도에 도시한 바와 같이 전원전압 Vcc의 레벨로 고속 풀업된다.

반도체 장치내의 칩에 승압전압 Vcch을 공급하는 승압회로(도시하지 않았음)의 출력레벨이 제4도와 같이 전원전압 Vcc의 상승에 응답하여 전원전압 Vcc레벨로 상승되면 낸드게이트 30는 출력노드 N6의 전압은 로우의 레벨에서 하이레벨로 천이된다. 상기 낸드게이트 30의 출력노드 N6의 전압이 하이 레벨로 천이되면, 이에 게이트가 접속된 엔모오스 트렌지스터 38와 40이 턴온된다. 상기 엔모오스 트렌지스터 38가 턴온되면, 비교기 36와 풀업제어전압 발생기가 인에이블된다.

상기 풀업제어전압 발생기는 전원전압 Vcc과 상기 엔모오스 트렌지스터 40의 드레인에 각각의 소오스가 접속되며 드레인이 노드 N8에 접속되고 각각의 게이트가 기준전압 Vss와 전원전압 Vcc에 연결된 피모오스 트렌지스터 32와 엔모오스 트렌지스터 40로 구성된다. 상기와 같은 풀업제어전압 발생기는 엔모오스 트렌지스터 40가 턴온될 때 전원전압 Vcc고 기준전압 Vss간의 전류패스가 형성되어 상기 피모오스 트렌지스터 32와 엔모오스 트렌지스터 34들 각각의 채널폭 대 길이비에 의한 저항비에 따른 풀업제어전압이 노드 N8로부터 출력된다. 본 발명에 실시예에서는 모오스 트랜지스터 의 구성으로 풀업제어전압을 발생하였으나, 단순한 저항을 이용하여 발생시킬 수도 있다. 상기와 같이 발생된 풀업제어전압은 비교기 36의 반전단자로 공급된다.

따라서, 상기 비교기 36는 전원전압 Vcc이 투입된 후 승압전압 Vcch가 전원전압 Vcc의 레벨로 상승되었을 때 발생되는 풀업제어전압과 상기 제1기준전압 발생회로 25의 출력노드 N4로부터 제4도와 같이 출력되는 기준전압의 레벨을 비교하여 그 결과를 출력한다. 초기의 풀업상태에서는 출력노드 N4의 전압레벨이 풀업제어전압의 레벨보다 낮음으로 상기 비교기 36는 로우의 신호를 비교결과로서 출력한다. 상기 비교기 36로부터 출력되는 신호는 출력노드에 두개의 인버터 42, 44가 래치의 구조로 접속된 래치회로에 의해 래치되어 반전된 신호가 낸드게이트 28의 일측노드로 공급된다.

상기와 같은 풀업단 27내 피모오스 트랜지스터 26의 턴온에 인한 풀업에 의해 상기 제1기준전압 발생회로 25의 출력노드 N4로부터 출력되는 전압레벨이 상기 노드 N8에 설정된 풀업제어전압의 레벨까지 상승되면 비교기 36의 출력은 로우에서 하이로 천이된다. 상기와 같이 비교기 36의 출력이 하이로 출력되면 인버터 44에 의해 반전되어 노드 N7로 부터 출력되는 레벨검출유지신호의 레벨은 로우되며 이는 인버터 42에 의해 래치된다. 상기 래치회로의 출력노드 N7의 레벨이 로우로 되면 낸드게이트 28의 출력은 세트되어 전원전압 Vcc의 레벨(하이)로 천이되어 풀업단 27내의 피모오스 트랜지스터 26을 턴오프시킴으로써 풀업동작을 증가시킨다.

한편, 상기 래치회로로부터 하이의 레벨검출유지신호가 출력되면, 낸드게이트 30의 출력은 로우로 천이되어 엔모오스 트랜지스터 38, 40을 턴오프시킨다. 상기 엔모오스 트랜지스터 38, 40이 턴오프되면, 상기 비교기 36와 피모오스 트랜지스터 32와 엔모오스 트랜지스터 34로 구성된 풀업제어전압 발생기가 디스에이블되어 된다. 따라서, 상기 풀업트랜지스터 26에 의해 풀업된 제1기준전압 발생기 25의 출력노드 N4의 전압이 풀업제어전압의 레벨보다 높은 경우에는 풀업트랜지스터 26는 턴오프되고, 제어회로 29내의 동작전원전압을 차단함으로써 대기모드시의 전류소모가 줄어들게 된다.

따라서 본 발명에 의한 기준전압 발생회로는 초기 전원전압 Vcc가 파워온되면 제어회로의 제어에 의해 출력노드로부터의 기준전압 레벨은 최단시간내에 소망하는 레벨까지 상승하고, 상기 기준전압의 레벨이 소망하는 레벨까지 상승된 후에 ㅅ아기 제어회로의 제어전압이 차단됨으로써, 대기모드시의 전압이 차단되어 전류소모를 억제됨을 알 수 있다.

제5도의 회로는 제3도의 회로에 승압전압 Vcch를 공급하는 승압회로의 구성을 나타낸 것이다. 제5도의 구성중, 참조부호 42는 피모오스 트랜지스터이고, 44는 승압용 캐패시터, 46은 저항, 48은 엔모오스 트랜지스터 48, 50, 52는 인버터들이다. 상기 제5도와 같이 구성된 회로에 전원전압 Vcc이 공급되면 노드 N9의 전압은 이미 잘 알려진 바와 같이 초기에는 전원전압 Vcc의 레벨로부터 증가되어 소정의 레벨로 승압된 전압으로 펌핑되며, 이러한 동작의 반복에 의해 승압전압 Vcch이 제3도의 낸드게이트 30의 일측 입력노드로 공급한다.

상술한 바와 같이 본 발명은 파워-온시 외부로부터 공급되는 전원전압 Vcc이 입력되면 고속으로 소망하는 기준전압, 예를 들면 상기 전원전압 Vcc의 하프전원전압을 발생함으로서 응답속도가 향상된 기준전압 발생기를 구현할 수 있다.

Claims (9)

1. 제1전원전압과 제2전원전압의 사이에 접속된 전압분배 및 바이어스단과 상기 두 전압을 입력하며 상기 전압분배 및 바이어스단의 출력에 의한 푸시풀 동작에 의해 상기 전압전압을 소정 레벨의 전압으로 유지하여 출력하는 푸시풀 출력단으로 구성된 제1기준전압 발생수단과, 상기 전원전압의 입력에 응답하여 승압전압을 발생하는 승압수단을 구비한 반도체 장치의 기준전압 발생회로에 있어서, 상기 제1전원전압과 상기 푸시풀 출력단의 사이에 접속되어 풀업제어신호의 입력에 응답하여 상기 푸시풀 출력단의 전압 레벨을 상기 전원전압의 레벨로 풀업하는 풀업수단과, 상기 푸시풀 출력단과 상기 풀업수단의 제어단자에 접속되며 상기 전원전압의 투입에 응답하여 상기 풀업제어수단으로 풀업제어신호를 공급하고 상기 출력단의 전압 레벨이 미리 설정된 풀업제어전압에 도달할 때 응답하여 상기 풀업제어신호의 공급을 차단하는 제어수단으로 구성함으로 특징으로하는 반도체 장치의 기준전압 발생회로.
2. 제1항에 있어서, 상기 제어수단은, 상기 전원전압의 입력에 응답하여 미리 설정된 풀업제어전압을 발생하는 제어전압발생수단과, 상기 발생된 풀업제어전압과 상기 푸시풀 출력단의 출력전압을 비교하여 기준전압의 출력레벨을 검출하는 검출수단과, 상기 전원전압의 입력에 응답하여 상기 풀업제어신호를 상기 풀업수단으로 공급하고 상기 검출수단의 출력에 응답하여 상기 풀업제어신호를 차단하는 풀업제어수단으로 구성함을 특징으로 하는 반도체 장치의 기준전압 발생회로.
3. 제2항에 있어서, 상기 풀업수단은, 소오스와 드레인이 상기 전원전압과 상기 푸시풀 출력단에 접속되며 풀업제어신호를 게이트로 입력하며 동작은 피모오스 트랜지스터임을 특징으로 하는 반도체 장치의 기준전압 발생회로.
4. 제2항 또는 제3항에 있어서, 상기 풀업제어수단은, 상기 전원전압의 투입과 동시에 리세트되어 상기 풀업수단으로 풀업제어신호를 공급하고 상기 승압수단으로부터의 승압전압의 출력에 응답하여 인에이블신호를 발생하며 상기 레벨검출신호의 입력에 세트되어 상기 풀업제어신호를 차단하는 풀립플롭임을 특징으로 하는 반도체 장치의 기준전압 발생회로.
5. 제4항에 있어서, 상기 제어전압 발생수단은, 상기 기준전압에 소오스가 접속되어 상기 인에이블신호에 응답하여 스위칭되는 엔모오스 트랜지스터와, 상기 엔모오스 트랜지스터의 드레인과 상기 전원전압의 사이에 두개의 저항이 직렬 접속되며 상기 엔모오스 트랜지스터의 스위칭에 응답하여 상기 직렬 접속 노드로부터 풀업제어전압을 발생함을 특징으로 하는 반도체 장치의 기준전압 발생회로.
6. 제4항에 있어서, 상기 검출수단은, 상기 인에이블신호에 응답하여 풀업제어전압 발생수단으로부터 발생된 풀업제어전압과 상기 제1기준전압 발생수단의 출력노드의 전압을 비교하여 상기 출력노드의 전압이 상기 풀업제어전압보다 더 높을 때 레벨검출신호를 발생하는 비교기임을 특징으로 하는 반도체 장치의 기준전압 발생회로.
7. 제5항에 있어서, 상기 두개의 저항은 서로 다른 채널을 갖는 모오스 트랜지스터임을 특징으로 하는 반도체 장치의 기준전압 발생회로.
8. 제6항에 있어서, 기준전압과 상기 비교기의 싱크전류 단자 사이에 소오스와 드레인이 접속되며, 상기 인에이블신호가 게이트로 입력시에 스위칭되어 상기 비교기를 활성화시키는 엔모오스 트랜지스터가 더 포함됨을 특징으로 하는 반도체 장치의 기준전압 발생회로.
9. 반도체 장치의 기준전압 발생회로에 있어서, 전원전압과 기준전압의 사이에 접속된 전압분배 및 바이어스단과 상기 두전압을 입력하며 상기 전압분배 및 바이어스단의 출력에 의한 푸시풀 동작에 의해 상기 전압전압을 소정 레벨의 전압으로 유지하여 출력하는 푸시풀 출력단과, 상기 전원전압과 상기 푸시풀 출력단의 사이에 접속되어 구동제어신호의 입력에 상기 출력단의 전압 레벨을 상기 전원전압의 레벨로 풀업하는 풀업 트랜지스터와, 상기 전원전압의 레벨이 천이되는 구간을 동안 상기 풀업트랜지스터를 구동하는 풀업트랜지스터 구동수단으로 구성함을 특징으로 하는 반도체 장치의 기준전압 발생회로.