JP4837519B2 - 表示装置の駆動回路 - Google Patents
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Description
本発明は、表示装置に係り、特に、表示装置の電源をオフとするときに有効な技術に関する。
小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機、デジタルカメラ等の表示部として広く使用されている。
この小型の液晶表示モジュールでは、内部に電源回路を有し、この電源回路において、外部から入力されるＶＣＣの電圧から、チャージポンプ方式の昇圧回路により、液晶表示パネルを駆動するときに必要となる高電位の電圧を生成している。
この高電位の電圧としては、例えば、薄膜トランジスタのゲートに印加され、薄膜トランジスタをオンとするゲートオン電圧（ＶＧＨ）、液晶に印加する階調電圧を生成するための電圧（ＤＤＶＤＨ）がある。
この小型の液晶表示モジュールでは、内部に電源回路を有し、この電源回路において、外部から入力されるＶＣＣの電圧から、チャージポンプ方式の昇圧回路により、液晶表示パネルを駆動するときに必要となる高電位の電圧を生成している。
この高電位の電圧としては、例えば、薄膜トランジスタのゲートに印加され、薄膜トランジスタをオンとするゲートオン電圧（ＶＧＨ）、液晶に印加する階調電圧を生成するための電圧（ＤＤＶＤＨ）がある。
前述した液晶表示モジュールにおいて、電源がオフとなるときには、昇圧回路も停止する。
図１０は、従来の液晶表示モジュールのオフシーケンスを説明するための図である。
図１０に示すように、従来のオフシーケンスでは、ｔ１１の時刻に昇圧回路が停止すると、昇圧回路のＤＤＶＤＨの電圧の出力端子を、電源回路のＶＣＣの電圧の入力端子に接続し、ＤＤＶＤＨの電圧をＶＣＣの電圧に放電している。
また、昇圧回路のＶＧＨの電圧の出力端子は、Ｔ１１の期間に、昇圧回路のＤＤＶＤＨの電圧の出力端子に抵抗素子を介して接続し、その後、Ｔ１２の期間に、昇圧回路のＤＤＶＤＨの電圧の出力端子に直接接続することにより、ＶＧＨの電圧をＶＣＣの電圧に放電するようにしている。
このように、従来のオフシーケンスでは、ＶＧＨの電圧と、ＤＤＶＤＨの電圧をＶＣＣの電圧に放電するようにしている。そのため、昇圧回路停止時に、ＶＣＣへ電荷が流れ込み、ＶＣＣの電圧が上昇し他のＩＣに悪影響を及ぼす可能性があった。
これを防止するためには、昇圧回路の昇圧倍率を低下させてから、昇圧回路を停止することが必要となり、タイミングコントローラからの信号が必要となるため、液晶表示モジュールをオフとするための時間が増大し、電池パック抜けなどの場合に対応ができなかった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、電源がオフとなるときに、昇圧回路から外部入力電圧に流れ込む電荷量を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
図１０は、従来の液晶表示モジュールのオフシーケンスを説明するための図である。
図１０に示すように、従来のオフシーケンスでは、ｔ１１の時刻に昇圧回路が停止すると、昇圧回路のＤＤＶＤＨの電圧の出力端子を、電源回路のＶＣＣの電圧の入力端子に接続し、ＤＤＶＤＨの電圧をＶＣＣの電圧に放電している。
また、昇圧回路のＶＧＨの電圧の出力端子は、Ｔ１１の期間に、昇圧回路のＤＤＶＤＨの電圧の出力端子に抵抗素子を介して接続し、その後、Ｔ１２の期間に、昇圧回路のＤＤＶＤＨの電圧の出力端子に直接接続することにより、ＶＧＨの電圧をＶＣＣの電圧に放電するようにしている。
このように、従来のオフシーケンスでは、ＶＧＨの電圧と、ＤＤＶＤＨの電圧をＶＣＣの電圧に放電するようにしている。そのため、昇圧回路停止時に、ＶＣＣへ電荷が流れ込み、ＶＣＣの電圧が上昇し他のＩＣに悪影響を及ぼす可能性があった。
これを防止するためには、昇圧回路の昇圧倍率を低下させてから、昇圧回路を停止することが必要となり、タイミングコントローラからの信号が必要となるため、液晶表示モジュールをオフとするための時間が増大し、電池パック抜けなどの場合に対応ができなかった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、電源がオフとなるときに、昇圧回路から外部入力電圧に流れ込む電荷量を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路は、ＶＣＣの電圧が入力される電源回路を有する表示装置であって、前記電源回路は、前記ＶＣＣの電圧よりも高電圧のＤＤＶＤＨの電圧を生成する第１昇圧回路と、前記第１昇圧回路をオフとするときに、第１の期間に、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を抵抗素子を介して基準電圧に接続する手段１と、前記第１の期間に続く第２の期間に、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を前記ＶＣＣの電圧が入力される端子に接続する手段２とを有する。
（２）（１）において、前記手段１は、制御信号Ｂによりオンとなり、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を抵抗素子を介して基準電圧に接続する第１のトランジスタであり、前記手段２は、制御信号Ａによりオンとなり、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を前記ＶＣＣの電圧が入力される端子に接続する第２のトランジスタである。
（１）表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路は、ＶＣＣの電圧が入力される電源回路を有する表示装置であって、前記電源回路は、前記ＶＣＣの電圧よりも高電圧のＤＤＶＤＨの電圧を生成する第１昇圧回路と、前記第１昇圧回路をオフとするときに、第１の期間に、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を抵抗素子を介して基準電圧に接続する手段１と、前記第１の期間に続く第２の期間に、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を前記ＶＣＣの電圧が入力される端子に接続する手段２とを有する。
（２）（１）において、前記手段１は、制御信号Ｂによりオンとなり、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を抵抗素子を介して基準電圧に接続する第１のトランジスタであり、前記手段２は、制御信号Ａによりオンとなり、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を前記ＶＣＣの電圧が入力される端子に接続する第２のトランジスタである。
（３）（２）において、前記制御信号Ａおよび前記制御信号Ｂは、前記ＤＤＶＤＨの電圧と、前記ＶＣＣの電圧と、表示装置のオン・オフを制御する信号が入力される論理回路の出力であり、前記制御信号Ｂは、表示装置がオフとなり、かつ、前記ＤＤＶＤＨの電圧が第１の電圧値より高電圧のときに、前記第１のトランジスタをオンとする信号であり、前記制御信号Ａは、表示装置がオフとなり、かつ、前記ＤＤＶＤＨの電圧が第１の電圧値以下のときに、前記第２のトランジスタをオンとする信号である。
（４）（１）ないし（３）の何れかにおいて、前記電源回路は、前記ＤＤＶＤＨの電圧よりも高電圧のＶＧＨの電圧を生成する第２昇圧回路と、前記昇圧回路をオフとするときに、第１の期間に、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を抵抗素子を介して基準電圧に接続する手段３と、前記第１の期間に続く第２の期間に、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子に接続する手段４とを有する。
（４）（１）ないし（３）の何れかにおいて、前記電源回路は、前記ＤＤＶＤＨの電圧よりも高電圧のＶＧＨの電圧を生成する第２昇圧回路と、前記昇圧回路をオフとするときに、第１の期間に、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を抵抗素子を介して基準電圧に接続する手段３と、前記第１の期間に続く第２の期間に、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子に接続する手段４とを有する。
（５）（４）において、前記手段３は、制御信号Ｄによりオンとなり、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を抵抗素子を介して基準電圧に接続する第３のトランジスタであり、前記手段４は、制御信号Ｃによりオンとなり、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子に接続する第４のトランジスタである。
（６）（５）において、前記制御信号Ｄおよび前記制御信号Ｃは、前記ＶＧＨの電圧と、前記ＤＤＶＤＨの電圧と、表示装置のオン・オフを制御する信号が入力される論理回路の出力であり、前記制御信号Ｄは、表示装置がオフとなり、かつ、前記ＶＧＨの電圧が第２の電圧値より高電圧のときに、前記第３のトランジスタをオンとする信号であり、前記制御信号Ｃは、表示装置がオフとなり、かつ、前記ＶＧＨの電圧が第２の電圧値以下のときに、前記第２のトランジスタをオンとする信号である。
（７）（１）ないし（６）の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルである。
（６）（５）において、前記制御信号Ｄおよび前記制御信号Ｃは、前記ＶＧＨの電圧と、前記ＤＤＶＤＨの電圧と、表示装置のオン・オフを制御する信号が入力される論理回路の出力であり、前記制御信号Ｄは、表示装置がオフとなり、かつ、前記ＶＧＨの電圧が第２の電圧値より高電圧のときに、前記第３のトランジスタをオンとする信号であり、前記制御信号Ｃは、表示装置がオフとなり、かつ、前記ＶＧＨの電圧が第２の電圧値以下のときに、前記第２のトランジスタをオンとする信号である。
（７）（１）ないし（６）の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、表示装置において、電源がオフとなるときに、昇圧回路から外部入力電圧に流れ込む電荷量を低減することが可能となる技術を提供することにある。
本発明によれば、表示装置において、電源がオフとなるときに、昇圧回路から外部入力電圧に流れ込む電荷量を低減することが可能となる技術を提供することにある。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図であり、同図において、１００はコントローラ回路、１２０は電源回路、１３０はソースドライバ、１４０はゲートドライバ、１５０はメモリ回路、ＰＮＬは液晶表示パネル、ＤＬは映像線（ソース線またはドレイン線）、ＧＬは走査線（またはゲート線）、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極、ＣＴは対向電極（共通電極、または、コモン電極ともいう）、ＬＣは液晶容量、Ｃａｄｄは保持容量、ＳＵＢ１は第１のガラス基板、ＤＲＶは駆動回路、ＦＰＣはフレキシブル配線基板である。
液晶表示パネル（ＰＮＬ）には、複数の走査線（ＧＬ）と、映像線（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して、サブピクセルが設けられる。
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極（ＰＸ）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶表示パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
各画素電極（ＰＸ）に対向するように、対向電極（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）が形成される。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図であり、同図において、１００はコントローラ回路、１２０は電源回路、１３０はソースドライバ、１４０はゲートドライバ、１５０はメモリ回路、ＰＮＬは液晶表示パネル、ＤＬは映像線（ソース線またはドレイン線）、ＧＬは走査線（またはゲート線）、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極、ＣＴは対向電極（共通電極、または、コモン電極ともいう）、ＬＣは液晶容量、Ｃａｄｄは保持容量、ＳＵＢ１は第１のガラス基板、ＤＲＶは駆動回路、ＦＰＣはフレキシブル配線基板である。
液晶表示パネル（ＰＮＬ）には、複数の走査線（ＧＬ）と、映像線（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して、サブピクセルが設けられる。
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極（ＰＸ）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶表示パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
各画素電極（ＰＸ）に対向するように、対向電極（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）が形成される。
液晶表示パネル（ＰＮＬ）は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１のガラス基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２のガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両ガラス基板間の周縁部近傍に枠状に設けたシール材により、両ガラス基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両ガラス基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２のガラス基板に形成される。横電界方式の場合、対向電極（ＣＴ）は、第１のガラス基板（ＳＵＢ１）に形成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２のガラス基板に形成される。横電界方式の場合、対向電極（ＣＴ）は、第１のガラス基板（ＳＵＢ１）に形成される。
図１に示す液晶表示モジュールにおいて、第１のガラス基板（ＳＵＢ１）上には、駆動回路（ＤＲＶ）が搭載される。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶表示パネル（ＰＮＬ）の映像線（ＤＬ）を駆動するソースドライバ１３０と、液晶表示パネル（ＰＮＬ）の走査線（ＧＬ）を駆動するゲートドライバ１４０と、液晶表示パネル（ＰＮＬ）に画像を表示するために必要な電源電圧などを生成する電源回路１２０と、メモリ回路１５０とを有する。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１のガラス基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶表示パネル（ＰＮＬ）の映像線（ＤＬ）を駆動するソースドライバ１３０と、液晶表示パネル（ＰＮＬ）の走査線（ＧＬ）を駆動するゲートドライバ１４０と、液晶表示パネル（ＰＮＬ）に画像を表示するために必要な電源電圧などを生成する電源回路１２０と、メモリ回路１５０とを有する。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１のガラス基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
コントローラ回路１００には、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから、表示データと表示コントロール信号が入力される。
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号および画像データが入力される系である。
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路１００は、システムインターフェース（ＳＩ）、および表示データインターフェース（ＤＩ）から受け取った画像データを、ソースドライバ１３０、ＲＡＭ１５０に送り表示を制御する。
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号および画像データが入力される系である。
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路１００は、システムインターフェース（ＳＩ）、および表示データインターフェース（ＤＩ）から受け取った画像データを、ソースドライバ１３０、ＲＡＭ１５０に送り表示を制御する。
図２は、図１に示す電源回路１２０の内部構成を示すブロック図である。
図２に示す基準電源生成回路（１２Ａ）は、外部から入力されるＶＣＣの電圧から、昇圧用電圧（ＶＤＣＤＣ２，ＶｃｉＯＵＴ）や階調用電圧（ＶＤＨ）を生成する基準電圧を生成する。
ＶＤＣＤＣ２出力回路（１２Ｂ）は、基準電源生成回路（１２Ａ）で生成された基準電圧から、ＶＤＣＤＣ２の昇圧用電圧を生成し、ＶｃｉＯＵＴ出力回路（１２Ｃ）は、基準電源生成回路（１２Ａ）で生成された基準電圧から、ＶｃｉＯＵＴの昇圧用電圧を生成する。
昇圧回路１（１２Ｄ）は、ＶｃｉＯＵＴの昇圧用電圧から、階調電圧用の高電位の電圧（ＤＤＶＤＨ）を生成する。
昇圧回路３（１２Ｅ）は、ＶｃｉＯＵＴの昇圧用電圧から、対向電極（ＣＴ）に印加するＬｏｗレベルのコモン電圧（ＶｃｏｍＬ）の電圧を生成するための電圧（ＶＣＬ）を生成する。
昇圧回路２（１２Ｆ）は、ＶＤＣＤＣ２の昇圧用電圧とＶｃｉＯＵＴの昇圧用電圧から、薄膜トランジスタのゲートに印加する高電位のゲートオン電圧（ＶＧＨ）と、ゲートオフ電圧（ＶＧＬ）を生成する。
図２に示す基準電源生成回路（１２Ａ）は、外部から入力されるＶＣＣの電圧から、昇圧用電圧（ＶＤＣＤＣ２，ＶｃｉＯＵＴ）や階調用電圧（ＶＤＨ）を生成する基準電圧を生成する。
ＶＤＣＤＣ２出力回路（１２Ｂ）は、基準電源生成回路（１２Ａ）で生成された基準電圧から、ＶＤＣＤＣ２の昇圧用電圧を生成し、ＶｃｉＯＵＴ出力回路（１２Ｃ）は、基準電源生成回路（１２Ａ）で生成された基準電圧から、ＶｃｉＯＵＴの昇圧用電圧を生成する。
昇圧回路１（１２Ｄ）は、ＶｃｉＯＵＴの昇圧用電圧から、階調電圧用の高電位の電圧（ＤＤＶＤＨ）を生成する。
昇圧回路３（１２Ｅ）は、ＶｃｉＯＵＴの昇圧用電圧から、対向電極（ＣＴ）に印加するＬｏｗレベルのコモン電圧（ＶｃｏｍＬ）の電圧を生成するための電圧（ＶＣＬ）を生成する。
昇圧回路２（１２Ｆ）は、ＶＤＣＤＣ２の昇圧用電圧とＶｃｉＯＵＴの昇圧用電圧から、薄膜トランジスタのゲートに印加する高電位のゲートオン電圧（ＶＧＨ）と、ゲートオフ電圧（ＶＧＬ）を生成する。
昇圧回路１（１２Ｄ）、昇圧回路２（１２Ｅ）および昇圧回路３（１２Ｆ）は、チャージポンプ方式の昇圧回路で構成され、コンデンサ（Ｃ２，Ｃ３，Ｃ５，Ｃ８，Ｃ９）は昇圧用のコンデンサである。
ＶＤＨ出力回路（１２Ｇ）は、基準電源生成回路１２Ａで生成された基準電圧と、ＤＤＶＤＨの電圧とから、液晶に印加する階調電圧の高電位側の電圧（ＶＤＨ）を生成して出力する。
ＶｃｏｍＨ出力回路（１２Ｊ）は、対向電極（ＣＴ）に供給するＨｉｇｈレベルのコモン電圧（ＶｃｏｍＨ）を生成して出力する。また、ＶｃｏｍＨレベル調整回路（１２Ｈ）は、ＶｃｏｍＨのコモン電圧を調整する。
ＶｃｏｍＬ出力回路（１２Ｋ）は、ＶＣＬの電圧から、対向電極（ＣＴ）に供給するＬｏｗレベルのコモン電圧（ＶｃｏｍＬ）を生成して出力する。また、ＶｃｏｍＬレベル調整回路（１２Ｉ）は、ＶｃｏｍＬの電圧を調整する。
Ｖｄｄ生成回路（１２Ｌ）は、外部から入力されるＶＣＣの電圧から、ロジック回路用の電源電圧（Ｖｄｄ）を生成する。
ＶＤＨ出力回路（１２Ｇ）は、基準電源生成回路１２Ａで生成された基準電圧と、ＤＤＶＤＨの電圧とから、液晶に印加する階調電圧の高電位側の電圧（ＶＤＨ）を生成して出力する。
ＶｃｏｍＨ出力回路（１２Ｊ）は、対向電極（ＣＴ）に供給するＨｉｇｈレベルのコモン電圧（ＶｃｏｍＨ）を生成して出力する。また、ＶｃｏｍＨレベル調整回路（１２Ｈ）は、ＶｃｏｍＨのコモン電圧を調整する。
ＶｃｏｍＬ出力回路（１２Ｋ）は、ＶＣＬの電圧から、対向電極（ＣＴ）に供給するＬｏｗレベルのコモン電圧（ＶｃｏｍＬ）を生成して出力する。また、ＶｃｏｍＬレベル調整回路（１２Ｉ）は、ＶｃｏｍＬの電圧を調整する。
Ｖｄｄ生成回路（１２Ｌ）は、外部から入力されるＶＣＣの電圧から、ロジック回路用の電源電圧（Ｖｄｄ）を生成する。
前述したように、液晶表示モジュールの電源をオフとするときに、昇圧回路１（１２Ｄ）と、昇圧回路２（１２Ｆ）も停止する。
昇圧回路１（１２Ｄ）と、昇圧回路２（１２Ｆ）が停止するときに、ＶＣＣの電圧に流れ込む電荷量を低減するためには、ＶＧＨの電圧およびＤＤＶＤＨの電圧を基準電圧（即ち、接地電圧）（ＧＮＤ）に放電すればよいが、ＶＧＨの電圧およびＤＤＶＤＨの電圧を基準電圧（ＧＮＤ）に放電することは、ラッチアップの原因となるので好ましくない。
そのため、本実施例では、昇圧回路１（１２Ｄ）と、昇圧回路２（１２Ｆ）とが停止するときに、ＶＧＨの電圧およびＤＤＶＤＨの電圧を、初めは抵抗素子を介して基準電圧（ＧＮＤ）に放電し、その後、ＶＣＣの電圧に放電する点が大きな特徴である。以下、この点について説明する。
図３は、本実施例の液晶表示モジュールのオフシーケンスを説明するための図である。
本実施例のオフシーケンスでは、ｔ１の時刻に、昇圧回路１（１２Ｄ）、昇圧回路２（１２Ｆ）が停止すると、Ｔ１の期間内に、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子を、抵抗素子を介して電源回路１２０内の基準電圧（ＧＮＤ）に接続し、その後、ｔ２の時刻にＤＤＶＤＨの電圧が第１の電圧値以下となった時以降に（Ｔ２の期間）、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子を、電源回路１２０のＶＣＣの電圧の入力端子に直接接続する。
また、ｔ１の時刻に昇圧回路２（１２Ｆ）が停止すると、Ｔ３の期間内に、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子を、抵抗素子を介して電源回路１２０内の基準電圧（ＧＮＤ）に接続し、その後、ｔ３の時刻にＶＧＨの電圧が第２の電圧値以下となった時以降に（Ｔ４の期間）、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子を、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子に直接接続する。
これにより、本実施例では、電源がオフとなるときに、昇圧回路からＶＣＣの外部入力電圧に流れ込む電荷量を、約（１／１０）に低減することが可能となる。
昇圧回路１（１２Ｄ）と、昇圧回路２（１２Ｆ）が停止するときに、ＶＣＣの電圧に流れ込む電荷量を低減するためには、ＶＧＨの電圧およびＤＤＶＤＨの電圧を基準電圧（即ち、接地電圧）（ＧＮＤ）に放電すればよいが、ＶＧＨの電圧およびＤＤＶＤＨの電圧を基準電圧（ＧＮＤ）に放電することは、ラッチアップの原因となるので好ましくない。
そのため、本実施例では、昇圧回路１（１２Ｄ）と、昇圧回路２（１２Ｆ）とが停止するときに、ＶＧＨの電圧およびＤＤＶＤＨの電圧を、初めは抵抗素子を介して基準電圧（ＧＮＤ）に放電し、その後、ＶＣＣの電圧に放電する点が大きな特徴である。以下、この点について説明する。
図３は、本実施例の液晶表示モジュールのオフシーケンスを説明するための図である。
本実施例のオフシーケンスでは、ｔ１の時刻に、昇圧回路１（１２Ｄ）、昇圧回路２（１２Ｆ）が停止すると、Ｔ１の期間内に、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子を、抵抗素子を介して電源回路１２０内の基準電圧（ＧＮＤ）に接続し、その後、ｔ２の時刻にＤＤＶＤＨの電圧が第１の電圧値以下となった時以降に（Ｔ２の期間）、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子を、電源回路１２０のＶＣＣの電圧の入力端子に直接接続する。
また、ｔ１の時刻に昇圧回路２（１２Ｆ）が停止すると、Ｔ３の期間内に、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子を、抵抗素子を介して電源回路１２０内の基準電圧（ＧＮＤ）に接続し、その後、ｔ３の時刻にＶＧＨの電圧が第２の電圧値以下となった時以降に（Ｔ４の期間）、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子を、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子に直接接続する。
これにより、本実施例では、電源がオフとなるときに、昇圧回路からＶＣＣの外部入力電圧に流れ込む電荷量を、約（１／１０）に低減することが可能となる。
以下、本実施例の液晶表示モジュールのオフシーケンスを実施するための具体的な構成について説明する。
図４は、ＤＤＶＤＨの電圧を放電するための回路構成を示す回路図である。
本実施例では、図３に示す（Ｔ１）の期間に、制御信号Ｂにより、ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）（ＰＭ２）がオンとなり、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子が、抵抗素子（Ｒ１）と、ダイオード接続されたＰＭＯＳ（ＰＭ３）とを介して、電源回路１２０内の基準電圧（ＧＮＤ）に接続され、ＤＤＶＤＨの電圧は、ＧＮＤの基準電圧に放電される。なお、この（Ｔ１）の期間は、ＰＭＯＳ（ＰＭ１）はオフとなっている。
また、図３に示す（Ｔ２）の期間に、制御信号Ａにより、ＰＭＯＳ（ＰＭ１）がオンとなり、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子が、電源回路１２０のＶＣＣの電圧の入力端子に直接接続され、ＤＤＶＤＨの電圧はＶＣＣの電圧に放電される。なお、この（Ｔ２）の期間は、ＰＭＯＳ（ＰＭ２）はオフとなっている。
図４は、ＤＤＶＤＨの電圧を放電するための回路構成を示す回路図である。
本実施例では、図３に示す（Ｔ１）の期間に、制御信号Ｂにより、ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）（ＰＭ２）がオンとなり、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子が、抵抗素子（Ｒ１）と、ダイオード接続されたＰＭＯＳ（ＰＭ３）とを介して、電源回路１２０内の基準電圧（ＧＮＤ）に接続され、ＤＤＶＤＨの電圧は、ＧＮＤの基準電圧に放電される。なお、この（Ｔ１）の期間は、ＰＭＯＳ（ＰＭ１）はオフとなっている。
また、図３に示す（Ｔ２）の期間に、制御信号Ａにより、ＰＭＯＳ（ＰＭ１）がオンとなり、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子が、電源回路１２０のＶＣＣの電圧の入力端子に直接接続され、ＤＤＶＤＨの電圧はＶＣＣの電圧に放電される。なお、この（Ｔ２）の期間は、ＰＭＯＳ（ＰＭ２）はオフとなっている。
図５は、図４に示す制御信号Ａと、制御信号Ｂを生成するための回路構成を示す回路図であり、図５に示す回路の真理値表を図６に示す。なお、図５において、ＮＡＮＤ１はナンド回路、ＮＯＲ１はノア回路、ＩＮＶ１〜ＩＮＶ５はインバータである。
図５において、ＣＳＧは制御信号であり、この制御信号（ＣＳＧ）は、通常はＨｉｇｈレベルであり、昇圧回路１（１２Ｄ）、昇圧回路２（１２Ｆ）が停止するとき、Ｌｏｗレベルとなる。
ＶＣＣは約３Ｖの電圧、ＤＤＶＤＨは約５．５Ｖの電圧であるので、通常は、インバータ（ＩＮＶ１）の出力（ＶＩＮ）は、Ｈｉｇｈレベルとなっている。そして、ＤＤＶＤＨの電圧が（ＶＣＣ＋Ｖｔｈ）以下の電圧になると、インバータ（ＩＮＶ１）の出力（ＶＩＮ）は、Ｌｏｗレベルとなる。なお、Ｖｔｈは、インバータ（ＩＮＶ１）を構成するトランジスタのしきい値電圧である。
そのため、図６に示すように、制御信号（ＣＳＧ）がＬｏｗレベルで、ＤＤＶＤＨの電圧が（ＶＣＣ＋Ｖｔｈ）の電圧よりも高い電圧のときは、インバータ（ＩＮＶ１）の出力（ＶＩＮ）がＨｉｇｈレベルとなるので、制御信号ＡがＨｉｇｈレベル、制御信号ＢがＬｏｗレベルとなり、図４のＰＭＯＳ（ＰＭ１）がオフ、ＰＭＯＳ（ＰＭ２）がオンとなる。
また、制御信号（ＣＳＧ）がＬｏｗレベルで、ＤＤＶＤＨの電圧が（ＶＣＣ＋Ｖｔｈ）の電圧以下の電圧のときは、インバータ（ＩＮＶ１）の出力（ＶＩＮ）がＬｏｗレベルとなるので、制御信号ＡがＬｏｗレベル、制御信号ＢがＨｉｇｈレベルとなり、図４のＰＭＯＳ（ＰＭ１）がオン、ＰＭＯＳ（ＰＭ２）がオフとなる。
図５において、ＣＳＧは制御信号であり、この制御信号（ＣＳＧ）は、通常はＨｉｇｈレベルであり、昇圧回路１（１２Ｄ）、昇圧回路２（１２Ｆ）が停止するとき、Ｌｏｗレベルとなる。
ＶＣＣは約３Ｖの電圧、ＤＤＶＤＨは約５．５Ｖの電圧であるので、通常は、インバータ（ＩＮＶ１）の出力（ＶＩＮ）は、Ｈｉｇｈレベルとなっている。そして、ＤＤＶＤＨの電圧が（ＶＣＣ＋Ｖｔｈ）以下の電圧になると、インバータ（ＩＮＶ１）の出力（ＶＩＮ）は、Ｌｏｗレベルとなる。なお、Ｖｔｈは、インバータ（ＩＮＶ１）を構成するトランジスタのしきい値電圧である。
そのため、図６に示すように、制御信号（ＣＳＧ）がＬｏｗレベルで、ＤＤＶＤＨの電圧が（ＶＣＣ＋Ｖｔｈ）の電圧よりも高い電圧のときは、インバータ（ＩＮＶ１）の出力（ＶＩＮ）がＨｉｇｈレベルとなるので、制御信号ＡがＨｉｇｈレベル、制御信号ＢがＬｏｗレベルとなり、図４のＰＭＯＳ（ＰＭ１）がオフ、ＰＭＯＳ（ＰＭ２）がオンとなる。
また、制御信号（ＣＳＧ）がＬｏｗレベルで、ＤＤＶＤＨの電圧が（ＶＣＣ＋Ｖｔｈ）の電圧以下の電圧のときは、インバータ（ＩＮＶ１）の出力（ＶＩＮ）がＬｏｗレベルとなるので、制御信号ＡがＬｏｗレベル、制御信号ＢがＨｉｇｈレベルとなり、図４のＰＭＯＳ（ＰＭ１）がオン、ＰＭＯＳ（ＰＭ２）がオフとなる。
図７は、ＶＧＨの電圧を放電するための回路構成を示す回路図である。
本実施例では、図３に示す（Ｔ３）の期間に、制御信号Ｄにより、ＰＭＯＳ（ＰＭ６）がオンとなり、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子が、抵抗素子（Ｒ２）と、ダイオード接続されたＰＭＯＳ（ＰＭ７）とを介して、電源回路１２０内の基準電圧（ＧＮＤ）に接続され、ＶＧＨの電圧は、ＧＮＤの基準電圧に放電される。なお、この（Ｔ３）の期間は、ＰＭＯＳ（ＰＭ５）はオフとなっている。
また、図３に示す（Ｔ４）の期間に、制御信号Ｃにより、ＰＭＯＳ（ＰＭ５）がオンとなり、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子が、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子に直接接続され、ＶＧＨの電圧は、ＶＣＣの電圧に放電される。なお、この（Ｔ４）の期間は、ＰＭＯＳ（ＰＭ６）はオフとなっている。
本実施例では、図３に示す（Ｔ３）の期間に、制御信号Ｄにより、ＰＭＯＳ（ＰＭ６）がオンとなり、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子が、抵抗素子（Ｒ２）と、ダイオード接続されたＰＭＯＳ（ＰＭ７）とを介して、電源回路１２０内の基準電圧（ＧＮＤ）に接続され、ＶＧＨの電圧は、ＧＮＤの基準電圧に放電される。なお、この（Ｔ３）の期間は、ＰＭＯＳ（ＰＭ５）はオフとなっている。
また、図３に示す（Ｔ４）の期間に、制御信号Ｃにより、ＰＭＯＳ（ＰＭ５）がオンとなり、昇圧回路２（１２Ｆ）のＶＧＨの電圧の出力端子が、昇圧回路１（１２Ｄ）のＤＤＶＤＨの電圧の出力端子に直接接続され、ＶＧＨの電圧は、ＶＣＣの電圧に放電される。なお、この（Ｔ４）の期間は、ＰＭＯＳ（ＰＭ６）はオフとなっている。
図８は、図７に示す制御信号Ｃと、制御信号Ｄを生成するための回路構成を示す回路図であり、図８に示す回路の真理値表を図９に示す。なお、図８において、ＮＡＮＤ２はナンド回路、ＮＯＲ２はノア回路、ＩＮＶ５〜ＩＮＶ１０はインバータである。
図８において、ＤＤＶＤＨは約５．５Ｖの電圧、ＶＧＨは約１３Ｖの電圧であるので、通常は、インバータ（ＩＮＶ６）の出力（ＶＩＮ）は、Ｈｉｇｈレベルとなっている。そして、ＶＧＨの電圧が（ＤＤＶＤＨ＋Ｖｔｈ）以下の電圧になると、インバータ（ＩＮＶ６）の出力（ＶＩＮ）は、Ｌｏｗレベルとなる。なお、Ｖｔｈは、インバータ（ＩＮＶ６）を構成するトランジスタのしきい値電圧である。
そのため、図９に示すように、制御信号（ＣＳＧ）がＬｏｗレベルで、ＶＧＨの電圧が（ＤＤＶＤＨ＋Ｖｔｈ）の電圧よりも高い電圧のときは、インバータ（ＩＮＶ６）の出力（ＶＩＮ）がＨｉｇｈレベルとなるので、制御信号ＣがＨｉｇｈレベル、制御信号ＤがＬｏｗレベルとなり、図７のＰＭＯＳ（ＰＭ５）がオフ、ＰＭＯＳ（ＰＭ６）がオンとなる。
また、制御信号（ＣＳＧ）がＬｏｗレベルで、ＶＧＨの電圧が（ＤＤＶＤＨ＋Ｖｔｈ）の電圧以下の電圧のときは、インバータ（ＩＮＶ１）の出力（ＶＩＮ）がＬｏｗレベルとなるので、制御信号ＣがＬｏｗレベル、制御信号ＤがＨｉｇｈレベルとなり、図７のＰＭＯＳ（ＰＭ５）がオン、ＰＭＯＳ（ＰＭ６）がオフとなる。
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
図８において、ＤＤＶＤＨは約５．５Ｖの電圧、ＶＧＨは約１３Ｖの電圧であるので、通常は、インバータ（ＩＮＶ６）の出力（ＶＩＮ）は、Ｈｉｇｈレベルとなっている。そして、ＶＧＨの電圧が（ＤＤＶＤＨ＋Ｖｔｈ）以下の電圧になると、インバータ（ＩＮＶ６）の出力（ＶＩＮ）は、Ｌｏｗレベルとなる。なお、Ｖｔｈは、インバータ（ＩＮＶ６）を構成するトランジスタのしきい値電圧である。
そのため、図９に示すように、制御信号（ＣＳＧ）がＬｏｗレベルで、ＶＧＨの電圧が（ＤＤＶＤＨ＋Ｖｔｈ）の電圧よりも高い電圧のときは、インバータ（ＩＮＶ６）の出力（ＶＩＮ）がＨｉｇｈレベルとなるので、制御信号ＣがＨｉｇｈレベル、制御信号ＤがＬｏｗレベルとなり、図７のＰＭＯＳ（ＰＭ５）がオフ、ＰＭＯＳ（ＰＭ６）がオンとなる。
また、制御信号（ＣＳＧ）がＬｏｗレベルで、ＶＧＨの電圧が（ＤＤＶＤＨ＋Ｖｔｈ）の電圧以下の電圧のときは、インバータ（ＩＮＶ１）の出力（ＶＩＮ）がＬｏｗレベルとなるので、制御信号ＣがＬｏｗレベル、制御信号ＤがＨｉｇｈレベルとなり、図７のＰＭＯＳ（ＰＭ５）がオン、ＰＭＯＳ（ＰＭ６）がオフとなる。
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１２Ａ 基準電源生成回路
１２Ｂ ＶＤＣＤＣ２出力回路
１２Ｃ ＶｃｉＯＵＴ出力回路
１２Ｄ 昇圧回路１
１２Ｅ 昇圧回路３
１２Ｆ 昇圧回路２
１２Ｇ ＶＤＨ出力回路
１２Ｈ ＶｃｏｍＨレベル調整回路
１２Ｉ ＶｃｏｍＬレベル調整回路
１２Ｊ ＶｃｏｍＨ出力回路
１２Ｋ ＶｃｏｍＬ出力回路
１２Ｌ Ｖｄｄ生成回路
１００ コントローラ回路
１２０ 電源回路
１３０ ソースドライバ
１４０ ゲートドライバ
１５０ メモリ回路
ＰＮＬ 液晶表示パネル
ＤＬ 映像線（ソース線またはドレイン線）
ＧＬ 走査線（またはゲート線）
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＳＵＢ１ 第１のガラス基板
ＤＲＶ 駆動回路
ＦＰＣ フレキシブル配線基板
ＰＭ１〜ＰＭ３，ＰＭ５〜ＰＭ７ ｐ型ＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ１０ インバータ
ＮＡＮＤ１，ＮＡＮＤ２ ナンド回路
ＮＯＲ１，ＮＯＲ２ ノア回路
Ｒ１，Ｒ２ 抵抗
１２Ｂ ＶＤＣＤＣ２出力回路
１２Ｃ ＶｃｉＯＵＴ出力回路
１２Ｄ 昇圧回路１
１２Ｅ 昇圧回路３
１２Ｆ 昇圧回路２
１２Ｇ ＶＤＨ出力回路
１２Ｈ ＶｃｏｍＨレベル調整回路
１２Ｉ ＶｃｏｍＬレベル調整回路
１２Ｊ ＶｃｏｍＨ出力回路
１２Ｋ ＶｃｏｍＬ出力回路
１２Ｌ Ｖｄｄ生成回路
１００ コントローラ回路
１２０ 電源回路
１３０ ソースドライバ
１４０ ゲートドライバ
１５０ メモリ回路
ＰＮＬ 液晶表示パネル
ＤＬ 映像線（ソース線またはドレイン線）
ＧＬ 走査線（またはゲート線）
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＳＵＢ１ 第１のガラス基板
ＤＲＶ 駆動回路
ＦＰＣ フレキシブル配線基板
ＰＭ１〜ＰＭ３，ＰＭ５〜ＰＭ７ ｐ型ＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ１０ インバータ
ＮＡＮＤ１，ＮＡＮＤ２ ナンド回路
ＮＯＲ１，ＮＯＲ２ ノア回路
Ｒ１，Ｒ２ 抵抗
Claims (7)
- 基準電圧よりも高電位のＶＣＣの電圧が入力される電源回路を有する表示装置の駆動回路であって、
前記電源回路は、前記ＶＣＣの電圧よりも高電位のＤＤＶＤＨの電圧を生成する第１昇圧回路と、
前記第１昇圧回路をオフとするときに、第１の期間に、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を、抵抗素子を介して基準電圧に接続する手段１と、
前記第１の期間に続く第２の期間に、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を前記ＶＣＣの電圧が入力される端子に接続する手段２とを有することを特徴とする表示装置の駆動回路。 - 前記手段１は、制御信号Ｂによりオンとなり、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を、抵抗素子を介して基準電圧に接続する第１のトランジスタであり、
前記手段２は、制御信号Ａによりオンとなり、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子を前記ＶＣＣの電圧が入力される端子に接続する第２のトランジスタであることを特徴とする請求項１に記載の表示装置の駆動回路。 - 前記制御信号Ａおよび前記制御信号Ｂは、前記ＤＤＶＤＨの電圧と、前記ＶＣＣの電圧と、表示装置のオン・オフを制御する信号が入力される論理回路の出力であり、
前記制御信号Ｂは、表示装置がオフとなり、かつ、前記ＤＤＶＤＨの電圧が第１の電圧値より高電圧のときに、前記第１のトランジスタをオンとする信号であり、
前記制御信号Ａは、表示装置がオフとなり、かつ、前記ＤＤＶＤＨの電圧が第１の電圧値以下のときに、前記第２のトランジスタをオンとする信号であることを特徴とする請求項２に記載の表示装置の駆動回路。 - 前記電源回路は、前記ＤＤＶＤＨの電圧よりも高電圧のＶＧＨの電圧を生成する第２昇圧回路と、
前記第２昇圧回路をオフとするときに、第１の期間に、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を、抵抗素子を介して基準電圧に接続する手段３と、
前記第２の期間に続く第３の期間に、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子に接続する手段４とを有することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置の駆動回路。 - 前記手段３は、制御信号Ｄによりオンとなり、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を、抵抗素子を介して基準電圧に接続する第３のトランジスタであり、
前記手段４は、制御信号Ｃによりオンとなり、前記第２昇圧回路の前記ＶＧＨの電圧の出力端子を、前記第１昇圧回路の前記ＤＤＶＤＨの電圧の出力端子に接続する第４のトランジスタであることを特徴とする請求項４に記載の表示装置の駆動回路。 - 前記制御信号Ｄおよび前記制御信号Ｃは、前記ＶＧＨの電圧と、前記ＤＤＶＤＨの電圧と、表示装置のオン・オフを制御する信号が入力される論理回路の出力であり、
前記制御信号Ｄは、表示装置がオフとなり、かつ、前記ＶＧＨの電圧が第２の電圧値より高電圧のときに、前記第３のトランジスタをオンとする信号であり、
前記制御信号Ｃは、表示装置がオフとなり、かつ、前記ＶＧＨの電圧が第２の電圧値以下のときに、前記第２のトランジスタをオンとする信号であることを特徴とする請求項５に記載の表示装置の駆動回路。 - 前記表示装置の駆動回路は、半導体チップで構成されていることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置の駆動回路。
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| JPH07181913A (ja) * | 1993-12-22 | 1995-07-21 | Canon Inc | 液晶ディスプレイ装置 |
| JPH07322606A (ja) * | 1994-05-27 | 1995-12-08 | Sony Corp | 昇圧回路及びこれを用いた固体撮像装置 |
| KR0142970B1 (ko) * | 1995-06-24 | 1998-08-17 | 김광호 | 반도체 메모리 장치의 기준전압 발생회로 |
| JPH09102609A (ja) * | 1995-08-03 | 1997-04-15 | Seiko Instr Inc | 半導体装置 |
| KR0167692B1 (ko) * | 1995-09-14 | 1999-02-01 | 김광호 | 반도체 메모리장치의 차아지 펌프회로 |
| US5945970A (en) * | 1996-09-06 | 1999-08-31 | Samsung Electronics Co., Ltd. | Liquid crystal display devices having improved screen clearing capability and methods of operating same |
| JPH1114961A (ja) * | 1997-04-28 | 1999-01-22 | Toshiba Microelectron Corp | 液晶駆動用回路 |
| JP4709371B2 (ja) * | 2000-11-08 | 2011-06-22 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置、および液晶表示装置の電圧供給停止方法 |
| KR100405026B1 (ko) * | 2000-12-22 | 2003-11-07 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| TW529178B (en) * | 2001-02-06 | 2003-04-21 | Sanyo Electric Co | Charge pump device |
| JP3854905B2 (ja) * | 2002-07-30 | 2006-12-06 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| US7505035B2 (en) * | 2004-04-19 | 2009-03-17 | Oki Semiconductor Co., Ltd. | Power-down circuit for a display device |
| JP4963795B2 (ja) * | 2004-04-19 | 2012-06-27 | ラピスセミコンダクタ株式会社 | 表示装置用パワーダウンショート回路 |
| US7679595B2 (en) * | 2004-07-30 | 2010-03-16 | Tpo Displays Corp. | Image sticking prevention circuit for display device |
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