JP4781962B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP4781962B2 JP4781962B2 JP2006274548A JP2006274548A JP4781962B2 JP 4781962 B2 JP4781962 B2 JP 4781962B2 JP 2006274548 A JP2006274548 A JP 2006274548A JP 2006274548 A JP2006274548 A JP 2006274548A JP 4781962 B2 JP4781962 B2 JP 4781962B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level
- circuit
- vcc
- vccio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
Description
この小型の液晶表示モジュールでは、外部から入力される外部入力電圧として、インターフェース電圧(VCCIO)と、内部ロジック/アナログ用電圧(VCC)の2つがある。また、液晶表示モジュールの内部の電源回路において、ロジック回路用の電源電圧として、Vddの電圧をVCCの電圧から生成している。
一方、信号の電圧レベルを、VCCIOの電圧レベルからVCCの電圧レベルに変換する場合には、例えば、図10に示すようなレベル変換回路が使用される。
図10に示すレベル変換回路は、VCCの電源電圧とGNDの接地電圧との間に、p型MOSトランジスタ(以下、単に、PMOSという)(PM3)と、PMOS(PM1)と、n型MOSトランジスタ(以下、単に、NMOSという)(NM1)とがシリーズに接続されるとともに、PMOS(PM4)と、PMOS(PM2)と、NMOS(NM2)とがシリーズに接続される。
そして、PMOS(PM1)のゲートと、NMOS(NM1)のゲートに、VCCIOの電圧レベルの信号が、また、PMOS(PM2)のゲートと、NMOS(NM2)のゲートに、VCCIOの電圧レベルの信号の反転信号(バーVCCIOの電圧レベルの信号)が入力される。
また、PMOS(PM4)のゲートと、NMOS(NM1)のドレインが接続されるとともに、PMOS(PM3)のゲートと、NMOS(NM2)のドレインが接続され、NMOS(NM2)のドレインが出力端子(OUT)となる。
(1)VCCの電圧が、VCCIOの電圧よりも先に入力されると論理が確定せず、図10に示すレベル変換回路に貫通電流が流れる、あるいは、内部状態が不定であるため、多大な電流が流れる可能性あった。
(2)また、VCCIOの電圧のみを入力した場合においても、Vddの電圧は、VCCの電圧より内部で生成するため、Vdd=0Vとなり、誤動作する可能性がある。
このように、前述した液晶表示モジュールでは、VCCIOの電圧を入力した後にVCCの電圧を入力しなければならないという制約があったが、近年、この制約に縛られずに、VCCIOの電圧と、VCCの電圧とを、任意のタイミングで自由に入力可能とすることが要望されている。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、VCCIOの電圧と、VCCの電圧とを、任意のタイミングで自由に入力することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、VCCIOの電圧と、前記VCCIOの電圧以上のVCC(VCCIO≦VCC)の電圧が入力される表示装置であって、前記駆動回路は、信号の電圧レベルを、VCCIOの電圧レベルからVCCの電圧レベルに変換する第1のレベル変換回路と、前記VCCIOの電圧が入力されていない状態を検出するレベルセンス回路とを有し、前記レベルセンス回路において、前記VCCIOの電圧が入力されていない状態を検出した時に、前記第1のレベル変換回路の動作を停止させる。
(2)(1)において、前記駆動回路は、前記VCCの電圧から、前記VCCIOの電圧よりも低電位のVdd(Vdd<VCC)の電圧を生成するVdd電圧生成回路と、信号の電圧レベルを、Vddの電圧レベルからVCCの電圧レベルに変換する第2のレベル変換回路とを有し、前記レベルセンス回路において、前記VCCIOの電圧が入力されていない状態を検出した時に、前記第2のレベル変換回路の動作を停止させる。
(3)(2)において、前記駆動回路は、前記Vdd電圧生成回路の動作を制御するVdd制御信号を有し、前記レベルセンス回路は、VCCの電圧を電源電圧とし、前記VCCIOの電圧と、前記Vdd制御信号を入力とするナンド回路である。
(5)(4)において、前記駆動回路は、前記Vdd電圧生成回路の動作を制御するVdd制御信号を有し、前記レベルセンス回路は、VCCIOの電圧を電源電圧とし、前記VCCの電圧と、前記Vdd制御信号を入力とするナンド回路である。
(6)(3)または(5)において、前記レベルセンス回路内のMOSトランジスタのゲート幅とゲート長の比を、(W/L)とするとき、p型MOSトランジスタの(W/L)は、1/100であり、n型MOSトランジスタの(W/L)は、5/10である。
(7)(1)ないし(6)の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルである。
本発明によれば、表示装置において、VCCIOの電圧と、VCCの電圧とを、任意のタイミングで自由に入力することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図であり、同図において、100はコントローラ回路、120は電源回路、121はVdd生成回路、130はソースドライバ、140はゲートドライバ、150はメモリ回路、PNLは液晶表示パネル、DLは映像線(ソース線またはドレイン線)、GLは走査線(またはゲート線)、TFTは薄膜トランジスタ、PXは画素電極、CTは対向電極(共通電極、または、コモン電極ともいう)、LCは液晶容量、Caddは保持容量、SUB1は第1のガラス基板、DRVは駆動回路、FPCはフレキシブル配線基板である。
液晶表示パネル(PNL)には、複数の走査線(GL)と、映像線(DL)とが各々並列して設けられる。走査線(GL)と映像線(DL)との交差する部分に対応して、サブピクセルが設けられる。
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極(PX)と薄膜トランジスタ(TFT)が設けられる。図1では、液晶表示パネル(PNL)のサブピクセル数は、240×320×3である。
各画素電極(PX)に対向するように、対向電極(CT)が設けられる。そのため、各画素電極(PX)と対向電極(CT)との間には液晶容量(LC)と、保持容量(Cadd)が形成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極(CT)は第2のガラス基板に形成される。横電界方式の場合、対向電極(CT)は、第1のガラス基板(SUB1)に形成される。
駆動回路(DRV)は、コントローラ回路100と、液晶表示パネル(PNL)の映像線(DL)を駆動するソースドライバ130と、液晶表示パネル(PNL)の走査線(GL)を駆動するゲートドライバ140と、液晶表示パネル(PNL)に画像を表示するために必要な電源電圧などを生成する電源回路120と、メモリ回路150とを有する。
本実施例では、VCCIOのインターフェース電圧と、VCCの内部ロジック/アナログ用電圧の2つの電圧が、外部から入力され、また電源回路120のVdd生成回路121が、Vddのロジック回路用の電源電圧を、VCCの電圧から生成している。
なお、図1では、駆動回路(DRV)は、1個の半導体チップで構成される場合を図示しているが、駆動回路(DRV)を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第1のガラス基板(SUB1)上に直接形成するようにしてもよい。
同様に、駆動回路(DRV)の一部の回路を分割し、駆動回路(DRV)を複数個の半導体チップで構成してもよく、駆動回路(DRV)の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第1のガラス基板(SUB1)上に直接形成するようにしてもよい。
さらに、駆動回路(DRV)あるいは駆動回路(DRV)の一部の回路を、第1のガラス基板(SUB1)上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
図1において、SIは、システムインターフェースのことであり、MCU等から各種コントロール信号および画像データが入力される系である。
DIは、表示データインターフェース(RGBインターフェース)のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系(外部データ)である。
この表示データインターフェース(DI)では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路100は、システムインターフェース(SI)、および表示データインターフェース(DI)から受け取った画像データを、ソースドライバ130、RAM150に送り表示を制御する。
初めに、VCCの電圧のみが、外部から入力された場合(状態1)について説明する。この場合には、VCCIOの電圧が、外部から入力されていない状態を検出する必要がある。
図2は、本実施例における、VCCIOの電圧が、外部から入力されていない状態を検出するためのレベルセンス回路の一例を示す回路図である。
図2に示すレベルセンス回路は、VCCの電源電圧と出力端子との間に、PMOS(21)とPMOS(22)とを並列に接続し、出力端子と接地電圧(GND)との間に、NMOS(21)とNMOS(22)とを直列に接続し、PMOS(21)のゲートとNMOS(22)のゲートにVCCIOの電圧を入力し、PMOS(22)のゲートとNMOS(21)のゲートにVdd制御信号(SVdd)を入力する。
即ち、図2に示すレベルセンス回路は、VCCを電源電圧とし、VCCIOの電圧と、Vdd制御信号(SVdd)とを入力とするナンド回路である。
なお、Vdd制御信号(SVdd)は、Vdd生成回路121の動作を制御する信号であり、「1」(Highレベル)でVdd生成回路121が通常動作状態、「0」(Lowレベル)でVdd生成回路121が停止状態となる。
図2に示すレベルセンス回路の真理値表を図3に示す。図3の真理値表から分かるように、VCCIO=0V、あるいは、Vdd=0Vの時に、出力(RESET1)は「1」(VCCの電圧)、それ以外の時に、出力(RESET1)は「0」となる。
状態1の時に、図4のレベルシフト関係図における(5)の場合には、VCCIO=0Vであるので、レベル変換回路に貫通電流が流れることはないので、レベル変換回路の動作を停止する必要がない。
状態1の時に、図4のレベルシフト関係図における(1)、(4)の場合には、VCCIO=0Vであるので、図2に示すレベルセンス回路の出力は「1」(Highレベル)となる。そして、この信号で、Vdd生成回路121の動作を停止させることにより、Vdd=0Vとなるので、レベル変換回路の動作を停止する必要がない。
状態1の時に、図4のレベルシフト関係図における(2)、(3)の場合には、例えば、図5、図6に示すように、レベル変換回路の動作を停止させる必要がある。
図5は、本実施例のレベル変換回路の一例を示す回路図であり、信号の電圧レベルを、VCCIOの電圧レベルからVCCの電圧レベルに変換するレベル変換回路を示す図である。図5に示すレベル変換回路は、PMOS(PM3)と、VCCの電源電圧との間に、PMOS(PM11)が、また、PMOS(PM4)と、VCCの電源電圧との間に、PMOS(PM12)が、さらに、出力端子(OUT)と接地電圧(GND)との間に、NMOS(NM11)が接続されている点で、図10に示すレベル変換回路と相異する。
図2に示すレベルセンス回路は、VCCIO=0V、あるいは、Vdd=0Vの時に、出力(RESET1)は「1」となる。
したがって、VCCIO=0V、あるいは、Vdd=0Vの時に、図5のPMOS(PM11)と、PMOS(PM12)とはオフ、NMOS(NM11)はオンとなり、レベル変換回路の動作を停止させ、レベル変換回路の出力を、接地電圧(GND)に固定することができる。
図6は、本実施例のレベル変換回路の他の例を示す回路図であり、信号の電圧レベルを、Vddの電圧レベルからVCCの電圧レベルに変換するレベル変換回路を示す図である。
図6に示すレベル変換回路でも、VCCIO=0V、あるいは、Vdd=0Vの時に、図6のPMOS(PM11)と、PMOS(PM12)とはオフ、NMOS(NM11)はオンとなり、レベル変換回路の動作を停止させ、レベル変換回路の出力を、接地電圧(GND)に固定することができる。
なお、図6に示すレベル変換回路は、VCCIOの電圧と、Vddの電圧を入れ替えたものであり、図6に示すレベル変換回路の回路構成は、図5と同じであるので、図6に示すレベル変換回路の回路構成の説明は省略する。
図7は、本実施例における、VCCの電圧が、外部から入力されていない状態を検出するためのレベルセンス回路の一例を示す回路図である。図7に示すレベルセンス回路は、図2に示すレベルセンス回路において、VCCIOの電圧と、VCCの電圧を入れ替えたものであり、VCCIOを電源電圧とし、Vdd制御信号(SVdd)と、VCCの電圧とを入力とするナンド回路である。
なお、Vdd制御信号(SVdd)は、Vdd生成回路121の動作を制御する信号であり、「1」(Highレベル)でVdd生成回路121が通常動作状態、「0」(Lowレベル)でVdd生成回路121が停止状態となる。
図7に示すレベルセンス回路の真理値表を図8に示す。図8の真理値表から分かるように、VCC=0V、あるいは、Vdd=0Vの時に、出力(RESET2)は「1」(VCCIOの電圧)、それ以外の時に、出力(RESET2)は「0」となる。
状態2の時に、図4のレベルシフト関係図における(1)、(4)の場合、VCC=0Vのため、Vdd=0Vとなり、レベル変換回路に貫通電流が流れることはないので、レベル変換回路の動作を停止する必要がない。
状態2の時に、図4のレベルシフト関係図における(5)の場合、例えば、図9に示すように、レベル変換回路の動作を停止させる必要がある。
図9は、本実施例のレベル変換回路の他の例を示す回路図であり、信号の電圧レベルを、Vddの電圧レベルからVCCIOの電圧レベルに変換するレベル変換回路を示す図である。
図9に示すレベル変換回路でも、VCC=0V、あるいは、Vdd=0Vの時に、図9のPMOS(PM11)と、PMOS(PM12)とはオフ、NMOS(NM11)はオンとなり、レベル変換回路の動作を停止させ、レベル変換回路の出力を、接地電圧(GND)に固定することができる。
なお、図9に示すレベル変換回路は、VCCの電圧と、VCCIOの電圧、並びに、VCCIOの電圧と、Vddの電圧を入れ替えたものであり、図9に示すレベル変換回路の回路構成は、図5と同じであるので、図9に示すレベル変換回路の回路構成の説明は省略する。
しかしながら、図2に示すレベルセンス回路では、Vdd制御信号(SVdd)が「0」(即ち、Vdd=0V)時は、レベルセンス回路に貫通電流が流れないので、Vdd=0Vとして使用する場合の消費電力を低減することが可能となる。
また、図3の真理値表から分かるように、VCCIOが「1」、SVddが「1」の通常状態において、図2に示すレベルセンス回路に貫通電流が流れるが、本実施例では、通常状態における貫通電流を抑えるため、MOSトランジスタのサイズを調整、具体的には、図2に示すレベルセンス回路のMOSトランジスタのゲート幅とゲート長の比を、(W/L)とするとき、PMOSの(W/L)を1/100、NMOSの(W/L)を、5/10としている。
同様に、図7に示すレベルセンス回路においても、通常状態における貫通電流を抑えるため、図7に示すレベルセンス回路のMOSトランジスタのゲート幅とゲート長の比を、(W/L)とするとき、PMOSの(W/L)を1/100、NMOSの(W/L)を、5/10としている。
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
120 電源回路
121 Vdd生成回路
130 ソースドライバ
140 ゲートドライバ
150 メモリ回路
PNL 液晶表示パネル
DL 映像線(ソース線またはドレイン線)
GL 走査線(またはゲート線)
TFT 薄膜トランジスタ
PX 画素電極
CT 対向電極
LC 液晶容量
Cadd 保持容量
SUB1 第1のガラス基板
DRV 駆動回路
FPC フレキシブル配線基板
PM1〜PM4,PM11,PM12,NM21,NM12 p型MOSトランジスタ
NM1,NM2、NM11,NM21,NM22 n型MOSトランジスタ
Claims (7)
- 表示パネルと、
前記表示パネルの各画素を駆動する駆動回路とを備え、
前記駆動回路には、VCCIOの電圧と、前記VCCIOの電圧以上のVCC(VCCIO≦VCC)の電圧が入力される表示装置であって、
前記駆動回路は、信号の電圧レベルを、VCCIOの電圧レベルからVCCの電圧レベルに変換する第1のレベル変換回路と、
前記VCCIOの電圧が入力されていない状態を検出するレベルセンス回路とを有し、
前記レベルセンス回路において、前記VCCIOの電圧が入力されていない状態を検出した時に、前記第1のレベル変換回路の動作を停止させることを特徴とする表示装置。 - 前記駆動回路は、前記VCCの電圧から、前記VCCの電圧よりも低電位のVdd(Vdd<VCC)の電圧を生成するVdd電圧生成回路と、
信号の電圧レベルを、Vddの電圧レベルからVCCの電圧レベルに変換する第2のレベル変換回路とを有し、
前記レベルセンス回路において、前記VCCIOの電圧が入力されていない状態を検出した時に、前記第2のレベル変換回路の動作を停止させることを特徴とする請求項1に記載の表示装置。 - 前記駆動回路は、前記Vdd電圧生成回路の動作を制御するVdd制御信号を有し、
前記レベルセンス回路は、VCCの電圧を電源電圧とし、前記VCCIOの電圧と、前記Vdd制御信号を入力とするナンド回路であることを特徴とする請求項2に記載の表示装置。 - 表示パネルと、
前記表示パネルの各画素を駆動する駆動回路とを備え、
前記駆動回路には、VCCIOの電圧と、前記VCCIOの電圧以上のVCC(VCCIO≦VCC)の電圧が入力される表示装置であって、
前記駆動回路は、前記VCCの電圧から、前記VCCIOの電圧よりも低電位のVdd(Vdd<VCC)の電圧を生成するVdd電圧生成回路と、
信号の電圧レベルを、Vddの電圧レベルからVCCIOの電圧レベルに変換する第3のレベル変換回路と、
前記VCCの電圧が入力されていない状態を検出するレベルセンス回路を有し、
前記レベルセンス回路において、前記VCCの電圧が入力されていない状態を検出した時に、前記第3のレベル変換回路の動作を停止させることを特徴とする表示装置。 - 前記駆動回路は、前記Vdd電圧生成回路の動作を制御するVdd制御信号を有し、
前記レベルセンス回路は、VCCIOの電圧を電源電圧とし、前記VCCの電圧と、前記Vdd制御信号を入力とするナンド回路であることを特徴とする請求項4に記載の表示装置。 - 前記レベルセンス回路内のMOSトランジスタのゲート幅とゲート長の比を、(W/L)とするとき、p型MOSトランジスタの(W/L)は、1/100であり、n型MOSトランジスタの(W/L)は、5/10であることを特徴とする請求項3または請求項5に記載の表示装置。
- 前記表示装置は、液晶表示装置であり、
前記表示パネルは、液晶表示パネルであることを特徴とする請求項1ないし請求項6のいずれか1項に記載の表示装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006274548A JP4781962B2 (ja) | 2006-10-06 | 2006-10-06 | 表示装置 |
US11/865,747 US20080084380A1 (en) | 2006-10-06 | 2007-10-02 | Display Device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006274548A JP4781962B2 (ja) | 2006-10-06 | 2006-10-06 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008096473A JP2008096473A (ja) | 2008-04-24 |
JP4781962B2 true JP4781962B2 (ja) | 2011-09-28 |
Family
ID=39274600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006274548A Expired - Fee Related JP4781962B2 (ja) | 2006-10-06 | 2006-10-06 | 表示装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080084380A1 (ja) |
JP (1) | JP4781962B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5047662B2 (ja) * | 2007-03-28 | 2012-10-10 | 株式会社ジャパンディスプレイイースト | 表示装置 |
KR101562214B1 (ko) * | 2014-05-08 | 2015-10-23 | 주식회사 라온텍 | 액정 표시 장치의 구동 회로 |
KR101562215B1 (ko) * | 2014-05-08 | 2015-10-23 | 주식회사 라온텍 | 액정 표시 장치의 구동 회로 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02210913A (ja) * | 1989-02-10 | 1990-08-22 | Matsushita Electric Ind Co Ltd | Mos集積回路 |
JPH05315931A (ja) * | 1991-11-13 | 1993-11-26 | Nec Corp | レベルシフト回路 |
JP2001356741A (ja) * | 2000-06-14 | 2001-12-26 | Sanyo Electric Co Ltd | レベルシフタ及びそれを用いたアクティブマトリクス型表示装置 |
JP3743505B2 (ja) * | 2001-06-15 | 2006-02-08 | セイコーエプソン株式会社 | ライン駆動回路、電気光学装置及び表示装置 |
JP3850264B2 (ja) * | 2001-10-29 | 2006-11-29 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3854905B2 (ja) * | 2002-07-30 | 2006-12-06 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
JP3797337B2 (ja) * | 2003-02-25 | 2006-07-19 | ソニー株式会社 | シフトレジスタおよび表示装置 |
JP2005197478A (ja) * | 2004-01-07 | 2005-07-21 | Sony Corp | 信号出力回路及び半導体装置 |
TWI273540B (en) * | 2004-02-10 | 2007-02-11 | Sharp Kk | Display apparatus and driver circuit of display apparatus |
JP4499110B2 (ja) * | 2004-10-14 | 2010-07-07 | シャープ株式会社 | レベルシフタ回路、駆動回路、および表示装置 |
-
2006
- 2006-10-06 JP JP2006274548A patent/JP4781962B2/ja not_active Expired - Fee Related
-
2007
- 2007-10-02 US US11/865,747 patent/US20080084380A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080084380A1 (en) | 2008-04-10 |
JP2008096473A (ja) | 2008-04-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101409110B1 (ko) | 표시 장치 | |
JP2020197738A (ja) | 半導体装置 | |
WO2017028324A1 (zh) | Goa驱动系统及液晶面板 | |
US20120068994A1 (en) | Display device | |
JP5464180B2 (ja) | 電気光学装置の駆動回路、電気光学装置および電子機器 | |
US6897841B2 (en) | Liquid crystal display device and electronic apparatus comprising it | |
US20200168170A1 (en) | Liquid crystal display device and driving method thereof | |
KR102525226B1 (ko) | 게이트 구동회로 및 이를 포함하는 표시장치 | |
JP4837522B2 (ja) | 表示装置の駆動回路 | |
CN107300794B (zh) | 液晶显示面板驱动电路及液晶显示面板 | |
JP4781962B2 (ja) | 表示装置 | |
JP2008033297A (ja) | 液晶装置、および電子機器 | |
JP5465916B2 (ja) | 表示装置 | |
TWI630796B (zh) | Level shift circuit, photoelectric device and electronic machine | |
JP4837519B2 (ja) | 表示装置の駆動回路 | |
JP4842564B2 (ja) | 表示装置 | |
JP2003315817A (ja) | 表示装置 | |
JP5324174B2 (ja) | 表示装置 | |
US20130162508A1 (en) | Driving Circuit of a Liquid Crystal Panel and an LCD | |
JP4731836B2 (ja) | 表示装置 | |
JP4516307B2 (ja) | 液晶表示装置 | |
JP5047662B2 (ja) | 表示装置 | |
US9076407B2 (en) | Display device with electronic equipment therewith | |
JP4832096B2 (ja) | 表示装置 | |
JP2006287198A (ja) | 半導体回路、電気光学装置の駆動回路および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081027 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110705 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110706 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4781962 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |