JP4731836B2

JP4731836B2 - 表示装置

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Publication number: JP4731836B2
Application number: JP2004169393A
Authority: JP
Inventors: 陽一大木; 洋三中安; 祐一沼田; 充後藤; 義典青木
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2004-06-08
Filing date: 2004-06-08
Publication date: 2011-07-27
Anticipated expiration: 2024-06-08
Also published as: TWI277926B; TW200609871A; KR20060048178A; US20050270009A1; CN1707596A; CN100463039C; KR100750448B1; JP2005351921A

Description

本発明は、２個の表示パネルを有する表示装置に係り、特に、携帯電話機などの携帯機器に搭載される表示装置に関する。

サブピクセル数が、カラー表示で１２０×１６０×３程度の小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュール、あるいは、有機ＥＬ素子を有するＥＬ表示装置が、携帯電話機などの携帯機器の表示部として広く使用されている。
さらに、近年、メインの表示部と、サブの表示部とを備える折り畳み型の携帯電話機も使用されている。
このようなメインの表示部と、サブの表示部とを備える携帯電話機用の液晶表示モジュールとして、メインの表示部に対応する第１の液晶表示パネルと、サブの表示部に対応する第２の液晶表示パネルとを備える一体型の液晶表示モジュールが知られている。
本発明者らは、この一体型の液晶表示モジュールとして、第２の液晶表示パネルを駆動するソースドライバ及び電源回路は、第１の液晶表示パネル側に配置される駆動ＩＣを共有する事とし、第２の液晶表示パネル専用にゲートドライバを設けるようにしたものを出願している（下記、特許文献１参照）。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特願２００３−３１７９７８号

前述の特許文献１に記載されている一体型の液晶表示モジュールでは、ゲートドライバが第２の液晶表示パネルの走査線に出力するゲート非選択用の第１駆動電圧（ＶＧＬ）（薄膜トランジスタのゲートをオフとする電圧）と、第１駆動電圧（ＶＧＬ）よりも高電位のゲート選択用の第２駆動電圧（ＶＧＨ）（薄膜トランジスタのゲートをオンとする電圧）とは、第１の液晶表示パネル側に設けられた電源回路から供給される。
これらの駆動電圧は、第１の液晶表示パネル上の電源配線、および、第１の液晶表示パネルと第２の液晶表示パネルとを接続するフレキシブル配線基板の接続配線を介して、第２の液晶表示パネル側に供給されるので、これらの駆動電圧は、配線抵抗の影響を受ける。
例えば、第２の液晶表示パネルの全走査線を駆動する場合などでは、配線を流れる電流が大電流となるので、配線抵抗による電圧降下により、第２の液晶表示パネルに供給される駆動電圧の電圧値が変動する。
これにより、第２の液晶表示パネル側のゲートドライバ内の薄膜トランジスタがラッチアップを起こし、第２の液晶表示パネル側のゲートドライバが誤動作を起こすという問題点があった。

前述の問題点を解決するためには、下記（ａ）〜（ｃ）の手法が考えられる。
（ａ）第１の液晶表示パネル上の電源配線、および、フレキシブル配線基板の接続配線として、低抵抗なものを使用する。
（ｂ）第１の液晶表示パネル上の電源配線、および、フレキシブル配線基板の接続配線の配線幅を拡げる。
（ｃ）第２の液晶表示パネル側に電源安定化用の容量等の部品を設ける。
しかしながら、フレキシブル回路基板の製造上の配線ピッチの制約、第１の液晶表示パネルの額縁幅の制約により、第１の液晶表示パネル上の電源配線、および、フレキシブル配線基板の接続配線の配線幅を拡げることは困難であるばかりか、前述の（ａ）〜（ｃ）の手法はコストアップの要因となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、第１の表示パネルと第２の表示パネルとを備える一体型の液晶表示モジュールにおいて、コストを上昇させることなく、第２の表示パネルに供給する駆動電圧の配線抵抗による電圧降下を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

前述の目的を達成するために、本発明は、第１の表示パネルと、第２の表示パネルと、前記第１の表示パネルと前記第２の表示パネルとを接続するフレキシブル配線基板とを備える表示装置であって、前記第１の表示パネルは、駆動電圧を生成する電源回路を有し、前記第２の表示パネルは、前記第２の表示パネルの走査線を駆動する走査線駆動手段と、前記第１の表示パネルの電源配線、および前記フレキシブル配線基板の接続配線を介して、前記電源回路で生成された駆動電圧が供給される電源配線と、前記電源配線に接続される可変抵抗回路とを有し、前記走査線駆動手段は、前記可変抵抗回路から出力される駆動電圧に基づいて前記第２の表示パネルの走査線を駆動する。
また、本発明では、前記可変抵抗回路は、前記走査線駆動手段内に設けられる。
また、本発明では、前記可変抵抗回路は、前記電源配線に挿入される、直列に接続された複数のトランジスタと、前記電源配線に挿入される、並列に接続された複数のトランジスタとを有し、前記直列に接続された複数のトランジスタを常時オンとなし、前記並列に接続された複数のトランジスタをオフとすることにより、前記可変抵抗回路の抵抗値を高抵抗となし、また、前記並列に接続された複数のトランジスタをオンとすることにより、前記可変抵抗回路の抵抗値を低抵抗となす。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、第１の表示パネルと第２の表示パネルとを備える一体型の液晶表示モジュールにおいて、コストを上昇させることなく、第２の表示パネルに供給する駆動電圧の配線抵抗による電圧変動を低減することが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第１の液晶表示パネルと第２の液晶表示パネルとを備える一体型の液晶表示モジュールである。
同図において、MAINは、折り畳み型の携帯電話機を開いた状態で使用するときのメインの表示部となる第１の液晶表示パネルであり、SUBは、折り畳み型の携帯電話機を閉じた状態で使用するときのサブの表示部となる第２の液晶表示パネルである。
本実施例では、第１の液晶表示パネル（MAIN）のサブピクセル数は、２４０×３（Ｒ・Ｇ・Ｂ）×３２０であり、第２の液晶表示パネル（SUB）のサブピクセル数は、１２０×３×１６０である。
第１の液晶表示パネル（MAIN）、および第２の液晶表示パネル（SUB）は、画素電極、薄膜トランジスタ等が形成されるＴＦＴ基板と、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。

本実施例において、第１の液晶表示パネルのガラス基板上（このガラス基板は、第１の液晶表示パネルのＴＦＴ基板の一部を構成する）には、液晶ドライバ（DRV）と、ＴＦＴコントローラ（TCON）が搭載される。
また、第２の液晶表示パネルのガラス基板上には、本発明の走査線駆動手段を構成するサブ走査線駆動回路（SGDRV）が搭載される。
液晶ドライバ（DRV）は、第１の液晶表示パネル（MAIN）の映像線（S1〜S720）および第２の液晶表示パネル（SUB）の映像線（SS1〜SS360）を駆動する映像線駆動回路、第１の液晶表示パネル（MAIN）の走査線（G1〜G320）を駆動するメイン走査線駆動回路、第１の液晶表示パネル（MAIN）の共通線（Vcom）を駆動するメインＶｃｏｍ駆動回路、第２の液晶表示パネル（SUB）の共通線（SVcom）を駆動するサブＶｃｏｍ駆動回路、サブ走査線駆動回路（SGDRV）を制御するサブ走査線駆動回路用コントロール回路、表示データを格納するメモリ、メモリ制御回路および電源回路などを有する。
ＴＦＴコントローラ（TCON）には、フレキシブル配線基板（FPC1）を介して、本体側の中央処理装置（Microprocessing Unit；以下、ＭＰＵという）から、表示データ（D1〜D18）と表示コントロール信号（CONT）が入力される。
なお、図１では、液晶ドライバ（DRV）とＴＦＴコントローラ（TCON）とは、それぞれ個別の半導体チップで構成した場合を図示しているが、液晶ドライバ（DRV）とＴＦＴコントローラ（TCON）とは、１つの半導体チップで構成してもよい。また、サブ走査線駆動回路（SGDRV）も半導体チップで構成される。

図１に示すように、端子（ST）を介して、第１の液晶表示パネル（MAIN）および第２の液晶表示パネル（SUB）が、フレキシブル配線基板（FPC2）に接続される。
第２の液晶表示パネル（SUB）の映像線（SS1〜SS360）は、フレキシブル配線基板（FPC2）の接続配線、並びに、第１の液晶表示パネル（MAIN）の映像線（S1〜S360）を介して、液晶ドライバ（DRV）に接続される。
また、サブ走査線駆動回路（SGDRV）には、第１の液晶表示パネル（MAIN）の電源配線（PATH1）、フレキシブル配線基板（FPC2）の接続配線、および、第２の液晶表示パネル（SUB）の電源配線を介して、液晶ドライバ（DRV）から、サブ走査線駆動回路コントロール信号が入力される。
また、サブ走査線駆動回路（SGDRV）には、第１の液晶表示パネル（MAIN）の電源配線（PATH4,PATH5）、フレキシブル配線基板（FPC2）の接続配線、および、第２の液晶表示パネル（SUB）の電源配線を介して、液晶ドライバ（DRV）から、第１駆動電圧（ＶＧＬ）と第２駆動電圧（ＶＧＨ）とが入力される。

なお、第１駆動電圧（ＶＧＬ）は、サブ走査線駆動回路（SGDRV）から第２の液晶表示パネル（SUB）の走査線（SG1〜SG160）に出力するゲート非選択用の電圧（即ち、薄膜トランジスタ（STFT）をオフとする電圧）であり、第２駆動電圧（ＶＧＨ）は、第１駆動電圧（ＶＧＬ）よりも高電位で、サブ走査線駆動回路（SGDRV）から第２の液晶表示パネル（SUB）の走査線（SG1〜SG160）に出力するゲート選択用の電圧（即ち、薄膜トランジスタ（STFT）をオンとする電圧）である。
また、サブ走査線駆動回路（SGDRV）には、第１の液晶表示パネル（MAIN）の電源配線（PATH2,PATH3）、フレキシブル配線基板（FPC2）の接続配線、および、第２の液晶表示パネル（SUB）の電源配線を介して、サブ走査線駆動回路（SGDRV）の電源電圧（Vcc,GND）も入力される。
さらに、第２の液晶表示パネル（SUB）の共通線（SVcom）は、フレキシブル配線基板（FPC2）の接続配線、並びに、第１の液晶表示パネル（MAIN）の電源配線（PATH6）を介して、液晶ドライバ（DRV）に接続される。
サブ走査線駆動回路（SGDRV）は、内部に、サブ制御回路１０と、走査線制御スイッチ回路１１と、第１駆動電圧（ＶＧＬ）を供給する電源配線および第２駆動電圧（ＶＧＨ）を供給する電源配線に挿入される可変抵抗回路１２を有する。

図２は、図１に示す第２の液晶表示パネル（SUB）の動作タイミングの一例を示すタイミングチャートである。
図２において、期間（Ｔ１）は、通常表示期間を示しており、この期間（Ｔ１）では、SG1からSG160までの走査線が順次選択される。
また、図２において、期間（Ｔ２）は、全走査線選択期間を示しており、この期間では、SG1からSG160まで全ての走査線が同時に選択される。
この期間（Ｔ２）は、本実施例の一体型の液晶表示モジュールをオン／オフするときに、第２の液晶表示パネル（SUB）表示部に全黒（または全白）を表示するための期間である。
この期間（Ｔ２）では、第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）の全てのゲートに電流が流れるため、第１の液晶表示パネル（MAIN）の電源配線（PATH5）およびフレキシブル配線基板（FPC2）の接続配線に大電流が流れ、仮に、サブ走査線駆動回路（SGDRV）の内部に可変抵抗回路１２が存在しない場合、第１の液晶表示パネル（MAIN）の電源配線（PATH5）およびフレキシブル配線基板（FPC2）の接続配線の配線抵抗により、第２駆動電圧（ＶＧＨ）の電圧が降下する。

同様に、この期間（Ｔ２）の終了時に、第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）の全てのゲートから電流が流れるため、第１の液晶表示パネル（MAIN）の電源配線（PATH4）およびフレキシブル配線基板（FPC2）の接続配線に大電流が流れ、仮に、サブ走査線駆動回路（SGDRV）の内部に可変抵抗回路１２が存在しない場合、第１の液晶表示パネル（MAIN）の電源配線（PATH4）およびフレキシブル配線基板（FPC2）の接続配線の配線抵抗により、第１駆動電圧（ＶＧＬ）の電圧が上昇する。
図２のＡに示すように、第２駆動電圧（ＶＧＨ）の電圧が、サブ走査線駆動回路（SGDRV）の電源電圧（Vcc）よりも降下し、あるいは、図２のＢに示すように、第１駆動電圧（ＶＧＬ）の電圧が、サブ走査線駆動回路（SGDRV）の電源電圧（GND）よりも上昇すると、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）内の薄膜トランジスタがラッチアップを起こし、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）が誤動作を起こすという問題点があった。
本実施例では、サブ走査線駆動回路（SGDRV）の内部に可変抵抗回路１２を設け、図２に示す期間（Ｔ２）において、可変抵抗回路１２の抵抗値を大きくし、第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）の全てのゲートに流れる電流値を小さくし、第１の液晶表示パネル（MAIN）の電源配線（PATH4,PATH5）およびフレキシブル配線基板（FPC2）の接続配線に大電流が流れるのを防止する。
そのため、本実施例では、図２のＣ，Ｄに示すように、第２駆動電圧（ＶＧＨ）の電圧降下、あるいは、第１駆動電圧（ＶＧＬ）の電圧上昇が小さくなるので、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）内の薄膜トランジスタがラッチアップを起こし、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）が誤動作を起こすのを防止することができる。

図３は、図１に示す可変抵抗回路１２の一例を示す回路図である。
図３（ａ）に示す可変抵抗回路１２は、第１駆動電圧（ＶＧＬ）を供給する電源配線、あるいは第２駆動電圧（ＶＧＨ）を供給する電源配線に直列に接続される４個のトランジスタ（TR1〜TR4）と、第１駆動電圧（ＶＧＬ）を供給する電源配線、あるいは第２駆動電圧（ＶＧＨ）を供給する電源配線に並列に接続される２個のトランジスタ（TR5,TR6）とで構成される。
この場合に、第１駆動電圧（ＶＧＬ）を供給する電源配線に挿入される可変抵抗回路１２では、６個のトランジスタはｎ型のトランジスタで構成され、第２駆動電圧（ＶＧＨ）を供給する電源配線に挿入される可変抵抗回路１２では、６個のトランジスタはｐ型のトランジスタで構成される。
また、直列に接続される４個のトランジスタ（TR1〜TR4）は常時オンとされ、並列に接続される２個のトランジスタ（TR5,TR6）は、ＭＯＳ制御信号（MOSCT）によりオン、オフが制御される。

通常モードでは、並列に接続される２個のトランジスタ（TR5,TR6）はオンとされ、その時の等価回路を、図３（ｂ）に示す。
また、高抵抗モードでは、並列に接続される２個のトランジスタ（TR5,TR6）はオフとされ、その時の等価回路を、図３（ｃ）に示す。
各トランジスタのオン抵抗を、Ｒとするとき、通常モードにおける、可変抵抗回路１２の抵抗値（Ｒon）は、下記（１）式で表される。
さらに、高抵抗モードにおける、可変抵抗回路１２の抵抗値（Ｒoff）は、下記（２）式で表される。
［数１］
１／Ｒon＝１／４Ｒ＋１／Ｒ＋１／Ｒ
Ｒon＝４Ｒ／９≒０．４５×Ｒ・・・・・・・・・・・・・（１）
Ｒoff＝４Ｒ・・・・・・・・・・・・・・・・・・・・（２）
このように、図３に示す回路では、可変抵抗回路１２の高抵抗モード時の抵抗値（Ｒoff）は、可変抵抗回路１２の通常モード時の抵抗値（Ｒon）の９倍（Ｒoff＝９×Ｒon）となっている。

図４は、図１に示す走査線制御スイッチ回路１１の一例を示す回路図である。
走査線制御スイッチ回路１１は、第１駆動電圧（ＶＧＬ）を供給する電源配線に接続されるｎ型のトランジスタ（NMOS11）と、第２駆動電圧（ＶＧＨ）を供給する電源配線に接続されるｐ型のトランジスタ（PMOS11）とで構成される。
図４では、例えば、図２に示す期間（Ｔ２）において、全ての走査線が一斉に選択されるのではなく、奇数番目の走査線と、偶数番目の走査線とを分割して選択する。
ｐ型のトランジスタ（PMOS11）と、ｎ型のトランジスタ（NMOS11）とは、奇数端子制御信号（COTSTO）、あるいは、偶数端子制御信号（COTSTE）により制御される。
なお、奇数端子制御信号（COTSTO）、および、偶数端子制御信号（COTSTE）は、ＮＡＮＤ回路（NAND）と、インバータ（INV）から成る論理回路を介して、ｐ型のトランジスタ（PMOS11）と、ｎ型のトランジスタ（NMOS11）のゲートに印加される。
なお、図４において、可変抵抗回路１２が両側に配置されている。このような構成の場合には、サブ走査線駆動回路（SGDRV）を、第２の液晶表示パネル（SUB）の上側に設けた場合に、両側から第１駆動電圧（ＶＧＬ）と第２駆動電圧（ＶＧＨ）とを供給することができる。なお、図４において、Ｌ／Ｓは、レベルシフト回路である。

図５は、図１に示すサブ制御回路１０の一例を示す回路図である。
サブ制御回路１０は、カウンタデコーダ回路２１を備え、このカウンタデコーダ回路２１により、通常モード時に、SG1からSG160までの走査線が順次選択される。
また、高抵抗モード時には、図５の２０に示す枠内の回路が動作を停止するとともに、一括制御信号（COTALL）が有効になる。
この一括制御信号（COTALL）と、奇数端子信号（COTO）および偶数端子信号（COTE）に基づき、制御回路２２が、奇数端子制御信号（COTSTO）、および偶数端子制御信号（COTSTE）を生成し、ＮＡＮＤ回路（NAND）と、インバータ（INV）から成る論理回路に出力する。これにより、前述した動作が実行される。

図６、図７は、図１に示す第２の液晶表示パネル（SUB）の動作タイミングの他の例を示すタイミングチャートである。
図６は、本実施例の一体型の液晶表示モジュールをオンとするときの動作タイミングを示し、図７は、本実施例の一体型の液晶表示モジュールをオフとするときの動作タイミングを示す。
図６、図７において、ＲＥＳＥＴ＊はリセット信号、ＦＬＭはフレーム開始信号、ＣＬはシフトクロック、ＤＩＳＰＴＭＧはディスプレイタイミング信号、ＧＯＮはゲート動作設定用信号である。
この図６、図７において、ディスプレイタイミング信号（ＤＩＳＰＴＭＧ）、およびゲート動作設定用信号（ＧＯＮ）が「１」の時に通常動作となる。
図６に示す動作タイミングでは、走査線（SG1〜SG160）の全てを、一度、第２駆動電圧（ＶＧＨ）となし、その後、第１駆動電圧（ＶＧＬ）として通常動作を開始する。
この場合に、奇数端子制御信号（COTSTO）、および偶数端子制御信号（COTSTE）が、COTSTO1〜COTSTO3、およびCOTSTE1〜COTSTE3の３個の信号に分割されるとともに、走査線も３つのグループに分割され、走査線の電圧レベルを、第２駆動電圧（ＶＧＨ）→第１駆動電圧（ＶＧＬ）となすタイミングを、各グループ毎にタイミングをずらして３回実行される。

また、図７に示す動作タイミングでは、走査線（SG1〜SG160）の全てを、第１駆動電圧（ＶＧＬ）から第２駆動電圧（ＶＧＨ）に上昇させて動作を終了する。なお、図７において、Ｔ１＊は帰線期間を示す。
この場合にも、走査線の電圧レベルを、第１駆動電圧（ＶＧＬ）→第２駆動電圧（ＶＧＨ）となすタイミングを、各グループ毎にタイミングをずらして３回実行される。
図６、図７において、点線枠で囲ったタイミングの時に、電流ピークが最大となるが、図６、図７に示すタイミングでは、走査線を３つのグループに分割し、全走査線を駆動する場合に、各グループ毎にタイミングをずらして駆動するので、配線を流れる電流を、全走査線を同時に駆動する場合に比して、１／３にすることが可能である。
これにより、図６、図７に示すタイミングでは、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）内の薄膜トランジスタがラッチアップを起こし、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）誤動作を起こすという問題点をより解決することができる。

図１に示す液晶ドライバ（DRV）内の電源回路では、入力電圧（ＶＩＮ）を昇圧して次の電圧を生成する。
（１）約６．０〜５．０Ｖ（映像線に印加する駆動電圧，およびＶｃｏｍ生成電圧）
（２）約１６．５Ｖ〜９Ｖ（薄膜トランジスタ（TFT,STFT）のゲートをオンとする電圧）
（３）約−５．５Ｖ〜−４Ｖ（薄膜トランジスタ（TFT,STFT）のゲートをオフとする電圧）
図１３に、入力電圧（ＶＩＮ）が３．０Ｖの場合における、従来の電源回路の構成例を示す。図１３において、３１はレギュレータ、３２，３３，３４は昇圧回路である。
図１３では、入力電圧（ＶＩＮ）を、レギュレータ３１により、Ｖ１（３．０Ｖ）の電圧へレギュレートし、このＶ１の電圧を、２倍昇圧回路３２で昇圧し、Ｖ１を２倍化したＶ２（６．０Ｖ）の電圧を生成して出力する。
このＶ２の電圧を、２倍、３倍昇圧回路３３で昇圧し、Ｖ２を２倍化したＶ３（１２Ｖ）の電圧を生成する。また、このＶ２の電圧を、（−１）倍昇圧回路３４で昇圧し、Ｖ２を（−１）倍化したＶ４（−６Ｖ）の電圧を生成する。

近年、入力電圧（ＶＩＮ）の低電圧化が進んでおり、入力電圧（ＶＩＮ）に対しても１．８Ｖなどの要求があるが、この場合、２倍昇圧では、Ｖ２の電圧を生成することができない。
図８は、図１に示す本発明の実施例の液晶表示モジュールの液晶ドライバ（DRV）内の電源回路の構成を示すブロック図である。
図８において、３１はレギュレータ、５１，３２は昇圧回路である。図８に示す電源回路は、図１３に示す電源回路に対して、昇圧回路５１を追加した構成となっている。
図８に示す電源回路では、１．８Ｖの入力電圧（ＶＩＮ）を、１．５倍・２倍昇圧回路５１で昇圧し、ＶＩＮを２倍化したＶ１’（３．６Ｖ）の電圧を生成する。このＶ１’の電圧を、レギュレータ３１でレギュレートし、Ｖ１（３Ｖ）の電圧を生成する。
次に、このＶ１の電圧を、２倍昇圧回路３２で昇圧し、Ｖ１を２倍化したＶ２（６．０Ｖ）の電圧を生成して出力する。
このＶ２の電圧から、図１３に示す２倍、３倍昇圧回路３３、あるいは、（−１）倍昇圧回路３４により、Ｖ３、Ｖ４の電圧を生成する。
図８に示す回路構成によれば、ＭＯＳプロセスの耐電圧を増加させる必要がなく、ＯＮ抵抗の低いＭＯＳスイッチを使用できる。
したがって、図８に示す電源回路によれば、入力電圧（ＶＩＮ）が低電圧の電圧の場合でも、高耐圧トランジスタを使用することなく、Ｖ２の電圧を生成することが可能である。
図９〜図１１に、図８に示す１．５倍・２倍昇圧回路５１の一例を示し、図１３に昇圧動作の状態を示す。

前述の実施例では、第１の液晶表示パネル（MAIN）の薄膜トランジスタ（TFT）、および第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）は、半導体層がアモルファスシリコンから成る薄膜トランジスタの場合について説明したが、第１の液晶表示パネル（MAIN）の薄膜トランジスタ（TFT）および第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）の少なくとも一方は、半導体層がポリシリコンから成る薄膜トランジスタであってもよい。
さらに、第１の液晶表示パネル（MAIN）の薄膜トランジスタ（TFT）として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合には、半導体チップを使用することなく、液晶ドライバ（DRV）、および、ＴＦＴコントローラ（TCON）として、半導体層がポリシリコンから成る薄膜トランジスタを使用して、第１の液晶表示パネル（MAIN）上に、アクティブ素子（TFT）と一体に形成するようにしてもよい。
同様に、第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合には、半導体チップを使用することなく、サブ走査線駆動回路（SGDRV）として、半導体層がポリシリコンから成る薄膜トランジスタを使用して、第２の液晶表示パネル（SUB）上に、アクティブ素子（TFT）と一体に形成するようにしてもよい。
さらに、前述の各実施例では、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とを備える一体型の液晶表示モジュールについて説明したが、第１の液晶表示パネル（MAIN）および第２の液晶表示パネル（SUB）の少なくとも一方は、有機ＥＬ素子、あるいは無機ＥＬ素子を用いるＥＬ表示パネルを使用することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。図１に示す第２の液晶表示パネル（SUB）の動作タイミングの一例を示すタイミングチャートである。図１に示す可変抵抗回路の一例を示す回路図である。図１に示す走査線制御スイッチ回路の一例を示す回路図である。図１に示すサブ制御回路の一例を示す回路図である。図１に示す第２の液晶表示パネル（SUB）の動作タイミングの他の例を示すタイミングチャートである。図１に示す第２の液晶表示パネル（SUB）の動作タイミングの他の例を示すタイミングチャートである。本発明の実施例の液晶表示モジュールの液晶ドライバ（DRV）内の電源回路の構成を示すブロック図である。図８に示す１．５倍・２倍昇圧回路の一例を示す回路図である。図８に示す１．５倍・２倍昇圧回路の一例を示す回路図である。図８に示す１．５倍・２倍昇圧回路の一例を示す回路図である。図９〜図１１に示す１．５倍・２倍昇圧回路の昇圧動作の状態を示す図である。従来の液晶表示モジュールの液晶ドライバ（DRV）内の電源回路の構成を示すブロック図である。

符号の説明

TFT,STFT 薄膜トランジスタ
SUB 第２の液晶表示パネル（120×3×160）
SGDRV サブ走査線駆動回路
SS1〜SS360 第２の液晶表示パネルの映像線
SG1〜SG160 第２の液晶表示パネルの走査線
FPC1,FPC2 フレキシブル配線基板
MAIN 第１の液晶表示パネル（240×3×320）
DRV 液晶ドライバ
S1〜S720 第１の液晶表示パネルの映像線
G1〜G320 第１の液晶表示パネルの走査線
Vcom 第１の液晶表示パネルの共通線
SVcom 第２の液晶表示パネルの共通線
ST 端子
PATH1〜PATH6 第１の液晶表示パネルの電源配線
TCON ＴＦＴコントローラ
MPU 中央処理装置
TR1〜TR64，PMOS11，NMOS11 トランジスタ
NAND ＮＡＮＤ回路
INV インバータ
１０サブ制御回路
１１走査線制御スイッチ回路
１２可変抵抗回路
２１カウンタデコーダ回路
２２制御回路
３１レギュレータ
３２，３３，３４，５１昇圧回路

Claims

第１の表示パネルと、
第２の表示パネルと、
前記第１の表示パネルと前記第２の表示パネルとに接続されるフレキシブル配線基板とを備え、
前記第１の表示パネルは、駆動電圧を生成する電源回路を有し、
前記第２の表示パネルは、前記第２の表示パネルの走査線を駆動する走査線駆動手段と、
前記第１の表示パネルの電源回路で生成された駆動電圧が供給される電源配線と、
前記電源配線に接続される抵抗回路とを有し、
前記走査線駆動手段は、第１の期間では前記走査線を順次駆動し、第２の期間では前記走査線のうちの複数本を同時に駆動し、
前記第２の期間において、前記走査線駆動手段は、前記抵抗回路から出力される駆動電圧に基づいて、前記走査線を駆動することを特徴とする表示装置。
前記抵抗回路の抵抗値は、前記第２の期間において前記第１の期間における抵抗値よりも大きくされることを特徴とする請求項１に記載の表示装置。
前記第２の期間において、前記走査線駆動手段は、前記第２の表示パネルの走査線を複数のグループに分割し、各グループの走査線をタイミングをずらして駆動することを特徴とする請求項２に記載の表示装置。
前記第２の期間において、前記走査線駆動手段は、前記第２の表示パネルの走査線の全てを同時に駆動することを特徴とする請求項２に記載の表示装置。
前記抵抗回路は、前記走査線駆動手段が設けられた半導体チップ内に設けられることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
前記抵抗回路は、複数のトランジスタを有し、
前記複数のトランジスタの中の一部のトランジスタを、オンあるいはオフとすることにより、前記抵抗回路の抵抗値を可変することを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
前記抵抗回路は、前記電源配線に挿入される、直列に接続された複数のトランジスタと、
前記電源配線に挿入される、並列に接続された複数のトランジスタとを有し、
前記直列に接続された複数のトランジスタを常時オンとなし、前記並列に接続された複数のトランジスタをオフとすることにより、前記抵抗回路の抵抗値を高抵抗となし、また、前記並列に接続された複数のトランジスタをオンとすることにより、前記抵抗回路の抵抗値を低抵抗とすることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
前記駆動電圧は、第１駆動電圧と、
前記第１駆動電圧よりも高電位の第２駆動電圧であり、
前記第１駆動電圧および第２駆動電圧毎に、前記抵抗回路が設けられることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
前記第１の表示パネルは、表示駆動手段を有し、
前記第２の表示パネルの映像線は、前記フレキシブル配線基板の接続配線を介して前記表示駆動手段に接続されることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
前記第２の表示パネルの映像線は、前記フレキシブル配線基板の接続配線、および前記第１の表示パネルの映像線を介して、前記表示駆動手段に接続されることを特徴とする請求項９に記載の表示装置。
前記第２の表示パネルの映像線は、前記フレキシブル配線基板の接続配線、および前記第１の表示パネルの配線を介して、前記表示駆動手段に接続されることを特徴とする請求項９に記載の表示装置。
前記第１の表示パネルおよび前記第２の表示パネルの少なくとも一方は、半導体層がポリシリコンから成るトランジスタ素子を有することを特徴とする請求項１ないし請求項１１のいずれか１項に記載の表示装置。
前記第２の表示パネルの走査線駆動手段は、半導体層がポリシリコンから成るトランジスタ素子を有することを特徴とする請求項１ないし請求項１１のいずれか１項に記載の表示装置。
前記電源回路は、第１の電圧を昇圧して第２の電圧を生成する昇圧回路部を有し、
前記昇圧回路部は、前記第１の電圧を昇圧して、前記第１の電圧と第２の電圧との間の第３の電圧を生成する第１の昇圧回路と、
前記第３の電圧を昇圧して第２の電圧を生成する第２の昇圧回路とを有することを特徴とする請求項１に記載の表示装置。
前記第１の昇圧回路は、１．５倍昇圧回路、あるいは２倍昇圧回路であり、
前記第２の昇圧回路は、２倍昇圧回路であることを特徴とする請求項１４に記載の表示装置。