KR100750448B1

KR100750448B1 - 표시 장치

Info

Publication number: KR100750448B1
Application number: KR1020050047756A
Authority: KR
Inventors: 요우이찌 오오끼; 요우조우 나까야스; 유우이찌 누마따; 미쯔루 고또우; 요시노리 아오끼
Original assignee: 가부시키가이샤 히타치 디스프레이즈
Priority date: 2004-06-08
Filing date: 2005-06-03
Publication date: 2007-08-22
Also published as: JP4731836B2; CN1707596A; TWI277926B; US20050270009A1; TW200609871A; CN100463039C; KR20060048178A; JP2005351921A

Abstract

제1 표시 패널과 제2 표시 패널을 구비하는 일체형의 액정 표시 모듈에서, 코스트를 상승시키지 않고, 제2 표시 패널에 공급하는 구동 전압의 배선 저항에 의한 전압 강하를 저감한다. 제1 표시 패널과, 제2 표시 패널과, 상기 제1 표시 패널과 상기 제2 표시 패널을 접속하는 플렉시블 배선 기판을 구비하고, 상기 제1 표시 패널은, 구동 전압을 생성하는 전원 회로를 갖고, 상기 제2 표시 패널은, 상기 제2 표시 패널의 주사선을 구동하는 주사선 구동 수단과, 상기 제1 표시 패널의 전원 배선, 및 상기 플렉시블 배선 기판의 접속 배선을 통하여, 상기 전원 회로에서 생성된 구동 전압이 공급되는 전원 배선과, 상기 전원 배선에 접속되는 가변 저항 회로를 갖고, 상기 주사선 구동 수단은, 상기 가변 저항 회로로부터 출력되는 구동 전압에 기초하여 상기 제2 표시 패널의 주사선을 구동한다.

가변 저항 회로, 구동 전압, 플렉시블 배선 기판, 주사선

Description

표시 장치{DISPLAY DEVICE}

도 1은 본 발명의 실시예의 액정 표시 모듈의 개략 구성을 도시하는 블록도.

도 2는 도 1에 도시하는 제2 액정 표시 패널(SUB)의 동작 타이밍의 일례를 도시하는 타이밍차트.

도 3은 도 1에 도시하는 가변 저항 회로의 일례를 도시하는 회로도.

도 4는 도 1에 도시하는 주사선 제어 스위치 회로의 일례를 도시하는 회로도.

도 5는 도 1에 도시하는 서브 제어 회로의 일례를 도시하는 회로도.

도 6은 도 1에 도시하는 제2 액정 표시 패널(SUB)의 동작 타이밍의 다른 예를 도시하는 타이밍차트.

도 7은 도 1에 도시하는 제2 액정 표시 패널(SUB)의 동작 타이밍의 다른 예를 도시하는 타이밍차트.

도 8은 본 발명의 실시예의 액정 표시 모듈의 액정 드라이버(DRV) 내의 전원 회로의 구성을 도시하는 블록도.

도 9는 도 8에 도시하는 1.5배·2배 승압 회로의 일례를 도시하는 회로도.

도 10은 도 8에 도시하는 1.5배·2배 승압 회로의 일례를 도시하는 회로도.

도 11은 도 8에 도시하는 1.5배·2배 승압 회로의 일례를 도시하는 회로도.

도 12는 도 9∼도 11에 도시하는 1.5배·2배 승압 회로의 승압 동작의 상태를 도시하는 도면.

도 13은 종래의 액정 표시 모듈의 액정 드라이버(DRV) 내의 전원 회로의 구성을 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

TFT, STFT : 박막 트랜지스터

SUB : 제2 액정 표시 패널(120×3×160)

SGDRV : 서브 주사선 구동 회로

SS1∼SS360 : 제2 액정 표시 패널의 영상선

SG1∼SG160 : 제2 액정 표시 패널의 주사선

FPC1, FPC2 : 플렉시블 배선 기판

MAIN : 제1 액정 표시 패널(240×3×320)

DRV : 액정 드라이버

S1∼S720 : 제1 액정 표시 패널의 영상선

G1∼G320 : 제1 액정 표시 패널의 주사선

Vcom : 제1 액정 표시 패널의 공통선

SVcom : 제2 액정 표시 패널의 공통선

ST : 단자

PATH1∼PATH6 : 제1 액정 표시 패널의 전원 배선

TCON : TFT 컨트롤러

MPU : 중앙 처리 장치

TR1∼TR64, PMOS11, NMOS11 : 트랜지스터

NAND : NAND 회로

INV : 인버터

10 : 서브 제어 회로

11 : 주사선 제어 스위치 회로

12 : 가변 저항 회로

21 : 카운터 디코더 회로

22 : 제어 회로

31 : 레귤레이터

32, 33, 34, 51 : 승압 회로

<특허 문헌1> 일본 특원2003-317978호

본 발명은, 2개의 표시 패널을 갖는 표시 장치에 관한 것으로, 특히 휴대 전화기 등의 휴대 기기에 탑재되는 표시 장치에 관한 것이다.

서브 픽셀수가, 컬러 표시이고 120×160×3 정도의 소형의 액정 표시 패널을 갖는 TFT(Thin Film Transistor) 방식의 액정 표시 모듈, 혹은 유기 EL 소자를 갖 는 EL 표시 장치가, 휴대 전화기 등의 휴대 기기의 표시부로서 널리 사용되고 있다.

또한, 최근, 메인의 표시부와, 서브의 표시부를 구비하는 폴더형의 휴대 전화기도 사용되고 있다.

이러한 메인의 표시부와, 서브의 표시부를 구비하는 휴대 전화기용의 액정 표시 모듈로서, 메인의 표시부에 대응하는 제1 액정 표시 패널과, 서브의 표시부에 대응하는 제2 액정 표시 패널을 구비하는 일체형의 액정 표시 모듈이 알려져 있다.

본 발명자들은, 이 일체형의 액정 표시 모듈로서, 제2 액정 표시 패널을 구동하는 소스 드라이버 및 전원 회로는, 제1 액정 표시 패널측에 배치되는 구동 IC를 공유하는 것으로 하고, 제2 액정 표시 패널 전용으로 게이트 드라이버를 설치하도록 한 것을 출원하고 있다(상기, 특허 문헌 1 참조).

또한, 본원 발명에 관련된 선행 기술 문헌으로서는 특허 문헌 1이 있다.

전술한 특허 문헌1에 기재되어 있는 일체형의 액정 표시 모듈에서는, 게이트 드라이버가 제2 액정 표시 패널의 주사선에 출력하는 게이트 비선택용의 제1 구동 전압(VGL)(박막 트랜지스터의 게이트를 오프로 하는 전압)과, 제1 구동 전압(VGL)보다도 고전위의 게이트 선택용의 제2 구동 전압(VGH)(박막 트랜지스터의 게이트를 온으로 하는 전압)은, 제1 액정 표시 패널측에 설치된 전원 회로로부터 공급된다.

이들 구동 전압은, 제1 액정 표시 패널 상의 전원 배선, 및 제1 액정 표시 패널과 제2 액정 표시 패널을 접속하는 플렉시블 배선 기판의 접속 배선을 통하여, 제2 액정 표시 패널측에 공급되므로, 이들 구동 전압은, 배선 저항의 영향을 받는다.

예를 들면, 제2 액정 표시 패널의 전체 주사선을 구동하는 경우 등에서는, 배선을 흐르는 전류가 대전류로 되므로, 배선 저항에 의한 전압 강하에 의해, 제2 액정 표시 패널에 공급되는 구동 전압의 전압값이 변동한다.

이에 의해, 제2 액정 표시 패널측의 게이트 드라이버 내의 박막 트랜지스터가 래치업을 일으키고, 제2 액정 표시 패널측의 게이트 드라이버가 오동작을 일으킨다고 하는 문제점이 있었다.

전술한 문제점을 해결하기 위해서는, 하기 (a)∼(c)의 방법을 생각할 수 있다.

(a) 제1 액정 표시 패널 상의 전원 배선, 및 플렉시블 배선 기판의 접속 배선으로서, 저저항인 것을 사용한다.

(b) 제1 액정 표시 패널 상의 전원 배선, 및 플렉시블 배선 기판의 접속 배선의 배선 폭을 넓힌다.

(c) 제2 액정 표시 패널측에 전원 안정화용의 용량 등의 부품을 설치한다.

그러나, 플렉시블 회로 기판의 제조 상의 배선 피치의 제약, 제1 액정 표시 패널의 액연폭의 제약에 의해, 제1 액정 표시 패널 상의 전원 배선, 및 플렉시블 배선 기판의 접속 배선의 배선 폭을 넓히는 것은 곤란할 뿐만 아니라, 전술한 (a)∼(c)의 방법은 비용 상승의 요인으로 된다.

본 발명은, 상기 종래 기술의 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 제1 표시 패널과 제2 표시 패널을 구비하는 일체형의 액정 표시 모듈에서, 코스트를 상승시키지 않고, 제2 표시 패널에 공급하는 구동 전압의 배선 저항에 의한 전압 강하를 저감하는 것이 가능하게 되는 기술을 제공하는 것에 있다.

본 발명의 상기 및 그 다른 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에 의해 명백하게 된다.

전술한 목적을 달성하기 위해, 본 발명은, 제1 표시 패널과, 제2 표시 패널과, 상기 제1 표시 패널과 상기 제2 표시 패널을 접속하는 플렉시블 배선 기판을 구비하는 표시 장치로서, 상기 제1 표시 패널은, 구동 전압을 생성하는 전원 회로를 갖고, 상기 제2 표시 패널은, 상기 제2 표시 패널의 주사선을 구동하는 주사선 구동 수단과, 상기 제1 표시 패널의 전원 배선, 및 상기 플렉시블 배선 기판의 접속 배선을 통하여, 상기 전원 회로에서 생성된 구동 전압이 공급되는 전원 배선과, 상기 전원 배선에 접속되는 가변 저항 회로를 갖고, 상기 주사선 구동 수단은, 상기 가변 저항 회로로부터 출력되는 구동 전압에 기초하여 상기 제2 표시 패널의 주사선을 구동한다.

또한, 본 발명에서는, 상기 가변 저항 회로는, 상기 주사선 구동 수단 내에 설치된다.

또한, 본 발명에서는, 상기 가변 저항 회로는, 상기 전원 배선에 삽입되는, 직렬로 접속된 복수의 트랜지스터와, 상기 전원 배선에 삽입되는, 병렬로 접속된 복수의 트랜지스터를 갖고, 상기 직렬로 접속된 복수의 트랜지스터를 항상 온으로 하고, 상기 병렬로 접속된 복수의 트랜지스터를 오프로 함으로써, 상기 가변 저항 회로의 저항값을 고저항으로 하고, 또한 상기 병렬로 접속된 복수의 트랜지스터를 온으로 함으로써, 상기 가변 저항 회로의 저항값을 저저항으로 한다.

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

또한, 실시예를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복된 설명은 생략한다.

도 1은, 본 발명의 실시예의 액정 표시 모듈의 개략 구성을 도시하는 블록도이다.

본 실시예의 액정 표시 모듈은, 제1 액정 표시 패널과 제2 액정 표시 패널을 구비하는 일체형의 액정 표시 모듈이다.

도 1에서, MAIN은, 폴더형의 휴대 전화기를 연 상태에서 사용할 때의 메인의 표시부로 되는 제1 액정 표시 패널이고, SUB는, 폴더형의 휴대 전화기를 닫은 상태에서 사용할 때의 서브의 표시부로 되는 제2 액정 표시 패널이다.

본 실시예에서는, 제1 액정 표시 패널(MAIN)의 서브 픽셀수는, 240×3(R·G·B)×320이고, 제2 액정 표시 패널(SUB)의 서브 픽셀수는, 120×3×160이다.

제1 액정 표시 패널(MAIN), 및 제2 액정 표시 패널(SUB)은, 화소 전극, 박막 트랜지스터 등이 형성되는 TFT 기판과, 대향 전극, 컬러 필터 등이 형성되는 필터 기판을, 소정의 간극을 사이에 두고 중첩시키고, 그 양 기판 사이의 주연부 근방에 틀 형상으로 설치한 시일재에 의해, 양 기판을 접합함과 함께, 시일재의 일부에 설 치된 액정 봉입구로부터 양 기판 사이의 시일재의 내측에 액정을 봉입, 밀봉하고, 또한 양 기판의 외측에 편광판을 접착하여 구성된다.

또한, 본 발명은, 액정 표시 패널의 내부 구조와는 관계가 없으므로, 액정 표시 패널의 내부 구조의 상세한 설명은 생략한다. 또한, 본 발명은, 어떠한 구조의 액정 표시 패널이어도 적용 가능하다.

본 실시예에서, 제1 액정 표시 패널의 글래스 기판 상(이 글래스 기판은, 제1 액정 표시 패널의 TFT 기판의 일부를 구성함)에는, 액정 드라이버(DRV)와, TFT 컨트롤러(TCON)가 탑재된다.

또한, 제2 액정 표시 패널의 글래스 기판 상에는, 본 발명의 주사선 구동 수단을 구성하는 서브 주사선 구동 회로(SGDRV)가 탑재된다.

액정 드라이버(DRV)는, 제1 액정 표시 패널(MAIN)의 영상선(S1∼S720) 및 제2 액정 표시 패널(SUB)의 영상선(SS1∼SS360)을 구동하는 영상선 구동 회로, 제1 액정 표시 패널(MAIN)의 주사선(G1∼G320)을 구동하는 메인 주사선 구동 회로, 제1 액정 표시 패널(MAIN)의 공통선(Vcom)을 구동하는 메인 Vcom 구동 회로, 제2 액정 표시 패널(SUB)의 공통선(SVcom)을 구동하는 서브 Vcom 구동 회로, 서브 주사선 구동 회로(SGDRV)를 제어하는 서브 주사선 구동 회로용 컨트롤 회로, 표시 데이터를 저장하는 메모리, 메모리 제어 회로 및 전원 회로 등을 갖는다.

TFT 컨트롤러(TC0N)에는, 플렉시블 배선 기판(FPC1)을 통하여, 본체측의 중앙 처리 장치(Microprocessing Unit : 이하, MPU라고 함)로부터, 표시 데이터(D1∼D18)와 표시 컨트롤 신호(CONT)가 입력된다.

또한, 도 1에서는, 액정 드라이버(DRV)와 TFT 컨트롤러(TC0N)는, 각각 개별의 반도체 칩으로 구성한 경우를 도시하고 있지만, 액정 드라이버(DRV)와 TFT 컨트롤러(TCON)는, 하나의 반도체 칩으로 구성해도 된다. 또한, 서브 주사선 구동 회로(SGDRV)도 반도체 칩으로 구성된다.

도 1에 도시한 바와 같이 단자(ST)를 통하여, 제1 액정 표시 패널(MAIN) 및 제2 액정 표시 패널(SUB)이, 플렉시블 배선 기판(FPC2)에 접속된다.

제2 액정 표시 패널(SUB)의 영상선(SS1∼SS360)은, 플렉시블 배선 기판(FPC2)의 접속 배선, 및 제1 액정 표시 패널(MAIN)의 영상선(S1∼S360)을 통하여, 액정 드라이버(DRV)에 접속된다.

또한, 서브 주사선 구동 회로(SGDRV)에는, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH1), 플렉시블 배선 기판(FPC2)의 접속 배선, 및 제2 액정 표시 패널(SUB)의 전원 배선을 통하여, 액정 드라이버(DRV)로부터, 서브 주사선 구동 회로 컨트롤 신호가 입력된다.

또한, 서브 주사선 구동 회로(SGDRV)에는, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH4, PATH5), 플렉시블 배선 기판(FPC2)의 접속 배선, 및 제2 액정 표시 패널(SUB)의 전원 배선을 통하여, 액정 드라이버(DRV)로부터, 제1 구동 전압(VGL)과 제2 구동 전압(VGH)이 입력된다.

또한, 제1 구동 전압(VGL)은, 서브 주사선 구동 회로(SGDRV)로부터 제2 액정 표시 패널(SUB)의 주사선(SG1∼SG160)에 출력하는 게이트 비선택용의 전압(즉, 박막 트랜지스터(STFT)를 오프로 하는 전압)이고, 제2 구동 전압(VGH)은, 제1 구동 전압(VGL)보다도 고전위이고, 서브 주사선 구동 회로(SGDRV)로부터 제2 액정 표시 패널(SUB)의 주사선(SG1∼SG160)에 출력하는 게이트 선택용의 전압(즉, 박막 트랜지스터(STFT)를 온으로 하는 전압)이다.

또한, 서브 주사선 구동 회로(SGDRV)에는, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH2, PATH3), 플렉시블 배선 기판(FPC2)의 접속 배선, 및 제2 액정 표시 패널(SUB)의 전원 배선을 통하여, 서브 주사선 구동 회로(SGDRV)의 전원 전압(Vcc, GND)도 입력된다.

또한, 제2 액정 표시 패널(SUB)의 공통선(SVcom)은, 플렉시블 배선 기판(FPC2)의 접속 배선, 및 제1 액정 표시 패널(MAIN)의 전원 배선(PATH6)을 통하여, 액정 드라이버(DRV)에 접속된다.

서브 주사선 구동 회로(SGDRV)는, 내부에, 서브 제어 회로(10)와, 주사선 제어 스위치 회로(11)와, 제1 구동 전압(VGL)을 공급하는 전원 배선 및 제2 구동 전압(VGH)을 공급하는 전원 배선에 삽입되는 가변 저항 회로(12)를 갖는다.

도 2는, 도 1에 도시하는 제2 액정 표시 패널(SUB)의 동작 타이밍의 일례를 도시하는 타이밍차트이다.

도 2에서, 기간(T1)은, 통상 표시 기간을 나타내고 있고, 이 기간(T1)에서는, SG1부터 SG160까지의 주사선이 순차적으로 선택된다.

또한, 도 2에서, 기간(T2)은, 전체 주사선 선택 기간을 나타내고 있으며, 이 기간에서는, SG1부터 SG160까지 모든 주사선이 동시에 선택된다.

이 기간(T2)은, 본 실시예의 일체형의 액정 표시 모듈을 온/오프할 때에, 제 2 액정 표시 패널(SUB) 표시부에 전체 흑(또는 전체 백)을 표시하기 위한 기간이다.

이 기간(T2)에서는, 제2 액정 표시 패널(SUB)의 박막 트랜지스터(STFT)의 모든 게이트에 전류가 흐르기 때문에, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH5) 및 플렉시블 배선 기판(FPC2)의 접속 배선에 대전류가 흐르는데, 만약, 서브 주사선 구동 회로(SGDRV)의 내부에 가변 저항 회로(12)가 존재하지 않는 경우, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH5) 및 플렉시블 배선 기판(FPC2)의 접속 배선의 배선 저항에 의해, 제2 구동 전압(VGH)의 전압이 강하한다.

마찬가지로, 이 기간(T2)의 종료 시에, 제2 액정 표시 패널(SUB)의 박막 트랜지스터(STFT)의 모든 게이트로부터 전류가 흐르기 때문에, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH4) 및 플렉시블 배선 기판(FPC2)의 접속 배선에 대전류가 흐르는데, 만약 서브 주사선 구동 회로(SGDRV)의 내부에 가변 저항 회로(12)가 존재하지 않는 경우, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH4) 및 플렉시블 배선 기판(FPC2)의 접속 배선의 배선 저항에 의해, 제1 구동 전압(VGL)의 전압이 상승한다.

도 2의 A에 도시한 바와 같이, 제2 구동 전압(VGH)의 전압이, 서브 주사선 구동 회로(SGDRV)의 전원 전압(Vcc)보다도 강하하거나, 혹은 도 2의 B에 도시한 바와 같이 제1 구동 전압(VGL)의 전압이, 서브 주사선 구동 회로(SGDRV)의 전원 전압(GND)보다도 상승하면, 제2 액정 표시 패널(SUB)의 서브 주사선 구동 회로(SGDRV) 내의 박막 트랜지스터가 래치업을 일으키고, 제2 액정 표시 패널(SUB)의 서브 주사 선 구동 회로(SGDRV)가 오동작을 일으킨다고 하는 문제점이 있었다.

본 실시예에서는, 서브 주사선 구동 회로(SGDRV)의 내부에 가변 저항 회로(12)를 설치하고, 도 2에 도시하는 기간(T2)에서, 가변 저항 회로(12)의 저항값을 크게 하고, 제2 액정 표시 패널(SUB)의 박막 트랜지스터(STFT)의 모든 게이트에 흐르는 전류값을 작게 하여, 제1 액정 표시 패널(MAIN)의 전원 배선(PATH4, PATH5) 및 플렉시블 배선 기판(FPC2)의 접속 배선에 대전류가 흐르는 것을 방지한다.

그 때문에, 본 실시예에서는, 도 2의 C, D에 도시한 바와 같이 제2 구동 전압(VGH)의 전압 강하, 혹은 제1 구동 전압(VGL)의 전압 상승이 작아지므로, 제2 액정 표시 패널(SUB)의 서브 주사선 구동 회로(SGDRV) 내의 박막 트랜지스터가 래치업을 일으키고, 제2 액정 표시 패널(SUB)의 서브 주사선 구동 회로(SGDRV)가 오동작을 일으키는 것을 방지할 수 있다.

도 3은, 도 1에 도시하는 가변 저항 회로(12)의 일례를 도시하는 회로도이다.

도 3a에 도시하는 가변 저항 회로(12)는, 제1 구동 전압(VGL)을 공급하는 전원 배선, 혹은 제2 구동 전압(VGH)을 공급하는 전원 배선에 직렬로 접속되는 4개의 트랜지스터(TR1∼TR4)와, 제1 구동 전압(VGL)을 공급하는 전원 배선, 혹은 제2 구동 전압(VGH)을 공급하는 전원 배선에 병렬로 접속되는 2개의 트랜지스터(TR5, TR6)로 구성된다.

이 경우에, 제1 구동 전압(VGL)을 공급하는 전원 배선에 삽입되는 가변 저항 회로(12)에서는, 6개의 트랜지스터는 n형의 트랜지스터로 구성되고, 제2 구동 전압 (VGH)을 공급하는 전원 배선에 삽입되는 가변 저항 회로(12)에서는, 6개의 트랜지스터는 p형의 트랜지스터로 구성된다.

또한, 직렬로 접속되는 4개의 트랜지스터(TR1∼TR4)는 항상 온으로 되고 병렬로 접속되는 2개의 트랜지스터(TR5, TR6)는, MOS 제어 신호(MOSCT)에 의해 온, 오프가 제어된다.

통상 모드에서는, 병렬로 접속되는 2개의 트랜지스터(TR5, TR6)는 온으로 되고, 그 때의 등가 회로를, 도 3b에 도시한다.

또한, 고저항 모드에서는, 병렬로 접속되는 2개의 트랜지스터(TR5, TR6)는 오프로 되고, 그 때의 등가 회로를, 도 3c에 도시한다.

각 트랜지스터의 온 저항을, R로 할 때, 통상 모드에서의, 가변 저항 회로(12)의 저항값(Ron)은, 하기 수학식 1로 표현된다.

또한, 고저항 모드에서의, 가변 저항 회로(12)의 저항값(Roff)은, 하기 수학식 2로 표현된다.

............(1)

...................(2)

이와 같이, 도 3에 도시하는 회로에서는, 가변 저항 회로(12)의 고저항 모드 시의 저항값(Roff)은, 가변 저항 회로(12)의 통상 모드 시의 저항값(Ron)의 9배 (Roff=9×Ron)로 되어 있다.

도 4는, 도 1에 도시하는 주사선 제어 스위치 회로(11)의 일례를 도시하는 회로도이다.

주사선 제어 스위치 회로(11)는, 제1 구동 전압(VGL)을 공급하는 전원 배선에 접속되는 n형의 트랜지스터(NMOS11)와, 제2 구동 전압(VGH)을 공급하는 전원 배선에 접속되는 p형의 트랜지스터(PMOS11)로 구성된다.

도 4에서는, 예를 들면, 도 2에 도시하는 기간(T2)에서, 모든 주사선이 일제히 선택되는 것은 아니고, 홀수번째의 주사선과, 짝수번째의 주사선을 분할하여 선택한다.

p형의 트랜지스터(PMOS11)와, n형의 트랜지스터(NMOS11)는, 홀수 단자 제어 신호(COTSTO), 혹은 짝수 단자 제어 신호(COTSTE)에 의해 제어된다.

또한, 홀수 단자 제어 신호(COTSTO), 및 짝수 단자 제어 신호(COTSTE)는, NAND 회로(NAND)와, 인버터(INV)로 이루어지는 논리 회로를 통하여, p형의 트랜지스터(PMOS11)와, n형의 트랜지스터(NMOS11)의 게이트에 인가된다.

또한, 도 4에서 가변 저항 회로(12)가 양측에 배치되어 있다. 이러한 구성의 경우에는, 서브 주사선 구동 회로(SGDRV)를, 제2 액정 표시 패널(SUB)의 상측에 형성한 경우에, 양측에서 제1 구동 전압(VGL)과 제2 구동 전압(VGH)을 공급할 수 있다. 또한, 도 4에서, L/S는 레벨 시프트 회로이다.

도 5는, 도 1에 도시하는 서브 제어 회로(10)의 일례를 도시하는 회로도이다.

서브 제어 회로(10)는, 카운터 디코더 회로(21)를 구비하고, 이 카운터 디코더 회로(21)에 의해, 통상 모드 시에, SG1부터 SG160까지의 주사선이 순차적으로 선택된다.

또한, 고저항 모드 시에는, 도 5의 참조 부호 20으로 나타내는 틀 내의 회로가 동작을 정지함과 함께, 일괄 제어 신호(COTALL)가 유효하게 된다.

이 일괄 제어 신호(COTALL)와, 홀수 단자 신호(COTO) 및 짝수 단자 신호(COTE)에 기초하여, 제어 회로(22)가, 홀수 단자 제어 신호(COTSTO), 및 짝수 단자 제어 신호(COTSTE)를 생성하여, NAND 회로(NAND)와, 인버터(INV)로 이루어지는 논리 회로에 출력한다. 이에 의해, 전술한 동작이 실행된다.

도 6, 도 7은, 도 1에 도시하는 제2 액정 표시 패널(SUB)의 동작 타이밍의 다른 예를 도시하는 타이밍차트이다.

도 6은, 본 실시예의 일체형의 액정 표시 모듈을 온으로 할 때의 동작 타이밍을 도시하고, 도 7은, 본 실시예의 일체형의 액정 표시 모듈을 오프로 할 때의 동작 타이밍을 도시한다.

도 6, 도 7에서, RESET*는 리세트 신호이고, FLM은 프레임 개시 신호이고, CL은 시프트 클럭이고, DISPTMG는 디스플레이 타이밍 신호이고, GON은 게이트 동작 설정용 신호이다.

이 도 6, 도 7에서, 디스플레이 타이밍 신호(DISPTMG), 및 게이트 동작 설정용 신호(GON)가 「1」일 때에 통상 동작으로 된다.

도 6에 도시하는 동작 타이밍에서는, 주사선(SG1∼SG160)의 모두를, 한번 제 2 구동 전압(VGH)으로 하고, 그 후 제1 구동 전압(VGL)으로서 통상 동작을 개시한다.

이 경우에, 홀수 단자 제어 신호(COTSTO), 및 짝수 단자 제어 신호(COTSTE)가, COTSTO1∼COTSTO3, 및 COTSTE1∼COTSTE3의 3개의 신호로 분할됨과 함께, 주사선도 3개의 그룹으로 분할되고, 주사선의 전압 레벨을, 제2 구동 전압(VGH)→제1 구동 전압(VGL)으로 하는 타이밍을, 각 그룹마다 타이밍을 어긋나게 하여 3회 실행된다.

또한, 도 7에 도시하는 동작 타이밍에서는, 주사선(SG1∼SG160)의 모두를, 제1 구동 전압(VGL)으로부터 제2 구동 전압(VGH)으로 상승시키고 동작을 종료한다. 또한, 도 7에서, T1*는 귀선 기간을 나타낸다.

이 경우에도, 주사선의 전압 레벨을, 제1 구동 전압(VGL)→제2 구동 전압(VGH)으로 하는 타이밍을, 각 그룹마다 타이밍을 어긋나게 하여 3회 실행된다.

도 6, 도 7에서, 점선 틀로 둘러싼 타이밍일 때에, 전류 피크가 최대로 되지만, 도 6, 도 7에 도시하는 타이밍에서는, 주사선을 3개의 그룹으로 분할하고, 전체 주사선을 구동하는 경우에, 각 그룹마다 타이밍을 어긋나게 하여 구동하므로, 배선을 흐르는 전류를, 전체 주사선을 동시에 구동하는 경우에 비하여, 1/3로 하는 것이 가능하다.

이에 의해, 도 6, 도 7에 도시하는 타이밍에서는, 제2 액정 표시 패널(SUB)의 서브 주사선 구동 회로(SGDRV) 내의 박막 트랜지스터가 래치업을 일으키고, 제2 액정 표시 패널(SUB)의 서브 주사선 구동 회로(SGDRV) 오동작을 일으킨다고 하는 문제점을 보다 해결할 수 있다.

도 1에 도시하는 액정 드라이버(DRV) 내의 전원 회로에서는, 입력 전압(VIN)을 승압하여 다음의 전압을 생성한다.

(1) 약 6.0∼5.0V(영상선에 인가하는 구동 전압, 및 Vcom 생성 전압)

(2) 약 16.5V∼9V(박막 트랜지스터(TFT, STFT)의 게이트를 온으로 하는 전압)

(3) 약-5.5V∼-4V(박막 트랜지스터(TFT, STFT)의 게이트를 오프로 하는 전압)

도 13에, 입력 전압(VIN)이 3.0V인 경우의, 종래의 전원 회로의 구성예를 도시한다. 도 13에서, 참조 부호 31은 레귤레이터이고, 참조 부호 32, 33, 34는 승압 회로이다.

도 13에서는, 입력 전압(VIN)을, 레귤레이터(31)에 의해, V1(3.0V)의 전압으로 레귤레이트하고, 이 V1의 전압을, 2배 승압 회로(32)에 의해 승압하여, V1을 2배화한 V2(6.0V)의 전압을 생성하여 출력한다.

이 V2의 전압을, 2배, 3배 승압 회로(33)에 의해 승압하여, V2를 2배화한 V3(12V)의 전압을 생성한다. 또한, 이 V2의 전압을, (-1)배 승압 회로(34)에 의해 승압하여, V2를 (-1)배화한 V4(-6V)의 전압을 생성한다.

최근, 입력 전압(VIN)의 저전압화가 진행되고 있고, 입력 전압(VIN)에 대해서도 1.8V 등의 요구가 있지만, 이 경우, 2배 승압에서는, V2의 전압을 생성할 수 없다.

도 8은, 도 1에 도시하는 본 발명의 실시예의 액정 표시 모듈의 액정 드라이버(DRV) 내의 전원 회로의 구성을 도시하는 블록도이다.

도 8에서, 참조 부호 31은 레귤레이터이고, 참조 부호 51, 32는 승압 회로이다. 도 8에 도시하는 전원 회로는, 도 13에 도시하는 전원 회로에 대하여, 승압 회로(51)를 추가한 구성으로 되어 있다.

도 8에 도시하는 전원 회로에서는, 1.8V의 입력 전압(VIN)을, 1.5배·2배 승압 회로(51)에 의해 승압하여, VIN을 2배화한 V1'(3.6V)의 전압을 생성한다. 이 V1'의 전압을, 레귤레이터(31)에 의해 레귤레이트하여, V1(3V)의 전압을 생성한다.

이어서, 이 V1의 전압을, 2배 승압 회로(32)에 의해 승압하여, V1를 2배화한 V2(6.0V)의 전압을 생성하여 출력한다.

이 V2의 전압으로부터, 도 13에 도시하는 2배, 3배 승압 회로(33), 혹은 (-1)배 승압 회로(34)에 의해, V3, V4의 전압을 생성한다.

도 8에 도시하는 회로 구성에 의하면, MOS 프로세스의 내전압을 증가시킬 필요가 없으므로, ON 저항이 낮은 MOS 스위치를 사용할 수 있다.

따라서, 도 8에 도시하는 전원 회로에 따르면, 입력 전압(VIN)이 저전압의 전압인 경우에도, 고내압 트랜지스터를 사용하지 않고, V2의 전압을 생성하는 것이 가능하다.

도 9∼도 11에, 도 8에 도시하는 1.5배·2배 승압 회로(51)의 일례를 도시하고, 도 13에 승압 동작의 상태를 도시한다.

전술한 실시예에서는, 제1 액정 표시 패널(MAIN)의 박막 트랜지스터(TFT), 및 제2 액정 표시 패널(SUB)의 박막 트랜지스터(STFT)는, 반도체층이 아몰퍼스 실리콘으로 이루어지는 박막 트랜지스터인 경우에 대하여 설명했지만, 제1 액정 표시 패널(MAIN)의 박막 트랜지스터(TFT) 및 제2 액정 표시 패널(SUB)의 박막 트랜지스터(STFT) 중 적어도 한쪽은, 반도체층이 폴리실리콘으로 이루어지는 박막 트랜지스터이어도 된다.

또한, 제1 액정 표시 패널(MAIN)의 박막 트랜지스터(TFT)로서, 반도체층이 폴리실리콘으로 이루어지는 박막 트랜지스터를 사용하는 경우에는, 반도체 칩을 사용하지 않고, 액정 드라이버(DRV), 및 TFT 컨트롤러(TCON)로서, 반도체층이 폴리실리콘으로 이루어지는 박막 트랜지스터를 사용하여, 제1 액정 표시 패널(MAIN) 상에, 액티브 소자(TFT)와 일체로 형성하도록 하여도 된다.

마찬가지로, 제2 액정 표시 패널(SUB)의 박막 트랜지스터(STFT)로서, 반도체층이 폴리실리콘으로 이루어지는 박막 트랜지스터를 사용하는 경우에는, 반도체 칩을 사용하지 않고, 서브 주사선 구동 회로(SGDRV)로서, 반도체층이 폴리실리콘으로 이루어지는 박막 트랜지스터를 사용하여, 제2 액정 표시 패널(SUB) 상에, 액티브 소자(TFT)와 일체로 형성하도록 하여도 된다.

또한, 전술한 각 실시예에서는, 제1 액정 표시 패널(MAIN)과 제2 액정 표시 패널(SUB)을 구비하는 일체형의 액정 표시 모듈에 대하여 설명했지만, 제1 액정 표시 패널(MAIN) 및 제2 액정 표시 패널(SUB) 중 적어도 한쪽은, 유기 EL 소자, 혹은 무기 EL 소자를 이용하는 EL 표시 패널을 사용하는 것도 가능하다.

이상, 본 발명자에 의해 이루어진 발명을, 상기 실시예에 기초하여 구체적으 로 설명했지만, 본 발명은, 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기와 같다.

본 발명에 의하면, 제1 표시 패널과 제2 표시 패널을 구비하는 일체형의 액정 표시 모듈에서, 코스트를 상승시키지 않고, 제2 표시 패널에 공급하는 구동 전압의 배선 저항에 의한 전압 변동을 저감하는 것이 가능하게 된다.

Claims

제1 표시 패널과,

제2 표시 패널과,

상기 제1 표시 패널과 상기 제2 표시 패널을 접속하는 플렉시블 배선 기판을 포함하고,

상기 제1 표시 패널은, 구동 전압을 생성하는 전원 회로를 갖고,

상기 제2 표시 패널은, 상기 제2 표시 패널의 주사선을 구동하는 주사선 구동 수단과,

상기 제1 표시 패널의 전원 배선, 및 상기 플렉시블 배선 기판의 접속 배선을 통하여, 상기 전원 회로에서 생성된 구동 전압이 공급되는 전원 배선과,

상기 전원 배선에 접속되는 가변 저항 회로를 갖고,

상기 주사선 구동 수단은, 상기 가변 저항 회로로부터 출력되는 구동 전압에 기초하여, 상기 제2 표시 패널의 주사선을 구동하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 주사선 구동 수단이, 상기 제2 표시 패널의 전체 주사선을 구동하는 전체 게이트 선택 기간 내에, 상기 가변 저항 회로의 저항값이, 통상 동작 시의 저항값보다도 크게 되는 것을 특징으로 하는 표시 장치.
제2항에 있어서,

전체 게이트 선택 기간 내에, 상기 주사선 구동 수단은, 상기 제2 표시 패널의 주사선을 복수의 그룹으로 분할하고, 각 그룹의 주사선을 타이밍을 어긋나게 하고, 각각의 그룹의 주사선을 동시에 구동하는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 가변 저항 회로는, 전원 배선의 양측에 설치되어 있는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 가변 저항 회로는, 상기 주사선 구동 수단 내에 설치되는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 가변 저항 회로는, 병렬 접속된 복수의 트랜지스터를 갖고,

상기 병렬 접속된 복수의 트랜지스터 중 일부의 트랜지스터를, 온 혹은 오프로 함으로써, 상기 가변 저항 회로의 저항값을 가변시키는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 가변 저항 회로는, 상기 전원 배선에 삽입되는, 직렬로 접속된 복수의 트랜지스터와,

상기 전원 배선에 삽입되는, 병렬로 접속된 복수의 트랜지스터를 갖고,

상기 직렬로 접속된 복수의 트랜지스터를 항상 온으로 하고, 상기 병렬로 접속된 복수의 트랜지스터를 오프로 함으로써, 상기 가변 저항 회로의 저항값을 고저항으로 하고, 또한 상기 병렬로 접속된 복수의 트랜지스터를 온으로 함으로써, 상기 가변 저항 회로의 저항값을 저저항으로 하는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 구동 전압은, 제1 구동 전압과,

상기 제1 구동 전압보다도 고전위의 제2 구동 전압이고,

상기 제1 구동 전압 및 제2 구동 전압마다, 상기 가변 저항 회로가 설치되는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제1 표시 패널은, 표시 구동 수단을 포함하고,

상기 제2 표시 패널의 영상선은, 상기 플렉시블 배선 기판의 접속 배선을 통하여 상기 표시 구동 수단에 접속되는 것을 특징으로 하는 표시 장치.
제9항에 있어서,

상기 제2 표시 패널의 영상선은, 상기 플렉시블 배선 기판의 접속 배선, 및 상기 제1 표시 패널의 영상선을 통하여, 상기 표시 구동 수단에 접속되는 것을 특징으로 하는 표시 장치.
제9항에 있어서,

상기 제2 표시 패널의 영상선은, 상기 플렉시블 배선 기판의 접속 배선, 및 상기 제1 표시 패널의 배선을 통하여, 상기 표시 구동 수단에 접속되는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제1 표시 패널 및 상기 제2 표시 패널 중 적어도 한쪽은, 반도체층이 폴리실리콘으로 이루어지는 트랜지스터 소자를 갖는 것을 특징으로 하는 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제2 표시 패널의 주사선 구동 수단은, 반도체층이 폴리실리콘으로 이루어지는 트랜지스터 소자를 갖는 것을 특징으로 하는 표시 장치.
제1항에 있어서,

상기 전원 회로는, 제1 전압을 승압하여 제2 전압을 생성하는 승압 회로부를 갖고,

상기 승압 회로부는, 상기 제1 전압을 승압하여, 상기 제1 전압과 제2 전압 사이의 제3 전압을 생성하는 제1 승압 회로와,

상기 제3 전압을 승압하여 제2 전압을 생성하는 제2 승압 회로를 갖는 것을 특징으로 하는 표시 장치.
제14항에 있어서,

상기 제1 승압 회로는, 1.5배 승압 회로이거나, 혹은 2배 승압 회로이고,

상기 제2 승압 회로는, 2배 승압 회로인 것을 특징으로 하는 표시 장치.