WO2011129126A1

WO2011129126A1 - 走査信号線駆動回路およびそれを備えた表示装置

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Publication number: WO2011129126A1
Application number: PCT/JP2011/050781
Authority: WO
Inventors: 高橋　佳久; 泰章岩瀬
Original assignee: シャープ株式会社
Priority date: 2010-04-12
Filing date: 2011-01-18
Publication date: 2011-10-20
Also published as: US20130009856A1; US8803785B2

Abstract

　モノリシックゲートドライバにおいて、回路動作の安定性を高める。　双安定回路は、キャパシタ（ＣＡＰ２）と、第１電極に電荷補充用第１クロック（ＣＫＡ）が与えられ、キャパシタ（ＣＡＰ２）の一端に接続された第３ノード（Ｎ３）に第２電極が接続され、通常動作期間にはハイレベルで維持されるべき第２ノード（Ｎ２）に第３電極が接続された薄膜トランジスタ（ＭＡ）と、第１電極に電荷補充用第２クロック（ＣＫＢ）が与えられ、第２電極にハイレベルの直流電源電位（ＶＤＤ）が与えられ、前記第３ノード（Ｎ３）に第３電極が接続された薄膜トランジスタ（ＭＢ）とからなる電荷補充回路（７１）を備える。「電荷補充用第１クロック（ＣＫＡ）がハイレベル、かつ、電荷補充用第２クロック（ＣＫＢ）がハイレベル」となる期間が生じることのないよう、電荷補充用第１クロック（ＣＫＡ）と電荷補充用第２クロック（ＣＫＢ）とは交互にハイレベルとされる。

Description

走査信号線駆動回路およびそれを備えた表示装置

　本発明は、表示装置およびその駆動回路に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動する複数のシフトレジスタからなる走査信号線駆動回路に関する。

　近年、液晶表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、従来よりアモルファスシリコン（ａ－Ｓｉ）を用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）が駆動素子として採用されている。しかし、近年、微結晶シリコン（μｃ－Ｓｉ）や酸化物半導体（例えばＩＧＺＯ）を用いた薄膜トランジスタの採用が図られている。微結晶シリコンや酸化物半導体の移動度はアモルファスシリコンの移動度よりも大きい。それ故、微結晶シリコンや酸化物半導体を用いた薄膜トランジスタを駆動素子として採用することにより、額縁面積の縮小や高精細化を実現することができる。

　アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

　画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下、「状態信号」という。）を走査信号として出力する双安定回路となっている。そして、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

　従来の表示装置においては、双安定回路は、例えば図５０（日本の特開２００６－１０７６９２号公報の図１）や図５１（日本の特開２００６－１０７６９２号公報の図１４）に示すように構成されている。これらの双安定回路では、前段から送られる走査信号Ｇｎ－１がハイレベルになると、トランジスタグループＴＧ１がオン状態となるので、第２ノードＮ２の電位はローレベルとなる。これにより、トランジスタＴＧ３，ＴＲ４はオフ状態となる。従って、走査信号Ｇｎ－１がハイレベルになることによって、第１ノードＮ１の電位はハイレベルとなり、出力キャパシタＣｂが充電される。この状態の時、クロックＣＫの電位がゲートバスラインに現れる。以上より、各双安定回路において前段から送られる走査信号Ｇｎ－１がハイレベルになった後に、当該各双安定回路に与えるクロックＣＫの電位をハイレベルにすることによって、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力される。これにより、複数本のゲートバスラインが１本ずつ順次に駆動される。各双安定回路において、アクティブな走査信号を出力するための動作が行われる期間以外の期間（後述する「通常動作期間」）には、第１ノードＮ１の電位がローレベルで維持されるように第２ノードＮ２の電位はハイレベルで維持されている。

　また、日本の特開２００１－５２４９４号公報，日本の特開２００３－１６７９４号公報，日本の特開２００５－９４３３５号公報，日本の特開２００６－１０６３９４号公報，および日本の特開２００６－１２７６３０号公報にも、表示装置等に設けられるシフトレジスタ（双安定回路）の構成が開示されている。

日本の特開２００６－１０７６９２号公報日本の特開２００１－５２４９４号公報日本の特開２００３－１６７９４号公報日本の特開２００５－９４３３５号公報日本の特開２００６－１０６３９４号公報日本の特開２００６－１２７６３０号公報

　ところが、従来の構成によると、以下のように回路動作の安定性に欠ける。図５０および図５１に示した構成においては、通常動作期間に第２ノードＮ２の電位をハイレベルで維持するために、容量Ｃｃｈａｒｇｅが用いられている。ここで、低周波駆動が行われるなどによって通常動作期間が長くなると、第２ノードＮ２に接続されているトランジスタでの電流のリークなどによって、通常動作期間中に第２ノードＮ２の電位が低下し得る。第２ノードＮ２の電位が低下すると、トランジスタＴＧ３，ＴＲ４が完全なオン状態とならずに、第１ノードＮ１の電位がローレベルで維持されなくなる。その結果、通常動作期間中に第１ノードＮ１や出力信号Ｇｎに生じるノイズの影響が抑えられず、回路動作が不安定となる。特に大型パネルや高精細化したパネルにおいては、ゲートドライバには大きな駆動力が必要とされるので、トランジスタサイズは大きくされる。このため、トランジスタでの電流のリークも大きくなり、第２ノードＮ２の電位の低下に起因する動作異常が懸念される。

　そこで本発明は、モノリシックゲートドライバにおいて、回路動作の安定性を高めることを目的とする。

　本発明の第１の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　互いに直列に接続された複数の双安定回路を含み、外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備え、
　各双安定回路は、
　　当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
　　当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
　　前記複数のクロック信号のうちの１つが動作制御用第１クロックとして第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
　　前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
　　前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子、および、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方と、
　　前記第１の第１ノードターンオフ用スイッチング素子および前記第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方の第１電極に接続された第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１ノードがオンレベルで維持されるべき期間に前記第２ノードをオフレベルとするための第２ノードターンオフ用スイッチング素子と、
　　前記複数のクロック信号のうちの１つが電荷補充用第１クロックとして第１電極に与えられ、前記第２ノードに第３電極が接続された第１の電荷補充用スイッチング素子と、
　　前記第１の電荷補充用スイッチング素子の第２電極に接続された第３ノードに一端が接続された容量素子と、
　　前記第３ノードに第３電極が接続され、前記複数のクロック信号のうちの１つが電荷補充用第２クロックとして第１電極に与えられ、前記電荷補充用第２クロックに基づいて前記容量素子を充電するための第２の電荷補充用スイッチング素子と
を有し、
　前記第１の電荷補充用スイッチング素子は、前記電荷補充用第１クロックが前記第１のレベルの時にオン状態となり、
　前記第２の電荷補充用スイッチング素子は、前記電荷補充用第２クロックが前記第１のレベルの時にオン状態となり、
　前記電荷補充用第１クロックが前記第１のレベルになっている時には、前記電荷補充用第２クロックは前記第２のレベルになっていることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　各双安定回路には、前記第２ノードターンオフ用スイッチング素子として、
　　前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１の第２ノードターンオフ用スイッチング素子と、
　　前記第１出力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第２ノードターンオフ用スイッチング素子と
が設けられていることを特徴とする。

　本発明の第３の局面は、本発明の第１の局面において、
　各双安定回路には、前記第２ノードターンオフ用スイッチング素子として、前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第３の第２ノードターンオフ用スイッチング素子が設けられていることを特徴とする。

　本発明の第４の局面は、本発明の第１の局面において、
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記リセット信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と
を更に有することを特徴とする。

　本発明の第５の局面は、本発明の第１の局面において、
　各双安定回路において、前記第１ノードがオフレベルで維持されるべき期間には、前記第２ノードの電位はハイレベルの直流電源電位に基づくほぼ一定の電位で維持されることを特徴とする。

　本発明の第６の局面は、本発明の第１の局面において、
　各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
　前記第１の第１ノードターンオフ用スイッチング素子の第３電極は、前記第１出力ノードに接続されていることを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記第２入力ノードに第１電極が接続され、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１出力ノードターンオフ用スイッチング素子と
を更に有することを特徴とする。

　本発明の第８の局面は、本発明の第１の局面において、
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記第２入力ノードに第１電極が接続され、前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１ノードターンオフ用スイッチング素子と
を更に有することを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記第１ノードターンオン用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面において、
　各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
　前記第１の第１ノードターンオフ用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。

　本発明の第１１の局面は、本発明の第１の局面において、
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　当該各双安定回路の出力信号を当該各双安定回路以外の双安定回路の動作を制御する他段制御信号として出力するための第２出力ノードと、
　　第１電極が前記第１ノードに接続され、第２電極が前記第１の出力制御用スイッチング素子の第２電極に接続され、第３電極が前記第２出力ノードに接続された第２の出力制御用スイッチング素子と
を有し、
　各双安定回路から出力される前記他段制御信号は、当該各双安定回路よりも前の段の双安定回路に前記リセット信号として与えられることを特徴とする。

　本発明の第１２の局面は、本発明の第１の局面において、
　各双安定回路は、
　　当該各双安定回路の出力信号を当該各双安定回路以外の双安定回路の動作を制御する他段制御信号として出力するための第２出力ノードと、
　　第１電極が前記第１ノードに接続され、第２電極が前記第１の出力制御用スイッチング素子の第２電極に接続され、第３電極が前記第２出力ノードに接続された第２の出力制御用スイッチング素子と
を有し、
　各双安定回路から出力される前記他段制御信号は、当該各双安定回路よりも後の段の双安定回路に前記セット信号として与えられることを特徴とする。

　本発明の第１３の局面は、本発明の第１１の局面において、
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記リセット信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と
を有し、
　前記第１の第２ノードターンオン用スイッチング素子の第２電極には、前記複数のクロック信号のうち前記第１の出力制御用スイッチング素子の第２電極に与えられる信号とは異なる信号が与えられることを特徴とする。

　本発明の第１４の局面は、本発明の第１１の局面において、
　前記第１の出力制御用スイッチング素子の第２電極には、前記複数のクロック信号の１つに代えて直流電源電位が与えられることを特徴とする。

　本発明の第１５の局面は、本発明の第１４の局面において、
　前記複数のクロック信号の振幅電圧をＶＣＫとし、前記複数のクロック信号のローレベル側の電位を基準として前記走査信号線が駆動される時の前記走査信号の電圧をＶＧＨとしたとき、下記の式を満たすことを特徴とする。
　ＶＧＨ≧ＶＣＫ≧ＶＧＨ／２

　本発明の第１６の局面は、本発明の第１の局面において、
　各双安定回路は、
　　外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
　　前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と
を更に有することを特徴とする。

　本発明の第１７の局面は、本発明の第１６の局面において、
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記リセット信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と
を更に有し、
　　前記複数の双安定回路の最終段の双安定回路には、前記クリア信号が前記リセット信号として与えられることを特徴とする。

　本発明の第１８の局面は、本発明の第１６の局面において、
　各双安定回路は、
　　外部から送られる信号をリフレッシュ信号として受け取るための第４入力ノードと、
　　前記リフレッシュ信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
を更に有することを特徴とする。

　本発明の第１９の局面は、本発明の第１の局面において、
　各双安定回路は、
　　外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
　　前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と、
　　前記クリア信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
を更に有することを特徴とする。

　本発明の第２０の局面は、本発明の第１の局面において、
　各双安定回路に前記動作制御用第１クロックとして入力されるクロック信号に応じて、当該各双安定回路に前記電荷補充用第１クロックとして入力されるクロック信号および当該各双安定回路に前記電荷補充用第２クロックとして入力されるクロック信号が定められていることを特徴とする。

　本発明の第２１の局面は、本発明の第２０の局面において、
　各双安定回路に前記動作制御用第１クロックとして入力されるクロック信号が前記電荷補充用第２クロックとして当該各双安定回路に入力され、前記動作制御用第１クロックとは位相が１８０度ずれたクロック信号が前記電荷補充用第１クロックとして当該各双安定回路に入力されることを特徴とする。

　本発明の第２２の局面は、本発明の第１の局面において、
　前記複数の双安定回路は、連続する２段の双安定回路からなる双安定回路対が複数個互いに直列に接続されることによって構成され、
　前記双安定回路対において、
　　先行する段の双安定回路の第１の電荷補充用スイッチング素子の第２電極と後続の段の双安定回路の第１の電荷補充用スイッチング素子の第２電極とが接続され、
　　先行する段の双安定回路と後続の段の双安定回路とで、前記容量素子と前記第２の電荷補充用スイッチング素子とが共有化されていることを特徴とする。

　本発明の第２３の局面は、本発明の第２２の局面において、
　前記双安定回路対の先行する段の双安定回路には、前記第２ノードターンオフ用スイッチング素子として、前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１の第２ノードターンオフ用スイッチング素子が設けられ、
　前記双安定回路対の後続の段の双安定回路には、前記第２ノードターンオフ用スイッチング素子として、前記第１出力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第２ノードターンオフ用スイッチング素子が設けられ、
　前記双安定回路対には、先行する段の双安定回路の第１出力ノードに第１電極が接続され、前記第３ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第４の第２ノードターンオフ用スイッチング素子が設けられていることを特徴とする。

　本発明の第２４の局面は、本発明の第２３の局面において、
　先行する段の双安定回路では、当該双安定回路の出力信号がアクティブになっている期間に、前記第１の電荷補充用スイッチング素子と前記第４の第２ノードターンオフ用スイッチング素子とがオン状態になることによって、前記第２ノードのレベルがオフレベルに向けて変化し、
　後続の段の双安定回路では、先行する段の双安定回路の出力信号がアクティブになっている期間に、前記第１の電荷補充用スイッチング素子と前記第４の第２ノードターンオフ用スイッチング素子とがオン状態になることによって、前記第２ノードのレベルがオフレベルに向けて変化することを特徴とする。

　本発明の第２５の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする。

　本発明の第２６の局面は、表示装置であって、
　前記表示部を含み、本発明の第１の局面に係る走査信号線駆動回路を備えていることを特徴とする。

　本発明の第２７の局面は、外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
　各双安定回路に設けられた第１スイッチング素子の状態を変化させるための第１スイッチング素子制御ステップと、
　各双安定回路に設けられた第２スイッチング素子の状態を変化させるための第２スイッチング素子制御ステップと
を含み、
　各双安定回路は、
　　当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
　　当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
　　前記複数のクロック信号のうちの１つが動作制御用第１クロックとして第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
　　前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
　　前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子、および、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方と、
　　前記第１の第１ノードターンオフ用スイッチング素子および前記第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方の第１電極に接続された第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１ノードがオンレベルで維持されるべき期間に前記第２ノードをオフレベルとするための第２ノードターンオフ用スイッチング素子と、
　　前記複数のクロック信号のうちの１つが電荷補充用第１クロックとして第１電極に与えられ、前記第２ノードに第３電極が接続された前記第１スイッチング素子と、
　　前記第１スイッチング素子の第２電極に接続された第３ノードに一端が接続された容量素子と、
　　前記第３ノードに第３電極が接続され、前記複数のクロック信号のうちの１つが電荷補充用第２クロックとして第１電極に与えられ、前記電荷補充用第２クロックに基づいて前記容量素子を充電するための第２スイッチング素子と
を有し、
　前記第１スイッチング素子制御ステップは、
　　前記電荷補充用第１クロックを前記第１のレベルにすることによって前記第１スイッチング素子をオン状態とする第１スイッチング素子ターンオンステップと、
　　前記電荷補充用第１クロックを前記第２のレベルにすることによって前記第１スイッチング素子をオフ状態とする第１スイッチング素子ターンオフステップと
からなり、
　前記第２スイッチング素子制御ステップは、
　　前記電荷補充用第２クロックを前記第１のレベルにすることによって前記第２スイッチング素子をオン状態とする第２スイッチング素子ターンオンステップと、
　　前記電荷補充用第２クロックを前記第２のレベルにすることによって前記第２スイッチング素子をオフ状態とする第２スイッチング素子ターンオフステップと
からなり、
　前記第１スイッチング素子ターンオンステップが行われてから前記第１スイッチング素子ターンオフステップが行われるまでの期間には、前記第２スイッチング素子ターンオンステップおよび前記第２スイッチング素子ターンオフステップは行われず、
　前記第２スイッチング素子ターンオンステップが行われてから前記第２スイッチング素子ターンオフステップが行われるまでの期間には、前記第１スイッチング素子ターンオンステップおよび前記第１スイッチング素子ターンオフステップは行われないことを特徴とする。

　本発明の第１の局面によれば、走査信号線駆動回路を構成するシフトレジスタの各双安定回路には、複数のクロック信号のうちの１つが電荷補充用第１クロックとして第１電極に与えられ、第３ノードに第２電極が接続され、第２ノードに第３電極が接続された第１の電荷補充用スイッチング素子と、第３ノードに一端が接続された容量素子と、複数のクロック信号のうちの１つが電荷補充用第２クロックとして第１電極に与えられ、第３ノードに第３電極が接続され、電荷補充用第２クロックに基づいて容量素子を充電するための第２の電荷補充用スイッチング素子とが設けられている。そして、第１の電荷補充用スイッチング素子と第２の電荷補充用スイッチング素子とは交互にオン状態となる。第２の電荷補充用スイッチング素子がオン状態になっている時には、容量素子が充電される。第１の電荷補充用スイッチング素子がオン状態になっている時には、容量素子によって蓄積された電荷が第２ノードに供給される。このように、所定期間毎に第２ノードに電荷が供給される。このため、第２ノードがオンレベルで維持されるべき期間において、第２ノードに接続されているスイッチング素子（例えば薄膜トランジスタ）で電流のリークが生じても、電荷の供給によって第２ノードの電位は確実にオンレベルで維持される。なお、第１の電荷補充用スイッチング素子と第２の電荷補充用スイッチング素子とは同時にオン状態とならず、貫通電流は発生しない。これにより、従来の構成と比較して、回路動作の安定性が向上する。

　本発明の第２の局面によれば、第１の第２ノードターンオフ用スイッチング素子の第１電極には第１入力ノードの電位が与えられ、第２の第２ノードターンオフ用スイッチング素子の第１電極には第１出力ノードの電位が与えられる。このため、セット期間において第１の第２ノードターンオフ用スイッチング素子がオン状態となり、選択期間において第２の第２ノードターンオフ用スイッチング素子がオン状態となる。これにより、セット期間および選択期間において第２ノードが確実にオフレベルとなり、回路動作の安定性が高められる。

　本発明の第３の局面によれば、第３の第２ノードターンオフ用スイッチング素子の第１電極には第１ノードの電位が与えられる。このため、セット期間および選択期間において第３の第２ノードターンオフ用スイッチング素子がオン状態となる。これにより、セット期間および選択期間において第２ノードが確実にオフレベルとなり、回路動作の安定性が高められる。

　本発明の第４の局面によれば、第１の電荷補充用スイッチング素子の第１電極に与えられる電荷補充用第１クロックのレベルが変化するタイミングや双安定回路内に設けられているスイッチング素子のそれぞれのサイズに関わらず、第２ノードのレベルがオフレベルからオンレベルに変化すべき期間に、速やかに第２ノードのレベルがオンレベルに変化する。

　本発明の第５の局面によれば、スイッチング素子として閾値シフトの小さい薄膜トランジスタ（微結晶シリコン，酸化物半導体など）を用いた構成に好適な走査信号線駆動回路が実現される。

　本発明の第６の局面によれば、第１の第１ノードターンオフ用スイッチング素子の第３電極には双安定回路からの出力信号の電位が与えられる。このため、選択期間における第１の第１ノードターンオフ用スイッチング素子の第２電極－第３電極間の電圧が比較的小さくなる。これにより、第１ノードからの第１の第１ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、選択期間に第１ノードの電位が確実に高いレベルで維持され、回路動作の安定性が効果的に高められる。また、第１ノードのターンオフのタイミングが第１出力ノードのターンオフのタイミングよりも遅くなるため、第１の出力制御用スイッチング素子による第１出力ノードをターンオフさせる働きがより強くなり、より迅速に第１出力ノードのターンオフが行われる。これにより、回路の高速動作が可能となる。

　本発明の第７の局面によれば、走査信号線駆動回路を構成するシフトレジスタの各双安定回路には、リセット信号に基づいて第１出力ノードのレベルをオフレベルに向けて変化させるための第２の第１出力ノードターンオフ用スイッチング素子が設けられている。このため、リセット信号の電位が変化することによって（例えば、スイッチング素子としてｎチャネル型の薄膜トランジスタが採用されている場合、リセット信号の電位がローレベルからハイレベルに変化することによって）直接的に第１出力ノードの電位がオフレベルに向けて変化する。また、第１出力ノードの電位がオンレベルからオフレベルに変化すべき期間（リセット期間）には、第１出力ノードの電位が低下するよう２つのスイッチング素子（第１の第１出力ノードターンオフ用スイッチング素子，第２の第１出力ノードターンオフ用スイッチング素子）が機能する。このため、走査信号線の負荷容量が大きい場合であっても、リセット期間に第１出力ノードの電位を速やかにオフレベルにすることが可能となり、第１出力ノードからの異常パルスの出力が抑制される。

　本発明の第８の局面によれば、走査信号線駆動回路を構成するシフトレジスタの各双安定回路には、リセット信号に基づいて第１ノードのレベルをオフレベルに向けて変化させるための第２の第１ノードターンオフ用スイッチング素子が設けられている。このため、リセット信号の電位が変化することによって直接的に第１ノードの電位がオフレベルに向けて変化する。また、リセット期間には、第１ノードの電位が低下するよう２つのスイッチング素子（第１の第１ノードターンオフ用スイッチング素子，第２の第１ノードターンオフ用スイッチング素子）が機能する。このため、回路を高速動作させる場合であっても、リセット期間に第１ノードの電位を確実にオフレベルにすることが可能となり、回路動作の安定性が向上する。

　本発明の第９の局面によれば、セット期間における第１ノードの電位の上昇が比較的小さくなり、第１ノードターンオン用スイッチング素子のオフ電流が比較的小さくなる。このため、選択期間終了時点における第１ノードの電位は、出力制御に必要な電位を維持しつつ、比較的低い値をとる。これにより、第１の出力制御用スイッチング素子の第１電極に与えられる電圧が低下し、第１の出力制御用スイッチング素子の破壊が抑制される。また、第１ノードからの電流のリークが抑制されるので、回路動作の安定性が向上する。

　本発明の第１０の局面によれば、第１の第１ノードターンオフ用スイッチング素子のオフ電流が比較的小さくなる。このため、リーク電流の大きい薄膜トランジスタがスイッチング素子として採用されている場合であっても、選択期間に第１出力ノードの電位を充分に高めることができるとともに、リセット期間に第１出力ノードの電位を速やかに低下させることができる。

　本発明の第１１の局面によれば、シフトレジスタの各双安定回路について、当該各双安定回路に対応する走査信号線を駆動するための信号と当該各双安定回路の前段の双安定回路の動作を制御するための信号とが異なる信号となる。このため、各双安定回路においてリセット信号の波形なまりを小さくすることができる。これにより、走査信号線の負荷容量が大きい場合であっても、各双安定回路においてリセット信号に基づく動作が速やかに行われ、回路動作の信頼性が高められる。

　本発明の第１２の局面によれば、シフトレジスタの各双安定回路について、当該各双安定回路に対応する走査信号線を駆動するための信号と当該各双安定回路の前段および次段の双安定回路の動作を制御するための信号とが異なる信号となる。このため、各双安定回路においてセット信号の波形なまりを小さくすることができる。これにより、走査信号線の負荷容量が大きい場合であっても、各双安定回路においてセット信号に基づく動作が速やかに行われ、回路動作の安定性が高められる。

　本発明の第１３の局面によれば、第１の第２ノードターンオン用スイッチング素子の第２電極にはクロック信号が与えられるので、電源電圧が第１の第２ノードターンオン用スイッチング素子の電荷供給源となる。また、第２入力ノードにかかる負荷が低減される。このため、第２入力ノードから第２ノードへの電荷の流れが抑止され、第２入力ノードの電位が速やかに変化する。また、第１の第２ノードターンオン用スイッチング素子の第１電極－第２電極間に負の電圧が印加される期間が短くなる。このため、第１の第２ノードターンオン用スイッチング素子の劣化が抑制される。さらに、本発明の第１１の局面と同様、リセット信号の波形なまりが小さくなる。これにより、リセット期間終了後の期間における第２ノードの電位の低下が抑制される。

　本発明の第１４の局面によれば、第１の出力制御用スイッチング素子の第２電極には直流電源電位が与えられるので、第１出力ノードの電位のオフレベルからオンレベルへの変化がセット期間に開始される。このため、選択期間に走査信号線は速やかに選択状態とされ、画素容量への充電時間が充分に確保される。また、第１の出力制御用スイッチング素子の第２電極にクロック信号が与えられる構成と比較して、クロック信号用の配線にかかる負荷が低減される。このため、クロック信号についての波形なまりの発生が抑制されるとともに、消費電力が低減される。

　本発明の第１５の局面によれば、選択期間に走査信号の電位が充分にオンレベルにされるとともに、消費電力低減の効果が得られる。

　本発明の第１６の局面によれば、シフトレジスタの動作開始前にクリア信号に基づいて第２の第２ノードターンオン用スイッチング素子をオン状態にすることにより、シフトレジスタの動作開始時点には全ての双安定回路において第１ノードの電位および第１出力ノードの電位がオフレベルとなり、回路動作の安定性が向上する

　本発明の第１７の局面によれば、信号数を削減しつつ、本発明の第１６の局面と同様の効果が得られる。

　本発明の第１８の局面によれば、リフレッシュ信号に基づいて第２ノードレベル低下用スイッチング素子をオン状態にすることにより、第２ノードのレベルをオフレベルよりも低いレベルにすることができる。このため、第１電極が第２ノードに接続されているスイッチング素子（第１の第１ノードターンオフ用スイッチング素子，第１の第１出力ノードターンオフ用スイッチング素子）の閾値シフトを抑制することが可能となる。

　本発明の第１９の局面によれば、リフレッシュ信号を用いることなく、本発明の第１８の局面と同様の効果が得られる。

　本発明の第２０の局面によれば、電荷補充用第１クロックの波形と電荷補充用第２クロックの波形とが全ての双安定回路で同じになる。これにより、全ての双安定回路で同じように第２ノードへの電荷の供給が行われ、表示ムラの発生が抑制される。

　本発明の第２１の局面によれば、第１の出力制御用スイッチング素子の第２電極に与えられるクロック信号と第２の電荷補充用スイッチング素子の第１電極に与えられるクロック信号とが共有化される。このため、シフトレジスタの駆動に必要なクロック信号の数を削減することが可能となる。また、第１ノードの電位がオンレベルで維持されるよう第１の第１ノードターンオフ用スイッチング素子が確実にオフ状態とされるべき期間である選択期間には、電荷補充用第１クロックとして第１の電荷補充用スイッチング素子の第１電極に与えられるクロック信号はオフレベルとなるので、第１の電荷補充用スイッチング素子はオフ状態となる。このため、選択期間には、第１の電荷補充用スイッチング素子を介した第２ノードへの電荷の供給は行われない。これにより、選択期間中、第２ノードの電位は確実にオフレベルで維持され、第１の第１ノードターンオフ用スイッチング素子は確実にオフ状態で維持される。その結果、選択期間中、第１ノードの電位がオフレベルとなることが抑制され、回路動作の安定性が向上する。

　本発明の第２２の局面によれば、連続する２段の双安定回路によって双安定回路対が形成され、先行する段の双安定回路と後続の段の双安定回路とで容量素子と第２の電荷補充用スイッチング素子とが共有化されている。このため、比較的少ない数の素子で、所定期間毎に第２ノードに電荷を供給して回路動作の安定性を高めることが可能となる。また、必要な素子数が減少することから、歩留まりの向上や実装面積の低減などの効果が得られる。

　本発明の第２３の局面によれば、双安定回路対の構成要素に第４の第２ノードターンオン用スイッチング素子を付加するだけで、先行する段の双安定回路については第２の第２ノードターンオフ用スイッチング素子を備えることなく、後続の段の双安定回路については第１の第２ノードターンオフ用スイッチング素子を備えることなく、第２ノードの電位の安定性が高められる。

　本発明の第２４の局面によれば、先行する段の双安定回路については、第２の第２ノードターンオフ用スイッチング素子を備えることなく、当該双安定回路の出力信号がアクティブになっている期間に第２ノードをターンオフさせることが可能となり、後続の段の双安定回路については、第１の第２ノードターンオフ用スイッチング素子を備えることなく、先行する段の双安定回路の出力信号がアクティブになっている期間に第２ノードをターンオフさせることが可能となる。

　本発明の第２５の局面によれば、走査信号線駆動回路の製造コストを下げることができる。

　本発明の第２６の局面によれば、本発明の第１の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

本発明の第１の実施形態に係る液晶表示装置のゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。上記第１の実施形態において、双安定回路の動作について説明するための信号波形図である。上記第１の実施形態における効果について説明するための信号波形図である。上記第１の実施形態の第１の変形例における薄膜トランジスタＭ１近傍の構成を示す図である。上記第１の実施形態の第１の変形例において、双安定回路の動作について説明するための信号波形図である。上記第１の実施形態の第１の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第１の実施形態の第２の変形例における薄膜トランジスタＭ１近傍の構成を示す図である。上記第１の実施形態の第３の変形例における薄膜トランジスタＭ７近傍の構成を示す図である。上記第１の実施形態の第４の変形例における薄膜トランジスタＭ７近傍の構成を示す図である。上記第１の実施形態の第５の変形例における薄膜トランジスタＭ７近傍の構成を示す図である。上記第１の実施形態の第６の変形例における薄膜トランジスタＭ３近傍の構成を示す図である。上記第１の実施形態の第７の変形例における薄膜トランジスタＭ３近傍の構成を示す図である。上記第１の実施形態の第８の変形例における薄膜トランジスタＭ４近傍の構成を示す図である。上記第１の実施形態の第９の変形例における薄膜トランジスタＭ４近傍の構成を示す図である。上記第１の実施形態の第１０の変形例における薄膜トランジスタＭＢ近傍の構成を示す図である。上記第１の実施形態の第１１の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第１の実施形態の第１２の変形例において、双安定回路の動作について説明するための信号波形図である。上記第１の実施形態の第１３の変形例において、双安定回路の動作について説明するための信号波形図である。本発明の第２の実施形態における双安定回路の構成を示す回路図である。本発明の第３の実施形態における双安定回路の構成を示す回路図である。上記第３の実施形態の変形例における双安定回路の構成を示す回路図である。本発明の第４の実施形態における双安定回路の構成を示す回路図である。上記第４の実施形態の変形例における双安定回路の構成を示す回路図である。本発明の第５の実施形態における双安定回路の構成を示す回路図である。上記第５の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第５の実施形態の第１の変形例におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第５の実施形態の第２の変形例における双安定回路の構成を示す回路図である。上記第５の実施形態の第２の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第５の実施形態の第３の変形例における双安定回路の構成を示す回路図である。上記第５の実施形態の第３の変形例において、双安定回路の動作について説明するための信号波形図である。本発明の第６の実施形態における双安定回路の構成を示す回路図である。上記第６の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第６の実施形態において、双安定回路の動作について説明するための信号波形図である。上記第６の実施形態において、ゲートエンドパルス信号をクリア信号として用いたときの好ましい駆動方法を説明するための信号波形図である。上記第６の実施形態の第１の変形例における双安定回路の構成を示す回路図である。上記第６の実施形態の第１の変形例において、双安定回路の動作について説明するための信号波形図である。上記第６の実施形態の第２の変形例における双安定回路の構成を示す回路図である。上記第６の実施形態の第２の変形例において、双安定回路の動作について説明するための信号波形図である本発明の第７の実施形態における双安定回路の構成を示す回路図である。上記第７の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第７の実施形態において、双安定回路の動作について説明するための信号波形図である。本発明の第８の実施形態における２段分の双安定回路の構成を示す回路図である。上記第８の実施形態において、双安定回路の動作について説明するための信号波形図である。上記第８の実施形態の変形例における２段分の双安定回路の構成を示す回路図である。本発明の第９の実施形態における双安定回路の構成を示す回路図である。従来の表示装置において、シフトレジスタに含まれる双安定回路の構成の一例を示す回路図である。従来の表示装置において、シフトレジスタに含まれる双安定回路の構成の別の例を示す回路図である。

　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

＜１．第１の実施形態＞
＜１．１　全体構成および動作＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。

　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それらのソースバスラインＳＬ１～ＳＬｊとゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは、後述するように４相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。），ＧＣＫ２（以下「第２ゲートクロック信号」という。），ＧＣＫ３（以下「第３ゲートクロック信号」という。），およびＧＣＫ４（以下「第４ゲートクロック信号」という。）で構成されている。また、ゲートクロック信号ＧＣＫは電源電圧より生成されており、そのハイレベル側の電位はＶＤＤ、ローレベル側の電位はＶＳＳとなっている。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。

　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。

　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜１．２　ゲートドライバの構成および動作＞
　次に、図３～図５を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されている。画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。このように、このシフトレジスタ４１０はｉ個の双安定回路４０（１）～４０（ｉ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が出力される。以下においては、双安定回路からハイレベルの状態信号が出力され当該双安定回路に対応するゲートバスラインにハイレベルの走査信号が印加される期間のことを「選択期間」という。

　図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の双安定回路４０（１）～４０（ｉ）で構成されている。なお、図４には、（ｋ－２）段目から（ｋ＋１）段目までの双安定回路を示している。各双安定回路には、クロック信号ＣＫ１を受け取るための入力端子と、クロック信号ＣＫＡを受け取るための入力端子と、クロック信号ＣＫＢを受け取るための入力端子と、ハイレベルの直流電源電位ＶＤＤ（この電位の大きさのことを「ＶＤＤ電位」ともいう。）を受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳ（この電位の大きさのことを「ＶＳＳ電位」ともいう。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。なお、以下においては、信号の機能に着目して、クロック信号ＣＫ１のことを「動作制御用第１クロック」といい、クロック信号ＣＫＡのことを「電荷補充用第１クロック」といい、クロック信号ＣＫＢのことを「電荷補充用第２クロック」という。

　シフトレジスタ４１０には、ゲートクロック信号ＧＣＫとして、４相のクロック信号である第１ゲートクロック信号ＧＣＫ１，第２ゲートクロック信号ＧＣＫ２，第３ゲートクロック信号ＧＣＫ３，および第４ゲートクロック信号ＧＣＫ４が与えられる。第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とについては、図５に示すように、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。同様に、第３ゲートクロック信号ＧＣＫ３と第４ゲートクロック信号ＧＣＫ４とについては、図５に示すように、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。なお、第１ゲートクロック信号ＧＣＫ１と第３ゲートクロック信号ＧＣＫ３との位相の関係については特に限定されない。

　シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。なお、ここではｋが偶数であると仮定する。奇数段目については、第２ゲートクロック信号ＧＣＫ２が動作制御用第１クロックＣＫ１として与えられ、第４ゲートクロック信号ＧＣＫ４が電荷補充用第１クロックＣＫＡとして与えられ、第３ゲートクロック信号ＧＣＫ３が電荷補充用第２クロックＣＫＢとして与えられる。偶数段目については、第１ゲートクロック信号ＧＣＫ１が動作制御用第１クロックＣＫ１として与えられ、第３ゲートクロック信号ＧＣＫ３が電荷補充用第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＧＣＫ４が電荷補充用第２クロックＣＫＢとして与えられる。また、奇数段目および偶数段目の双方について、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。但し、１段目については、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられ、ｉ段目（最終段目）については、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。なお、ハイレベルの直流電源電位ＶＤＤおよびローレベルの直流電源電位ＶＳＳについては、全ての双安定回路に共通的に与えられる。

　以上のような構成において、シフトレジスタ４１０の１段目４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、上記第１～第４ゲートクロック信号ＧＣＫ１～４に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目４０（１）からｉ段目４０（ｉ）へと順次に転送される。このパルスの転送に応じて、各段４０（１）～４０（ｉ）から出力される状態信号Ｑが順次にハイレベルとなる。それら各段４０（１）～４０（ｉ）から出力される状態信号Ｑは、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）として各ゲートバスラインＧＬ１～ＧＬｉに与えられる。これにより、図５に示すように、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートバスラインに与えられる。

＜１．３　双安定回路の構成＞
　図１は、本実施形態における双安定回路の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１に示すように、この双安定回路は、９個の薄膜トランジスタＭ１～Ｍ７，ＭＡ，およびＭＢと、２個のキャパシタＣＡＰ１，ＣＡＰ２とを備えている。また、この双安定回路は、ハイレベルの直流電源電位ＶＤＤ用の入力端子およびローレベルの直流電源電位ＶＳＳ用の入力端子のほか、５個の入力端子４１～４３，４７，および４８と１個の出力端子５１とを有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、動作制御用第１クロックＣＫ１を受け取る入力端子には符号４３を付し、電荷補充用第１クロックＣＫＡを受け取る入力端子には符号４７を付し、電荷補充用第２クロックＣＫＢを受け取る入力端子には符号４８を付している。状態信号Ｑを出力する出力端子には符号５１を付している。

　次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のソース端子，薄膜トランジスタＭ２のゲート端子，薄膜トランジスタＭ５のドレイン端子，およびキャパシタＣＡＰ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」という。薄膜トランジスタＭ３のドレイン端子，薄膜トランジスタＭ４のドレイン端子，薄膜トランジスタＭ５のゲート端子，薄膜トランジスタＭ６のゲート端子，薄膜トランジスタＴ７のソース端子，および薄膜トランジスタＭＡのソース端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」という。薄膜トランジスタＭＡのドレイン端子，薄膜トランジスタＭＢのソース端子，およびキャパシタＣＡＰ２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第３ノード」という。第１ノードには符号Ｎ１を付し、第２ノードには符号Ｎ２を付し、第３ノードには符号Ｎ３を付している。

　薄膜トランジスタＭ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＭ２については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＭ３については、ゲート端子は入力端子４１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ４については、ゲート端子は出力端子５１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ５については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ６については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ７については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＭＡについては、ゲート端子は入力端子４７に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＭＢについては、ゲート端子は入力端子４８に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されている。キャパシタＣＡＰ１については、一端は第１ノードＮ１に接続され、他端は出力端子５１に接続されている。キャパシタＣＡＰ２については、一端は第３ノードＮ３に接続され、他端は直流電源電位ＶＳＳ用の入力端子に接続されている。

　次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＭ１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ２は、第１ノードＮ１の電位がハイレベルになっているときに、動作制御用第１クロックＣＫ１の電位を出力端子５１に与える。薄膜トランジスタＭ３は、セット信号Ｓがハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ４は、状態信号Ｑの電位（出力端子５１の電位）がハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ５は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ６は、第２ノードＮ２の電位がハイレベルになっているときに、出力端子５１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ７は、リセット信号Ｒがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭＡは、電荷補充用第１クロックＣＫＡがハイレベルになっているときに、第３ノードＮ３から第２ノードＮ２へ電荷を供給する。薄膜トランジスタＭＢは、電荷補充用第２クロックＣＫＢがハイレベルになっているときに、第３ノードＮ３の電位をＶＤＤ電位に向けて変化させる。キャパシタＣＡＰ１は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。キャパシタＣＡＰ２は、第２ノードＮ２に供給するための電荷を蓄積する。

　本実施形態においては、薄膜トランジスタＭＡ，薄膜トランジスタＭＢ，およびキャパシタＣＡＰ２によって、所定期間毎に第２ノードＮ２に電荷を供給するための電荷補充回路７１が構成されている。薄膜トランジスタＭＡのゲート端子には電荷補充用第１クロックＣＫＡが与えられ、薄膜トランジスタＭＢのゲート端子には電荷補充用第２クロックＣＫＢが与えられるところ、「電荷補充用第１クロックＣＫＡがハイレベル、かつ、電荷補充用第２クロックＣＫＢがハイレベル」となる期間はない。このため、薄膜トランジスタＭＡがオン状態になっている時には薄膜トランジスタＭＢはオフ状態になっており、薄膜トランジスタＭＢがオン状態になっている時には薄膜トランジスタＭＡはオフ状態になっている。薄膜トランジスタＭＢについては、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されているので、薄膜トランジスタＭＢがオン状態になっている時には、キャパシタＣＡＰ２が充電され第３ノードＮ３の電位が上昇する。薄膜トランジスタＭＡについては、ドレイン端子は第３ノードＮ３に接続され、ソース端子は第２ノードＮ２に接続されているので、薄膜トランジスタＭＡがオン状態になっている時には、第２ノードＮ２の電位が第３ノードＮ３の電位よりも低くなっていれば、キャパシタＣＡＰ２によって第３ノードＮ３に蓄積された電荷が第２ノードＮ２へと供給される。

　なお、本実施形態においては、薄膜トランジスタＭ１によって第１ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ２によって第１の出力制御用スイッチング素子が実現され、薄膜トランジスタＭ３によって第１の第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ４によって第２の第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ５によって第１の第１ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ６によって第１の第１出力ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ７によって第１の第２ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭＡによって第１の電荷補充用スイッチング素子が実現され、薄膜トランジスタＭＢによって第２の電荷補充用スイッチング素子が実現されている。また、入力端子４１によって第１入力ノードが実現され、入力端子４２によって第２入力ノードが実現され、出力端子５１によって第１出力ノードが実現されている。

＜１．４　双安定回路の動作＞
　次に、図１および図６を参照しつつ、本実施形態における双安定回路の動作について説明する。図６では、時点ｔ２から時点ｔ４までの期間が選択期間に相当する。なお、以下においては、選択期間直前の１水平走査期間のことを「セット期間」といい、選択期間直後の１水平走査期間のことを「リセット期間」という。選択期間，セット期間，およびリセット期間以外の期間のことを「通常動作期間」という。

　通常動作期間（時点ｔ０以前の期間および時点ｔ５以降の期間）には、第２ノードＮ２の電位はハイレベルで維持されている。このため、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。薄膜トランジスタＭ２のゲート－ドレイン間には寄生容量が存在するので動作制御用第１クロックＣＫ１の波形の変動（図６参照）に起因して第１ノードＮ１にノイズが生じるが、薄膜トランジスタＭ５がオン状態になっていることから、第１ノードＮ１の電位はローレベルへと引き込まれる。また、第１ノードＮ１に生じたノイズや映像信号電圧の変動に起因して状態信号Ｑ（出力端子５１）にもノイズが生じるが、薄膜トランジスタＭ６がオン状態になっていることから、状態信号Ｑの電位はローレベルへと引き込まれる。以上より、この期間中、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルで維持される。

　通常動作期間には、また、電荷補充用第１クロックＣＫＡと電荷補充用第２クロックＣＫＢとが１水平走査期間毎に交互にハイレベルとなる。これにより、薄膜トランジスタＭＡと薄膜トランジスタＭＢとが交互にオン状態となる。薄膜トランジスタＭＢがオン状態になっている時には、キャパシタＣＡＰ２が充電される。一方、薄膜トランジスタＭＡがオン状態になっている時には、キャパシタＣＡＰ２によって蓄積された電荷が第２ノードＮ２に供給される。このため、薄膜トランジスタ（例えば薄膜トランジスタＭ３）での電流のリークによって第２ノードＮ２の電位が低下しても、電荷補充用第１クロックＣＫＡがハイレベルになっている期間に第２ノードＮ２の電位は上昇する。従って、通常動作期間には、第２ノードＮ２の電位は確実にハイレベルで維持される。

　セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＭ１は図１に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ１はオン状態となり、キャパシタＣＡＰ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＭ２はオン状態となる。しかしながら、セット期間には、動作制御用第１クロックＣＫ１はローレベルとなっているので、状態信号Ｑの電位はローレベルで維持される。また、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ３はオン状態となり、第２ノードＮ２の電位はローレベルとなる。これにより、薄膜トランジスタＭ５，Ｍ６はオフ状態となる。時点ｔ１になると、電荷補充用第１クロックＣＫＡがローレベルからハイレベルに変化するので、薄膜トランジスタＭＡがオン状態となる。このとき、通常動作期間とは異なり、薄膜トランジスタＭ３がオン状態になっているので、キャパシタＣＡＰ２が完全に放電され、第３ノードＮ３の電位はローレベルにまで低下する。

　選択期間になると（時点ｔ２になると）、セット信号Ｓがハイレベルからローレベルに変化する。このとき、第２ノードＮ２の電位はローレベルとなっているので、薄膜トランジスタＭ５はオフ状態となっている。以上より、第１ノードＮ１はフローティング状態となる。ここで、時点ｔ２には動作制御用第１クロックＣＫ１がローレベルからハイレベルに変化する。上述したように薄膜トランジスタＭ２のゲート－ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＭ２が完全にオン状態となり、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。また、時点ｔ２から時点ｔ３までの期間には、薄膜トランジスタＭＡはオン状態となっているが、状態信号Ｑの電位がハイレベルとなって薄膜トランジスタＭ４がオン状態となることから、第３ノードＮ３の電位はローレベルで維持される。時点ｔ３になると、電荷補充用第１クロックＣＫＡがハイレベルからローレベルに変化することによって薄膜トランジスタＭＡがオフ状態となり、かつ、電荷補充用第２クロックＣＫＢがローレベルからハイレベルに変化することによって薄膜トランジスタＭＢがオン状態となるので、キャパシタＣＡＰ２が充電されて第３ノードＮ３の電位はハイレベルにまで上昇する。

　リセット期間になると（時点ｔ４になると）、動作制御用第１クロックＣＫ１がハイレベルからローレベルに変化する。時点ｔ４には薄膜トランジスタＭ２はオン状態となっているので、入力端子４３の電位の低下とともに状態信号Ｑの電位は低下する。このように状態信号Ｑの電位が低下することによって、キャパシタＣＡＰ１を介して第１ノードＮ１の電位も低下する。また、この期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となり、第２ノードＮ２の電位はハイレベルとなる。これにより、薄膜トランジスタＭ５，Ｍ６はオン状態となる。その結果、リセット期間には、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルにまで低下する。

＜１．５　効果＞
　次に、本実施形態における効果について説明する。従来の構成によれば、第２ノードＮ２に接続されている薄膜トランジスタでの電流のリークなどによって、通常動作期間中に第２ノードＮ２の電位が低下し得る。その結果、通常動作期間中に第１ノードＮ１の電位がローレベルで維持されなくなり、回路動作が不安定となる。これに対して、本実施形態によれば、所定期間毎に第２ノードＮ２に電荷を供給するための電荷補充回路７１が各双安定回路に設けられている。そして、通常動作期間中、１水平走査期間おきに第２ノードＮ２に電荷が供給される。このため、第２ノードＮ２に接続されている薄膜トランジスタで電流のリークが生じても、電荷の供給によって、第２ノードＮ２の電位は確実にハイレベルで維持される。これにより、従来の構成と比較して、回路動作の安定性が向上する。

　図７は、本実施形態における効果について説明するための信号波形図である。図７において、符号８１の点線で示す波形は、従来の構成における第２ノードＮ２の電位の変化を表しており、符号８２の実線で示す波形は、本実施形態における第２ノードＮ２の電位の変化を表している。なお、これらの波形はシミュレーション結果に基づくものである。従来の構成においては、１フレーム期間中に第２ノードＮ２の電位は徐々に低下している。これに対して、本実施形態においては、１フレーム期間中、第２ノードＮ２の電位は高いレベルで維持されている。ここで、例えば省電力化を図るために駆動周波数が低くされると、１フレーム期間の長さは長くなる。従来の構成によると、１フレーム期間の長さが長くなるほど、第２ノードＮ２の電位は大きく低下する。これに対して、本実施形態によれば、所定期間毎に第２ノードＮ２に電荷が供給されるので、１フレーム期間の長さに関わらず、第２ノードＮ２の電位は高いレベルで維持される。このように、本実施形態によれば、特に低周波駆動が行われる場合に、第２ノードＮ２の電位の低下に起因する動作異常の発生が効果的に抑制される。

＜１．６　変形例＞
　次に、上記第１の実施形態の変形例について説明する。

＜１．６．１　薄膜トランジスタＭ１近傍の構成についての変形例＞
　上記第１の実施形態では、薄膜トランジスタＭ１については、ゲート端子およびドレイン端子は入力端子４１に接続され、ソース端子は第１ノードＮ１に接続されていた。しかしながら、本発明はこれに限定されない。図８に示すように、ゲート端子が入力端子４１に接続され、ドレイン端子がクロック信号ＣＫ２（以下「動作制御用第２クロック」という。）を受け取るための入力端子４４（以下においても、動作制御用第２クロックＣＫ２を受け取るための入力端子には符号４４を付す）に接続され、ソース端子が第１ノードＮ１に接続されるように、薄膜トランジスタＭ１が構成されていても良い（第１の変形例）。この構成が採用される場合、図９に示すように１水平走査期間毎に交互にハイレベルとなる動作制御用第１クロックＣＫ１と動作制御用第２クロックＣＫ２とが双安定回路に与えられるよう、シフトレジスタ４１１は図１０に示すように構成される。すなわち、第１の変形例においては、図１０においてｋが偶数であると仮定すると、シフトレジスタ４１１の奇数段目については、第２ゲートクロック信号ＧＣＫ２が動作制御用第１クロックＣＫ１として与えられ、第１ゲートクロック信号ＧＣＫ１が動作制御用第２クロックＣＫ２として与えられる。シフトレジスタ４１１の偶数段目については、第１ゲートクロック信号ＧＣＫ１が動作制御用第１クロックＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が動作制御用第２クロックＣＫ２として与えられる。

　第１の変形例によれば、薄膜トランジスタＭ１のドレイン端子には、動作制御用第２クロックＣＫ２が与えられる。図１０に示すように各双安定回路には動作制御用第２クロックＣＫ２として第１ゲートクロック信号ＧＣＫ１または第２ゲートクロック信号ＧＣＫ２が与えられるところ、上述したように第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２は電源電圧より生成される。従って、第１の変形例においては、電源電圧が第１ノードＮ１の電荷供給源となる。このため、上記第１の実施形態とは異なり、入力端子４１から第１ノードＮ１への電荷の流れが抑止され、入力端子４１の電位が速やかに上昇する。なお、薄膜トランジスタＭ１のドレイン端子がハイレベルの直流電源電位ＶＤＤを受け取るための入力端子に接続された構成であっても、図８に示す構成と同様の効果が得られる。

　また、図１１に示すように、ゲート端子が入力端子４４に接続され、ドレイン端子が入力端子４１に接続され、ソース端子が第１ノードＮ１に接続されるように、薄膜トランジスタＭ１が構成されていても良い（第２の変形例）。第２の変形例によれば、薄膜トランジスタＭ１は電源電圧に基づいてオン状態にされる。このため、セット期間に薄膜トランジスタＭ１は速やかにオン状態となり、第１ノードＮ１の電位は速やかに上昇する。

＜１．６．２　薄膜トランジスタＭ７近傍の構成についての変形例＞
　上記第１の実施形態では、薄膜トランジスタＭ７については、ゲート端子およびドレイン端子は入力端子４２に接続され、ソース端子は第２ノードＮ２に接続されていた。しかしながら、本発明はこれに限定されない。図１２に示すように、ゲート端子が入力端子４２に接続され、ドレイン端子が入力端子４４に接続され、ソース端子が第２ノードＮ２に接続されるように、薄膜トランジスタＭ７が構成されていても良い（第３の変形例）。第３の変形例においては、シフトレジスタ４１１は図１０に示すように構成される。第３の変形例によれば、薄膜トランジスタＭ７のドレイン端子には動作制御用第２クロックＣＫ２が与えられるので、電源電圧が第２ノードＮ２の電荷供給源となる。このため、上記第１の実施形態とは異なり、入力端子４２から第２ノードＮ２への電荷の流れが抑止され、入力端子４２の電位が速やかに上昇する。なお、薄膜トランジスタＭ７のドレイン端子がハイレベルの直流電源電位ＶＤＤ用の入力端子に接続された構成であっても、図１２に示す構成と同様の効果が得られる。

　また、図１３に示すように、ゲート端子およびドレイン端子が入力端子４４に接続され、ソース端子が第２ノードＮ２に接続されるように、薄膜トランジスタＭ７が構成されていても良い（第４の変形例）。さらに、図１４に示すように、ゲート端子が入力端子４４に接続され、ドレイン端子がハイレベルの直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子が第２ノードＮ２に接続されるように、薄膜トランジスタＭ７が構成されていても良い（第５の変形例）。第４の変形例および第５の変形例においては、シフトレジスタ４１１は図１０に示すように構成される。図１に示した構成（第１の実施形態における構成）においては、薄膜トランジスタＭ７は１垂直走査期間中に１回だけオン状態となるが、第４の変形例および第５の変形例によれば、薄膜トランジスタＭ７は２水平走査期間毎にオン状態となるので、短周期で第２ノードＮ２に電荷が供給される。このため、通常動作期間中、第２ノードＮ２の電位が確実にハイレベルで維持される。ところで、セット期間にはセット信号Ｓと動作制御用第２クロックＣＫ２とがハイレベルになることから（図９の時点ｔ０から時点ｔ２までの期間を参照）、薄膜トランジスタＭ３と薄膜トランジスタＭ７とがほぼ同じタイミングでオン状態となって回路動作が不安定になることが懸念される。そこで、薄膜トランジスタＭ７のトランジスタサイズ（チャネル幅／チャネル長）を薄膜トランジスタＭ３のトランジスタサイズよりも充分に小さくすることが好ましい。これにより、薄膜トランジスタＭ７の駆動力が薄膜トランジスタＭ３の駆動力よりも小さくなり、セット期間に薄膜トランジスタＭ３と薄膜トランジスタＭ７とがほぼ同じタイミングでオン状態となっても第２ノードＮ２の電位は低下し、回路動作が不安定になることが抑制される。

＜１．６．３　薄膜トランジスタＭ３近傍の構成についての変形例＞
　上記第１の実施形態では、薄膜トランジスタＭ３については、ゲート端子は入力端子４１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されていた。しかしながら、本発明はこれに限定されない。図１５に示すように、薄膜トランジスタＭ３のソース端子は出力端子５１に接続されていても良い（第６の変形例）。また、図１６に示すように、薄膜トランジスタＭ３のソース端子は入力端子４３に接続されていても良い（第７の変形例）。この理由は以下のとおりである。セット期間には、第１ノードＮ１の電位を上昇させなければならないので、第２ノードＮ２の電位はローレベルで維持されるべきである。また、図６から把握されるように、セット期間には出力端子５１の電位（状態信号Ｑの電位）および入力端子４３の電位（動作制御用第１クロックＣＫ１の電位）はローレベルとなっている。以上より、ゲート端子にセット信号Ｓが与えられ、かつ、ドレイン端子に第２ノードＮ２が接続された薄膜トランジスタＭ３に関し、ソース端子が出力端子５１や入力端子４３に接続されていても、セット期間には第２ノードＮ２の電位はローレベルとなる。

＜１．６．４　薄膜トランジスタＭ４近傍の構成についての変形例＞
　上記第１の実施形態では、薄膜トランジスタＭ４については、ゲート端子は出力端子５１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されていた。しかしながら、本発明はこれに限定されない。図１７に示すように、薄膜トランジスタＭ４のソース端子は入力端子４１に接続されていても良い（第８の変形例）。また、図１８に示すように、薄膜トランジスタＭ４のソース端子は入力端子４４に接続されていても良い（第９の変形例）。この理由は以下のとおりである。選択期間には、第１ノードＮ１の電位はローレベルで維持されなければならないので、第２ノードＮ２の電位はローレベルで維持されるべきである。また、図９から把握されるように、選択期間には入力端子４１の電位（セット信号Ｓの電位）および入力端子４４の電位（動作制御用第２クロックＣＫ２の電位）はローレベルとなっている。以上より、ゲート端子が出力端子５１に接続され、かつ、ドレイン端子が第２ノードＮ２に接続された薄膜トランジスタＭ４に関し、ソース端子が入力端子４１や入力端子４４に接続されていても、選択期間には第２ノードＮ２の電位はローレベルとなる。

＜１．６．５　薄膜トランジスタＭＢ近傍の構成についての変形例＞
　上記第１の実施形態では、薄膜トランジスタＭＢについては、ゲート端子は入力端子４８に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されていた。しかしながら、本発明はこれに限定されない。図１９に示すように、ゲート端子およびドレイン端子が入力端子４８に接続され、ソース端子が第３ノードＮ３に接続されるように、薄膜トランジスタＭＢが構成されていても良い（第１０の変形例）。第１０の変形例によれば、直流電源電位ＶＤＤを用いることなく第２の電荷補充用スイッチング素子を実現することができる。このため、上記第１の実施形態と比較して、シフトレジスタの駆動に必要な信号の数を削減することが可能となる。

＜１．６．６　電荷補充用クロック信号について＞
　上記第１の実施形態では、各双安定回路に動作制御用第１クロックＣＫ１として入力されるゲートクロック信号に応じて、当該各双安定回路に電荷補充用第１クロックＣＫＡとして入力されるゲートクロック信号と当該各双安定回路に電荷補充用第２クロックＣＫＢとして入力されるゲートクロック信号とが定められていた。具体的には、上記第１の実施形態では、第１ゲートクロック信号ＧＣＫ１が動作制御用第１クロックＣＫ１として入力される双安定回路については、第３ゲートクロック信号ＧＣＫ３が電荷補充用第１クロックＣＫＡとして入力されるとともに第４ゲートクロック信号ＧＣＫ４が電荷補充用第２クロックＣＫＢとして入力され、第２ゲートクロック信号ＧＣＫ２が動作制御用第１クロックＣＫ１として入力される双安定回路については、第４ゲートクロック信号ＧＣＫ４が電荷補充用第１クロックＣＫＡとして入力されるとともに第３ゲートクロック信号ＧＣＫ３が電荷補充用第２クロックＣＫＢとして入力されていた。しかしながら、本発明はこれに限定されない。ハイレベルとなる期間が重なることのないような２つのゲートクロック信号が電荷補充用第１クロックＣＫＡおよび電荷補充用第２クロックＣＫＢとして各双安定回路に入力されるのであれば、例えば図２０に示すように、「第３ゲートクロック信号ＧＣＫ３，第４ゲートクロック信号ＧＣＫ４」と「電荷補充用第１クロックＣＫＡ，電荷補充用第２クロックＣＫＢ」との対応関係が、複数の双安定回路において不規則なものであっても良い（第１１の変形例）。

　但し、各双安定回路に動作制御用第１クロックＣＫ１として入力されるゲートクロック信号に応じて当該各双安定回路に電荷補充用第１クロックＣＫＡとして入力されるゲートクロック信号および当該各双安定回路に電荷補充用第２クロックＣＫＢとして入力されるゲートクロック信号を定めることにより、電荷補充用第１クロックＣＫＡの波形と電荷補充用第２クロックＣＫＢの波形とが全ての双安定回路で同じになる。これにより、全ての双安定回路で同じように第２ノードＮ２への電荷の供給が行われ、表示ムラの発生が抑制される。

　また、電荷補充用第１クロックＣＫＡおよび電荷補充用第２クロックＣＫＢと動作制御用第１クロックＣＫ１との位相の関係は特に限定されない。図２１は、電荷補充用第１クロックＣＫＡと電荷補充用第２クロックＣＫＢとを上記第１の実施形態とは逆にした場合の信号波形図である（第１２の変形例）。図２２は、電荷補充用第２クロックＣＫＢの位相を動作制御用第１クロックＣＫ１の位相と同じにした場合の信号波形図である（第１３の変形例）。これらについては、薄膜トランジスタＭＡがオン状態となる期間が上記第１の実施形態とは異なるので、セット期間および選択期間のうち第３ノードＮ３の電位がローレベルにまで低下している期間が上記第１の実施形態とは異なっている。しかしながら、第２ノードＮ２の電位がハイレベルで維持されるべき期間である通常動作期間には、いずれの場合にも第３ノードＮ３の電位は高いレベルで維持され、所定期間毎に確実に第２ノードＮ２に電荷が供給される。このため、電荷補充用第１クロックＣＫＡおよび電荷補充用第２クロックＣＫＢと動作制御用第１クロックＣＫ１との位相の関係に関わらず、上記第１の実施形態と同様、従来の構成と比較して、回路動作の安定性が向上する。

＜２．第２の実施形態＞
＜２．１　双安定回路の構成＞
　図２３は、本発明の第２の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　上記第１の実施形態においては、薄膜トランジスタＭ５については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されていた。しかしながら、本発明はこれに限定されない。図２３に示すように、薄膜トランジスタＭ５のソース端子は、出力端子５１に接続されていても良い。

＜２．２　効果＞
　本実施形態によれば、薄膜トランジスタＭ５のソース端子には状態信号Ｑの電位が与えられる。ここで、選択期間には、薄膜トランジスタＭ５のドレイン端子に接続されている第１ノードＮ１の電位はハイレベルとなっていて、状態信号Ｑもハイレベルとなっている（図６参照）。このため、薄膜トランジスタＭ５のソース端子に直流電源電位ＶＳＳが与えられる構成である上記第１の実施形態と比較して、選択期間における薄膜トランジスタＭ５のドレイン－ソース間の電圧が低減される。これにより、選択期間において、第１ノードＮ１からの薄膜トランジスタＭ５を介した電荷の流出が抑制される。その結果、選択期間には第１ノードＮ１の電位が確実に高いレベルで維持され、回路動作の安定性が効果的に高められる。また、第１ノードＮ１の電位の低下が状態信号Ｑの電位の低下よりも遅くなるため、薄膜トランジスタＭ２による状態信号Ｑの電位を低下させる働きがより強くなり、より状態信号Ｑの電位を速やかにローレベルにまで低下させることが可能となる。

＜３．第３の実施形態＞
＜３．１　双安定回路の構成＞
　図２４は、本発明の第３の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　本実施形態においては、双安定回路には、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭ１０が設けられている。薄膜トランジスタＭ１０については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１０は、リセット信号Ｒがハイレベルのときに状態信号Ｑの電位をＶＳＳ電位に向けて変化させるよう機能する。この薄膜トランジスタＭ１０によって、第２の第１出力ノードターンオフ用スイッチング素子が実現されている。

＜３．２　効果＞
　上記第１の実施形態および上記第２の実施形態においては、リセット期間には、リセット信号Ｒがローレベルからハイレベルに変化して薄膜トランジスタＭ７がオン状態となることによって、第２ノードＮ２の電位がローレベルからハイレベルに変化していた。そして、第２ノードＮ２の電位がローレベルからハイレベルに変化して薄膜トランジスタＭ６がオン状態となることによって、状態信号Ｑの電位が低下していた。これに対して、本実施形態においては、リセット信号Ｒがローレベルからハイレベルに変化することによって、薄膜トランジスタＭ１０がオン状態となる。このため、リセット信号Ｒがローレベルからハイレベルに変化することによって直接的に状態信号Ｑの電位が低下する。また、本実施形態においては、リセット期間には状態信号Ｑの電位が低下するよう２つの薄膜トランジスタＭ６，Ｍ１０が機能する。このため、ゲートバスラインの負荷容量が大きい場合であっても、リセット期間に状態信号Ｑの電位を速やかにローレベルにまで低下させることが可能となる。

＜３．３　変形例＞
　図２５は、上記第３の実施形態の変形例における双安定回路の構成を示す回路図である。本変形例においては、双安定回路には、図２４に示した構成要素に加えて、薄膜トランジスタＭ１１が設けられている。薄膜トランジスタＭ１１については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１１は、リセット信号Ｒがハイレベルになっているときに第１ノードＮ１の電位をＶＳＳ電位に向けて変化させるよう機能する。この薄膜トランジスタＭ１１によって、第２の第１ノードターンオフ用スイッチング素子が実現されている。なお、図１に示した第１の実施形態における構成要素に加えて薄膜トランジスタＭ１１が設けられた構成であっても良い。

　上記第１の実施形態および上記第２の実施形態においては、リセット期間には、リセット信号Ｒがローレベルからハイレベルに変化して薄膜トランジスタＭ７がオン状態となることによって、第２ノードＮ２の電位がローレベルからハイレベルに変化していた。そして、第２ノードＮ２の電位がローレベルからハイレベルに変化して薄膜トランジスタＭ５がオン状態となることによって、第１ノードＮ１の電位がローレベルにまで低下していた。これに対して、本変形例によれば、リセット信号Ｒがローレベルからハイレベルに変化することによって、薄膜トランジスタＭ１１がオン状態となる。このため、リセット信号Ｒがローレベルからハイレベルに変化することによって直接的に第１ノードＮ１の電位がＶＳＳ電位に向けて低下する。また、本変形例においては、リセット期間には第１ノードＮ１の電位が低下するよう２つの薄膜トランジスタＭ５，Ｍ１１が機能する。このため、回路を高速動作させる場合であっても、リセット期間に第１ノードＮ１の電位を確実にローレベルにまで低下させることが可能となる。これにより、回路を高速動作させる場合の回路動作の安定性が向上する。

＜４．第４の実施形態＞
＜４．１　双安定回路の構成＞
　図２６は、本発明の第４の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　上記第１～第３の実施形態においては、第１ノードＮ１は、セット期間にセット信号Ｓがローレベルからハイレベルに変化することに基づいてプリチャージされる。ここで、動作制御用第１クロックＣＫ１に関してハイレベルの電位がＶＤＤ電位であってローレベルの電位がＶＳＳ電位であれば、セット期間終了直前における第１ノードＮ１の電位Ｖｎは、理論的には次式（１）で示される値となる。但し、Ｖｔｈは、薄膜トランジスタＭ１の閾値電圧である。
　Ｖｎ＝ＶＤＤ－Ｖｔｈ　　　・・・（１）

　選択期間になると、動作制御用第１クロックＣＫ１がローレベルからハイレベルに変化する。上述したように薄膜トランジスタＭ２のゲート－ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する。そして、選択期間終了直前における第１ノードＮ１の電位Ｖｎは、理論的には次式（２）で示される値となる。
　Ｖｎ＝２×ＶＤＤ－Ｖｔｈ　　　・・・（２）

　ところで、微結晶シリコン（μｃ－Ｓｉ）や酸化物半導体（例えばＩＧＺＯ）など移動度の高いものを半導体層に用いた薄膜トランジスタが採用されている場合、上式（２）で示すほど第１ノードＮ１の電位を上昇させなくても、ゲートバスラインを充分に駆動することができる。この点に関し、薄膜トランジスタＭ２のゲート－ドレイン間の寄生容量に基づく第１ノードＮ１の電位の上昇は必然的になされるものである。そこで、本実施形態においては、図２６に示すように、セット信号Ｓに基づいて第１ノードＮ１の電位を高めるための薄膜トランジスタＭ１がマルチゲート化された構成となっている。この構成によれば、セット期間に第１ノードＮ１がプリチャージされた際、第１ノードＮ１の電位Ｖｎは、理論的には次式（３）で示される値となる。但し、ｎは薄膜トランジスタＭ１のゲート電極の数である。
　Ｖｎ＝ＶＤＤ－ｎ＊Ｖｔｈ　　　・・・（３）

＜４．２　効果＞
　上式（１）および上式（３）から把握されるように、本実施形態においては、セット期間におけるプリチャージ直後の第１ノードＮ１の電位が上記第１～第３の実施形態と比較して低くなる。このため、本実施形態と上記第１～第３の実施形態とを比較すると、選択期間終了直前における第１ノードＮ１の電位は、上記第１～第３の実施形態よりも本実施形態の方が低くなる。これにより、薄膜トランジスタＭ２のゲート端子に与えられる電圧が低下し、薄膜トランジスタＭ２についてのゲート絶縁膜破壊が抑制される。特に、酸化物半導体（例えばＩＧＺＯ）を半導体層に用いた薄膜トランジスタについては、比較的耐圧が低いので、本実施形態における構成を採用することによって薄膜トランジスタＭ２のゲート絶縁膜破壊が効果的に抑制される。

＜４．３　変形例＞
　図２７は、上記第４の実施形態の変形例における双安定回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ１に加えて、薄膜トランジスタＭ５がマルチゲート化されている。

　上記第１～第３の実施形態においては、ドレイン－ソース間に高電圧が印加されている時のリーク電流（ゲート－ソース間の電圧が０Ｖのときのリーク電流）が大きい薄膜トランジスタが採用されている場合、選択期間中に第１ノードＮ１の電位が低下することが懸念される。この理由は以下のとおりである。図１および図６から把握されるように、選択期間には、薄膜トランジスタＭ１，Ｍ５についてのドレイン－ソース間の電圧が大きくなる。選択期間には、セット信号Ｓの電位および第２ノードＮ２の電位はローレベルとなっているが、選択期間中、薄膜トランジスタＭ１，Ｍ５に電流のリークが生じ、第１ノードＮ１の電位が低下する。このように選択期間中に第１ノードＮ１の電位が低下すると、状態信号Ｑの電位が動作制御用第１クロックＣＫ１のハイレベルの電位にまで上昇しなくなるおそれがある。また、リセット期間には出力端子５１側から入力端子４３側へと薄膜トランジスタＭ２を介して電荷が流れることにより状態信号Ｑの電位が低下するところ、薄膜トランジスタＭ２のゲート端子に接続されている第１ノードＮ１の電位が低ければ、状態信号Ｑの電位がローレベルにまで低下するのに要する時間が長くなる。そこで、本変形例においては、図２７に示すように、第１ノードＮ１にドレイン端子またはソース端子が接続されている薄膜トランジスタＭ１，Ｍ５がマルチゲート化された構成となっている。

　本変形例によれば、薄膜トランジスタＭ１，Ｍ５のオフ電流が比較的小さくなる。このため、例えば微結晶シリコン（μｃ－Ｓｉ）を半導体層に用いた薄膜トランジスタすなわちリーク電流の大きい薄膜トランジスタが採用されている場合であっても、選択期間に状態信号Ｑの電位を充分に高めることができるとともに、リセット期間に状態信号Ｑの電位を速やかに低下させることができる。

＜５．第５の実施形態＞
＜５．１　双安定回路の構成＞
　図２８は、本発明の第５の実施形態における双安定回路の構成を示す回路図である。本実施形態においては、双安定回路には、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭ９と出力端子５２とが設けられている。薄膜トランジスタＭ９によって第２の出力制御用スイッチング素子が実現され、出力端子５２によって第２出力ノードが実現されている。各双安定回路の出力端子５２から出力される信号は、当該各双安定回路とは異なる段の双安定回路の動作を制御するための信号（以下「他段制御信号」という。）Ｚとして、当該異なる段の双安定回路に与えられる。また、本実施形態においては、シフトレジスタ４１２は、図２９に示すように構成される。すなわち、シフトレジスタ４１２の各段の出力端子５２から出力される他段制御信号Ｚは、リセット信号Ｒとして前段に与えられるとともに、セット信号Ｓとして次段に与えられる。シフトレジスタ４１２の各段の出力端子５１から出力される状態信号Ｑについては、当該出力端子５１に接続されたゲートバスラインを駆動するための信号としてのみ用いられる。

＜５．２　効果＞
　本実施形態によれば、シフトレジスタ４１２の各段について、当該各段に対応するゲートバスラインを駆動するための信号と当該各段の前段および次段の動作を制御するための信号とが異なる信号となる。このため、各双安定回路においてセット信号Ｓおよびリセット信号Ｒの波形なまりを小さくすることができる。これにより、ゲートバスラインの負荷容量が大きい場合であっても、各双安定回路においてセット信号Ｓに基づく動作およびリセット信号Ｒに基づく動作が速やかに行われ、回路動作の安定性が高められる。

＜５．３　変形例＞
＜５．３．１　第１の変形例＞
　図３０は、上記第５の実施形態の第１の変形例におけるゲートドライバ４００内のシフトレジスタ４１３の構成を示すブロック図である。本変形例においては、上記第５の実施形態とは異なり、双安定回路から出力される他段制御信号Ｚはセット信号Ｓとして次段には与えられない。すなわち、本変形例においては、双安定回路から出力される他段制御信号Ｚはリセット信号Ｒとしてのみ用いられる。このため、双安定回路から出力される状態信号Ｑについては、ゲートバスラインを駆動するための信号として用いられるほか、次段の動作を制御するためのセット信号Ｓとして用いられる。

　図６から把握されるように、セット期間に関しては、セット期間の終了時点までに第１ノードＮ１の電位が充分なレベルにまで上昇していれば良い。また、リセット期間に関しては、リセット期間の開始後に速やかに状態信号Ｑの電位がローレベルにまで低下すべきである。これらのことを考慮すると、回路動作上、セット信号Ｓに波形なまりが生じるよりもリセット信号Ｒに波形なまりが生じる方が好ましくないと考えられる。そこで、本変形例のように他段制御信号Ｚがリセット信号Ｒとしてのみ用いられる構成とすることにより、出力端子５２にかかる負荷が上記第５の実施形態と比較して低減され、シフトレジスタ４１３の各段におけるリセット信号Ｒの立ち上がり時間が短縮される。これにより、選択期間終了後に状態信号Ｑの電位は速やかにローレベルにまで低下し、回路動作の信頼性が高められる。

＜５．３．２　第２の変形例＞
　図３１は、上記第５の実施形態の第２の変形例における双安定回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ７のドレイン端子が動作制御用第２クロックＣＫ２を受け取るための入力端子４４に接続されている。この構成が採用される場合、図９に示すように１水平走査期間毎に交互にハイレベルとなる動作制御用第１クロックＣＫ１と動作制御用第２クロックＣＫ２とが双安定回路に与えられるよう、シフトレジスタ４１４は図３２に示すように構成される。

　本変形例においては、薄膜トランジスタＭ７のドレイン端子には動作制御用第２クロックＣＫ２が与えられるので、電源電圧が第２ノードＮ２の電荷供給源となる。また、入力端子４２にかかる負荷が低減される。このため、上記第５の実施形態と比較して、入力端子４２から第２ノードＮ２への電荷の流れが抑止され、入力端子４２の電位が速やかに上昇する。

　上記第１の実施形態の第３の変形例（図１２参照）においては、リセット信号Ｒの立ち上がりタイミングと動作制御用第２クロックＣＫ２の立ち上がりタイミングとはほぼ同じになるが、動作制御用第２クロックＣＫ２よりもリセット信号Ｒの方が完全に立ち上がるまでに多くの時間を要する。これは、それらの信号の立ち下がりについても同様である。この理由は、双安定回路から出力される状態信号Ｑが前段のリセット信号Ｒとして用いられるだけではなくゲートバスラインを駆動する走査信号および次段のセット信号Ｓとしても用いられており、ゲートバスラインにかかる負荷が大きいからである。従って、動作制御用第２クロックＣＫ２よりもリセット信号Ｒの方が波形なまりが生じやすい。このため、図９の時点ｔ５以降の期間に、薄膜トランジスタＭ７のドレイン端子の電位がＶＳＳ電位にまで低下した後、薄膜トランジスタＭ７のゲート端子の電位がＶＳＳ電位よりも大きくなっていることがある。その結果、時点ｔ５以降の期間に第２ノードＮ２の電位が低下することが懸念される。これに対して、本変形例によれば、リセット信号Ｒとして用いられる信号と走査信号およびセット信号Ｓとして用いられる信号とが異なる信号となる。詳しくは、シフトレジスタ４１４の各段の出力端子５２から出力される他段制御信号Ｚが当該各段の前段のリセット信号Ｒとして用いられ、シフトレジスタ４１４の各段の出力端子５１から出力される状態信号Ｑが当該各段に対応するゲートバスラインを駆動するための走査信号および当該各段の次段のセット信号Ｓとして用いられる。これにより、比較的負荷の小さい出力端子５２から出力される信号（他段制御信号Ｚ）がリセット信号Ｒとなるので、リセット信号Ｒの波形なまりは抑制される。よって、リセット期間終了後の期間における第２ノードＮ２の電位の低下が抑制される。

＜５．３．３　第３の変形例＞
　図３３は、上記第５の実施形態の第３の変形例における双安定回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ２のドレイン端子がハイレベルの直流電源電位ＶＤＤ用の入力端子に接続されている。本変形例によれば、セット期間および選択期間に双安定回路は以下のように動作する（図３４参照）。

　セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１はオン状態となり、キャパシタＣＡＰ１が充電（ここではプリチャージ）される。このため、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＭ２，Ｍ９はオン状態となる。薄膜トランジスタＭ２のドレイン端子にはＶＤＤ電位が与えられているので、薄膜トランジスタＭ２がオン状態となることによって、状態信号Ｑの電位が上昇する。他段制御信号Ｚの電位については、セット期間には動作制御用第１クロックＣＫ１がローレベルになっているので、ローレベルで維持される。また、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ３はオン状態となり、第２ノードＮ２の電位はローレベルとなる。時点ｔ１になると、薄膜トランジスタＭＡはオン状態となるが、上記第１の実施形態と同様、第３ノードＮ３の電位はローレベルにまで低下する。

　選択期間になると（時点ｔ２になると）、セット信号Ｓがハイレベルからローレベルに変化する。これにより、上記第１の実施形態と同様、第１ノードＮ１はフローティング状態となる。ここで、時点ｔ２には動作制御用第１クロックＣＫ１がローレベルからハイレベルに変化する。薄膜トランジスタＭ９のゲート－ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する。その結果、薄膜トランジスタＭ２，Ｍ９が完全にオン状態となる。薄膜トランジスタＭ２が完全なオン状態となることによって、状態信号Ｑの電位がＶＤＤ電位にまで上昇する。また、薄膜トランジスタＭ２が完全なオン状態となることによって、他段制御信号Ｚの電位が動作制御用第１クロックＣＫ１のハイレベルの電位にまで上昇する。なお、第２ノードＮ２の電位については、上記第１の実施形態と同様、ローレベルで維持される。また、時点ｔ２から時点ｔ３までの期間には、薄膜トランジスタＭＡはオン状態となっているが、上記第１の実施形態と同様、第３ノードＮ３の電位はローレベルで維持される。

　本変形例によれば、状態信号Ｑの電位の上昇がセット期間に開始される。このため、選択期間においてゲートバスラインは速やかに選択状態とされ、画素容量への充電時間が充分に確保される。また、薄膜トランジスタＭ２のドレイン端子にはクロック信号ではなくＶＤＤ電位が与えられる構成となっているので、クロック信号用の配線にかかる負荷が低減される。このため、クロック信号についての波形なまりの発生が抑制されるとともに、消費電力が低減される。

　また、本変形例においては、走査信号用の電圧源と回路駆動用の電圧源とが別系統となる。このため、走査信号のハイレベル側の電位（走査信号を伝達するゲートバスラインにゲート端子が接続された薄膜トランジスタをオン状態にする電位）ＶＧＨとクロック信号のハイレベル側の電位ＶＣＫとを異なる電位に設定することが可能となる。ここで、走査信号については、映像信号電圧の大きさにかかわらず画素容量が充分に充電されるような電圧振幅が必要となる。このため、一般に、走査信号の電圧振幅は、薄膜トランジスタをスイッチングさせるために必要な電圧振幅よりも大きくなる。本変形例によれば、クロック信号の電圧振幅を、薄膜トランジスタをスイッチングさせるために必要な大きさにすれば充分である。以上より、クロック信号の電圧振幅を走査信号の電圧振幅と同じ大きさにしていた従来構成と比較して、消費電力が低減される。

　ところで、走査信号のハイレベル側の電位ＶＧＨとクロック信号のハイレベル側の電位ＶＣＫとの関係は、次式（４）および次式（５）を満たすことが好ましい。
　ＶＣＫ≧ＶＧＨ／２　　　・・・（４）
　ＶＣＫ≦ＶＧＨ　　　・・・（５）

　上式（４）を満たすことが好ましい理由は次のとおりである。選択期間には、表示部６００内の各画素形成部の薄膜トランジスタ６０（図２参照）がオン状態となるよう、走査信号の電位は充分に上昇しなければならない。このため、第１ノードＮ１の電位は、選択期間に上記ＶＧＨ以上の大きさとならなければならない。ここで、選択期間には、理想的には第１ノードＮ１の電位はＶＣＫの２倍の大きさとなる。このため、ＶＣＫをＶＧＨの２分の１よりも小さくすると、第１ノードＮ１の電位は選択期間にＶＧＨ以上とはならない。その結果、各ゲートバスラインを駆動するための走査信号の電位が、選択期間に充分に高められない。

　より詳しくは、基準電位を０Ｖ、選択期間における第１ノードＮ１の上昇電圧をＡ×ＶＣＫ、薄膜トランジスタＭ１の閾値電圧をＶ１ｔｈ、薄膜トランジスタＭ２の閾値電圧をＶ２ｔｈとすると、次式（６）が成立することが好ましい。
　（１＋Ａ）×ＶＣＫ－Ｖ１ｔｈ－Ｖ２ｔｈ≧ＶＧＨ　　　・・・（６）
上式（６）については、次式（７）のように変形することができる。
　ＶＣＫ≧（ＶＧＨ＋Ｖ１ｔｈ＋Ｖ２ｔｈ）／（１＋Ａ）　　　・・・（７）
上式（７）において、閾値電圧Ｖ１ｔｈ，Ｖ２ｔｈを０とし、Ａを１とすると、上式（４）が導き出される。

　また、上式（５）を満たすことが好ましい理由は次のとおりである。一般に、電気信号による消費電力Ｗは、電圧（振幅）Ｖの２乗と容量Ｃと周波数ｆとの積に比例する。ここで、クロック信号については周波数ｆが比較的大きく、また、消費電力Ｗが電圧Ｖの２乗に比例していることから、クロック信号の電圧Ｖすなわちクロック信号のハイレベル側の電位ＶＣＫを低くすることによって消費電力Ｗは大きく低減される。従って、上式（５）が成立することが好ましい。なお、本変形例によれば、比較的寄生容量の大きい薄膜トランジスタＭ２にクロック信号が与えられなくなるので、上式（５）が成立しない場合においても、クロック信号による消費電力Ｗの大きさに影響を及ぼす容量Ｃの大きさが小さくなり、消費電力低減の効果が得られる。

＜６．第６の実施形態＞
＜６．１　双安定回路の構成＞
　図３５は、本発明の第６の実施形態における双安定回路の構成を示す回路図である。本実施形態においては、双安定回路には、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭ８が設けられている。この薄膜トランジスタＭ８によって、第２の第２ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタＭ８については、ゲート端子およびドレイン端子は各双安定回路を初期化するためのクリア信号ＣＬＲを受け取るための入力端子４５に接続され、ソース端子は第２ノードＮ２に接続されている。なお、入力端子４５によって、第３入力ノードが実現されている。薄膜トランジスタＭ８は、クリア信号ＣＬＲがハイレベルのときに第２ノードＮ２の電位をハイレベルに向けて変化させるよう機能する。この構成が採用される場合、各双安定回路にクリア信号ＣＬＲが与えられるよう、シフトレジスタ４１５は図３６に示すように構成される。なお、クリア信号ＣＬＲは、図３７に示すように、装置の電源投入後の期間のうちゲートスタートパルス信号ＧＳＰの最初のパルスが発生する前の一部の期間についてのみハイレベルとされ、それ以外の期間にはローレベルとされる。また、図３７ではクリア信号ＣＬＲの変化タイミングと動作制御用第１クロックＣＫ１の変化タイミングとが同期しているが、両者は同期していなくても良い。

　薄膜トランジスタＭＡ，ＭＢは同時にオン状態とならないため、第３ノードＮ３を介した第２ノードＮ２の充電は比較的緩やかに行われる。上記第１～第５の実施形態においては、第２ノードＮ２のハイレベルへのレベル変化は主にリセット信号Ｒによって行われていた。このため、装置の電源投入後、各双安定回路において、最初にリセット信号Ｒがハイレベルになるまでの期間において、第２ノードＮ２の電位がハイレベルに達するまでにある程度の期間を要し、その期間、第２ノードＮ２の電位は不定である。例えば、装置の電源投入後における第２ノードＮ２の電位がＶＳＳ電位であれば、装置の電源投入直後のある期間、薄膜トランジスタＭ５，Ｍ６はオフ状態となる。このため、薄膜トランジスタＭ２のゲート－ドレイン間の寄生容量の存在に起因して第１ノードＮ１にノイズが生じたときに、本来ローレベルで維持されるべき状態信号Ｑの電位がローレベルで維持されなくなる。

　これに対して、本実施形態においては、装置の電源投入後、シフトレジスタ４１５の動作が開始するまでの期間に、クリア信号ＣＬＲがハイレベルとなる。薄膜トランジスタＭ８は図３５に示すようにダイオード接続となっているので、クリア信号ＣＬＲがハイレベルとなることによって薄膜トランジスタＭ８はオン状態となり、第２ノードＮ２の電位は不定状態からハイレベルへと変化する。このため、シフトレジスタ４１５の動作が開始するまでに、薄膜トランジスタＭ５，Ｍ６はオン状態となる。これにより、シフトレジスタ４１５の動作開始時点には全ての双安定回路において第１ノードＮ１の電位および状態信号Ｑの電位がローレベルとなり、回路動作の安定性が向上する。

　なお、垂直帰線期間（ゲートエンドパルス信号ＧＥＰのパルスの発生時点からゲートスタートパルス信号ＧＳＰのパルスの発生時点までの期間）にもクリア信号ＣＬＲがハイレベルとなる期間を設けることが好ましい。これにより、１垂直走査期間毎に全ての双安定回路において第１ノードＮ１の電位および状態信号Ｑの電位がローレベルとされるので、回路動作の安定性がより高められる。また、ゲートエンドパルス信号ＧＥＰをクリア信号ＣＬＲとして用いてもよい。これにより、信号数を削減しつつ、回路動作の安定性がより高められる。さらに、ゲートエンドパルス信号ＧＥＰをクリア信号ＣＬＲとして用いた場合には、図３８に示すように、ゲートエンドパルス信号ＧＥＰの発振に応じてシフトレジスタの駆動が開始されるようにすることが好ましい。

＜６．２　変形例＞
＜６．２．１　第１の変形例＞
　図３９は、上記第６の実施形態の第１の変形例における双安定回路の構成を示す回路図である。本変形例においては、図３５に示した第６の実施形態における構成要素に加えて、薄膜トランジスタＭ１２が設けられている。この薄膜トランジスタＭ１２によって、第２ノードレベル低下用スイッチング素子が実現されている。薄膜トランジスタＭ１２については、ゲート端子はローレベルの直流電源電位ＶＳＳ用の入力端子に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は第２ノードＮ２の電位をＶＳＳ電位よりも低い電位にまで低下させるためのリフレッシュ信号ＲＦＲを受け取るための入力端子４６に接続されている。なお、入力端子４６によって、第４入力ノードが実現されている。

　リフレッシュ信号ＲＦＲについては、図４０に示すように、一部の期間を除いてＶＳＳ電位で維持される。詳しくは、クリア信号ＣＬＲがハイレベルとされる期間以前の一部の期間のみＶＳＳ電位よりも低い電位とされる。なお、図４０ではリフレッシュ信号ＲＦＲの変化タイミングと動作制御用第１クロックＣＫ１の変化タイミングとが同期しているが、両者は同期していなくても良い。

　上記第１～第６の実施形態においては、大半の期間、第２ノードＮ２の電位はハイレベルで維持されている。このため、大半の期間、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。従って、薄膜トランジスタＭ５，Ｍ６に関し、閾値シフトに起因する特性の劣化が懸念される。これに対し、本変形例によれば、リフレッシュ信号ＲＦＲの電位がＶＳＳ電位よりも低い電位となった時点からクリア信号ＣＬＲがローレベルからハイレベルに変化する時点までの期間（図４０のリフレッシュ期間）、第２ノードＮ２の電位はＶＳＳ電位よりも低い電位で維持される。このため、当該期間中、薄膜トランジスタＭ５，Ｍ６のゲート－ソース間には負の電圧が印加される。これにより、シフトレジスタの動作中、薄膜トランジスタＭ５，Ｍ６についての上述した閾値シフトの抑止もしくは抑制が可能となる。なお、リフレッシュ期間については、垂直帰線期間（ゲートエンドパルス信号ＧＥＰのパルスの発生時点からゲートスタートパルス信号ＧＳＰのパルスの発生時点までの期間）に設けられることが好ましい。

　ところで、リフレッシュ期間には薄膜トランジスタＭ５，Ｍ６がオフ状態となるため、動作制御用第１クロックＣＫ１の電位の変動に起因して第１ノードＮ１の電位が上昇することが懸念される。そこで、リフレッシュ期間には、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２をローレベルで維持することが好ましい。これにより、リフレッシュ期間には、各双安定回路に与えられる動作制御用第１クロックＣＫ１がローレベルとなり、薄膜トランジスタＭ５，Ｍ６がオフ状態となっていても第１ノードＮ１の電位はローレベルで維持される。その結果、回路動作の安定性がより高められる。

＜６．２．２　第２の変形例＞
　図４１は、上記第６の実施形態の第２の変形例における双安定回路の構成を示す回路図である。本変形例においては、上記第１の変形例と同様、図３５に示した第６の実施形態における構成要素に加えて、薄膜トランジスタＭ１２が設けられている。ところで、上記第１の変形例においては、薄膜トランジスタＭ８のゲート端子およびドレイン端子にはクリア信号ＣＬＲが与えられ、薄膜トランジスタＭ１２のソース端子にはリフレッシュ信号ＲＦＲが与えられるよう、双安定回路は構成されていた。これに対して、本変形例においては、薄膜トランジスタＭ８のゲート端子，ドレイン端子，および薄膜トランジスタＭ１２のソース端子にクリア信号ＣＬＲが与えられるよう、双安定回路は構成されている。

　本変形例においては、クリア信号ＣＬＲについては、図４２に示すように、一部の期間にはＶＳＳ電位よりも低い電位とされ、他の一部の期間にはＶＳＳ電位よりも高い電位とされ、それ以外の期間（大半の期間）にはＶＳＳ電位で維持される。詳しくは、クリア信号ＣＬＲの電位がＶＳＳ電位よりも高い電位とされる期間以前の一部の期間に、当該クリア信号ＣＬＲの電位はＶＳＳ電位よりも低い電位とされる。クリア信号ＣＬＲの電位がＶＳＳ電位以外の電位となる期間は、垂直帰線期間（ゲートエンドパルス信号ＧＥＰのパルスの発生時点からゲートスタートパルス信号ＧＳＰのパルスの発生時点までの期間）に設けられることが好ましい。なお、図４２ではクリア信号ＣＬＲの変化タイミングと動作制御用第１クロックＣＫ１の変化タイミングとが同期しているが、両者は同期していなくても良い。

　本変形例によれば、クリア信号ＣＬＲの電位がＶＳＳ電位よりも低くなると、薄膜トランジスタＭ１２がオン状態となり、第２ノードＮ２の電位はＶＳＳ電位よりも低い電位にまで低下する。また、クリア信号ＣＬＲの電位がＶＳＳ電位よりも高くなると、薄膜トランジスタＭ８がオン状態となり、第２ノードＮ２の電位はハイレベルとなる。このように、本変形例によれば、上記第１の変形例におけるリフレッシュ信号ＲＦＲを用いることなく、上記第１の変形例と同様の効果を得ることができる。

＜７．第７の実施形態＞
＜７．１　双安定回路の構成＞
　図４３は、本発明の第７の実施形態における双安定回路の構成を示す回路図である。本実施形態においては、薄膜トランジスタＭＡのゲート端子は入力端子４４に接続され、薄膜トランジスタＭＢのゲート端子およびドレイン端子は入力端子４３に接続されている。すなわち、薄膜トランジスタＭＡのゲート端子には、動作制御用第２クロックＣＫ２が与えられ、薄膜トランジスタＭＢのゲート端子およびドレイン端子には、薄膜トランジスタＭ２のドレイン端子と同様に動作制御用第１クロックＣＫ１が与えられる。このように、本実施形態における電荷補充回路７２は、上記第１～第６の実施形態における電荷補充回路７１とは異なる構成となっている。図４３に示す構成が採用される場合、各双安定回路に与えられるべきクロック信号は動作制御用第１クロックＣＫ１と動作制御用第２クロックＣＫ２だけで良いので、シフトレジスタ４１６は図４４に示すように構成される。

＜７．２　双安定回路の動作＞
　次に、図４３および図４５を参照しつつ、本実施形態における双安定回路の動作について説明する。なお、図４５では、時点ｔ１から時点ｔ２までの期間が選択期間に相当する。

　通常動作期間（時点ｔ０以前の期間および時点ｔ３以降の期間）には、上記第１の実施形態と同様、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルで維持される。通常動作期間には、また、動作制御用第１クロックＣＫ１と動作制御用第２クロックＣＫ２とが１水平走査期間毎に交互にハイレベルとなる。これにより、薄膜トランジスタＭＡと薄膜トランジスタＭＢとが交互にオン状態となる。薄膜トランジスタＭＢがオン状態になっている時には、キャパシタＣＡＰ２が充電される。一方、薄膜トランジスタＭＡがオン状態になっている時には、キャパシタＣＡＰ２によって蓄積された電荷が第２ノードＮ２に供給される。このため、薄膜トランジスタ（例えば薄膜トランジスタＭ３）での電流のリークによって第２ノードＮ２の電位が低下しても、動作制御用第２クロックＣＫ２がハイレベルになっている期間に第２ノードＮ２の電位は上昇する。従って、通常動作期間には、第２ノードＮ２の電位は確実にハイレベルで維持される。

　セット期間（時点ｔ０から時点ｔ１までの期間）には、上記第１の実施形態と同様、第１ノードＮ１の電位はローレベルからハイレベルに変化し、状態信号Ｑの電位はローレベルで維持され、第２ノードＮ２の電位はハイレベルからローレベルに変化する。セット期間中には、動作制御用第２クロックＣＫ２がハイレベルとなっているので、薄膜トランジスタＭＡがオン状態となる。このとき、通常動作期間とは異なり、薄膜トランジスタＭ３がオン状態になっているので、キャパシタＣＡＰ２が完全に放電され、第３ノードＮ３の電位はローレベルにまで低下する。

　選択期間（時点ｔ１から時点ｔ２までの期間）には、上記第１の実施形態と同様、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。また、選択期間には、動作制御用第２クロックＣＫ２がハイレベルからローレベルに変化することによって薄膜トランジスタＭＡがオフ状態となり、かつ、動作制御用第１クロックＣＫ１がローレベルからハイレベルに変化することによって薄膜トランジスタＭＢがオン状態となる。これにより、キャパシタＣＡＰ２が充電されて、第３ノードＮ３の電位はハイレベルにまで上昇する。

　リセット期間（時点ｔ２から時点ｔ３までの期間）には、上記第１の実施形態と同様、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルにまで低下する。

＜７．３　効果＞
　本実施形態によれば、薄膜トランジスタＭ２のドレイン端子に与えるクロックと薄膜トランジスタＭＢのゲート端子に与えるクロックとが共有化されている。このため、上記第１～第６の実施形態と比較して、シフトレジスタの駆動に必要なクロック信号の数を削減することが可能となる。また、第１ノードＮ１の電位が高いレベルで維持されるよう薄膜トランジスタＭ５が確実にオフ状態とされるべき期間である選択期間には、動作制御用第２クロックＣＫ２がローレベルとなることから薄膜トランジスタＭＡはオフ状態となる。このため、選択期間には、電荷補充回路７２から第２ノードＮ２への電荷の供給は行われない。これにより、選択期間中に第２ノードＮ２の電位は確実にローレベルで維持され、回路動作の安定性が向上する。

　また、全ての段の双安定回路において、セット期間およびリセット期間に薄膜トランジスタＭＡがオン状態、選択期間に薄膜トランジスタＭＢがオン状態となる。全ての双安定回路で同じように第２ノードへの電荷の供給が行われるため、表示ムラの発生が抑制される。

＜８．第８の実施形態＞
＜８．１　双安定回路の構成＞
　図４６は、本発明の第８の実施形態における２段分の双安定回路の構成を示す回路図である。なお、図４６においては、上方の回路が（ｋ－１）段目の双安定回路，下方の回路がｋ段目の双安定回路であって、ｋは偶数であると仮定する。本実施形態においては、（ｋ－１）段目の薄膜トランジスタＭＡ（ここでは符号‘ＭＡ（ｋ－１）’を付す）のドレイン端子と、ｋ段目の薄膜トランジスタＭＡ（ここでは符号‘ＭＡ（ｋ）’を付す）のドレイン端子とが接続されており、（ｋ－１）段目とｋ段目とで薄膜トランジスタＭＢとキャパシタＣＡＰ２とが共有化されている。すなわち、本実施形態においては、奇数段目と偶数段目とで、薄膜トランジスタＭＡ（ｋ－１），薄膜トランジスタＭＡ（ｋ），薄膜トランジスタＭＢ，およびキャパシタＣＡＰ２からなる電荷補充回路７３が形成されている。なお、図４６では、薄膜トランジスタＭＢのゲート端子に接続されている入力端子には符号５３を付し、薄膜トランジスタＭＡ（ｋ－１）のゲート端子に接続されている入力端子には符号５４を付し、薄膜トランジスタＭＡ（ｋ）のゲート端子に接続されている入力端子には符号５５を付している。

　図４６に示すように、（ｋ－１）段目の入力端子４３には第２ゲートクロック信号ＧＣＫ２が動作制御用第１クロックＣＫＡとして与えられ、ｋ段目の入力端子４３には第１ゲートクロック信号ＧＣＫ１が動作制御用第１クロックＣＫＡとして与えられる。また、入力端子５３には第１ゲートクロック信号ＧＣＫ１が与えられ、入力端子５４には第２ゲートクロック信号ＧＣＫ２が与えられ、入力端子５５には第２ゲートクロック信号ＧＣＫ２が与えられる。

　以上のように、本実施形態においては、奇数段目の双安定回路と偶数段目の双安定回路とで１つの双安定回路対が形成されている。

＜８．２　双安定回路の動作＞
　次に、図４６および図４７を参照しつつ、本実施形態における双安定回路の動作について説明する。なお、図４７では、時点ｔ０から時点ｔ１までの期間が（ｋ－１）段目のセット期間に相当し、時点ｔ１から時点ｔ２までの期間が（ｋ－１）段目の選択期間およびｋ段目のセット期間に相当し、時点ｔ２から時点ｔ３までの期間が（ｋ－１）段目のリセット期間およびｋ段目の選択期間に相当し、時点ｔ３から時点ｔ４までの期間がｋ段目のリセット期間に相当する。

　時点ｔ０以前の期間および時点ｔ４以降の期間には、（ｋ－１）段目およびｋ段目の双方において、第２ノードの電位はハイレベルで維持されている。このため、（ｋ－１）段目およびｋ段目の双方において、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。薄膜トランジスタＭ２のゲート－ドレイン間には寄生容量が存在するので、（ｋ－１）段目では第２ゲートクロック信号ＧＣＫ２の波形の変動に起因して、ｋ段目では第１ゲートクロック信号ＧＣＫ１の波形の変動に起因して、それぞれ第１ノードにノイズが生じるが、薄膜トランジスタＭ５がオン状態になっていることから、第１ノードの電位はローレベルへと引き込まれる。また、第１ノードに生じたノイズや映像信号電圧の変動に起因して状態信号Ｑ（出力端子５１）にもノイズが生じるが、薄膜トランジスタＭ６がオン状態になっていることから、状態信号Ｑの電位はローレベルへと引き込まれる。以上より、この期間中、（ｋ－１）段目およびｋ段目の双方において、第１ノードの電位および状態信号Ｑの電位はローレベルで維持される。

　また、第１ゲートクロック信号ＧＣＫ１がハイレベルになっている期間には薄膜トランジスタＭＢがオン状態となり、第２ゲートクロック信号ＧＣＫ２がハイレベルになっている期間には薄膜トランジスタＭＡ（ｋ－１）と薄膜トランジスタＭＡ（ｋ）とがオン状態となる。薄膜トランジスタＭＢがオン状態になっている時には、キャパシタＣＡＰ２が充電される。一方、薄膜トランジスタＭＡ（ｋ－１）と薄膜トランジスタＭＡ（ｋ）とがオン状態になっている時には、キャパシタＣＡＰ２によって蓄積された電荷が（ｋ－１）段目およびｋ段目の第２ノードに供給される。このため、（ｋ－１）段目およびｋ段目の双方において、薄膜トランジスタ（例えば薄膜トランジスタＭ３）での電流のリークによって第２ノードの電位が低下しても、第２ゲートクロック信号ＧＣＫ２がハイレベルになっている期間に第２ノードの電位は上昇する。従って、時点ｔ０以前の期間および時点ｔ４以降の期間には、（ｋ－１）段目およびｋ段目の双方において、第２ノードＮ２の電位は確実にハイレベルで維持される。

　時点ｔ０になると、（ｋ－１）段目のセット信号Ｓ（ｋ－１）がローレベルからハイレベルに変化する。これにより、（ｋ－１）段目では、上記第１の実施形態と同様、第１ノードＮ１（ｋ－１）の電位はローレベルからハイレベルに変化し、状態信号Ｑ（ｋ－１）の電位はローレベルで維持され、第２ノードＮ２（ｋ－１）の電位はハイレベルからローレベルに変化する。なお、時点ｔ０から時点ｔ１までの期間には、薄膜トランジスタＭＡ（ｋ－１）および薄膜トランジスタＭＡ（ｋ）はオフ状態となり、薄膜トランジスタＭＢはオン状態となるので、第３ノードＮ３の電位はハイレベルで維持される。

　時点ｔ１になると、ｋ段目のセット信号Ｓ（ｋ）がローレベルからハイレベルに変化する。これにより、ｋ段目では、上記第１の実施形態と同様、第１ノードＮ１（ｋ）の電位はローレベルからハイレベルに変化し、状態信号Ｑ（ｋ）の電位はローレベルで維持され、第２ノードＮ２（ｋ）の電位はハイレベルからローレベルに変化する。また、時点ｔ１になると、第２ゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化し、（ｋ－１）段目のセット信号Ｓ（ｋ－１）がハイレベルからローレベルに変化することから、（ｋ－１）段目では、上記第１の実施形態と同様、出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑ（ｋ－１）の電位が上昇する。また、時点ｔ１から時点ｔ２までの期間には、第２ゲートクロック信号ＧＣＫ２がハイレベルとなっているので、薄膜トランジスタＭＡ（ｋ－１）および薄膜トランジスタＭＡ（ｋ）はオン状態となる。このとき、（ｋ－１）段目の状態信号Ｑ（ｋ－１）の電位がハイレベルとなっているので、（ｋ－１）段目の薄膜トランジスタＭ４はオン状態となっている。従って、キャパシタＣＡＰ２が完全に放電され、第３ノードＮ３の電位はローレベルにまで低下する。

　時点ｔ２になると、第１ゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化し、ｋ段目のセット信号Ｓ（ｋ）がハイレベルからローレベルに変化することから、ｋ段目では、上記第１の実施形態と同様、出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑ（ｋ）の電位が上昇する。また、時点ｔ２になると、第２ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化し、（ｋ－１）段目のリセット信号がローレベルからハイレベルに変化することから、（ｋ－１）段目では、上記第１の実施形態と同様、第１ノードＮ１（ｋ－１）の電位および状態信号Ｑ（ｋ－１）の電位はローレベルにまで低下する。また、時点ｔ２には、薄膜トランジスタＭＡ（ｋ－１）および薄膜トランジスタＭＡ（ｋ）がオフ状態となり、かつ、薄膜トランジスタＭＢがオン状態となるので、キャパシタＣＡＰ２が充電されて第３ノードＮ３の電位はハイレベルにまで上昇する。

　時点ｔ３になると、第１ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化し、ｋ段目のリセット信号がローレベルからハイレベルに変化することから、ｋ段目では、上記第１の実施形態と同様、第１ノードＮ１（ｋ）の電位および状態信号Ｑ（ｋ）の電位はローレベルにまで低下する。

＜８．３　効果＞
　本実施形態においては、奇数段目の双安定回路と偶数段目の双安定回路とによって双安定回路対が形成され、１つの双安定回路対（すなわち２段分の双安定回路）につき、薄膜トランジスタＭＡ（ｋ－１），薄膜トランジスタＭＡ（ｋ），薄膜トランジスタＭＢ，およびキャパシタＣＡＰ２によって１つの電荷補充回路７３が形成されている。上記第１～第７の実施形態においては、１段分の双安定回路についての電荷補充回路を形成するために、薄膜トランジスタＭＡ，薄膜トランジスタＭＢ，およびキャパシタＣＡＰ２を要していた。以上より、本実施形態によれば、上記第１～第７の実施形態と比較して少ない数の素子で、所定期間毎に第２ノードＮ２に電荷を供給して回路動作の安定性を高めることが可能となる。このように必要な素子数が減少することから、歩留まりの向上や実装面積の低減などの効果が得られる。

＜８．４　変形例＞
　図４８は、上記第８の実施形態の変形例における２段分の双安定回路の構成を示す回路図である。本変形例においては、電荷補充回路７４には、図４６に示した第８の実施形態における構成要素に加えて、薄膜トランジスタＭＣが設けられている。薄膜トランジスタＭＣについては、ゲート端子は（ｋ－１）段目の出力端子５１に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＣは、（ｋ－１）段目の状態信号Ｑ（ｋ－１）の電位がハイレベルのときに第３ノードＮ３の電位をＶＳＳ電位に向けて変化させるよう機能する。この薄膜トランジスタＭＣによって、第４の第２ノードターンオン用スイッチング素子が実現されている。また、本変形例においては、（ｋ－１）段目には薄膜トランジスタＭ４が設けられておらず、ｋ段目には薄膜トランジスタＭ３が設けられていない。

　ところで、上記第８の実施形態（図４６参照）においては、時点ｔ１から時点ｔ２までの期間には、（ｋ－１）段目では、状態信号Ｑ（ｋ－１）の電位がハイレベルとなって薄膜トランジスタＭ４がオン状態となることによって、第２ノードＮ２（ｋ－１）の電位がローレベルで維持されていた。また、この期間には、ｋ段目では、セット信号Ｓ（ｋ）がハイレベルとなって薄膜トランジスタＭ３がオン状態となることによって、第２ノードＮ２（ｋ）の電位がハイレベルからローレベルに変化していた。

　これに対し、本変形例においては、時点ｔ１から時点ｔ２までの期間（図４７参照）には、（ｋ－１）段目の状態信号Ｑ（ｋ－１）の電位がハイレベルとなっていることから薄膜トランジスタＭＣがオン状態となる。また、この期間には、第１ゲートクロック信号ＧＣＫ１はローレベルとなっており、かつ、第２ゲートクロック信号ＧＣＫ２はハイレベルとなっているので、薄膜トランジスタＭＡ（ｋ－１）および薄膜トランジスタＭＡ（ｋ）はオン状態となり、かつ、薄膜トランジスタＭＢはオフ状態となる。薄膜トランジスタＭＡ（ｋ－１）がオン状態，薄膜トランジスタＭＢがオフ状態，薄膜トランジスタＭＣがオン状態となることにより、（ｋ－１）段目の第２ノードＮ２（ｋ－１）の電位はローレベルで維持される。また、薄膜トランジスタＭＡ（ｋ）がオン状態，薄膜トランジスタＭＢがオフ状態，薄膜トランジスタＭＣがオン状態となることにより、ｋ段目の第２ノードＮ２（ｋ）の電位はハイレベルからローレベルに変化する。

　以上のように、本変形例によれば、上記第８の実施形態における構成要素に薄膜トランジスタＭＣを加えるだけで、（ｋ－１）段目については、薄膜トランジスタＭ４を備えることなく、選択期間中、第２ノードＮ２（ｋ－１）の電位をローレベルで維持することができ、ｋ段目については、薄膜トランジスタＭ３を備えることなく、セット期間に第２ノードＮ２（ｋ）の電位をローレベルにまで低下することができる。このように、上記第８の実施形態よりも更に少ない数の素子で、所定期間毎に第２ノードＮ２に電荷を供給して回路動作の安定性を高めることが可能となる。

＜９．第９の実施形態＞
＜９．１　双安定回路の構成＞
　図４９は、本発明の第９の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　本実施形態においては、上記第１の実施形態（図１参照）等とは異なり、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させるための構成要素として、双安定回路には薄膜トランジスタＭ１３が設けられている。薄膜トランジスタＭ１３については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１３は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。この薄膜トランジスタＭ１３によって、第３の第２ノードターンオン用スイッチング素子が実現されている。

＜９．２　効果＞
　本実施形態によれば、薄膜トランジスタＭ１３のゲート端子には第１ノードＮ１の電位が与えられる。このため、セット期間および選択期間には薄膜トランジスタＭ１３はオン状態となる（図６参照）。これにより、セット期間および選択期間において第２ノードＮ２の電位が確実にローレベルとなり、回路動作の安定性が高められる。

＜１０．その他＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

　４０（１）～４０（ｉ）…双安定回路
　４１～４８…（双安定回路の）入力端子
　５１，５２…（双安定回路の）出力端子
　７１～７４…電荷補充回路
　３００…ソースドライバ（映像信号線駆動回路）
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０～４１７…シフトレジスタ
　６００…表示部
　ＣＡＰ１，ＣＡＰ２…キャパシタ（容量素子）
　Ｍ１～Ｍ１３，ＭＡ，ＭＢ，ＭＣ…薄膜トランジスタ
　Ｎ１，Ｎ２，Ｎ３…第１ノード，第２ノード，第３ノード
　ＧＬ１～ＧＬｉ…ゲートバスライン
　ＳＬ１～ＳＬｊ…ソースバスライン
　ＧＣＫ１～ＧＣＫ４…第１ゲートクロック信号～第４ゲートクロック信号
　ＣＫ１，ＣＫ２…動作制御用第１クロック，動作制御用第２クロック
　ＣＫＡ，ＣＫＢ…電荷補充用第１クロック，電荷補充用第２クロック
　Ｓ…セット信号
　Ｒ…リセット信号
　Ｑ…状態信号
　Ｚ…他段制御信号
　ＧＯＵＴ…走査信号
　ＶＤＤ…ハイレベルの直流電源電位
　ＶＳＳ…ローレベルの直流電源電位

Claims

　表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　互いに直列に接続された複数の双安定回路を含み、外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備え、
　各双安定回路は、
　　当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
　　当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
　　前記複数のクロック信号のうちの１つが動作制御用第１クロックとして第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
　　前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
　　前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子、および、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方と、
　　前記第１の第１ノードターンオフ用スイッチング素子および前記第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方の第１電極に接続された第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１ノードがオンレベルで維持されるべき期間に前記第２ノードをオフレベルとするための第２ノードターンオフ用スイッチング素子と、
　　前記複数のクロック信号のうちの１つが電荷補充用第１クロックとして第１電極に与えられ、前記第２ノードに第３電極が接続された第１の電荷補充用スイッチング素子と、
　　前記第１の電荷補充用スイッチング素子の第２電極に接続された第３ノードに一端が接続された容量素子と、
　　前記第３ノードに第３電極が接続され、前記複数のクロック信号のうちの１つが電荷補充用第２クロックとして第１電極に与えられ、前記電荷補充用第２クロックに基づいて前記容量素子を充電するための第２の電荷補充用スイッチング素子と
を有し、
　前記第１の電荷補充用スイッチング素子は、前記電荷補充用第１クロックが前記第１のレベルの時にオン状態となり、
　前記第２の電荷補充用スイッチング素子は、前記電荷補充用第２クロックが前記第１のレベルの時にオン状態となり、
　前記電荷補充用第１クロックが前記第１のレベルになっている時には、前記電荷補充用第２クロックは前記第２のレベルになっていることを特徴とする、走査信号線駆動回路。
　各双安定回路には、前記第２ノードターンオフ用スイッチング素子として、
　　前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１の第２ノードターンオフ用スイッチング素子と、
　　前記第１出力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第２ノードターンオフ用スイッチング素子と
が設けられていることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路には、前記第２ノードターンオフ用スイッチング素子として、前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第３の第２ノードターンオフ用スイッチング素子が設けられていることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記リセット信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と
を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路において、前記第１ノードがオフレベルで維持されるべき期間には、前記第２ノードの電位はハイレベルの直流電源電位に基づくほぼ一定の電位で維持されることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
　前記第１の第１ノードターンオフ用スイッチング素子の第３電極は、前記第１出力ノードに接続されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記第２入力ノードに第１電極が接続され、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１出力ノードターンオフ用スイッチング素子と
を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記第２入力ノードに第１電極が接続され、前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１ノードターンオフ用スイッチング素子と
を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記第１ノードターンオン用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
　前記第１の第１ノードターンオフ用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　当該各双安定回路の出力信号を当該各双安定回路以外の双安定回路の動作を制御する他段制御信号として出力するための第２出力ノードと、
　　第１電極が前記第１ノードに接続され、第２電極が前記第１の出力制御用スイッチング素子の第２電極に接続され、第３電極が前記第２出力ノードに接続された第２の出力制御用スイッチング素子と
を有し、
　各双安定回路から出力される前記他段制御信号は、当該各双安定回路よりも前の段の双安定回路に前記リセット信号として与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　当該各双安定回路の出力信号を当該各双安定回路以外の双安定回路の動作を制御する他段制御信号として出力するための第２出力ノードと、
　　第１電極が前記第１ノードに接続され、第２電極が前記第１の出力制御用スイッチング素子の第２電極に接続され、第３電極が前記第２出力ノードに接続された第２の出力制御用スイッチング素子と
を有し、
　各双安定回路から出力される前記他段制御信号は、当該各双安定回路よりも後の段の双安定回路に前記セット信号として与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記リセット信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と
を有し、
　前記第１の第２ノードターンオン用スイッチング素子の第２電極には、前記複数のクロック信号のうち前記第１の出力制御用スイッチング素子の第２電極に与えられる信号とは異なる信号が与えられることを特徴とする、請求項１１に記載の走査信号線駆動回路。
　前記第１の出力制御用スイッチング素子の第２電極には、前記複数のクロック信号の１つに代えて直流電源電位が与えられることを特徴とする、請求項１１に記載の走査信号線駆動回路。
　前記複数のクロック信号の振幅電圧をＶＣＫとし、前記複数のクロック信号のローレベル側の電位を基準として前記走査信号線が駆動される時の前記走査信号の電圧をＶＧＨとしたとき、下記の式を満たすことを特徴とする、請求項１４に記載の走査信号線駆動回路。
　ＶＧＨ≧ＶＣＫ≧ＶＧＨ／２
　各双安定回路は、
　　外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
　　前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と
を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
　　前記リセット信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と
を更に有し、
　　前記複数の双安定回路の最終段の双安定回路には、前記クリア信号が前記リセット信号として与えられることを特徴とする、請求項１６に記載の走査信号線駆動回路。
　各双安定回路は、
　　外部から送られる信号をリフレッシュ信号として受け取るための第４入力ノードと、
　　前記リフレッシュ信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
を更に有することを特徴とする、請求項１６に記載の走査信号線駆動回路。
　各双安定回路は、
　　外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
　　前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と、
　　前記クリア信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路に前記動作制御用第１クロックとして入力されるクロック信号に応じて、当該各双安定回路に前記電荷補充用第１クロックとして入力されるクロック信号および当該各双安定回路に前記電荷補充用第２クロックとして入力されるクロック信号が定められていることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路に前記動作制御用第１クロックとして入力されるクロック信号が前記電荷補充用第２クロックとして当該各双安定回路に入力され、前記動作制御用第１クロックとは位相が１８０度ずれたクロック信号が前記電荷補充用第１クロックとして当該各双安定回路に入力されることを特徴とする、請求項２０に記載の走査信号線駆動回路。
　前記複数の双安定回路は、連続する２段の双安定回路からなる双安定回路対が複数個互いに直列に接続されることによって構成され、
　前記双安定回路対において、
　　先行する段の双安定回路の第１の電荷補充用スイッチング素子の第２電極と後続の段の双安定回路の第１の電荷補充用スイッチング素子の第２電極とが接続され、
　　先行する段の双安定回路と後続の段の双安定回路とで、前記容量素子と前記第２の電荷補充用スイッチング素子とが共有化されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記双安定回路対の先行する段の双安定回路には、前記第２ノードターンオフ用スイッチング素子として、前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１の第２ノードターンオフ用スイッチング素子が設けられ、
　前記双安定回路対の後続の段の双安定回路には、前記第２ノードターンオフ用スイッチング素子として、前記第１出力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第２ノードターンオフ用スイッチング素子が設けられ、
　前記双安定回路対には、先行する段の双安定回路の第１出力ノードに第１電極が接続され、前記第３ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第４の第２ノードターンオフ用スイッチング素子が設けられていることを特徴とする、請求項２２に記載の走査信号線駆動回路。
　先行する段の双安定回路では、当該双安定回路の出力信号がアクティブになっている期間に、前記第１の電荷補充用スイッチング素子と前記第４の第２ノードターンオフ用スイッチング素子とがオン状態になることによって、前記第２ノードのレベルがオフレベルに向けて変化し、
　後続の段の双安定回路では、先行する段の双安定回路の出力信号がアクティブになっている期間に、前記第１の電荷補充用スイッチング素子と前記第４の第２ノードターンオフ用スイッチング素子とがオン状態になることによって、前記第２ノードのレベルがオフレベルに向けて変化することを特徴とする、請求項２３に記載の走査信号線駆動回路。
　各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記表示部を含み、請求項１に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
　外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
　各双安定回路に設けられた第１スイッチング素子の状態を変化させるための第１スイッチング素子制御ステップと、
　各双安定回路に設けられた第２スイッチング素子の状態を変化させるための第２スイッチング素子制御ステップと
を含み、
　各双安定回路は、
　　当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
　　当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
　　前記複数のクロック信号のうちの１つが動作制御用第１クロックとして第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
　　前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
　　前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子、および、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方と、
　　前記第１の第１ノードターンオフ用スイッチング素子および前記第１の第１出力ノードターンオフ用スイッチング素子のうちの少なくとも一方の第１電極に接続された第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１ノードがオンレベルで維持されるべき期間に前記第２ノードをオフレベルとするための第２ノードターンオフ用スイッチング素子と、
　　前記複数のクロック信号のうちの１つが電荷補充用第１クロックとして第１電極に与えられ、前記第２ノードに第３電極が接続された前記第１スイッチング素子と、
　　前記第１スイッチング素子の第２電極に接続された第３ノードに一端が接続された容量素子と、
　　前記第３ノードに第３電極が接続され、前記複数のクロック信号のうちの１つが電荷補充用第２クロックとして第１電極に与えられ、前記電荷補充用第２クロックに基づいて前記容量素子を充電するための第２スイッチング素子と
を有し、
　前記第１スイッチング素子制御ステップは、
　　前記電荷補充用第１クロックを前記第１のレベルにすることによって前記第１スイッチング素子をオン状態とする第１スイッチング素子ターンオンステップと、
　　前記電荷補充用第１クロックを前記第２のレベルにすることによって前記第１スイッチング素子をオフ状態とする第１スイッチング素子ターンオフステップと
からなり、
　前記第２スイッチング素子制御ステップは、
　　前記電荷補充用第２クロックを前記第１のレベルにすることによって前記第２スイッチング素子をオン状態とする第２スイッチング素子ターンオンステップと、
　　前記電荷補充用第２クロックを前記第２のレベルにすることによって前記第２スイッチング素子をオフ状態とする第２スイッチング素子ターンオフステップと
からなり、
　前記第１スイッチング素子ターンオンステップが行われてから前記第１スイッチング素子ターンオフステップが行われるまでの期間には、前記第２スイッチング素子ターンオンステップおよび前記第２スイッチング素子ターンオフステップは行われず、
　前記第２スイッチング素子ターンオンステップが行われてから前記第２スイッチング素子ターンオフステップが行われるまでの期間には、前記第１スイッチング素子ターンオンステップおよび前記第１スイッチング素子ターンオフステップは行われないことを特徴とする、駆動方法。