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Description
図1は、従来のTFT方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図1に示すように、従来の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、y方向に並設されx方向に延びる複数の走査線(ゲート線ともいう)(GL)と、x方向に並設されy方向に延びるm本の映像線(ソース線、またはドレイン線ともいう)(DL)とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、1つのサブピクセル領域には、ゲートが走査線に、ドレイン(または、ソース)が映像線に、およびソース(または、ドレイン)が画素電極(PX)に接続されるアクティブ素子を構成する薄膜トランジスタ(TFT)が設けられる。
画素電極(PX)と対向電極(CT)との間には液晶が介在するので、画素電極(PX)と対向電極(CT)との間には、液晶容量(Clc)が形成される。なお、実際は、画素電極(PX)と対向電極(共通電極ともいう)(CT)との間には保持容量(Cadd)が設けられるが、図1では、保持容量(Cadd)の図示は省略している。
各走査線(GL)は、垂直走査回路(ゲートドライバともいう)(XDV)に接続され、垂直走査回路(XDV)は、各走査線(GL)に対して順次選択走査信号を供給する。
各映像線(DL)は、水平走査回路(ソースドライバまたはドレインドライバともいう)(YDV)に接続される。水平走査回路(YDV)は、1水平走査期間内に、R、G、Bの映像電圧(所謂、階調電圧)を、各映像線(DL)に出力する。
一般的には、液晶テレビ用の液晶表示パネルでは、アクティブ素子としてa−Si薄膜トランジスタが使用され、携帯電話機用の液晶表示パネルでは、アクティブ素子としてpoiy−Si薄膜トランジスタが使用される。
poiy−Si薄膜トランジスタは、動作速度が、a−Si薄膜トランジスタより1桁程度早いので、アクティブ素子としてpoiy−Si薄膜トランジスタを使用する液晶表示パネルでは、poiy−Si薄膜トランジスタで垂直走査回路(XDV)を構成し、当該垂直走査回路(XDV)を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしている。
a−Si薄膜トランジスタ、あるいは、微結晶薄膜トランジスタは、動作速度が、p−Si薄膜トランジスタより遅いので、a−Si薄膜トランジスタから成る垂直走査回路(XDV)を液晶表示パネルの内部に作成することができないので、アクティブ素子としてa−Si薄膜トランジスタ、あるいは、微結晶薄膜トランジスタを使用する液晶表示パネルでは、垂直走査回路(XDV)を搭載した半導体チップを、例えば、液晶表示パネルを構成する一対の基板の一方の基板に実装するようにしている。
どちらの方法でも、垂直走査回路(XDV)(あるいは走査回路(RDV))から各走査線(GL)に選択走査電圧を供給するために、走査線(GL)の数だけ、垂直走査回路(XDV)(あるいは走査回路(RDV))と各走査線(GL)とを接続するゲート配線が必要となる。
なお、図1、図2において、VSYNCは垂直同期信号、HSYNCは水平同期信号、CKはドットクロック、Dataは映像データである。
しかし、携帯電話機などの液晶表示パネルのような小型パネルでは、高精細化で画素数が増えた場合、液晶表示パネル内に配線しきれない場合が想定される。
前述した問題点を解決するために、垂直走査回路(XDV)にnビットのアドレスデコーダ回路を使用することが、前述の特許文献1に記載されている。しかしながら、この特許文献1に記載されているnビットのアドレスデコーダ回路は、回路構成が複雑で、使用するトランジスタ数が多いという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、従来よりも簡単な回路構成で、走査回路と複数の走査線との間の配線数を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)複数の画素と、前記複数の画素に走査電圧を入力する複数の走査線と、前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備え、Nを2以上の整数とするとき、前記走査線は、kN×・・・×k2個のグループにグループ分けされ、前記各グループの走査線の本数は、最大k1の本数であり、kn(1≦n≦N)個のゲート配線から成る第1群から第N群のゲート配線を有し、前記走査線駆動回路は、前記k1個の第1群のゲート配線に対して、前記各グループ内の走査線を1水平走査期間毎に選択する第1選択走査電圧を出力し、 k2個の第2群のゲート配線に対して、k2個のグループを1単位とする2段目のグループの中の一つグループ内の走査線を、k1水平走査期間毎に選択する第2選択走査電圧を出力し、mを3以上、N以下(3≦m≦N)の整数とするとき、km個の第m群のゲート配線に対して、k(m−1)個の第(m−1)段目のグループを1単位とするm段目のグループの中の一つグループ内の走査線を、(k(m−1)×・・・×k1)水平走査期間毎に選択する第m選択走査電圧を出力する。
(3)(2)において、前記各走査線と基準電源との間に接続される、N番目から(2N−2)番目までの(N−1)個のトランジスタを有し、前記第2群のゲート配線から第N群のゲート配線は、それぞれのkp(2≦p≦N)個の反転ゲート配線を有し、前記走査線駆動回路は、前記第p選択走査電圧を出力するときに、対応する反転ゲート配線に対して第p反転選択走査電圧を出力し、i(N≦i≦2N−2)番目のトランジスタの制御電極には、第(i+1)群の反転ゲート配線のいずれかの反転ゲート配線に接続される。
(4)(3)において、前記k1と、2kp(2≦p≦N)の中で、最大数と最小数との差は、3以下である。
(7)(6)において、前記各スイッチトランジスタの制御電極と基準電源との間に接続される、N番目から(2N−2)番目までの(N−1)個のトランジスタを有し、前記第2群のソース配線から第N群のソース配線は、それぞれのkp(2≦p≦N)個の反転ソース配線を有し、前記映像線駆動回路は、前記第p選択映像電圧を出力するときに、対応する反転ソース配線に対して第p反転選択映像電圧を出力し、i(N≦i≦2N−2)番目のトランジスタの制御電極には、第(i+1)群の反転ソース配線のいずれかの反転ソース配線に接続される。
(8)(7)において、前記k1と、2kp(2≦p≦N)の中で、最大数と最小数との差は、3以下である。
本発明の表示装置によれば、従来よりも簡単な回路構成で、走査回路と複数の走査線との間の配線数を低減することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例1]
図3は、本発明の実施例1のTFT方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図3に示すように、本実施例の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、y方向に並設されx方向に延びる複数の走査線(ゲート線ともいう)(GL)と、x方向に並設されy方向に延びる複数の映像線(ソース線、またはドレイン線ともいう)(DL)とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、1つのサブピクセル領域には、ゲートが走査線に、ドレイン(または、ソース)が映像線に、およびソース(または、ドレイン)が画素電極(PX)に接続されるアクティブ素子を構成する薄膜トランジスタ(TFT)が設けられる。
画素電極(PX)と対向電極(CT)との間には液晶が介在するので、画素電極(PX)と対向電極(CT)との間には、液晶容量(Clc)が形成される。なお、実際は、画素電極(PX)と対向電極(共通電極ともいう)(CT)との間には保持容量(Cadd)が設けられるが、図3では、保持容量(Cadd)の図示は省略している。
各映像線(DL)は、水平走査回路と垂直走査回路とを内蔵する走査回路(RDV)に接続される。走査回路(RDV)は、1水平走査期間内に、R、G、Bの映像電圧(所謂、階調電圧)を、映像線(DL)に出力する。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、TN方式やVA方式の液晶表示パネルであれば第2の基板(対向基板)側に設けられる。IPS方式の場合は、第1の基板(TFT基板)側に設けられる。
なお、本発明において、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
本実施例では、走査線(GL)は、k3×k2のグループにグループ分けされる。各グループの走査線(GL)の本数は、最大k1本である。
図3では、k2は8、k3は7であるので、本実施例では、走査線(GL)は、56のグループにグループ分けされる。また、k1は15であるので、走査線(GL)の総本数は、840(=7×8×15)となる。
そのため、走査回路(RDV)は、走査線(GL)用の端子として、k1個の第1群の端子(G0)と、2×k2個の第2群の端子(G1)と、2×k3の第3群の端子(G2)とを有する。なお、第2群の端子(G1)と第3群の端子(G2)とが、2×k2個、あるいは、2×k3個の端子を必要とする理由は、選択走査電圧と反転選択走査電圧とを出力するためである。
本実施例では、各走査線(GL)の一端は、第2トランジスタ(TFT2)の第2電極(ドレインまたはソース)に接続される。さらに、第2トランジスタ(TFT2)の第1電極(ソースまたはドレイン)は第1トランジスタ(TFT1)の第2電極に接続される。
また、各走査線(GL)と基準電源(ここでは、電圧レベルがLowレベル(以下、Lレベルという)のVSSの電圧)との間には、各走査線(GL)に非選択走査電圧が供給されるときに、走査線(GL)がフローティング状態になるのを防止するための第3トランジスタ(TFT3)と第4トランジスタ(TF4)が接続される。
同様に、第2トランジスタのゲートは、第3群の端子(G2)の中で選択走査電圧を出力する端子に接続されるゲート配線のいずれかに接続され、第4トランジスタのゲートは、第3群の端子(G2)の中で、第2トランジスタのゲート電極に入力される選択走査電圧の反転選択走査電圧を出力する端子に接続されるゲート配線のいずれかに接続される。
なお、図3において、図1に示すように、走査回路(RDV)は、垂直走査回路(XDV)と、水平走査回路(YDV)との別々の回路構成であってもよい。
走査回路(RDV)は、図4(a)に示すように、第1群の端子(G0)の中のG0−1からG0−15の端子に、1水平走査期間毎に、順次Highレベル(以下、Hレベル)の選択走査電圧を出力する(15進)。
また、走査回路(RDV)は、図4(b)に示すように、第2群の端子(G1)の中のG1−1からG1−8の端子に、15H期間毎に、順次Hレベルの選択走査電圧を出力する(8進)。即ち、第2群の端子(G1)の各端子は、走査線(GL)を15本を束にして、15H期間毎に順次Hレベルの選択走査電圧を出力する。
また、走査回路(RDV)は、図4(c)に示すように、第3群の端子(G2)の中のG2−1からG2−7の端子に、120H期間毎(=15H×8)に、順次Hレベルの選択走査電圧を出力する(7進)。即ち、第3群の端子(G2)の各端子は、走査線(GL)を120本を束にして、120H期間毎に順次Hレベルの選択走査電圧を出力する。
第2群の端子(G1)と、第3群の端子(G2)の中で選択された端子にHレベルの選択走査電圧が出力されると、当該選択された端子に接続されたゲート配線にゲートが接続されるトランジスタ(TFT1)とトランジスタ(TFT2)がオンとなる。
次に、第1群の端子(G0)の中で選択された端子から、Hレベルの選択走査電圧が出力されると、選択走査電圧が供給された走査線(GL)にゲートが接続された薄膜トランジスタ(アクティブ素子)(TFT)がオンとなり、薄膜トランジスタ(TFT)を介して画素電極に映像電圧が書き込まれ、液晶表示パネルに画像が表示される。
当該選択された端子に対応する端子から、Lレベルの非選択走査電圧が出力されると、当該Lレベルの非選択走査電圧が出力される端子に接続されたゲート配線にゲートが接続されたトランジスタ(TFT3)とトランジスタ(TFT4)がオフとなる。
これにより、56のグループの中で選択されたグループのトランジスタ(TFT1)とトランジスタ(TFT2)がオンとなり、トランジスタ(TFT3)とトランジスタ(TFT4)がオフとなる。残りのグループでは、トランジスタ(TFT3)とトランジスタ(TFT4)のどちらかが、オンとなっているため、走査線(GL)は、Lレベル(=VSS)となる。本実施例では、このようにして、順次走査線(GL)を選択する。
本実施例では、第1群の端子(G0)、第2群の端子(G1)、および第3群の端子(G2)と、走査線(GL)とを接続するゲート配線の本数は、それぞれ15本、16本(8本×2)、14本(7本×2)で、ほぼ同数であり、この時、ゲート配線の総数が最小(計45本=15+16+14)となる。つまり、走査回路(RDV)から全ての走査線(GL)に1本ずつ配線した場合、ゲート配線が840本必要であるものを、45本に削減できたわけである。
なお、本実施例では、走査線(GL)を3段構成で駆動する場合について説明したが、走査線(GL)を4段以上の構成で駆動することも可能である。
また、走査回路(RDV)の各段の段数をN、各段の端子数をkn(1≦n≦N)個とするとき、各段の端子数の中で最大数と最小数との差が3以下の場合に、ゲート配線の総数が最小に近い値となる。
図5は、本発明の実施例2のTFT方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
本実施例は、走査線(GL)を2段構成で駆動する実施例である。そのため、本実施例では、図3に示す前述の実施例に比して、トランジスタ(TFT3)とトランジスタ(TFT4)が省略される。
また、走査回路(RDV)の第1群の端子(G0)の端子数が40、第2群の端子(G1)の端子数が42(2×21)となるので、ゲート配線の総数は、82(=40+42)となる。
つまり、本実施例では、トランジスタ数が、1走査線につき4個から2個に減るが、そのかわり、ゲート配線数が約2倍(45本→82本)となる。
このように、トランジスタ数とゲート配線数はトレードオフの関係となる。アクティブ素子として、a−Si薄膜トランジスタを使用する液晶表示パネルの場合等のように、トランジスタのサイズを大きくしないと走査線(GL)の立ち上げ、立ち下げに必要な性能が出ない時には、トランジスタの数を減らせるので、ゲート配線数が増えてもトータルの面積は小さくでき有効となる。
図6は、本発明の実施例3のTFT方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
本実施例は、前述の実施例において、2ライン同時交互駆動の場合の実施例である。本実施例、前述の実施例2のように2段構成としても、走査線(GL)の立ち上げ、立ち下げに必要な性能が出ない時などに有効である。
図7は、本実施例の液晶表示パネルの駆動方法を説明するためタイミングチャートである。
図7に示すように、本実施例では、走査線(GL)を1H期間先行して立ち上げるもので、これにより駆動の時間的マージンをとることが可能である。
なお、前述の実施例では、垂直走査回路を多段構成で駆動する場合について説明したが、水平走査回路も多段構成で駆動することも可能である。
図8は、従来のTFT方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。
図8に示す液晶表示パネルは、映像線(DL)がスイッチング素子(SW)を介してビデオ信号線(bideo)に接続されている。このスイッチング素子(SW)を、水平走査回路(YDV)によりドットクロック(CK)に同期して順次オンとして、ビデオ信号線(bideo)上の映像電圧を映像線(DL)に供給するものである。
図8に示す水平走査回路(YDV)を、前述の各実施例で説明した多段構成の回路構成とすることも可能である。
例えば、図8に示す水平走査回路(YDV)を、図3に示す3段構成の回路構成とした場合には、水平走査回路(YDV)は、第1群の端子(G0)の中のG0−1からG0−15の端子に、1ドットクロック(CK)毎に、順次Hレベルの選択走査電圧を出力する。
また、水平走査回路(YDV)は、第2群の端子(G1)の中のG1−1からG1−8の端子に、15ドットクロック(CK)毎に、順次Hレベルの選択走査電圧を出力する。
また、水平走査回路(YDV)は、第3群の端子(G2)の中のG2−1からG2−7の端子に、120ドットクロック(CK)毎に、順次Hレベルの選択走査電圧を出力する。
以上説明したように、本実施例では、走査回路と走査線(GL)との接続するゲート配線数を少なくすることが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
DL 映像線
PX 画素電極
CT 対向電極
TFT,TFT1,TFT2,TFT3,TFT4 薄膜トランジスタ
Clc 液晶容量
RDV 走査回路
XDV 垂直走査回路
YDV 水平走査回路
SW スイッチング素子
bideo ビデオ信号線
Claims (8)
- 複数の画素と、
前記複数の画素に走査電圧を入力する複数の走査線と、
前記複数の走査線に前記走査電圧を供給する走査線駆動回路と、
前記走査線駆動回路と接続されている複数のゲート配線とを備え、
Nを3以上の整数とするとき、前記複数のゲート配線は、第1群から第N群のゲート配線にグループ分けされ、
前記第1群から第N群のゲート配線のうちの、第n群(nは、1≦n≦Nの整数)のゲート配線は、kn個(knは、k1、k2・・・kNの整数)のゲート配線を有し、
前記走査線は、前記kN×・・・×前記k2個の1段目のグループにグループ分けされ、
且つ前記走査線は、前記k2個の前記1段目のグループを1単位とする、前記kN×・・・×k3個の2段目のグループにグループ分けされると共に
順次前記走査線は、mを3以上前記N以下の整数とするとき、km個(kmは、前記knのうちの、k3から前記kN)の第m群のゲート配線に対して、k(m−1)個の第(m−1)段目のグループを1単位とするm段目のグループにグループ分けされ、
前記各グループの走査線の本数のうち、最大の本数は、前記k1本であり、
前記走査線駆動回路は、第1群のゲート配線に対して、前記各グループ内の前記走査線を1水平走査期間毎に選択する第1選択走査電圧を出力し、
且つ前記走査線駆動回路は、第2群のゲート配線に対して、前記2段目のグループの中の一つグループ内の走査線を、k1水平走査期間毎に選択する第2選択走査電圧を出力すると共に、
順次前記走査線駆動回路は、前記第m群のゲート配線に対して、前記m段目のグループの中の一つグループ内の走査線を、(前記k(m−1)×・・・×前記k1)水平走査期間毎に選択する第m選択走査電圧を出力することを特徴とする表示装置。 - 1番目から(N−1)番目までの(N−1)個のトランジスタの直列回路を有し、
前記各走査線の一端は、前記(N−1)番目のトランジスタの第2電極に接続され、
前記1番目のトランジスタの第1電極は、前記第1群のゲート配線のいずれかのゲート配線に接続され、
j(1≦j≦N−1)番目のトランジスタの制御電極には、前記第(j+1)群のゲート配線のいずれかのゲート配線に接続されることを特徴とする請求項1に記載の表示装置。 - 前記各走査線と基準電源との間に並列接続される、N番目から(2N−2)番目までの(N−1)個のトランジスタを有し、
前記第2群のゲート配線から前記第N群のゲート配線は、それぞれに対応する前記kn個の反転ゲート配線を有し、
前記走査線駆動回路は、前記第2選択走査電圧から前記第N選択走査電圧のうちの何れかの第p選択走査電圧(pは、2≦p≦Nの整数)を出力するときに、対応する第p群のゲート配線が有する前記反転ゲート配線に対して、第p反転選択走査電圧を出力し、
i(N≦i≦2N−2)番目のトランジスタの制御電極には、第(i+1)群のゲート配線が有する前記反転ゲート配線のいずれかの反転ゲート配線に接続されることを特徴とする請求項2に記載の表示装置。 - 前記k1と、2×前記knの中で、最大数と最小数との差は、3以下であることを特徴とする請求項1から請求項3の何れか1項に記載の表示装置。
- 複数の画素と、
前記複数の画素に映像電圧を入力する複数の映像線と、
前記複数の映像線に前記映像電圧を供給する映像線駆動回路と、
前記映像線駆動回路と接続されている複数のソース配線とを備え、
Nを3以上の整数とするとき、前記複数のソース配線は、第1群から第N群のソース配線にグループ分けされ、
前記第1群から第N群のソース配線のうちの、第n群(nは、1≦n≦Nの整数)のソース配線は、kn個(knは、k1、k2・・・kNの整数)のソース配線を有し、
前記映像線は、前記kN×・・・×前記k2個の1段目のグループにグループ分けされ、
且つ前記映像線は、前記k2個の前記1段目のグループを1単位とする、前記kN×・・・×k3個の2段目のグループにグループ分けされると共に
順次前記映像線は、mを3以上前記N以下の整数とするとき、km個(kmは、前記knのうちの、k3から前記kN)の第m群のソース配線に対して、k(m−1)個の第(m−1)段目のグループを1単位とするm段目のグループにグループ分けされ、
前記各グループの映像線の本数のうち、最大の本数は、前記k1本であり、
前記映像線駆動回路は、前記第1群のソース配線に対して、前記各グループ内の前記映像線を1ドットクロック毎に選択する第1選択走査電圧を出力し、
且つ前記映像線駆動回路は、第2群のソース配線に対して、前記2段目のグループの中の一つグループ内の映像線を、k1ドットクロック毎に選択する第2選択走査電圧を出力すると共に、
順次前記映像線駆動回路は、前記第m群のソース配線に対して、前記m段目のグループの中の一つグループ内の映像線を、(前記k(m−1)×・・・×前記k1)ドットクロック毎に選択する第m選択走査電圧を出力することを特徴とする表示装置。 - 前記各映像線の一端は、それぞれスイッチングトランジスタを介して映像電圧が供給され、
1番目から(N−1)番目までの(N−1)個のトランジスタの直列回路を有し、
前記各スイッチトランジスタの制御電極は、前記(N−1)番目のトランジスタの第2電極に接続され、
前記1番目のトランジスタの第1電極は、前記第1群のソース配線のいずれかのソース配線に接続され、
j(1≦j≦N−1)番目のトランジスタの制御電極には、前記第(j+1)群のソース配線のいずれかのソース配線に接続されることを特徴とする請求項5に記載の表示装置。 - 前記各スイッチトランジスタの制御電極と基準電源との間に並列接続される、N番目から(2N−2)番目までの(N−1)個のトランジスタを有し、
前記第2群のソース配線から前記第N群のソース配線は、それぞれに対応する前記kn個の反転ソース配線を有し、
前記映像線駆動回路は、前記第2選択走査電圧から前記第N選択走査電圧のうちの何れかの第p選択走査電圧(pは、2≦p≦Nの整数)を出力するときに、対応する第p群のソース配線が有する前記反転ソース配線に対して第p反転選択走査電圧を出力し、
i(N≦i≦2N−2)番目のトランジスタの制御電極には、第(i+1)群のソース配線が有する前記反転ソース配線のいずれかの反転ソース配線に接続されることを特徴とする請求項6に記載の表示装置。 - 前記k1と、2×前記knの中で、最大数と最小数との差は、3以下であることを特徴とする請求項5から請求項7の何れか1項に記載の表示装置。
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