JP3276725B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多階調もしくは多色表
示が可能な液晶表示装置に関わり、特に、液晶表示装置
のＸ駆動回路に関する。

【０００２】

【従来の技術】多階調を行う液晶表示装置の液晶駆動回
路としては、特開平２−１３０５８６号公報「液晶デイ
スプレイ駆動装置」に示される方式がある。この方式を
図４７、図４８を用いて説明する。図４７は、従来方式
のＸ駆動回路のブロック図、図４８は従来方式の分圧回
路のブロック図である。

【０００３】図４７において、１６０１はシフトレジス
タ、１６０２はクロック、１６０３はシフトレジスタの
出力バス、１６０４は２５６階調の表示データに対応す
る８ビットの表示データバス、１６０５はＸ＋１個のラ
ッチで構成されるラッチ回路、１６０６はラッチ回路１
６０５の出力バスである。シフトレジスタ１６０１は、
クロック１６０２に同期して出力Ｓ０からＳＸまでを１
出力ずつ順次クロック１６０２の１周期分の期間有効に
し、出力バス１６０３に出力する。表示データバス１６
０４には、クロック１６０２に同期して表示データが伝
播している。ラッチ回路１６０５において、出力バス１
６０３が有効になると、有効になった出力Ｓ０からＳＸ
に対応したラッチ回路１６０５内のラッチが表示データ
バス１６０４から表示データをラッチする。ラッチした
表示データはラッチデータとして出力バス１６０６に出
力する。

【０００４】１６０７は水平同期信号に同期したクロッ
ク、１６０８はラッチ回路、１６０９はラッチデータの
上位４ビットの出力バス、１６１０はラッチデータの下
位４ビットの表示データの出力バスである。ラッチ回路
１６０８は、クロック１６０７が有効になると出力バス
１６０６で転送されるラッチデータをラッチし、そのラ
ッチデータのうち、上位４ビットを出力バス１６０９か
ら出力し、下位４ビットを出力バス１６１０から出力す
る。

【０００５】１６１１は１７レベルの電圧を供給する電
圧バス、１６１２は電圧バス１６１１の１７レベルの電
圧のうち２レベルを選択する電圧セレクタ、１６１３は
電圧セレクタ１６１２の出力バス、１６１４は分圧回
路、１６１５は分圧回路１６１４の出力バス、１６１６
はバッファ回路、１６１７はバッファ回路１６１６の出
力線である。

【０００６】電圧セレクタ１６１２は、出力バス１６０
９のラッチデータに対応した電圧のうち２レベル電圧を
選択し、出力バス１６１３に出力する。分圧回路１６１
４は、出力バス１６１３から供給される２レベルの電圧
を１６レベルの電圧に分圧する。さらに、出力バス１６
１０のラッチデータに対応した電圧を、分圧した１６レ
ベルの電圧から選択し、出力バス１６１５に出力する。
分圧回路１６１４の出力バス１６１５は、出力インピー
ダンスが大きいため、そのままでは液晶を高速に駆動す
ることが出来ない。このためバッファ回路１６１６を設
け、出力バス１６１５の電圧を増幅し、出力線１６１７
に出力する。この出力線１６１７は液晶素子に接続され
ている。このようにすることで、表示データに対応した
電圧を液晶素子に印加することができる。

【０００７】図４８において、１７０１、１７０２は電
圧セレクタ１６１２で選択された高電位選択電圧、低電
位選択電圧、１７０４は選択素子群、１７０５は重みづ
けされた分圧抵抗群、１７０６は表示データ１６１０を
反転する反転回路群、１７０７は１７０６で反転された
反転データである。

【０００８】図４７、図４８を用いて動作の説明をす
る。

【０００９】ラッチ回路１６０５は、シフトレジスタ１
６０１出力が有効になると表示データバス１６０４の８
ビットの表示データをラッチし、そのラッチした表示デ
ータをラッチデータとして出力バス１６０６に出力す
る。クロック１６０７が有効になると、ラッチ回路１６
０８は出力バス１６０６のラッチデータをラッチする。
ラッチ回路１６０８は、ラッチしたラッチデータのう
ち、上位４ビットを出力バス１６０９、下位４ビットを
出力バス１６１０に出力する。出力バス１６０９は、電
圧セレクタ１６１２に入力し、そのラッチデータに対応
した電圧を電圧バス１６１１から２レベル選択し、出力
バス１６１３に出力する。

【００１０】次に図４８を用いて分圧回路の動作を説明
する。出力バス１６１３は高電位側選択電圧１７０１と
低電位側選択電圧１７０２で構成され、直列に接続した
分圧抵抗群１７０５の両端に接続される。出力バス１６
１０からの下位４ビットの表示データの値により選択素
子群１７０４が選択され高電位側選択電圧１７０１と低
電位側選択電圧１７０２の電位差を１６分圧し、出力バ
ス１６１５に出力する。例えば、下位４ビット表示デー
タ１６１０が”００１１”の場合、反転回路１７０６で
反転された反転データ１７０７は”１１００”となり選
択素子群１７０４の対応する選択素子が導通状態になる
ため、出力バス１６１５には、ＶＬ＋（ＶＵ−ＶＬ）×
３／１６の電圧が出力される。

【００１１】そして、出力バス１６１５に出力した電圧
は、バッファ回路１６１６で液晶素子が駆動できるよう
に増幅され、出力線１６１７に出力し、液晶素子に表示
データに対応した電圧を印加する。

【００１２】

【発明が解決しようする課題】上記従来回路では、スイ
ッチング素子と分圧抵抗素子が並列に接続する構成とな
っているためスイッチング素子のオン抵抗の影響を小さ
くするためには分圧抵抗素子の値を大きくしなければな
らず出力インピーダンスが大きくなってしまう。これを
図８により説明する。図８において、ＳＷＬ０，１，Ｓ
ＷＲ２，３がＯＮであり、その他はＯＦＦであるとす
る。この時にスイッチング素子が理想的であるとすると
（すなわち、ＯＮ抵抗ＲON＝０）、この時の出力電圧
は、

【００１３】

【数１】

【００１４】となる。実際には、

【００１５】

【数２】

【００１６】となり、理想的な分圧電圧と差が生じる。
これを小さくするためには、分圧抵抗素子の値を大きく
しなければいけない。また、分圧抵抗素子を直列に接続
しているため分圧数を増やすと出力インピーダンスが大
きくなってしまう。出力インピーダンスが大きいとき
に、液晶パネルを高速に駆動するためには、出力インピ
ーダンスを下げるために出力段にバッファ回路を設ける
必要がある。そこで、従来技術では、出力部にバッファ
回路を備えており、このバッファ回路で液晶を駆動でき
るようにしている。しかし、多階調／多色化が進むにつ
れ各階調間の電圧差が小さくなり、バッファ回路に精度
が求められるようになった。バッファ回路の精度を上げ
るには、補正回路や外部からの補正電圧が必要になり、
そのため入力ピン数の増加や補正電圧生成回路などが必
要になり、回路規模が増大するという問題が生じる。

【００１７】また、バッファ回路を用いないとすると、
上述の問題に加えて以下の問題がある。すなわち、分圧
回路の出力を直接液晶素子に出力するには、応答性を良
くするために、（コンデンサとみなせる液晶に所定の電
圧を早く印加するために、）出力電流を大きくしなけれ
ばならない。出力電流を大きくするためには、分圧回路
の出力インピーダンスを下げなければならない。そのた
め、分圧手段として抵抗を用いた場合、分圧回路の出力
抵抗を下げるには分圧抵抗の値を下げなければならない
が、分圧抵抗の値を下げると、上述の分圧抵抗を大きく
しなければいけないという要求に合致しないうえに、分
圧の精度が悪くなる。更に、消費電力が増大する等の問
題がある。

【００１８】本発明の第１の目的は、バッファ回路を用
いないで応答性を良くできるＸ駆動回路を提供すること
である。

【００１９】また、上記従来回路では、液晶パネルを高
速に駆動するために、出力段にバッファ回路を設けてい
るが、このため、液晶パネルの階調数が増えると１階調
当たりの電圧幅が狭くなり、バッファ回路のオフセット
電圧のばらつきをより小さくする必要がある。しかし、
精度の良いバッファ回路にするためには、前述のように
補正回路の増加や素子サイズが増大し、液晶駆動回路の
チップ面積が増加する。 ここで、オフセット電圧と
は、配線抵抗や素子の特性の、標準値からのばらつき等
により生じる標準値のときの出力電圧と実際の出力電圧
との差である。オフセット電圧が大きくなり、出力電圧
のばらつきが大きくなると表示むらが発生し表示品質が
悪くなる。人間が認識できる表示むらは、液晶により異
なるが、一般に３０ｍＶ〜５０ｍＶの電圧差で輝度差
（表示むら）が認識できる。本発明の第２の目的は、バ
ッファ回路を用いないでオフセット電圧のばらつきをよ
り小さくできるＸ駆動回路を提供することである。

【００２０】また、上記従来回路では、バッファ回路の
動作電圧幅は電源電圧幅に対して約−１．５Ｖ狭くなる
ため、出力電圧幅は液晶駆動回路の電源電圧幅に対して
約−１．５Ｖ狭くなる点が考慮されていない。本発明の
第３の目的は、電源電圧幅を有効に用いたＸ駆動回路を
提供することである。

【００２１】

【問題を解決する手段】上記第１の課題を解決するた
め、本発明は、液晶パネルと、電圧を印加する走査線を
選択し、選択した走査線に信号を出力するＹ駆動回路
と、表示データを入力されて、表示データに対応した電
圧を出力するＸ駆動回路と、上記Ｙ駆動回路およびＸ駆
動回路に電圧を供給し、Ｘ駆動回路にはｎ個の電圧を供
給する液晶表示用電源とを有し、階調表示を行う液晶表
示装置において、１水平走査期間のうち、第１の期間
は、後記する第２の電圧を供給する回路よりも時定数の
少ない回路から供給される電圧を第１の電圧として出力
することを指示し、第１の期間に続く第２の期間は、第
２の電圧を出力することを指示する時間信号を上記Ｘ駆
動回路に出力する制御信号生成回路を有し、上記Ｘ駆動
回路は、上記液晶表示用電源から供給されるｎ個の電圧
を表示データに対応したｍ個の電圧（ｎ＜ｍ）に分圧す
る分圧回路と、表示データに対応した信号と、上記時間
信号とを入力されて、第１の期間は、上記分圧されたｍ
個の電圧を供給する回路のうちから、表示データに対応
した電圧を出力する回路の時定数を超えない時定数を有
する回路を選択するように上記表示データに対応した信
号を修正して出力し、第２の期間は、上記入力された表
示データに対応した信号を出力する信号修正回路と、上
記信号修正回路が出力する表示データに対応した信号を
入力されて、上記ｍ個の電圧のうちから上記表示データ
に対応した信号に従って、電圧を選択して出力する選択
回路とを有し、上記Ｘ駆動回路は、上記時間信号を受け
て、第１の電圧および第２の電圧を出力することとした
ものである。

【００２２】また、液晶パネルに表示する表示データを
入力されて、表示データに対応した電圧を出力するＸ駆
動回路において、外部から供給されるｎ個の電圧を上記
表示データに対応したｍ個（ｎ＜ｍ）の電圧に分圧する
分圧回路を有し、上記分圧回路は、ｎ個の異なる電圧を
入力されて、入力されたｎ個の電圧の中から二つの電圧
を選択して出力する第１の選択回路と、上記表示データ
により、上記第１の選択回路を制御して、２つの電圧を
選択させる第１の制御回路と、上記選択された電圧を複
数の電圧に分圧して出力することまたは入力された電圧
を出力することができる出力回路と、上記分圧された複
数の電圧または入力された電圧のうちのいずれかを選択
して出力する第２の選択回路と、外部からの電圧選択指
示により、上記第２の選択回路を制御して、上記表示デ
ータに対応した上記分圧された複数の電圧、または入力
された電圧のうちのいずれかから、出力すべき電圧を選
択させる第２の制御回路とを有し、上記電圧選択指示
は、第１の期間においては、第１の選択回路により選択
された２つの電圧のうち高い方を選択する指示であり、
第１の期間に続く第２の期間においては、表示データに
対応する分圧された電圧を選択する指示であることとし
てもよい。

【００２３】また、上記第２の課題を解決するために、
上記のＸ駆動回路において、上記第１の選択回路で選択
される二つの電圧の差により決まるオフセット電圧の大
きさが、予め定められた値よりも小さいこととしたもの
である。

【００２４】また、上記第３の課題を解決するために、
Ｘ駆動回路において、外部から供給されるｎ個の電圧の
うち最大のものは、上記Ｘ駆動回路の電源電圧と同一で
あることとしたものである。

【００２５】

【作用】上記のように外部から入力された出力インピー
ダンスの低い電圧を直接、ある期間出力し、その後に表
示データに対応した電圧を分圧回路を通して出力するこ
とによって、分圧回路の分圧抵抗を下げずに、液晶素子
を高速に駆動できる。また、分圧回路の分圧抵抗を下げ
る必要がないので、精度を保つことができ、かつ、消費
電力、回路規模の増加を最小に抑えることができる。ま
た、外部から入力された出力インピーダンスの低い電圧
のうち高レベル側の電圧を直接、ある期間出力し、その
後に表示データに対応した電圧を分圧回路を通して出力
することによって、同様に目的を達成できる。また、上
記の分圧回路として、第１の選択回路のオン抵抗に比べ
て充分に大きい抵抗素子を直列に接続した両端に接続
し、抵抗素子で分圧された分圧電圧を選択出力する第２
の選択回路を有することとした。つまり、オフセット電
圧を小さくするため選択回路のオン抵抗に比べて充分に
大きい抵抗素子を分圧回路に用いても、第１の選択回路
のみを介して出力する期間を設けることで、その期間
は、分圧回路の出力インピーダンスを充分小さくするこ
とが可能となり、液晶パネルを高速に駆動することが出
来る。

【００２６】なお、液晶の階調電圧設定において、隣接
する階調電圧間の幅が小さいところほどオフセット電圧
を小さくする必要があるが、本発明の構成にすると、オ
フセット電圧は第１の選択回路により選択された電圧間
の電圧幅に比例するため、この電圧幅を小さくすること
で、オフセット電圧を小さくする要求が強い電圧設定領
域において、オフセット電圧を小さくすることが容易に
できる。またスイッチング素子は電源電圧幅に等しい動
作電圧幅を持つため出力電圧幅は電源電圧幅に等しくで
きる。すなわち、電源電圧をＶ_CCとし、出力電圧範囲を
考えると、出力バッファを用いた場合、出力バッファ回
路の動作電圧範囲は電源電圧のＶ_CCより小さくなるた
め、出力電圧範囲もＶ_CCより小さくなる。一方、スイッ
チング素子から直接出力する場合、スイッチング素子の
動作電圧範囲は電源電圧と同じＶ_CCとなるため、出力電
圧範囲もＶ_CCとなる。

【００２７】

【実施例】以下、本発明の第１の実施例を図１、図２、
図３、図９を用いて説明する。図１は、１９２出力のＸ
駆動回路の簡単なブロック図、図２は分圧回路の簡単な
ブロック図、図３は出力波形図、図９はゲート回路の簡
単な回路図である。

【００２８】図１は、１９２個の出力を持ち１出力あた
り６４階調分の電圧を出力できるＸ駆動回路１００であ
る。本Ｘ駆動回路１００は、シフトレジスタ１０１と、
ラッチ回路１０８−０から１０８−１９１と、６ビット
のラッチ回路１１０−０から１１０−１９１と、デコー
ダ１１３−０から１１３−１９１（デコード回路）と、
デコーダ１１４−０から１１４−１９１（デコード回
路）と、ゲート回路１１７−０から１１７−１９１（デ
コード信号変更回路）と、表示データに対応した電圧を
生成する分圧回路１２０−０から１２０−１９１（選択
回路を兼ねる）とを有する。

【００２９】１０２はクロック、１０３は前段のＸ駆動
回路からの制御信号、１０４は後段のＸ駆動回路への制
御信号、１０５はシフトレジスタ１０１の出力バス、１
０６はラッチクロックである。

【００３０】シフトレジスタ１０１は、前段のＸ駆動回
路からの制御信号１０３が有効になると、クロック１０
２に同期して出力バス１０５の出力をＳ０からＳ１９１
までを順次、クロック１０２の１周期の期間有効にす
る。シフトレジスタ１０１は、出力Ｓ１９１を有効にす
ると、後段のＸ駆動回路への制御信号１０４を有効にす
る。その後、シフトレジスタ１０１は、クロック１０２
の１周期後に出力Ｓ１９１を無効にし、次にラッチクロ
ック１０６が有効になった後、前段のＸ駆動回路からの
制御信号１０３が有効になるまで動作しない。

【００３１】１０７は１ビット当り”ハイ”、”ロー”
の２値のデジタルデータを持つ６ビットの表示データの
データバス、１０８−０から１０８−１９１は各々６ビ
ットのラッチ回路、１０９−０から１０９−１９１は各
々６ビットの出力バスである。

【００３２】データバス１０７には、クロック１０２に
同期して表示データが出力されている。ラッチ回路１０
８−０から１０８−１９１は、シフトレジスタ１０１の
出力バス１０５の１出力が接続されており、それらの信
号が有効になったときに、データバス１０７の表示デー
タをラッチし、その表示データをラッチデータとして出
力バス１０９−０から１０９−１９１に出力する。この
ようにしてラッチ回路１０８−０から１０８−１９１
は、シフトレジスタ１０１の出力に同期して、順次１９
２個の表示データをラッチし、それぞれ出力バス１０９
−０から１０９−１９１に出力する。

【００３３】１１１−０から１１１−１９１はラッチ回
路１１０−０から１１０−１９１のラッチデータの上位
２ビットの出力バス、１１２−０から１１２−１９１は
ラッチ回路１１０−０から１１０−１９１のラッチデー
タの下位４ビットの出力バスである。

【００３４】ラッチ回路１１０−０から１１０−１９１
は、ラッチクロック１０６が有効になると、出力バス１
０９−０から１０９−１９１のラッチデータを同時にラ
ッチし、上位２ビットは出力バス１１１−０から１１１
−１９１に、下位４ビットは出力バス１１２−０から１
１２−１９１に出力する。

【００３５】デコーダ１１３−０から１１３−１９１は
出力バス１１１−０から１１１−１９１のデータをデコ
ードする。デコーダ１１４−０から１１４−１９１は出
力バス１１２−０から１１２−１９１のデータをデコー
ドする。１１５−０から１１５−１９１はデコーダ１１
３−０から１１３−１９１のデコード信号を転送する出
力バスであり、各々４本の信号線を有する。１１６−０
から１１６−１９１はデコーダ１１４−０から１１４−
１９１のデコード信号を転送する出力バスであり、各々
１６本の信号線を有する。１１８は後述する液晶表示コ
ントローラ１００５内の制御信号生成回路から供給され
る、ラッチクロック１０６に同期したゲート回路１１７
−０から１１７−１９１の制御信号時間信号）、１１９
−０から１１９−１９１はゲート回路１１７−０から１
１７−１９１の出力バスである。

【００３６】デコーダ１１３−０から１１３−１９１
は、出力バス１１１−０から１１１−１９１に出力され
る上位２ビットのデータをデコードして、出力バス１１
５−０から１１５−１９１に出力する。デコーダ１１４
−０から１１４−１９１は、出力バス１１２−０から１
１２−１９１に出力される下位４ビットのデータをデコ
ードして、出力バス１１６−０から１１６−１９１に出
力する。ゲート回路１１７−０から１１７−１９１は、
制御信号１１８が無効になっているときは、下位４ビッ
トの出力バス１１９−０から１１９−１９１を遮断状態
にし、出力バス１１９−０から１１９−１９１にはデコ
ード値”０”に対応した出力線を有効にする。制御信号
１１８が有効になるとゲート回路１１７−０から１１７
−１９１は、出力バス１１６−０から１１６−１９１と
出力バス１１９−０から１１９−１９１を導通状態にす
る。

【００３７】１２１は外部より供給される５レベルの電
圧（第２の電圧）が伝播される電圧バス、１２２−０か
ら１２２−１９１は分圧回路１２０−０から１２０−１
９１の出力である。

【００３８】分圧回路１２０−０から１２０−１９１
は、出力バス１１５−０から１１５−１９１と出力バス
１１９−０から１１９−１９１のデータに対応した電圧
（第１の電圧）を電圧バス１２１の電圧をもとに生成
し、出力１２２−０から１２２−１９１に出力する。こ
の出力１２２−０から１２２−１９１の各出力は液晶パ
ネルに接続されており、液晶素子に電圧を印加すること
が出来る。

【００３９】図９は、図１に用いたゲート回路の簡単な
回路図である。ここではゲート回路１１７−０を用いて
説明する。

【００４０】出力バス１１６−０のうち、Ｄ０は表示デ
ータの下位４ビットのデコード値が”０”の時有効にな
る信号、同様にＤ１はデコード値”１”の時有効になる
信号、・・・、同様にＤ１５はデコード値”１５”の時
有効になる信号である。

【００４１】図９において、９０１はインバータ回路、
９０２は２入力のＯＲ回路である。インバータ回路９０
１は、制御信号１１８の極性を反転して、その反転信号
をＯＲ回路９０２に入力する。また、ＯＲ回路９０２に
は出力バス１１６−０のＤ０が入力する。制御信号１１
８が無効の時（第１の期間）は、つまり、”０”の時、
ＯＲ回路９０２にはインバータ回路９０１により”１”
が入力する。出力バス１１６−０のＤ０のデータに関わ
らず、出力ＤＧ０には”１”を出力し、有効状態とす
る。制御信号１１８が有効の時（第２の期間）は、つま
り”１”の時、ＯＲ回路９０２にはインバータ回路９０
１により”０”が入力しているため、出力バス１１６−
０のＤ０のデータがＤＧ０に出力されることになる。

【００４２】９０３−１から９０３−１５は２入力のＡ
ＮＤ回路である。ＡＮＤ回路９０３−１から９０３−１
５には、２入力のうち、一方には制御信号１１８が入力
され、他方には出力バス１１６−０のうちＤ１からＤ１
５を各々入力する。制御信号１１８が無効の時は、つま
り”０”の時、ＡＮＤ回路９０３−１から９０３−１５
の出力ＤＧ１からＤＧ１５はすべて”０”となり無効に
なる。制御信号１１８が有効の時は、つまり”１”の
時、ＡＮＤ回路９０３−１から９０３−１５は、出力バ
ス１１６−０のＤ１からＤ１５のデータと同値のデータ
を出力バス１１９−０のＤＧ１からＤＧ１５に出力す
る。

【００４３】図１の他のゲート回路１１７−１から１１
７−１９１も同様の動作をする。

【００４４】図２は、図１に示した分圧回路のブロック
図を示したものである。ここでは、図１の分圧回路１２
０−０を用いて説明する。図２において、電圧バス１２
１の電圧関係はＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０として説
明する。２０１は電圧セレクタ、２０２は高電位側の選
択スイッチング素子群、２０３は低電位側の選択スイッ
チング素子群、２０４は電圧セレクタ２０１の出力のう
ち高電圧側の出力、２０５は電圧セレクタ２０１の出力
のうち低電圧側の出力、２０６は出力２０４、２０５か
ら供給される電圧を出力２０５を含めた１６レベルの電
圧に分圧する分圧回路、２０７は分圧抵抗群、２０８は
選択スイッチング素子群、２０９はスイッチング素子群
２０８において低電位側の電位を出力するスイッチング
素子である。

【００４５】電圧セレクタ２０１は、出力バス１１５−
０に対応して、高電位側のスイッチング素子群２０２と
低電位側のスイッチング素子群２０３のうち、それぞれ
一つを導通状態にして高電位側の選択電圧を出力２０４
に出力し、低電位側の選択電圧を出力２０５に出力す
る。出力バス１１５−０のうち、ｄｇ０は表示データの
上位２ビットのデコード値が”０”の時有効になる出
力、ｄｇ１は同様にデコード値が”１”の時有効になる
出力、ｄｇ２は同様にデコード値が”２”の時有効にな
る出力、ｄｇ３は同様にデコード値が”３”の時有効に
なる出力である。ここでは、ｄｇ０が有効の時は、Ｖ
１，Ｖ０が選択され、ｄｇ１が有効のときは、Ｖ２，Ｖ
１が選択される。このようにデコード値に対応した電圧
とその１レベル上の電圧を選択する。

【００４６】出力２０４と出力２０５は、分圧回路２０
６に入力する。分圧回路２０６は、デコーダ出力１１９
−０に応じて、分圧抵抗群によって出力２０５の電位を
含む１６レベルに分圧した電圧のうち、選択スイッチン
グ素子群２０８によって１レベルを選択して出力２１２
に出力する。ＤＧ０が有効の場合、出力２０５の電位を
選択するようにスイッチング素子２０８が導通状態にな
る。ＤＧ１が有効の場合、出力２０４と出力２０５の電
位を１５分割した電圧のうち、低電位側から１番目の電
位を選択する。このようにデコード値に対応して、出力
２０４と出力２０５の電位を１６分割した電圧と出力２
０５の電位の１６レベルの中から、低電位側からデコー
ド値番目の電位を選択する。

【００４７】このような回路構成にすることで分圧回路
１２０−０は、電圧４組×１６分圧＝６４階調分の電圧
を生成し、６ビットの表示データに対応した電圧を出力
できる。

【００４８】図１の他の分圧回路１２０−１から１２０
−１９１も同様の動作をする。

【００４９】図１、図２、図３、図９を用いて、動作の
詳細な説明をする。ラッチ回路１０８−０から１０８−
１９１は、シフトレジスタ１０１の出力バス１０５に同
期して、データバス１０７の表示データを順次ラッチ
し、ラッチ出力を出力バス１０９−０から１０９−１９
１に出力する。この時のラッチ回路１０８−０にラッチ
する表示データを上位ビットから”１１０１００”とす
ると、出力バス１０９−０のデータは、”１１０１０
０”となる。その後、出力バス１０９−０のデータは、
つぎのラッチ回路１１０−０がラッチクロック１０６に
同期してラッチし、上位２ビットは出力バス１１１−０
に、下位４ビットは出力バス１１２−０に出力する。こ
の出力バス１１１−０のデータ”１１”はデコーダ１１
３−０に入力し、デコードされる。出力バス１１２−０
のデータ”０１００”は、デコーダ１１４−０のデコー
ダ回路に入力し、デコードされる。この結果、出力１１
０−０のデータのデコード値は”３”となり、出力バス
１１２−０のデータのデコード値は”４”となる。

【００５０】そして、デコード１１３−０の出力バス１
１５−０、デコード１１４−０の出力バス１１６−０の
うち、このデコード値”３”、”４”に対応した出力線
が有効になり、出力バス１１６−０はゲート回路１１７
−０に入力する。

【００５１】ゲート回路１１７−０の動作については、
図９を用いて説明する。この時は制御信号１１８が無
効、つまり”０”になっているので、ＯＲ回路９０２の
出力ＤＧ０は有効、つまり”１”になり、ＡＮＤ回路９
０３−１から９０３−１５の出力ＤＧ１からＤＧ１５は
無効、つまり”０”になっている。これらの出力は出力
バス１１９−０によりデコード値は図２に示す分圧回路
１２０−０に入力する。

【００５２】以下、図２を用いて分圧回路１２０−０の
動作を説明する。上位２ビットのデコード値”３”が出
力バス１１５−０を通して電圧セレクタ２０１に入力す
る。この結果、電圧セレクタ２０１は出力２０４に電圧
Ｖ４を、出力２０５に電圧Ｖ３を出力し、分圧回路２０
６に入力する。分圧回路２０６には、出力バス１１９−
０によってデコード値”０”が入力しているので、出力
１２２に電圧Ｖ３を出力するようにスイッチング素子２
０９が導通状態になる。このため、出力１２２と電圧バ
ス１２１のＶ３の電圧線との間には、抵抗が介在しない
ので、出力インピーダンスが低減する。

【００５３】その後、図１の制御信号１１８が有効、つ
まり”１”になると、図９に示すＯＲ回路９０２は、出
力バス１１６−０のＤ０のデータを出力ＤＧ０に出力
し、ＡＮＤ回路９０３−１から９０３−１５は出力バス
１１６−０のＤ１からＤ１５のデータを出力バス１１９
−０のＤＧ１からＤＧ１５に出力する。この時、出力バ
ス１１６−０は、デコード値”４”に相当するＤ４が有
効で他の出力は無効であり、図２に示す出力バス１１９
−０によって分圧回路２０６に入力する。分圧回路２０
６が各レベルを等分割している場合、ＤＧ４が有効にな
っていることから、スイッチング素子群２０８のうちＤ
Ｇ４が接続されているスイッチング素子が導通状態にな
り、 Ｖｓ＝Ｖ３＋（Ｖ４−Ｖ３）×４／１６ の電圧を出力１２２−０に出力する。

【００５４】図１の他の分圧回路１２１−１から１２１
−１９１も同様な動作をする。

【００５５】図３は、出力１２２の先に液晶パネルが接
続してある場合、出力１２２の出力波形図を示す。図３
において、３００は分圧回路の抵抗を通して、コンデン
サと等価と考えられる液晶への充電時の出力波形、３０
１は本実施例による充電時の出力波形である。液晶パネ
ルは容量性の負荷なので、容量部と外部電圧との間の抵
抗値によって、充電／放電時間が変化する。この間の抵
抗値が大きいほど充電／放電時間が長くなる。図１、図
２、図９で説明した方式では、出力波形３０１に示すよ
うに、図１記載のクロック１１８が無効の間は、電圧Ｖ
３が出力１２２から直接出力されるので、抵抗値は液晶
パネルの抵抗値のみなので、急速に立ち上がる。クロッ
ク１１８が有効になったときに分圧回路２０６を通した
規定値Ｖｓが出力される。そして、規定値Ｖｓまでは、
液晶パネルの抵抗値と分圧回路２０６の抵抗値が直列抵
抗になった状態で、充電／放電時間を行う。しかし、出
力波形３００に示したように、最初から分圧回路２０６
を通して出力すると、液晶パネルの抵抗値と分圧回路２
０６の抵抗値が見えるために充電／放電時間は長くな
る。

【００５６】本発明の第２の実施例を図４に示す。図４
は１９２出力のＸ駆動回路の簡単なブロック図を示す。

【００５７】図４において、４００は１９２出力のＸ駆
動回路、４０１はカウンタ、４０２はカウンタ４０１の
出力バス、４０３はカウンタ４０１との比較値を設定す
るデータの入力バス、４０４はコンパレータ、４０５は
制御信号、４０６はストップ信号である。カウンタ４０
１と、コンパレータ４０４とは、制御信号生成回路を構
成する。

【００５８】カウンタ４０１は、ラッチクロック１０６
が有効になると、クロック１０２に同期して”０”から
カウントを初め、カウント値を出力バス４０２に出力
し、コンパレータ４０４に入力する。コンパレータ４０
４には、外部からの比較値を入力バス４０３を通して入
力する。コンパレータ４０４は、入力バス４０３と出力
バス４０２を比較して、出力バス４０２のデータが入力
バス４０３のデータ以下の場合は、制御信号４０５を無
効にする。出力バス４０２のデータが入力バス４０３の
データより大きい場合は、制御信号４０５を有効にす
る。この時に、コンパレータ４０４は、ストップ信号４
０６を有効にする。ストップ信号４０６はカウンタ４０
１に入力し、カウンタ４０１はカウントを停止する。カ
ウンタ４０１は、再びラッチクロック１０６が無効から
有効になるまでカウントを停止し、ラッチクロック１０
６が無効から有効になると再び、”０”からカウントを
始める。

【００５９】図４の動作の説明をする。

【００６０】ラッチクロック１０６が有効になると、ラ
ッチ回路１１０−０から１１０−１９１が出力バス１０
９−０から１０９−１９１のラッチデータを同時にラッ
チする。このラッチデータの上位２ビットは、出力バス
１１０−０から１１０−１９１に出力し、デコーダ１１
３−０から１１３−１９１に入力し、デコードされて出
力バス１１５−０から１１５−１９１に出力される。こ
のラッチデータの下位４ビットは出力バス１１２−０か
ら１１２−１９１に出力し、デコーダ１１４−０から１
１４−１９１に入力し、デコードされて出力バス１１５
−０から１１５−１９１に出力される。更にラッチクロ
ック１６が有効になると、カウンタ４０１がカウントを
始めて、制御信号４０５を無効にする。ゲート回路１１
７−０から１１７−１９１は、制御信号４０５が無効の
間、出力バス１１９−０から１１９−１９１のうち、デ
コード値”０”に対応した出力線のみを有効にする。そ
の後、カウンタ４０１の出力バス４０２のデータが入力
バス４０３のデータより大きくなると、コンパレータ４
０４は制御信号４０５を有効にし、且つストップ信号４
０６を有効にしてカウンタ４０１の動作を停止する。制
御信号４０５が有効になるとゲート回路１１７−０から
１１７−１９１は、出力バス１１６−０から１１６−１
９１のデータを出力バス１１９−０から１１９−１９１
に出力する。

【００６１】他の回路の動作は、第１の実施例と同じで
ある。

【００６２】このような回路構成にすることでも、第１
の実施例と同等の動作が出来る。

【００６３】本発明の第３の実施例を図５、図１３に示
す。図５は１９２出力のＸ駆動回路の簡単なブロック
図、図１３はゲート回路の簡単なブロック図である。

【００６４】図５において、５００は１９２出力のＸ駆
動回路、５０１−０から５０１−１９１は下位４ビット
用のゲート回路（表示データ変更回路）、５０２−０か
ら５０２−１９１はゲート回路５０１−０から５０１−
１９１の出力バスである。ゲート回路５０１−０から５
０１−１９１は、制御信号１１８が無効の時は、出力バ
ス１１２−０から１１２−１９１のラッチデータを出力
しないで、出力バス５０２−０から５０２−１９１に”
０”を出力する。制御信号１１８が有効になるとゲート
回路５０１−０から５０１−１９１は、出力バス１１２
−０から１１２−１９１のデータを出力バス５０２−０
から５０２−１９１に出力する。

【００６５】図１３において、１３０１−０から１３０
１−３は２入力のＡＮＤ回路である。ＡＮＤ回路１３０
１−０から１３０１−３は、制御信号１１８が無効の時
には出力バス５０２−０のＲＤＧ０からＳＤＧ３をすべ
て無効にし、データ”０”を出力バス５０２−０に出力
する。制御信号１１８が有効の時には、ＡＮＤ回路１３
０１−０から１３０１−３は、出力バス５０２−０のＲ
ＤＧ０からＲＤＧ３に出力バス１１２−０のＲＤ０から
ＲＤ３のデータを出力する。

【００６６】この動作は、他のゲート回路５０１−１か
ら５０１−１９１で同様に行われる。

【００６７】図５、図１３を用いて動作の説明をする。
ラッチクロック１０６に同期して、ラッチ回路１１０−
０から１１０−１９１は、出力バス１０９−０から１０
９−１９１のラッチデータをすべてラッチし、上位２ビ
ットは、出力バス１１１−０から１１１−１９１に出力
し、デコーダ１１３−０から１１３−１９１に入力して
デコードし、各デコード値を出力バス１１５−０から１
１５−１９１に出力する。下位４ビットは、出力バス１
１２−０から１１２−１９１に出力し、ゲート回路５０
１−０から５０１−１９１に入力する。ゲート回路５０
１−０の動作について、図１３を用いて説明する。この
時に制御信号１１８は、ラッチクロック１０６に同期し
て無効になるので、ＡＮＤ回路１３０１−０から１３０
１−３は出力ＲＧＤ０からＲＧＤ３をすべて無効、つま
り”０”にして、出力バス５０２−０にデータ”０”を
出力する。この動作は、図５のゲート回路５０１−１か
ら５０１−１９１で行われる。このため、出力バス５０
２−０から５０２−１９１にはデータ”０”が出力され
る。その後、制御信号１１８が有効、つまり”１”にな
ると、図１３に示す出力バス５０２−０に出力ＲＤＧ０
からＲＤＧ３に出力バス１１２−０のＲＤ０からＲＤ３
のデータを出力する。同様に図５に示すゲート回路５０
１−１から５０１−１９１は出力バス１１２−０から１
１２−１９１のデータを、出力バス５０２−１から５０
２−１９１に出力する。

【００６８】他の回路の動作は、第１の実施例と同じで
ある。

【００６９】このような回路構成にすることで、第１の
実施例と同等の動作が出来る。

【００７０】本発明の第４の実施例を図６、図７に示
す。図６は１９２出力のＸ駆動回路の簡単なブロック
図、図７は分圧回路の簡単なブロック図である。

【００７１】図６において、６００は１９２出力のＸ駆
動回路、６０１−０から６０１−１９１は分圧回路であ
る。分圧回路６０１−０から６０１−１９１は、制御信
号１１８が無効の時は、上位２ビットのデコード値によ
って選択した２レベルの電圧のうち低電圧レベルの電圧
線と出力線を接続し、低電圧レベルの電圧を出力バス１
２２−０から１２２−１９１に出力する。制御信号１１
８が有効の時は、表示データに対応した電圧を出力バス
１２２−０から１２２−１９１に出力する。

【００７２】図７は、図６に示した一つの分圧回路のブ
ロック図を示したものである。図７において、７０１は
１６レベルに分圧する分圧回路、７０２は１７個の抵抗
を直列に接続した分圧抵抗、７０３は制御信号１１８が
無効の時に導通状態になるスイッチング素子、７０４は
インバータ、７０５はインバータ７０４の出力、７０６
は制御信号１１８が有効の時に導通状態になるスイッチ
ング素子である。直列抵抗７０２で分圧する分圧回路７
０１は、図２に示した分圧回路２０６のように低電位側
の出力２０５の電位を直接出力できない構造である。ス
イッチング素子７０３は、制御信号１１８が無効の時、
つまり”０”の時にインバータ７０４により有効信号”
１”が入力され、出力２０５と出力１２２−０を導通状
態にする。このとき、スイッチング素子７０６には、制
御信号１１８の無効、つまり”０”が入力しているの
で、スイッチング素子群２０８で選択された電圧は出力
１２２に出力されない。

【００７３】その後、制御信号１１８が有効になるとス
イッチング素子７０３には、”０”が出力７０５より入
力され、出力２０５と出力１２２を遮断状態にする。こ
のとき、スイッチング素子７０６は、有効になった制御
信号１１８の”１”が入力しているので、出力バス１１
６−０のデコード値で選択した電圧が出力１２２−０に
出力される。

【００７４】図６、図７を用いてラッチ回路１０８−０
にラッチされた表示データが”１１０１００”の時の動
作の説明をする。デコーダ１１３−０は出力バス１１１
−０のラッチデータ”１１”を、デコーダ１１４−０は
出力バス１１２−０のラッチデータ”０１００”をそれ
ぞれデコードし、出力バス１１５−０、１１６−０のデ
コード値”３”、”４”に対応する出力線を有効にす
る。出力バス１１５−０、１１６−０は分圧回路６０１
−０に入力する。分圧回路６０１−０の動作は図７を用
いて説明する。デコーダ出力１１５−０は、電圧セレク
タ２０１に入力し、デコード値”３”に対応して出力２
０４，２０５にそれぞれＶ４，Ｖ３の電圧を出力する。
この時、制御信号１１８は無効になっているので、出力
２０５は、スイッチング素子７０３を通して出力１２２
−０に出力する。また、分圧回路７０１は制御信号１１
８が無効の期間は、スイッチング素子７０６が遮断状態
なので、分圧した電圧値を出力しない。制御信号１１８
が有効になると、出力２０５と出力１２２−０が遮断状
態になり、デコーダ出力１１６−０のデコード値”４”
に対応した電圧をスイッチング素子７０６を通して出力
１２２−０から出力する。

【００７５】他の分圧回路６０１−１から６０１−１９
１も同様の動作をする。

【００７６】第５の本実施例を図１４に示す。図１４は
１９２出力のＸ駆動回路である。

【００７７】図１４において、１４００は１９２出力の
Ｘ駆動回路、１４０１は有効の期間を任意に設定できる
ラッチクロック、１４０２はインバータ、１４０３はイ
ンバータ１４０２の出力である。

【００７８】ラッチクロック１４０１は、シフトレジス
タ１０１とラッチ回路１１０−０から１１０−１９１に
入力する。更に、インバータ１４０２で反転して出力１
４０３に出力され、ゲート回路１１７−０から１１７−
１９１に入力する。

【００７９】図１４を用いて動作の説明をする。ラッチ
クロック１４０１が無効から有効になると、シフトレジ
スタ１０１は、クロック１０２に同期して出力Ｓ０から
順次Ｓ１９１までを１周期の期間有効にする。また、ラ
ッチクロック１４０１が無効から有効になるとラッチ回
路１１０−０から１１０−１９１が、前段のラッチ回路
１０８−０から１０８−１９１の出力バス１０９−０か
ら１０９−１９１のデータを同時にラッチする。

【００８０】さらに、ラッチクロック１４０１が無効か
ら有効になるとインバータ１４０２により反転した信
号、つまり有効から無効になる信号が出力１４０３に出
力される。その後、ラッチクロック１４０１が有効から
無効になるとインバータ１４０２により反転した信号、
つまり無効から有効になる信号が出力１４０３に出力さ
れる。出力１４０３はゲート回路１１７−０から１１７
−１９１に入力し、ゲート回路１１７−０から１１７−
１９１を制御する。

【００８１】その他の詳細な動作は、第１の実施例と同
じである。

【００８２】第６の実施例を図１５に示す。図１５は１
９２出力のＸ駆動回路の簡単なブロック図である。

【００８３】図１５において、１５００はＸ駆動回路、
１５０１はシフトレジスタ、１５０２はシフトレジスタ
１５０１の出力バス、１５０３は６ビットの赤色（以
下、Ｒと略す）用の表示データのデータバス、１５０４
は６ビットの緑色（以下、Ｇと略す）用の表示データの
データバス、１５０５は６ビットの青色（以下、Ｂと略
す）用の表示データのデータバス、１５０６はＲ用の電
圧バス、１５０７はＧ用の電圧バス、１５０８はＢ用に
電圧バスである。

【００８４】シフトレジスタ１５０１は、前段からの制
御信号１０３とクロック１０６とが有効になると、クロ
ック１０２に同期して出力バス１５０２の出力Ｓ０から
Ｓ６３までをクロック１０２の１周期の期間、順次有効
にする。出力Ｓ６３を有効にすると後段への制御信号１
０４を有効にする。そして、クロック１０２の１周期の
期間後、出力Ｓ６３を無効にする。再び、シフトレジス
タ１５０１は、前段からの制御信号１０３とクロック１
０６とが有効になると、動作を始める。出力バス１５０
２の出力Ｓ０は、ラッチ回路１０８−０、１０８−１、
１０８−２に入力する。出力バス１５０２の次の出力Ｓ
１は、ラッチ回路１０８−３、１０８−４、１０８−５
に入力する。出力バス１５０２の各出力は、ラッチ回路
１０８−０から１０８−１９１の３個づつに接続してい
る。

【００８５】Ｒ用のデータバス１５０３は、ラッチ回路
１０８−０から２つ置きのラッチ回路に接続する。Ｇ用
のデータバス１５０４は、ラッチ回路１０８−１から２
つ置きのラッチ回路に接続する。Ｂ用のデータバス１５
０５は、ラッチ回路１０８−２から２つ置きのラッチ回
路に接続する。

【００８６】Ｒ用の電圧バス１５０６は、分圧回路１２
０−０から２つ置きの分圧回路に接続してある。Ｇ用の
電圧バス１５０７は、分圧回路１２０−１から２つ置き
の分圧回路に接続してある。Ｂ用の電圧バス１５０８
は、分圧回路１２０−２から２つ置きの分圧回路に接続
してある。

【００８７】図１５を用いて動作の説明をする。

【００８８】ラッチクロック１０６、制御信号１０３が
有効になると、シフトレジスタ１５０１はクロック１０
２に同期して、出力バス１５０２の出力Ｓ０から順次有
効にする。Ｓ０が有効になると、ラッチ回路１０８−０
は、Ｒ用のデータバス１５０３のデータをラッチし、ラ
ッチデータを出力バス１０９−０に出力する。更に、ラ
ッチ回路１０８−１は、Ｇ用のデータバス１５０４のデ
ータ、ラッチ回路１０８−２は、Ｂ用のデータバス１５
０５のデータをラッチし、ラッチデータをそれぞれ出力
バス１０９−１、１０９−２に出力する。ラッチ回路１
０８−３から１０８−１９１は、３個ごとに同様の動作
を出力バス１５０２の出力に同期して行う。以下の分圧
回路１２０−０から１２０−１９１までの動作は、第３
の実施例と同様である。分圧回路１２０−０から１２０
−１９１の基本動作は第３の実施例と同等である。相違
点は、Ｒ用の表示データに対応した電圧を出力する分圧
回路には、Ｒ用の電圧バスが接続してあり、液晶パネル
のＲ用のフィルター特性に合った電圧が出力できること
である。Ｇ用、Ｂ用の表示データに対応した分圧回路に
も、それぞれＧ用、Ｂ用の電圧バスが接続してあり、フ
ィルター特性に合った電圧が出力できる。

【００８９】このような回路構成にすることで、シフト
レジスタ１５０１の回路規模を小さくでき、各フィルタ
ー特性にあった電圧を供給することで表示特性の良い表
示が得られる。

【００９０】前記第１、第２、第３、第４、第６の実施
例において、液晶パネルの容量値と抵抗値が変化して
も、制御信号１１８の無効の期間をを任意に設定出来る
ので、対応出来る。

【００９１】前記第５の実施例において、液晶パネルの
容量値と抵抗値が変化しても、ラッチクロック１４０１
の無効の期間を任意に設定出来るので、対応出来る。

【００９２】前記第１、第２、第３、第５、第６の実施
例において、分圧回路は直列抵抗を用いているが、低電
位側の出力を直接出力できる構成の分圧回路なら全て同
様の駆動方式を用いることにより、同様の効果が得られ
る。

【００９３】前記第１、第２、第３、第４、第５、第６
の実施例において、分圧回路の分圧数が変更、例えば８
分圧になった場合は、外部からの電圧数を９レベルに
し、ラッチデータを上位３ビットと下位３ビットに分け
て、それに応じたデコーダを用いることにより対応でき
る。このように分圧数の変化にも同様の変更で十分対応
できる。

【００９４】前記第１、第２、第３、第４、第５、第６
の実施例において、階調数の変化、例えば６４階調から
２５６階調に変化した場合は、データバス１０７を８ビ
ットとし、ラッチ回路のビット数を６ビットから８ビッ
トに増やし、外部からの電圧数を１７レベルとすると、
ラッチデータを上位４ビットと下位４ビットに分けて、
それに応じたデコーダと１６分圧の分圧回路を用いるこ
とで対応できる。このように階調数の変化にも十分対応
できる。

【００９５】前記第１、第３、第４、第６の実施例にお
いても、前記第５の実施例のようにラッチクロック１４
０１を用いて制御しても動作する。

【００９６】前記第１から第６までの実施例において、
出力数の変更には、シフトレジスタの出力数、ラッチ回
路の回路数、ゲート回路の回路数、デコーダの回路数、
分圧回路の回路数を出力数に合わせることで対応でき
る。

【００９７】前記第１から第５までの実施例において、
前記第６の実施例のように数出力分のデータを同時にラ
ッチすることで、シフトレジスタの回路規模を小さくで
きる。また、各フィルターに対応した電圧を供給するこ
とで、フィルター特性に合った出力電圧が得られる。

【００９８】本発明の第７の実施例を図１０、図１１、
図１２に示す。図１０は前記Ｘ駆動回路を用いた液晶表
示装置１０２５の簡単な構成図、図１１は上部Ｘ駆動回
路群の構成図、図１２は下部Ｘ駆動回路群の構成図を示
す。

【００９９】１００１はＲ、Ｇ、Ｂ用の各色６ビット表
示データのデータバス、１００２はドットクロック、１
００３は水平同期信号、１００４は垂直同期信号、１０
０５は液晶表示コントローラである。データバス１００
１の表示データは、ドットクロック１００２に同期して
液晶表示コントローラ１００５に入力する。更に液晶表
示コントローラ１００５には、水平同期信号１００３と
垂直同期信号１００４が入力する。液晶表示コントロー
ラ１００５は、ドットクロック１００２からクロック１
０２を生成し、水平同期信号１００３からクロック１０
６を生成し、液晶表示装置が駆動できるように表示デー
タの並び換えやクロックの制御を行う。

【０１００】１００７は前記１９２出力のＸ駆動回路５
個で構成する上部Ｘ駆動回路群、１００８は前記１９２
出力のＸ駆動回路５個で構成する下部Ｘ駆動回路群、１
００９は上部Ｘ駆動回路用の表示データのデータバス、
１０１０は下部Ｘ駆動回路用の表示データのデータバ
ス、１０１１は上部Ｘ駆動回路群の出力バス、１０１２
は下部Ｘ駆動回路群の出力バス、１０１３は１９２０画
素×４８０ラインで構成されるアクティブマトリクス型
の液晶パネル、１０１４は交流化信号、１０１５は液晶
表示用電源回路、１０１６は対向電極用電圧を伝播する
出力、１０１７は上部用電圧バス、１０１８は下部用電
圧バスである。

【０１０１】上部Ｘ駆動回路群１００７には液晶表示コ
ントローラ１００５から表示データバス１００９により
表示データが伝送され、その表示データに対応した電圧
を電圧バス１０１７から選択し、出力バス１０１１に出
力し、液晶パネル１０１３に出力する。

【０１０２】下部Ｘ駆動回路群１００８には液晶表示コ
ントローラ１００５から表示データバス１０１０により
表示データが伝送され、その表示データに対応した電圧
を電圧バス１０１８から選択し、出力バス１０１２に出
力し、液晶パネル１０１３に出力する。

【０１０３】出力バス１０１１と出力バス１０１２の各
出力線は、液晶パネル１０１３の縦ラインに接続してあ
り、且つお互いに同一縦ラインに接続しないように一つ
置きに接続してある。液晶表示用電源回路１０１５は、
アクティブマトリクス型液晶パネルの対向電極に供給す
る電圧を生成し、出力１０１６に伝播する。また、液晶
表示用電源回路１０１５は、交流化信号１０１４に同期
して、電圧バス１０１７に出力する電圧を出力１０１６
の電位に対して、交流化信号１０１４が有効時は正極性
の電圧を出力し、無効時は負極性の電圧を出力する。ま
た、電圧バス１０１８に出力する電圧は、出力１０１６
の電位に対して交流化信号１０１４が有効時は負極性の
電圧を出力し、無効時は正極性の電圧を出力する。

【０１０４】１０１９−０から１０１９−２は１６０出
力のＹ駆動回路、１０２０はクロック、１０２１はＹ駆
動回路のオン電圧の出力、１０２２はＹ駆動回路のオフ
電圧の出力、１０２３−０、１０２３−１は次段のＹ駆
動回路への制御信号、１０２４はＹ駆動回路１０１９−
０から１０１９−３の出力バスである。

【０１０５】クロック１０２０は、垂直同期信号１００
４を用いて液晶表示コントローラ１００５で生成され
る。

【０１０６】Ｙ駆動回路１０１９−０は、液晶用表示コ
ントローラ１００５の出力するクロック１０６に同期し
て、出力バス１０２４の出力線をＳ０からＳ１５９まで
順次クロック１０６の１周期の期間だけ出力１０２１の
オン電圧を出力する。選択されていない出力線は出力１
０２１のオフ電圧を出力する。Ｙ駆動回路１０１９−０
は、Ｓ１５９にオン電圧を出力すると後段への制御信号
１０２３−０を有効にし、クロック１０６の１周期の期
間後出力Ｓ１５９にオフ電圧を出力する。Ｙ駆動回路１
０１９−１、１０１９−２も前段からの制御信号１０２
３−０、１０２３−１が有効になると同様の動作をす
る。また、クロック１０２０が有効になると、再びＹ駆
動回路１０１９−０のＳ０にオン電圧が出力され、その
後クロック１０６に同期して動作する。

【０１０７】図１１は、上部Ｘ駆動回路群の構成図であ
る。

【０１０８】上部Ｘ駆動回路群１００７は、前記の第１
の実施例に用いたＸ駆動回路を５個直列に接続した回路
構成になっている。各々１９２個の表示データを順次記
憶する動作をし、１水平ライン文のデータに対応した電
圧を出力する。また、データバス１００９と電圧バス１
０１７は、前記の第１、第３、第４の実施例でのデータ
バス１０７と電圧１２１と同じである。

【０１０９】図１２は、下部Ｘ駆動回路群の構成図であ
る。

【０１１０】下部Ｘ駆動回路群１００８は、前記の第１
の実施例に用いたＸ駆動回路を５個直列に接続した回路
構成になっている。各々１９２個の表示データを順次記
憶する動作をし、１水平ライン文のデータに対応した電
圧を出力する。また、データバス１０１０と電圧バス１
０１８は、前記の第１、第３、第４の実施例でのデータ
バス１０７と電圧１２１と同じである。

【０１１１】図１０、図１１、図１２を用いて動作の説
明をする。

【０１１２】アクティブマトリックス型液晶パネル１０
１３の１ライン目に電圧を印加する場合について説明す
る。

【０１１３】ドットクロック１００２に同期してデータ
バス１００１で伝送されてきた表示データは、液晶表示
コントローラ１００５で上部Ｘ駆動回路群１００７と下
部Ｘ駆動回路群１００８のデータに分けられ、それぞれ
データバス１００９とデータバス１０１０にクロック１
０２に同期して出力される。液晶コントローラ１００５
は、１ライン分の表示データを出力すると、クロック１
０６を有効にする。

【０１１４】以下、図１１を用いて説明する。データバ
ス１００９の表示データは、クロック１０２に同期して
Ｘ駆動回路１００−０にラッチされる。Ｘ駆動回路１０
０−０は、１９２個めの表示データのラッチ中に次段へ
の制御信号１０４−０を有効にする。有効になった制御
信号１０４−０が入力したＸ駆動回路１００−１は、ク
ロック１０２に同期してデータバス１００９のデータを
ラッチする。このようにして１ライン分の表示データを
ラッチする。

【０１１５】その後、図１０に示すクロック１０２０が
有効になり、Ｙ駆動回路１０１９−０のＳ０にオン電圧
が出力され、アクティブマトリックス型液晶パネル１０
１３の１ライン目が有効になる。またクロック１０２０
に同期してクロック１０６が有効になると、それに同期
してＸ駆動回路１００−０から１００−５はラッチした
データを２段目のラッチ回路に同時にラッチする。そし
て、クロック１０６に同期した制御信号１１８が有効の
期間は、ラッチデータの上位２ビットに対応した電圧を
電圧バスから選択し出力バス１０１１に出力し、制御信
号１１８が無効になると６ビットのラッチデータに対応
した分圧電圧を出力バス１０１２に出力する。また、図
１２のＸ駆動回路１００−５は図１１のＸ駆動回路１０
０−０と、以下、Ｘ駆動回路１００−９までは図１１の
Ｘ駆動回路１００−４と同様の動作をする。更に、制御
信号１０４−４と図１１の制御信号１０４−０と、以
下、制御信号１０４−７と図１１の制御信号１０４−３
は同様の動作する。このようにして、１ライン分の表示
データに対応した電圧をアクティブマトリックス型液晶
パネル１０１３の１ライン目の各画素に印加できる。１
ライン目の出力中にＸ駆動回路１００−０から１００−
４は、２ライン目の表示データをラッチする。

【０１１６】この動作を繰り返すことにより、アクティ
ブマトリックス型液晶パネルの表示が行える。

【０１１７】第２の実施例のＸ駆動回路を用いる場合
は、制御信号１１８を使用しない構成にすることで対応
できる。

【０１１８】第５の実施例のＸ駆動回路を用いる場合
は、制御信号１１８とクロック１０６を使用しないで、
クロック１４０１を用いる構成にすることで対応でき
る。

【０１１９】第３、第４の実施例のＸ駆動回路を用いて
同様の構成にすることでも実現できる。

【０１２０】表示データのビット数の増加については、
データバスのバス幅とＸ駆動回路のビット数と出力電圧
数を増加させることで対応できる。Ｘ駆動回路の構成に
よっては、電圧バスの電圧数を増加させてもよい。

【０１２１】制御信号１１８を液晶表示コントローラ１
００５を用いずに液晶表示装置１０２５ないで、例え
ば、第２の実施例で用いた制御信号生成回路４０１を用
いて生成しても同様の動作をする。

【０１２２】第６の実施例のＸ駆動回路を用いる場合
は、データバス１００９と１０１０をＲＧＢの各データ
を並列に出力し、電圧バス１０１７と１０１８にＲＧＢ
用の電圧を並列に出力することで対応できる。

【０１２３】第８の本実施例を図１６に示す。図１６は
前記液晶表示装置を用いた情報処理装置のブロック図を
示す。

【０１２４】１６０１は情報処理装置であり、１６０２
は中央演算回路、１６０３はアドレスバス、１６０４は
データバス、１６０５はメモリ、１６０６は表示コント
ローラ、１６０７は表示コントローラの出力バス、１６
０８は表示メモリである。

【０１２５】中央演算回路１６０２は、データバス１６
０４からのデータにより、データバス１６０４にデータ
の出力やデータの読み込みを行ったり、アドレスバス１
６０３にアドレスを出力する。メモリ１６０５はアドレ
スバス１６０３のアドレス値がメモリの番地を指示して
いた場合、その番地のメモリとデータバス１６０４を導
通状態にする。表示コントローラ１６０６は、アドレス
バス１６０３のアドレス値が表示コントローラ１６０６
を指示していた場合、データバス１６０３と表示コント
ローラ１６０６内のメモリを導通状態にする。表示コン
トローラ１６０６は、内部のメモリのデータに応じて表
示メモリを出力バス１６０７経由で制御し、更にドット
クロック１００２、水平同期信号１００３、垂直同期信
号１００４を生成し、出力する。表示メモリ１６０８
は、アドレスバス１６０３のアドレス値が表示メモリ１
６０８を指示している場合、表示メモリ１６０８は、そ
のアドレス値の示すメモリとデータバス１６０４を導通
状態にする。また、表示コントローラ１６０６の出力バ
ス１６０７の出力するデータに応じて、表示メモリ１６
０８の内容を出力バス１００１に出力する。

【０１２６】情報処理装置１６０１において、表示コン
トローラ１６０６及び表示メモリ１６０８に中央演算回
路１６０２からアクセスがない場合、表示コントローラ
１６０６は、ドットクロック１００２に同期して表示デ
ータを出力するように、出力バス１６０７に読み込みを
指示する信号とそのドットクロック１００２に対応した
アドレスデータを出力する。この時表示メモリは、読み
込みを指示され、且つアドレスデータが出力バス１６０
７から入力されたので、出力バス１６０７の指示するア
ドレスのデータをデータバス１００１に出力する。デー
タバス１００１は液晶表示装置１０２５にドットクロッ
ク１００２に同期して入力する。更に、表示コントロー
ラ１６０６で生成した水平同期信号１００３と垂直同期
信号１００４が入力する。

【０１２７】このようにすることで本発明のＸ駆動回路
を用いた液晶表示装置をパソコン、ワークステイション
に接続して動作することができる。

【０１２８】本実施例によれば、分圧回路を持つＸ駆動
回路の分圧回路で直接、容量性の付加を駆動する場合、
充電／放電時間を短縮できる。また、抵抗を用いて分圧
する分圧回路において、抵抗値を下げる必要がないの
で、消費電力の増加を最小にすることができ、さらに、
精度の高い出力が得られる。

【０１２９】また、高精度のバッファ回路を必要としな
いので、その分、回路面積の増加を抑えることができ
る。

【０１３０】以下、本発明の第９の実施例を図１７、図
１８、図１９、図２０、図２１を用いて説明する。図１
７は、１９２出力のＸ駆動回路の簡単なブロック図、図
１８はゲート回路の簡単な回路図、図１９は電圧波形
図、図２０は分圧回路の簡単なブロック図、図２１は出
力波形図である。

【０１３１】図１７は、１９２個の出力を持ち１出力あ
たり６４階調分の電圧を出力できるＸ駆動回路である。
図１７において、１００は１９２出力のＸ駆動回路、１
０１はシフトレジスタ、１０２はクロック、１０３は前
段のＸ駆動回路からの制御信号、１０４は後段のＸ駆動
回路への制御信号、１０５はシフトレジスタ１０１の出
力バス、１０６はラッチクロックである。

【０１３２】シフトレジスタ１０１は、前段のＸ駆動回
路からの制御信号１０３が有効になると、クロック１０
２に同期して出力バス１０５の出力をＳ０からＳ１９１
までを順次、クロック１０２の１周期の期間有効にす
る。シフトレジスタ１０１は、出力Ｓ１９１を有効にす
ると、後段のＸ駆動回路への制御信号１０４を有効にす
る。その後、シフトレジスタ１０１は、クロック１０２
の１周期後に出力Ｓ１９１を無効にし、次にラッチクロ
ック１０６が有効になった後、前段のＸ駆動回路からの
制御信号１０３が有効になるまで動作しない。

【０１３３】１０７は１ビット当り”ハイ”、”ロー”
の２値のデジタルデータを持つ６ビットの表示データの
データバス、１０８−０から１０８−１９１は各々６ビ
ットのラッチ回路、１０９−０から１０９−１９１は各
々６ビットの出力バスである。

【０１３４】データバス１０７には、クロック１０２に
同期して表示データが出力されている。ラッチ回路１０
８−０から１０８−１９１は、シフトレジスタ１０１の
出力バス１０５の１出力が接続されており、それらの信
号が有効になったときに、データバス１０７の表示デー
タをラッチし、その表示データをラッチデータとして出
力バス１０９−０から１０９−１９１に出力する。この
ようにしてラッチ回路１０８−０から１０８−１９１
は、シフトレジスタ１０１の出力に同期して、順次１９
２個の表示データをラッチし、それぞれ出力バス１０９
−０から１０９−１９１に出力する。

【０１３５】１１０−０から１１０−１９１は６ビット
のラッチ回路、１１１−０から１１１−１９１はラッチ
回路１１０−０から１１０−１９１のラッチデータの上
位３ビットの出力バス、１１２−０から１１２−１９１
はラッチ回路１１０−０から１１０−１９１のラッチデ
ータの下位３ビットの出力バスである。

【０１３６】ラッチ回路１１０−０から１１０−１９１
は、ラッチクロック１０６が有効になると、出力バス１
０９−０から１０９−１９１のラッチデータを同時にラ
ッチし、上位３ビットは出力バス１１１−０から１１１
−１９１に、下位４ビットは出力バス１１２−０から１
１２−１９１に出力する。

【０１３７】１１３−０から１１３−１９１は出力バス
１１１−０から１１１−１９１のデータをデコードする
デコーダ、１１４−０から１１４−１９１は出力バス１
１２−０から１１２−１９１のデータをデコードするデ
コーダ、１１５−０から１１５−１９１はデコーダ１１
３−０から１１３−１９１のデコード信号を転送する出
力バスであり、各々８本の信号線を有する。１１６−０
から１１６−１９１はデコーダ１１４−０から１１４−
１９１のデコード信号を転送する出力バスであり、各々
８本の信号線を有する。Ａ１１７−０からＡ１１７−１
９１はゲート回路、１１８は外部から供給されるラッチ
クロック１０６に同期したゲート回路Ａ１１７−０から
Ａ１１７−１９１の制御信号、１１９−０から１１９−
１９１はゲート回路Ａ１１７−０からＡ１１７−１９１
の出力バスである。

【０１３８】デコーダ１１３−０から１１３−１９１
は、出力バス１１１−０から１１１−１９１に出力され
る上位３ビットのデータをデコードして、出力バス１１
５−０から１１５−１９１に出力する。デコーダ１１４
−０から１１４−１９１は、出力バス１１２−０から１
１２−１９１に出力される下位３ビットのデータをデコ
ードして、出力バス１１６−０から１１６−１９１に出
力する。ゲート回路Ａ１１７−０からＡ１１７−１９１
は、制御信号１１８が無効になっているときは、下位３
ビットの出力バス１１９−０から１１９−１９１を遮断
状態にし、出力バス１１９−０から１１９−１９１には
デコード値”７”に対応した出力線を有効にする。制御
信号１１８が有効になるとゲート回路Ａ１１７−０から
Ａ１１７−１９１は、出力バス１１６−０から１１６−
１９１と出力バス１１９−０から１１９−１９１を導通
状態にする。

【０１３９】Ａ１２０−０からＡ１２０−１９１は表示
データに対応した電圧を生成する分圧回路、１２１は外
部より供給される９レベルの電圧が伝播される電圧バ
ス、Ａ１２２−０からＡ１２２−１９１は分圧回路Ａ１
２０−０からＡ１２０−１９１の出力である。

【０１４０】分圧回路Ａ１２０−０からＡ１２０−１９
１は、出力バス１１５−０から１１５−１９１と出力バ
ス１１９−０から１１９−１９１のデータに対応した電
圧を電圧バス１２１の電圧をもとに生成し、出力Ａ１２
２−０からＡ１２２−１９１に出力する。この出力Ａ１
２２−０からＡ１２２−１９１の各出力は液晶パネルに
接続されており、各液晶素子に電圧を印加することが出
来る。

【０１４１】図１８は、図１７に用いたゲート回路の簡
単な回路図である。ここではゲート回路Ａ１１７−０を
用いて説明する。

【０１４２】出力バス１１６−０のうち、Ｄ０は表示デ
ータの下位３ビットのデコード値が”０”の時”１”に
なる信号、同様にＤ１はデコード値”１”の時”１”に
なる信号、・・・、同様にＤ７はデコード値”７”の
時”１”になる信号である。

【０１４３】図１８において、Ａ２０１はインバータ回
路、Ａ２０２は２入力のＯＲ回路である。インバータ回
路Ａ２０１は、制御信号１１８を反転して、その反転信
号をＯＲ回路Ａ２０２に入力する。また、ＯＲ回路Ａ２
０２には出力バス１１６−０のＤ７が入力する。制御信
号１１８が”０”の時、ＯＲ回路Ａ２０２にはインバー
タ回路Ａ２０１により”１”が入力する。出力バス１１
６−０のＤ７のデータに関わらず、出力ＤＧ７には”
１”を出力する。制御信号１１８が”１”の時、ＯＲ回
路Ａ２０２にはインバータ回路Ａ２０１により”０”が
入力しているため、出力バス１１６−０のＤ７のデータ
がＤＧ７に出力されることになる。

【０１４４】Ａ２０３−０からＡ２０３−６は２入力の
ＡＮＤ回路である。ＡＮＤ回路Ａ２０３−０からＡ２０
３−６には、２入力のうち、一方には制御信号１１８が
入力され、他方には出力バス１１６−０のうちＤ１から
Ｄ６を各々入力する。制御信号１１８が”０”の時、Ａ
ＮＤ回路Ａ２０３−０からＡ２０３−６の出力ＤＧ０か
らＤＧ６はすべて”０”となる。制御信号１１８が”
１”の時、ＡＮＤ回路Ａ２０３−０からＡ２０３−６
は、出力バス１１６−０のＤ０からＤ６のデータと同値
のデータを出力バス１１９−０のＤＧ０からＤＧ１４に
出力する。

【０１４５】図１７の他のゲート回路Ａ１１７−１から
Ａ１１７−１９１も同様の動作をする。

【０１４６】図１９は、対向電極電圧を基準としたとき
のＸ駆動回路に供給する電圧レベルである。図１９
（ａ）はＶ０からＶ８と対向電極との差の絶対値の高低
関係が極性によって変わらないときの電圧交流方式、図
１９（ｂ）はＶ０からＶ８と対向電極との差の絶対値の
高低関係が極性によって反転するときの電圧交流方式を
示す。本実施例では、図１９（ａ）の電圧レベルの組合
せの電圧がＸ駆動回路に供給している場合である。

【０１４７】図２０は、図１７に示した分圧回路のブロ
ック図を示したものである。ここでは、図１７の分圧回
路Ａ１２０−０を用いて説明する。Ａ４０１は電圧セレ
クタ、Ａ４０２は高電位側の選択スイッチング素子群、
Ａ４０３は低電位側の選択スイッチング素子群、Ａ４０
４は電圧セレクタＡ４０１の出力のうち高電圧側の出
力、Ａ４０５は電圧セレクタＡ４０１の出力のうち低電
圧側の出力、Ａ４０６は出力Ａ４０４、Ａ４０５から供
給される電圧を出力Ａ４０４を含めた８レベルの電圧に
分圧する分圧回路、４０７は分圧抵抗群、４０８は選択
スイッチング素子群、４０９はスイッチング素子群４０
８において高電位側の電位を出力するスイッチング素子
である。

【０１４８】電圧セレクタＡ４０１は、出力バス１１５
−０に対応して、高電位側のスイッチング素子群Ａ４０
２と低電位側のスイッチング素子群Ａ４０３のうち、そ
れぞれ一つを導通状態にして高電位側の選択電圧を出力
Ａ４０４に出力し、低電位側の選択電圧を出力Ａ４０５
に出力する。出力バス１１５−０のうち、ｄｇ０は表示
データの上位２ビットのデコード値が”０”の時有効に
なる出力、ｄｇ１は同様にデコード値が”１”の時有効
になる出力、ｄｇ２は同様にデコード値が”２”の時有
効になる出力、・・・、ｄｇ７は同様にデコード値が”
３”の時有効になる出力である。ここでは、ｄｇ０が有
効の時は、Ｖ１，Ｖ０が選択され、ｄｇ１が有効のとき
は、Ｖ２，Ｖ１が選択される。このようにデコード値に
対応した２レベルの電圧を選択する。

【０１４９】出力Ａ４０４と出力Ａ４０５は、分圧回路
Ａ４０６に入力する。分圧回路Ａ４０６は、デコーダ出
力１１９−０に応じて、分圧抵抗群４０７によって出力
Ａ４０４の電位を含む８レベルに分圧した電圧のうち、
選択スイッチング素子群４０８によって１レベルを選択
して出力Ａ１２２−０に出力する。ＤＧ７が有効の場
合、出力Ａ４０４の電位を選択するようにスイッチング
素子４０９が導通状態になる。ＤＧ０が有効の場合、出
力Ａ４０６と出力４０７の電位を１５分割した電圧のう
ち、低電位側から１番目の電位を選択する。このように
デコード値に対応して、出力Ａ４０４と出力Ａ４０５の
電位を７分割した電圧と出力Ａ４０４の電圧の８レベル
の中から、低電位側からデコード値番目の電位を選択す
る。

【０１５０】このような回路構成にすることで分圧回路
Ａ１２０−０は、電圧８組×８分圧＝６４レベルの電圧
を生成し、６ビットの表示データに対応した電圧を出力
できる。

【０１５１】図１７の他の分圧回路Ａ１２０−１からＡ
１２０−１９１も同様の動作をする。

【０１５２】図１７、図１８、図２０、図２１を用い
て、動作の詳細な説明をする。ラッチ回路１０８−０か
ら１０８−１９１は、シフトレジスタ１０１の出力バス
１０５に同期して、データバス１０７の表示データを順
次ラッチし、ラッチ出力を出力バス１０９−０から１０
９−１９１に出力する。この時のラッチ回路１０８−０
にラッチする表示データを上位ビットから”１１０１０
０”とすると、出力バス１０９−０のデータは、”１１
０１００”となる。その後、出力バス１０９−０のデー
タは、つぎのラッチ回路１１０−０がラッチクロック１
０６に同期してラッチし、上位３ビットは出力バス１１
１−０に、下位３ビットは出力バス１１２−０に出力す
る。この出力バス１１１−０のデータ”１１０”はデコ
ーダ１１３−０に入力し、デコードされる。出力バス１
１２−０のデータ”１００”は、デコーダ１１４−０の
デコーダ回路に入力し、デコードされる。この結果、出
力１１０−０のデータのデコード値は”６”となり、出
力バス１１２−０のデータのデコード値は”４”とな
る。そして、デコード１１３−０の出力バス１１５−
０、デコード１１４−０の出力バス１１６−０のうち、
このデコード値”６”、”４”に対応した出力線が有効
になり、出力バス１１６−０はゲート回路Ａ１１７−０
に入力する。ゲート回路Ａ１１７−０の動作について
は、図１８を用いて説明する。この時は制御信号１１８
が”０”になっているので、ＯＲ回路Ａ２０２の出力Ｄ
Ｇ７は”１”になり、ＡＮＤ回路Ａ２０３−１からＡ２
０３−７の出力ＤＧ０からＤＧ７は”０”になってい
る。これらの出力は出力バス１１９−０により図１８に
示す分圧回路Ａ１２０−０からＡ１２０−１９１に入力
する。以下、図２０を用いて分圧回路Ａ１２０−０の動
作を説明する。電圧セレクタＡ４０１に入力する出力バ
ス１１５−０のうち上位３ビットのデコード値”６”の
データ線ｄｇ６が有効になっている。この結果、電圧セ
レクタＡ４０１は出力Ａ４０４に電圧Ｖ７を、出力Ａ４
０５に電圧Ｖ６を出力し、各々分圧回路Ａ４０６に入力
する。分圧回路Ａ４０６には、出力バス１１９−０のデ
ータ線ＤＧ７が有効になっている。この結果、出力Ａ１
２２−０に電圧Ｖ７を出力するようにスイッチング素子
４０９が導通状態になる。このため、出力Ａ１２２−０
と電圧バス１２１のＶ７の電圧線との間には、抵抗素子
が介在しないので、出力インピーダンスが低減する。そ
の後、図１７の制御信号１１８が”１”になると、図１
８に示すＯＲ回路Ａ２０２は、出力バス１１６−０のＤ
７のデータを出力ＤＧ７に出力し、ＡＮＤ回路Ａ２０３
−０からＡ２０３−６は出力バス１１６−０のＤ０から
Ｄ６のデータを出力バス１１９−０のＤＧ０からＤＧ１
４に出力する。この時、出力バス１１６−０は、デコー
ド値”４”に相当するＤ４が有効で他の出力は無効であ
り、図２０に示す出力バス１１９−０によって分圧回路
Ａ４０６に入力する。分圧回路Ａ４０６が各レベルを等
分割している場合、ＤＧ４が有効になっていることか
ら、スイッチング素子群４０８のうちＤＧ４が接続され
ているスイッチング素子が導通状態になり、 Ｖｓ＝Ｖ６＋（Ｖ７−Ｖ６）×４／８ の電圧を出力Ａ１２２−０に出力する。

【０１５３】図１７の他の分圧回路１２１−１から１２
１−１９１も同様な動作をし、表示データに対応した電
圧を出力する。

【０１５４】図２１は、出力Ａ１２２の先に液晶パネル
が接続してある場合、出力Ａ１２２の出力波形図を示
す。図２１において、Ａ５００は分圧回路の抵抗を通し
ての充電時の出力波形、Ａ５０１は本実施例による充電
時の出力波形である。液晶パネルは容量性の負荷なの
で、容量値と外部電圧との間の抵抗値によって、充電／
放電時間が変化する。この間の抵抗値が大きいほど充電
／放電時間が長くなる。図１７、図１８、図２０で説明
した方式では、出力波形Ａ５０１に示すように、図１７
記載のクロック１１８が無効の間は、電圧Ｖ７が出力Ａ
１２２から直接出力されるので、抵抗値は液晶パネルの
抵抗値のみなので、急速に立ち上がる。クロック１１８
が有効になったときに分圧回路Ａ４０６を通した規定値
Ｖｓが出力される。そして、規定値Ｖｓまでは、液晶パ
ネルの抵抗値と分圧回路Ａ４０６の抵抗値が直列抵抗に
なった状態で、充電／放電時間を行う。しかし、出力波
形Ａ５００に示したように、始めから分圧回路Ａ４０６
を通して出力すると、分圧回路Ａ４０６の抵抗値が見え
るために充電／放電時間は長くなる。

【０１５５】本発明の第１０の実施例を図２２、図２
３、表１に示す。図２２はＸ駆動回路の簡単なブロック
図、図２３は分圧回路の簡単なブロック図、表１は下位
ビットデコーダの真理値表である。

【０１５６】

【表１】

【０１５７】図２２は、１９２出力を持ち１出力あたり
６４階調分の電圧を出力できるＸ駆動回路である。図２
２において、Ａ６０１は１９２出力のＸ駆動回路、６０
２は交流化信号、６０３は上位ビットデコーダ、６０４
はｄｇ０からｄｇ７の８本の信号線で構成する上位ビッ
トデコーダの出力バス、６０５は下位ビットデコーダ、
６０６はＤＧ０からＤＧ７の８本の信号線で構成する下
位ビットデコーダの出力バス、６０７は分圧回路であ
る。上位ビットデコーダ６０３は、交流化信号６０２
が”１”のときは、出力バス１１０のデータをデコード
して出力バス６０４に出力し、交流化信号６０２が”
０”のときは、出力バス１１０のデータを反転してから
デコードして出力バス６０４に出力する。下位ビットデ
コーダ６０５は、表１の真理値表に示すように、制御信
号１１８が”０”で、交流化信号６０２が”１”のとき
は、出力バス１１２のデータに関わらずＤＧ８を”１”
にする。制御信号１１８が”１”で、交流化信号６０２
が”１”のときは、出力バス１１２のデータに応じて、
出力バス６０６のＤＧ１からＤＧ８の信号線のうち１本
を”１”にする。制御信号１１８が”０”で、交流化信
号６０２が”０”のときは、出力バス１１２のデータに
関わらずＤＧ０を”１”にする。制御信号１１８が”
１”で、交流化信号６０２が”０”のときは、出力バス
１１２のデータに応じて、出力バス６０６のＤＧ０から
ＤＧ７の信号線のうち１本を”１”にする。出力バス６
０４と出力バス６０６は、分圧回路６０７に入力し、分
圧回路６０７は、出力バス６０４と出力バス６０６のデ
ータに応じた電圧を出力Ａ１２２−０から出力する。分
圧回路６０７の簡単なブロック図を図２３に示す。

【０１５８】図２３は、外部から供給される９レベルの
電圧を分圧回路を用いて６４階調の電圧を生成し、その
うち１レベルを出力する分圧回路である。Ａ７０１は９
個のスイッチング素子で構成されるスイッチング素子
群、Ａ７０２はスイッチング素子群Ａ７０１のうち出力
２０４と出力Ａ１２２を接続するスイッチング素子、Ａ
７０３はスイッチング素子群Ａ７０１のうち出力４０５
と出力Ａ１２２を接続するスイッチング素子である。分
圧回路６０７において、出力バス６０４のデータによ
り、スイッチング素子群４０２でＶ８からＶ１のうち１
レベルの電圧を選択して出力４０４に出力し、スイッチ
ング素子群４０３でＶ７からＶ０のうち１レベルの電圧
を選択して出力４０５から出力する。出力４０４と出力
４０５は８個直列に配列された抵抗群４０７の両端に接
続される。スイッチング素子群４０８は出力４０４と出
力４０５の電圧を含む９レベルの電圧のうち、出力バス
６０６のデータに応じた１レベルの電圧を選択し、出力
Ａ１２２に出力する。

【０１５９】図２２、図２３、表１を用いて動作の説明
をする。

【０１６０】図２２において、出力バス１１１のデータ
を”１１０”、出力バス１１２のデータを”０１１”、
交流化信号６０１を”１”、制御信号１１８を”０”と
すると、上位ビットデコーダ６０２は出力バス６０３の
うちｄｇ６の信号線を”１”にし、他の信号線は”０”
とする。下位ビットデコーダ６０５は、制御信号１１８
が”０”のときは表示データに依存しないで、信号線Ｄ
Ｇ８を”１”に出力バス６０６に出力する。これらのデ
コード結果は、分圧回路６０７に入力する。分圧回路６
０７の動作については、図２３を用いて説明する。図２
３において、出力バス６０３のうち、ｄｇ６が”１”に
なっているので、ｄｇ６が入力するスイッチング素子が
導通状態になる。このため、出力４０４には電圧Ｖ７が
出力し、出力４０５には電圧Ｖ６が出力し、分圧抵抗群
４０６の両端に各々入力する。出力バス６０６のうち、
ＤＧ６が”１”になっているので、ＤＧ８が入力するス
イッチング素子Ａ７０２が導通状態になり、出力１１２
には電圧Ｖ７が出力される。

【０１６１】その後、制御信号１１８が”１”になる
と、図２２の下位ビットデコーダ６０５は、表１の真理
値表の示すように出力バス１１２のデータ”０１１”に
対応した信号線ＤＧ４を”１”にして出力バス６０６に
出力する。上位ビットデコーダ６０２の出力バス６０３
のデータは変化しない。図２３の分圧回路６０７では、
出力バス６０６のデータが変化しているので、ＤＧ８が
入力するスイッチング素子Ａ７０２が遮断状態になり、
ＤＧ４が入力するスイッチング素子が導通状態になるの
で出力Ａ１２２には、 Ｖｓ＝（Ｖ７−Ｖ６）×４／８＋Ｖ６ が出力する。

【０１６２】図２２において、出力バス１１１のデータ
を”１１０”、出力バス１１２のデータを”０１１”、
交流化信号６０１を”０”、制御信号１１８を”０”と
すると、上位ビットデコーダ６０２は出力バス１１１の
データを反転するので出力バス６０３のうちｄｇ１の信
号線を”１”にし、他の信号線は”０”とする。下位ビ
ットデコーダ６０５は、制御信号１１８が”０”のため
に表１の真理値表に示すように表示データに依存しない
で、信号線ＤＧ０を”１”に出力バス６０６に出力す
る。これらのデコード結果は、分圧回路６０７に入力す
る。分圧回路６０７の動作については、図２３を用いて
説明する。図２３において、出力バス６０３のうち、ｄ
ｇ１が”１”になっているので、ｄｇ１が入力するスイ
ッチング素子が導通状態になる。このため、出力４０４
には電圧Ｖ２が出力し、出力４０５には電圧Ｖ１が出力
し、分圧抵抗群４０６の両端に各々入力する。出力バス
６０６のうち、ＤＧ０が”１”になっているので、ＤＧ
０が入力するスイッチング素子Ａ７０３が導通状態にな
り、出力１１２には電圧Ｖ１が出力される。

【０１６３】その後、制御信号１１８が”１”になる
と、図２２の下位ビットデコーダ６０５は、表１の真理
値表の示すように出力バス１１２のデータ”０１１”に
対応した信号線ＤＧ４を”１”にして出力バス６０６に
出力する。上位ビットデコーダ６０２の出力バス６０３
のデータは変化しない。図２３の分圧回路６０７では、
出力バス６０６のデータが変化しているので、ＤＧ０が
入力するスイッチング素子が遮断状態になり、ＤＧ４が
入力するスイッチング素子が導通状態になるので出力Ａ
１２２には、 Ｖｓ＝（Ｖ２−Ｖ１）×４／８＋Ｖ１ が出力する。

【０１６４】ここで、図１９（ａ）に示すように、交流
化信号が常に”１”の場合、Ｖ７，Ｖ６の対向電極との
差を正極性のときをｖ７，ｖ６とし、負極性のときを−
ｖ７，−ｖ６とすると、対向電極の電位を基準とした正
極性のときの出力電圧ｖｓ１はｖｓ１＝（ｖ７−ｖ６）
４／８＋ｖ６ 対向電極の電位を基準とした負極性のときの出力電圧ｖ
ｓ２は ｖｓ２＝（−ｖ７＋ｖ６）４／８−ｖ６ となり、ｖａ１とｖｓ２は極性が変化したのみで絶対値
が等しいので、液晶パネルは同輝度の表示を得ることが
できる。

【０１６５】図１９（ｂ）に示すように、交流化信号
が”０”、”１”に変化する場合、交流化信号６０１
が”１”のときのＶ７，Ｖ６と対向電極との電位の差を
各々ｖ７，ｖ６とし、交流化信号６０１が”０”のとき
のＶ１，Ｖ２と対向電極との電位のを各々−ｖ７，−ｖ
６とすると交流化信号６０１が”１”ときの対向電極の
電位を基準とした出力電圧ｖｓ１は、 ｖｓ１＝（ｖ７−ｖ６）×４／８＋ｖ６ となり、この式をｖ６電圧との差の式に変形すると ｖｓ１＝ｖ７−（ｖ７−ｖ６）×４／８ となる。交流化信号６０１が”０”のときの対向電極の
電位を基準とした出力電圧ｖｓ２は、 ｖｓ２＝（−ｖ６＋ｖ７）×４／８−ｖ７ となり、ｖｓ１とｖｓ２は極性が変化したのみで絶対値
は等しいので、液晶パネルは同輝度の表示を得る事がで
きる。この様な回路構成にすることで、Ｘ駆動回路に供
給する電圧と対向電極との差の高低関係が交流化信号に
より変化しても、対応できる。

【０１６６】本発明の第１１の実施例を図２４、図２
５、表２に示す。図２４は１９２出力のＸ駆動回路の簡
単なブロック図、図２５は分圧回路の簡単なブロック
図、表２はデータ変換表を示す。

【０１６７】

【表２】

【０１６８】図２４において、Ａ８０１は上位ビットの
データ変換回路、Ａ８０２はデータ変換回路Ａ８０１の
出力バス、Ａ８０３は下位ビットのデータ変換回路、Ａ
８０４はデータ変換回路Ａ８０３の出力バス、Ａ８０５
はデコーダ回路、Ａ８０６はデコーダ回路Ａ８０５の出
力バス、Ａ８０７は分圧回路である。

【０１６９】上位ビットのデータ変換回路Ａ８０１は、
６ビットの入力データのうち上位３ビットが入力し、交
流化信号６０２が”０”のときはデータを反転し、さら
に１を加算して出力バスＡ８０２に出力し、交流化信号
６０２が”１”のときは、無変換で出力する。下位ビッ
トのデータ変換回路Ａ８０３は、交流化信号６０２が”
０”のときは、表２に示す変換表に準じたデータ変換を
行い、交流化信号６０２が”１”のときは、無変換で出
力バスＡ８０４に出力する。出力バスＡ８０２、出力バ
スＡ８０４は、それぞれ６ビットのラッチ回路１０８−
０から１０８−１９１に入力する。デコーダ回路Ａ８０
５は、制御信号１１８が”０”のときは、データに影響
されずＤＧ７を”１”にする。制御信号１１８が”１”
のときは、データが”０００”のときはＤＧ０を”１”
にし、”００１”のときはＤＧ１を”１”にし、…
…、”１１１”のときはＤＧ７を”１”にするようにデ
コードする。出力バスＡ８０６は、ＤＧ０からＤＧ７の
８本の信号線で構成する。

【０１７０】分圧回路Ａ８０７は、デコーダ１１３の出
力バス１１５とデコーダＡ８０５の出力バスＡ８０６の
データに応じた分圧電圧を出力Ａ１２２に出力する。

【０１７１】図２５において、Ａ９０１，Ａ９０２はＡ
ＮＤ回路、Ａ９０３はインバータ回路である。ＡＮＤ回
路Ａ９０１は、交流化信号６０２が”１”のとき、ＤＧ
７のデータを出力し、交流化信号６０２が”０”のと
き、ＤＧ７のデータを遮断する。ＡＮＤ回路Ａ９０２
は、交流化信号６０２が”１”のとき、インバータ回路
Ａ９０３により反転して”０”になるため、ＤＧ７の信
号を遮断する。交流化信号６０２が”０”のとき、イン
バータ回路Ａ９０３により反転して”１”になるため、
ＤＧ７のデータを出力する。

【０１７２】図２４、図２５を用いて、動作の詳細な説
明をする。交流化信号６０２が”１”の場合について説
明する。全ての入力データを”０１０１０１”とする
と、上位ビットのデータ変換回路Ａ８０１と下位ビット
のデータ変換回路Ａ８０３は、入力データを変換しない
で出力バスＡ８０２と出力バスＡ８０４にデータ”０１
０”、”１０１”を出力する。この出力バスＡ８０２と
出力バスＡ８０４のデータは、ラッチ回路１０８−０か
ら１０８−１９１にラッチアドレスセレクタ１０１の出
力バス１０５のデータに同期して順次ラッチされる。そ
の後、ラッチ回路１０８−０から１０８−１９１の出力
バス１０９−０から１０９−１９１のデータは、ラッチ
クロック１０７に同期して、ラッチ回路１１０−０から
１１０−１９１にラッチされ、各ラッチ回路１１０−０
から１１０−１９１の上位３ビットのデータは出力バス
１１１−０から１１１−１９１に出力され、下位３ビッ
トのデータは出力バス１１２−０から１１２−１９１に
出力される。

【０１７３】出力バス１１１−０から１１１−１９１の
データは、デコーダ回路１１３−０から１１３−１９１
に入力し、出力バス１１２−０から１１２−１９１のデ
ータは、デコーダ回路Ａ８０５−０からＡ８０５−１９
１に入力する。上位ビットのデコーダ回路１１３−０か
ら１１３−１９１の出力バス１１５−０から１１５−１
９１は、ｄｇ２を”１”にし、分圧回路Ａ８０７−０か
らＡ８０７−１９１に出力する。下位ビットのデコーダ
回路はＡ８０５−０からＡ８０５−１９１の出力バスＡ
８０６−０からＡ８０６−１９１は、制御信号１１８
が”０”の期間はＤＧ７を”１”にして分圧回路Ａ８０
７−０からＡ８０７−１９１に出力し、制御信号１１８
が”１”になると、データ”１０１”の対応した信号線
ＤＧ５が”１”になる。分圧回路Ａ８０７−０の動作を
図２５を用いて説明する。出力バス１１５−０のデータ
により出力４０４には電圧Ｖ３が出力され、出力バス４
０５には電圧Ｖ２が出力する。交流化信号６０２が”
１”であり、出力バスＡ８０６−０においてはＤＧ７
が”１”になっているので、出力Ａ１２２−０には電圧
Ｖ２が出力する。その後、制御信号１１８が”１”にな
ると、出力バスＡ８０６−０においてはＤＧ５が”１”
になるので、分圧回路Ａ８０７−０ではＤＧ５が入力す
るスイッチング素子が導通状態になり，出力Ａ１２２−
０に Ｖｓ＝（Ｖ３−Ｖ２）×５／８＋Ｖ２ の電圧値を出力する。

【０１７４】次に交流化信号６０２が”０”のときは、
入力データは、上位３ビットはデータ変換回路Ａ８０１
で反転して、データ”１０”として出力バスＡ８０２に
出力し、下位３ビットはデータ変換回路Ａ８０３で変換
して、データ”０１１”として出力バスＡ８０４に出力
する。これらのデータはラッチ回路１０８−０から１０
８−１９１とラッチ回路１１０−０から１１０−１９１
を介して、上位３ビットのデータは出力バス１１１−０
から１１１−１９１に出力され、デコーダ回路１１３−
０から１１３−１９１に入力する。下位３ビットのデー
タは出力バス１１２−０から１１２−１９１に出力さ
れ、デコーダ回路Ａ８０５−０からＡ８０５−１９１に
入力する。デコーダ回路１１３−０から１１３−１９１
は、入力データ”１０１”をデコードして出力バス１１
５−０から１１５−１９１のうちの信号線ｄｇ５を”
１”にする。この時、制御信号１１８が”０”であれ
ば、デコーダ回路Ａ８０５−０からＡ８０５−１９１は
出力バスＡ８０６−０からＡ８０６−１９１のうちの信
号線ＤＧ７を”１”にする。これらの信号から、図２５
に示す分圧回路Ａ８０７−０では、出力バス１１５−０
のデータにより出力４０４にＶ６を出力し、出力４０５
にＶ２を出力し、分圧抵抗群４０６の両端に入力する。
さらに、出力バスＡ８０６−０のデータと交流化信号６
０２の”０”により、出力Ａ１２２に出力４０５の電圧
Ｖ２が出力される。その後、制御信号が”１”になると
デコーダ回路Ａ８０５−０からＡ８０５−１９１は、デ
ータ”０１１”に対応したＤＧ３を”１”にして、出力
バスＡ８０６−０からＡ８０６−１９１に出力する。図
２５において、出力バスＡ８０６−０のうちＤＧ３が”
１”になるので、ＤＧ３が入力するスイッチング素子が
導通状態になるので、出力Ａ１２２−０に、 Ｖｓ＝（Ｖ６−Ｖ５）×３／８＋Ｖ５ の電圧値を出力する。

【０１７５】外部より供給される電圧が図１９（ａ）の
場合、Ｖ３、Ｖ２の電位と対向電極の電位との差を正極
性ではｖ３、ｖ２とし、負極性では−ｖ３、−ｖ２とす
ると正極性のときの対向電極電位を基準とした出力Ａ１
２２の電位ｖｓ１は ｖｓ１＝（ｖ３−ｖ２）×５／８＋ｖ２ となる。負極性のときの対向電極電位を基準とした出力
Ａ１２２の電位ｖｓ２は ｖｓ２＝（−ｖ３＋ｖ２）×５／８−ｖ２ となり、絶対値は等しくなるので、液晶パネルでは同輝
度の表示得られる。

【０１７６】外部より供給される電圧が図１９（ｂ）の
場合、Ｖ３、Ｖ２の電位と対向電極の電位との差を正極
性ではｖ３、ｖ２とし、負極性でのＶ６，Ｖ５の電位と
対向電極の電位との差を−ｖ１、−ｖ２とすると正極性
のときの対向電極電位を基準とした出力Ａ１２２の電位
ｖｓ１は ｖｓ１＝（ｖ３−ｖ２）×５／８＋ｖ２ となり、この式をｖ２電圧との差の式に変形すると ｖｓ１＝ｖ３−（ｖ３−ｖ２）×３／８ となる。負極性のときの対向電極電位を基準とした出力
Ａ１２２の電位ｖｓ２は ｖｓ２＝（−ｖ２＋ｖ３）×３／８−ｖ３ となり、ｖｓ１とｖｓ２は極性が変化したのみで絶対値
は等しいので液晶パネルは同輝度の表示を得ることがで
きる。この様な回路構成にすることでＸ駆動回路に供給
する電圧と対向電極との差の高低関係が交流化信号に同
期して変化しても、対応することができる。

【０１７７】本発明の第１２の実施例を図２６、図２７
に示す。図２６は１９２出力のＸ駆動回路の簡単なブロ
ック図、図２７はゲート回路の簡単なブロック図であ
る。

【０１７８】図２６において、１０００は１９２出力の
Ｘ駆動回路、Ａ１００１−０からＡ１００１−１９１は
下位３ビット用のゲート回路、Ａ１００２−０からＡ１
００２−１９１はゲート回路Ａ１００１−０からＡ１０
０１−１９１の出力バス、１００３は制御信号である。
ゲート回路Ａ１００１−０からＡ１００１−１９１は、
制御信号１００３が”１”の時は、出力バス１１２−０
から１１２−１９１のラッチデータを出力しないで、出
力バスＡ１００２−０からＡ１００２−１９１に”１１
１”を出力する。制御信号１００３が”０”になるとゲ
ート回路Ａ１００１−０からＡ１００１−１９１は、出
力バス１１２−０から１１２−１９１のデータを出力バ
スＡ１００２−０からＡ１００２−１９１に出力する。

【０１７９】図２７において、１１０１−０から１１０
１−２は２入力のＯＲ回路である。ＯＲ回路１１０１−
０から１１０１−２は、制御信号１００３が”１”の時
には出力バスＡ１００２−０のＲＤＧ０からＳＤＧ２を
すべて無効にし、データ”１１１１”を出力バスＡ１０
０２−０に出力する。制御信号１００３が有効の時に
は、ＯＲ回路１１０１−０から１１０１−３は、出力バ
スＡ１００２−０のＲＤＧ０からＲＤＧ２に出力バス１
１２−０のＲＤ０からＲＤ２のデータを出力する。

【０１８０】この動作は、他のゲート回路Ａ１００１−
１からＡ１００１−１９１で同様に行われる。

【０１８１】図２６、図２７を用いて動作の説明をす
る。ラッチクロック１０６に同期して、ラッチ回路１１
０−０から１１０−１９１は、出力バス１０９−０から
１０９−１９１のラッチデータをすべてラッチし、上位
３ビットは、出力バス１１１−０から１１１−１９１に
出力し、デコーダ１１３−０から１１３−１９１に入力
してデコードし、各デコード値を出力バス１１５−０か
ら１１５−１９１に出力する。下位３ビットは、出力バ
ス１１２−０から１１２−１９１に出力し、ゲート回路
Ａ１００１−０からＡ１００１−１９１に入力する。ゲ
ート回路Ａ１００１−０の動作について、図２７を用い
て説明する。この時に制御信号１００３は、ラッチクロ
ック１０６に同期して”１”になるので、ＯＲ回路１１
０１−０から１１０１−３は出力ＲＧＤ０からＲＧＤ２
をすべて”１”にして、出力バスＡ１００２−０にデー
タ”１”を出力する。この動作は、図２６のゲート回路
Ａ１００１−１からＡ１００１−１９１で行われる。こ
のため、出力バスＡ１００２−０からＡ１００２−１９
１には各々”１１１”が出力される。その後、制御信号
１００３が”０”になると、図２７に示す出力バスＡ１
００２−０に出力ＲＤＧ０からＲＤＧ２に出力バス１１
２−０のＲＤ０からＲＤ２のデータを出力する。同様に
図２６に示すゲート回路Ａ１００１−１からＡ１００１
−１９１は出力バス１１２−０から１１２−１９１のデ
ータを、出力バスＡ１００２−１からＡ１００２−１９
１に出力する。

【０１８２】他の回路の動作は、第９の実施例と同じで
ある。

【０１８３】このような回路構成にすることで、第９の
実施例と同等の動作が出来る。

【０１８４】本発明の第１３の実施例を図２８、図２９
に示す。図２８は１９２出力のＸ駆動回路の簡単なブロ
ック図、図２９は分圧回路の簡単なブロック図である。

【０１８５】図２８において、１２００は１９２出力の
Ｘ駆動回路、１２０１−０から１２０１−１９１は分圧
回路である。分圧回路１２０１−０から１２０１−１９
１は、制御信号１１８が”０”の時は、上位３ビットの
デコード値によって選択した２レベルの電圧のうち高電
圧レベルの電圧線と出力線を接続し、高電圧レベルの電
圧を出力バスＡ１２２−０からＡ１２２−１９１に出力
する。制御信号１１８が”１”の時は、表示データに対
応した電圧を出力バスＡ１２２−０からＡ１２２−１９
１に出力する。

【０１８６】図２８は、図２９に示した一つの分圧回路
のブロック図を示したものである。図２９において、４
０６は８レベルに分圧する分圧回路、４０７は９個の抵
抗を直列に接続した分圧抵抗群、１３０３は制御信号１
１８が”０”の時に導通状態になるスイッチング素子、
１３０４はインバータ、１３０５はインバータ１３０４
の出力、１３０６は制御信号１１８が”１”の時に導通
状態になるスイッチング素子である。直列抵抗群４０７
で分圧する分圧回路４０６は、図４に示した分圧回路４
０６と異なり、出力４０４、４０５の電圧を直接出力で
きない構造である。スイッチング素子１３０３は、制御
信号１１８が”０”の時にインバータ１３０４により有
効信号”１”が入力され、出力４０５と出力Ａ１２２−
０を導通状態にする。このとき、スイッチング素子１３
０６には、制御信号１１８の”０”が入力しているの
で、スイッチング素子群４０８で選択された電圧は出力
Ａ１２２に出力されない。

【０１８７】その後、制御信号１１８が”１”になると
スイッチング素子１３０３には、”０”が出力１３０５
より入力され、出力４０５と出力Ａ１２２を遮断状態に
する。このとき、スイッチング素子１３０６は、制御信
号１１８の”１”が入力しているので、出力バス１１６
−０のデータで選択した電圧が出力Ａ１２２−０に出力
される。

【０１８８】図２８、図２９を用いてラッチ回路１０８
−０にラッチされた表示データが”１１０１００”の時
の動作の説明をする。デコーダ１１３−０は出力バス１
１１−０のラッチデータ”１１０”を、デコーダ１１４
−０は出力バス１１２−０のラッチデータ”１００”を
それぞれデコードし、出力バス１１５−０、１１６−０
のデコード値”６”、”４”に対応するｄｇ６とＤＧ４
の信号線を”１”にする。出力バス１１５−０、１１６
−０は分圧回路１２０１−０に入力する。分圧回路１２
０１−０の動作は図２９を用いて説明する。デコーダ出
力１１５−０は、電圧セレクタ４０１に入力し、デコー
ド値”３”に対応して出力４０４，４０５にそれぞれＶ
７，Ｖ６の電圧を出力する。この時、制御信号１１８
は”０”になっているので、出力４０４は、スイッチン
グ素子１３０３を通して出力Ａ１２２−０に出力する。
また、分圧回路１３０１は制御信号１１８が”０”の期
間は、スイッチング素子１３０６が遮断状態なので、分
圧した電圧値を出力しない。制御信号１１８が”１”に
なると、出力４０５と出力Ａ１２２−０が遮断状態にな
り、デコーダ出力１１６−０のＤＧ４が入力するスイッ
チング素子が導通状態になり、スイッチング素子１３０
６を通して出力Ａ１２２−０から出力する。

【０１８９】他の分圧回路１２０１−１から１２０１−
１９１も同様の動作をする。

【０１９０】第１４の本実施例を図１４に示す。図３０
は１９２出力のＸ駆動回路である。

【０１９１】図３０において、１４００は１９２出力の
Ｘ駆動回路、１４０１は”１”の期間を任意に設定でき
るラッチクロック、１４０２はインバータ、１４０３は
インバータ１４０２の出力である。

【０１９２】ラッチクロック１４０１は、シフトレジス
タ１０１と、ラッチ回路１１０−０から１１０−１９１
とに入力する。更に、インバータ１４０２で反転して出
力１４０３に出力され、ゲート回路Ａ１１７−０からＡ
１１７−１９１に入力する。

【０１９３】図３０を用いて動作の説明をする。ラッチ
クロック１４０１が無効から有効になると、シフトレジ
スタ１０１は、クロック１０２に同期して出力Ｓ０から
順次Ｓ１９１までを１周期の期間有効にする。また、ラ
ッチクロック１４０１が無効から有効になるとラッチ回
路１１０−０から１１０−１９１が、前段のラッチ回路
１０８−０から１０８−１９１の出力バス１０９−０か
ら１０９−１９１のデータを同時にラッチする。

【０１９４】さらに、ラッチクロック１４０１が無効か
ら有効になるとインバータ１４０２により反転した信
号、つまり有効から無効になる信号が出力１４０３に出
力される。その後、ラッチクロック１４０１が有効から
無効になるとインバータ１４０２により反転した信号、
つまり無効から有効になる信号が出力１４０３に出力さ
れる。出力１４０３はゲート回路Ａ１１７−０からＡ１
１７−１９１に入力し、ゲート回路Ａ１１７−０からＡ
１１７−１９１を制御する。

【０１９５】その他の詳細な動作は、第９の実施例と同
じである。

【０１９６】第８の実施例を図３１に示す。図３１は１
９２出力のＸ駆動回路の簡単なブロック図である。

【０１９７】図３１において、１５００はＸ駆動回路、
１５０１はシフトレジスタ、１５０２はシフトレジスタ
１５０１の出力バス、１５０３は６ビットの赤色（以
下、Ｒと略す）用の表示データのデータバス、１５０４
は６ビットの緑色（以下、Ｇと略す）用の表示データの
データバス、１５０５は６ビットの青色（以下、Ｂと略
す）用の表示データのデータバス、１５０６はＲ用の電
圧バス、１５０７はＧ用の電圧バス、１５０８はＢ用に
電圧バスである。

【０１９８】シフトレジスタ１５０１は、前段からの制
御信号１０３とクロック１０６と有効になると、クロッ
ク１０２に同期して出力バス１５０２の出力Ｓ０からＳ
６３までクロック１０２の１周期の期間、順次有効にす
る。出力Ｓ６３を有効にすると後段への制御信号１０４
を有効にする。そして、クロック１０２の１周期の期間
後、出力Ｓ６３を無効にする。再び、シフトレジスタ１
５０１は、前段からの制御信号１０３とクロック１０６
と有効になると、動作を始める。出力バス１５０２の出
力Ｓ０は、ラッチ回路１０８−０、１０８−１、１０８
−２に入力する。出力バス１５０２の次の出力Ｓ１は、
ラッチ回路１０８−３、１０８−４、１０８−５出力バ
ス１５０２の各出力は、ラッチ回路１０８−０から１０
８−１９１の３個づつに接続している。

【０１９９】Ｒ用のデータバス１５０３は、ラッチ回路
１０８−０から２つ置きのラッチ回路に接続する。Ｇ用
のデータバス１５０４は、ラッチ回路１０８−１から２
つ置きのラッチ回路に接続する。Ｂ用のデータバス１５
０５は、ラッチ回路１０８−２から２つ置きのラッチ回
路に接続する。

【０２００】Ｒ用の電圧バス１５０６は、分圧回路１２
０−０から２つ置きの分圧回路に接続してある。Ｇ用の
電圧バス１５０７は、分圧回路１２０−１から２つ置き
の分圧回路に接続してある。Ｂ用の電圧バス１５０８
は、分圧回路１２０−２から２つ置きの分圧回路に接続
してある。

【０２０１】図３１を用いて動作の説明をする。

【０２０２】ラッチクロック１０６、制御信号１０３が
有効になると、シフトレジスタ１５０１はクロック１０
２に同期して、出力バス１５０２の出力Ｓ０から順次有
効にする。Ｓ０が有効になると、ラッチ回路１０８−０
は、Ｒ用のデータバス１５０３のデータをラッチし、ラ
ッチデータを出力バス１０９−０に出力する。更に、ラ
ッチ回路１０８−１は、Ｇ用のデータバス１５０４のデ
ータ、ラッチ回路１０８−２は、Ｂ用のデータバス１５
０５のデータをラッチし、ラッチデータをそれぞれ出力
バス１０９−１、１０９−２に出力する。ラッチ回路１
０８−３から１０８−１９１は、３個ごとに同様の動作
を出力バス１５０２の出力に同期して行う。以下の分圧
回路１２０−０から１２０−１９１までの動作は、第１
の実施例と同様である。分圧回路１２０−０から１２０
−１９１の基本動作は第１の実施例と同等である。相違
点は、Ｒ用の表示データに対応した電圧を出力する分圧
回路には、Ｒ用の電圧バスが接続してあり、液晶パネル
のＲ用のフィルター特性に合った電圧が出力できること
である。Ｇ用、Ｂ用の表示データに対応した分圧回路に
も、それぞれＧ用、Ｂ用の電圧バスが接続してあり、フ
ィルター特性に合った電圧が出力できる。

【０２０３】このような回路構成にすることで、シフト
レジスタ１５０１の回路規模を小さくでき、各フィルタ
ー特性にあった電圧を供給することで表示特性の良い表
示が得られる。

【０２０４】前記第９、第１０、第１１、第１２、第１
３、第１５の実施例において、液晶パネルの容量値と抵
抗値が変化しても、制御信号１１８の無効の期間を任意
に設定出来るので、対応出来る。

【０２０５】前記第１４の実施例において、液晶パネル
の容量値と抵抗値が変化しても、ラッチクロック１４０
１の無効の期間を任意に設定出来るので、対応出来る。

【０２０６】前記第９、第１０、第１１、第１２、第１
３、第１５の実施例において、分圧回路は直列抵抗を用
いているが、高電位側の出力を直接出力できる構成の分
圧回路なら全て同様の駆動方式を用いることにより、同
様の効果が得られる。

【０２０７】前記第９、第１０、第１１、第１２、第１
３、第１５の実施例において、分圧回路の分圧数が変
更、例えば１６分圧になった場合は、外部からの電圧数
を５レベルにし、ラッチデータを上位２ビットと下位４
ビットに分けて、それ応じたデコーダを用いることによ
り対応できる。このように分圧数の変化にも同様の変更
で十分対応できる。

【０２０８】前記第９、第１０、第１１、第１２、第１
３、第１４、第１５の実施例において、階調数の変化、
例えば６４階調から２５６階調に変化した場合は、デー
タバスを８ビットとし、ラッチ回路のビット数を６ビッ
トから８ビットに増やし、外部からの電圧数を１７レベ
ルとすると、ラッチデータを上位４ビットと下位４ビッ
トに分けて、それに応じたデコーダと１６分圧の分圧回
路を用いることで対応できる。このように階調数の変化
にも十分対応できる。

【０２０９】前記第９、第１０、第１１、第１２、第１
３、第１５の実施例においても、前記第１４の実施例の
ようにラッチクロック１４０１を用いて制御しても動作
する。

【０２１０】前記第９から第１５までの実施例におい
て、出力数の変更には、シフトレジスタの出力数、ラッ
チ回路の回路数、ゲート回路の回路数、デコーダの回路
数、分圧回路の回路数を出力数に合わせることで対応で
きる。

【０２１１】前記第９から第１３までの実施例におい
て、前記第１５の実施例のように数出力分のデータを同
時にラッチすることで、シフトレジスタの回路規模を小
さくできる。また、各フィルターに対応した電圧を供給
することで、フィルター特性に合った出力電圧が得られ
る。

【０２１２】６４階調の出力電圧を生成する本発明の第
１６の実施例を図３２、図３３、図３４、図３５、図３
６、図３７、図３８、図３９、図４０、図４１、図４
２、図４３を用いて説明する。

【０２１３】図３２は液晶駆動回路のブロック図、図３
３は液晶パネルを駆動する６４階調電圧を生成する液晶
電圧生成回路のブロック図、図３４、図３５は液晶電圧
生成回路の分圧スイッチの制御信号生成の真理値図、図
３６はチップ全体レイアウト概略図、図３７は出力１系
統のレイアウトブロック図、図３８、図３９はそれぞれ
１９２出力選択時の液晶電圧生成回路の等価回路、図４
０は１出力選択時の液晶電圧生成部の等価回路、図４１
は液晶電圧出力のオフセット電圧を示す図、図４２は液
晶の電圧、輝度特性を示す図、図４３は図３９の等価回
路の一部を詳しく説明する図である。

【０２１４】図３２は、１９２個の出力を持ち１出力あ
たり６４階調分の電圧を出力できる液晶駆動回路のブロ
ック図である。図３２において、１００は１９２出力の
液晶駆動回路、１０１はラッチアドレス制御回路、１０
２はクロック、１０３は本液晶駆動回路が有効か否かを
示す制御信号、１０４は後段のＸ駆動回路への制御信
号、１０５はラッチアドレス制御回路１０１の出力バ
ス、１０６はラッチクロック、１０７はクロック１０２
に同期した６４階調３画素（６ビット×３画素＝１８ビ
ット）の表示データバスである。また、１０８は表示デ
ータバス１０７を順次ラッチする１９２画素分のラッチ
回路、１０９は各々ラッチ回路１０８の６ビット１９２
画素のラッチデータバス、１１０はラッチデータバス１
０９のラッチデータをラッチクロック１０６のハイレベ
ルでラッチする６ビット×１９２画素分のラッチ回路、
１１１１は各々ラッチ回路１１０の６ビット１９２画素
のラッチデータバスである。

【０２１５】ラッチアドレス制御回路１０１は、制御信
号１０３が有効（ローレベル）になると、クロック１０
２の立上りに同期して出力バス１０５の出力をＳ０から
Ｓ６３までを順次１出力ずつ、クロック１０２の１周期
の期間有効（ローレベル）にする。これにより表示デー
タバス１０７のデータを３画素ずつ６４回、合計１９２
画素分のデータを順次ラッチ回路１０８にラッチし、そ
れぞれラッチデータバス１０９に出力する。また、ラッ
チアドレス制御回路１０１は、出力Ｓ６３を有効にする
と、後段の液晶駆動回路への制御信号１０４を有効（ロ
ーレベル）にする。その後、ラッチアドレス制御回路１
０１は、クロック１０２の１周期後に出力Ｓ６３を無効
（ハイレベル）にし、次にラッチクロック１０６が有効
（ハイレベル）になった後、制御信号１０３が有効にな
るまで動作しない。

【０２１６】ラッチ回路１１０は、ラッチクロック１０
６の立上りエッジにより、ラッチデータバス１０９のラ
ッチデータを１９２画素分同時にラッチし、１９２画素
分それぞれラッチデータバス１１１１に出力する。

【０２１７】また、１１１２はラッチデータバス１１１
１のデータを６４階調の液晶電圧生成用にデコードする
１９２出力分のデコーダ回路、１１１３は低出力インピ
ーダンス駆動を制御する制御信号、１１１４はデコーダ
回路１１１２でデコードした１出力１６本、１９２出力
分の制御信号バス、１１１５は６４階調の液晶電圧の基
準電圧Ｖ８からＶ０の９本の液晶電源バス、１１１６は
制御信号１１１４と液晶電源バス１１１５から６４階調
の液晶電圧を生成する１９２出力分の液晶電圧生成回
路、１１１７は６４階調の液晶電圧出力１９２本の液晶
電圧出力バスである。

【０２１８】デコーダ回路１１１２は、ラッチデータバ
ス１１１１の１出力６ビットのラッチデータの上位３ビ
ットから、電圧選択制御信号ＳＵ０からＳＵ７の８本を
生成し、下位３ビットと制御信号１１１３とから、分圧
選択制御信号ＳＬ０からＳＬ７の８本を生成する。１出
力当たり１６本の制御信号バス１１１４は液晶電圧生成
回路１１１６に入力し、電圧選択制御信号ＳＵ０からＳ
Ｕ７の８本で液晶電源バス１１１５のＶ８からＶ０の９
本のうち二つの電圧を選択し、分圧選択制御信号ＳＬ０
からＳＬ７の８本で選択した二つの電圧を分圧抵抗で８
等分した電圧の中から一つ電圧を選択し、液晶電圧出力
バス１１１７として出力する。この液晶電圧出力バス１
１１７の各出力は液晶パネルに接続されており、液晶素
子に表示データ１０７に対応した電圧を印加することが
出来る。

【０２１９】次に、図３３、図３４、図３５を用いてデ
コーダ回路１１１２、液晶電圧生成回路１１１６の詳細
な説明をする。

【０２２０】図３３は液晶電圧生成回路１出力分のブロ
ック図である。図３３において、２２０１、２２０２は
液晶電源バス１１５から二つの電圧を選択する電圧選択
素子群、２２０３、２２０４はそれぞれ電圧選択素子群
２２０１、２２０２で選択した選択電圧、２２０５は選
択電圧２２０３、２２０４の電圧差を８等分する分圧回
路、２２０６は分圧抵抗素子群、２２０７は分圧抵抗素
子群２２０６で８等分した電圧を選択する電圧選択素子
群である。

【０２２１】図３４はラッチデータ１１１１の１出力６
ビットのうち上位３ビットをデコードして生成する電圧
選択制御信号ＳＵ０からＳＵ７の８本の真理値図であ
る。また、図３５はラッチデータ１１１１の１出力６ビ
ットのうち下位３ビットと制御信号１１１３をデコード
して生成する分圧選択制御信号ＳＬ０からＳＬ７の８本
の真理値図である。

【０２２２】ここでは、１出力分の液晶電圧生成動作に
ついて説明する。液晶電源バス１１１５の電圧関係はＶ
８＞Ｖ７＞Ｖ６＞Ｖ５＞Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０
として説明する。

【０２２３】電圧選択制御信号バス１１１４に対応し
て、高電位側の電圧選択素子群２２０１と低電位側の電
圧選択素子群２２０２のうち、それぞれ一つが導通状態
となり、高電位側の選択電圧２２０３、低電位側の選択
電圧２２０４を出力する。図３４に示すように、電圧選
択制御信号バス１１１４のうち、ＳＵ０は表示データの
上位３ビットラッチデータが”０００”の時有効（ハイ
レベル）になる制御信号、ＳＵ１は表示データの上位３
ビットが”００１”の時有効（ハイレベル）になる制御
信号、ＳＵ２は表示データの上位３ビットが”０１０”
の時有効（ハイレベル）になる制御信号、ＳＵ３は表示
データの上位３ビットが”０１１”の時有効（ハイレベ
ル）になる制御信号、ＳＵ４は表示データの上位３ビッ
トラッチデータが”１００”の時有効（ハイレベル）に
なる制御信号、ＳＵ５は表示データの上位３ビットが”
１０１”の時有効（ハイレベル）になる制御信号、ＳＵ
６は表示データの上位３ビットが”１１０”の時有効
（ハイレベル）になる制御信号、ＳＵ７は表示データの
上位３ビットが”１１１”の時有効（ハイレベル）にな
る制御信号である。つまり、ＳＵ０が有効の時は、Ｖ１
が選択電圧２２０３として、Ｖ０が選択電圧２２０４と
して選択され、ＳＵ１が有効のときは、Ｖ２が選択電圧
２２０３として、Ｖ１が選択電圧２２０４として選択さ
れる。以下同様にデコード値に対応した電圧とその１レ
ベル上の電圧を選択する。

【０２２４】そして、選択電圧２２０３と選択電圧２２
０４は、分圧回路２２０５に電圧を出力する。分圧回路
２２０５は分圧制御信号バス１１１３に応じて、分圧抵
抗素子群２２０６によって選択電圧２２０３の電位を含
む８レベルに分圧した電圧のうち、電圧選択素子群２２
０７によって１レベルを選択して液晶電圧出力バス１１
１７に出力する。図３５に示すように、制御信号１１１
３が”１”の時はラッチデータ１１１１の値によらず制
御信号ＳＬ７が有効（ハイレベル）になり電圧選択素子
が直列に二つつながる低インピーダンス駆動を行う。つ
まり、高電位側の選択電圧２２０３を、分圧抵抗を介さ
ないでオン抵抗の小さい二つの電圧選択素子のみを介し
た低インピーダンス駆動により、液晶パネルに高速書き
込みを行う。制御信号１１１３は、ラッチクロック１０
６の立上りに同期して立上り低インピーダンス駆動を行
う。２つの出力状態の設定時間の割合は、液晶パネル負
荷（容量成分、抵抗成分がある）、液晶駆動回路の出力
インピーダンスの大きさにより異なる。目安としては、
Ｎ個の電圧から選択した１電圧を印加する時間：分圧し
た電圧を印加する時間が、約１〜２：１０である。

【０２２５】制御信号１１１３が立下がり”０”となる
と、分圧選択制御信号バス１１１３のうち、ＳＬ０は表
示データの下位３ビットラッチデータが”０００”の時
有効（ハイレベル）になる制御信号、ＳＬ１は表示デー
タの下位３ビットラッチデータが”００１”の時有効
（ハイレベル）になる制御信号、ＳＬ２は表示データの
下位３ビットラッチデータが”０１０”の時有効（ハイ
レベル）になる制御信号、ＳＬ３は表示データの下位３
ビットラッチデータが”０１１”の時有効（ハイレベ
ル）になる制御信号、ＳＬ４は表示データの下位３ビッ
トラッチデータが”１００”の時有効（ハイレベル）に
なる制御信号、ＳＬ５は表示データの下位３ビットラッ
チデータが”１０１”の時有効（ハイレベル）になる制
御信号、ＳＬ６は表示データの下位３ビットラッチデー
タが”１１０”の時有効（ハイレベル）になる制御信
号、ＳＬ７は表示データの下位３ビットラッチデータ
が”１１１”の時有効（ハイレベル）になる制御信号で
ある。

【０２２６】電圧選択素子群２２０７は、ＳＬ０が有効
の場合は選択電圧２２０３と選択電圧２２０４の電位差
を８等分した電圧のうち、低電位側から１番目の電位を
選択し、ＳＬ１が有効の場合は選択電圧２２０３と選択
電圧２２０４の電位差を８等分した電圧のうち、低電位
側から２番目の電位を選択する。以下同様にして、表示
データの下位３ビットのデコード値に対応して、選択電
圧２２０３と選択電圧２２０４の電位を８等分した電圧
と選択電圧２２０３の電位の８レベルの中から１つの電
位を選択する。

【０２２７】このような回路構成にすることで液晶電圧
生成回路１１１６は、選択電圧８組×８分圧＝６４階調
分の電圧を生成し、６ビットの表示データに対応した電
圧を出力できる。つまり、ラッチクロック１０６の立上
りに同期して立上った制御信号１１１３が”１”の期
間、液晶電源Ｖ０からＶ８のうち表示データ上位３ビッ
トで選択する選択電圧の高電位側の選択電圧を低インピ
ーダンス駆動により、液晶パネルに高速書き込みを行
い、制御信号１１１３が”０”の期間、６４階調電圧の
うち表示データに対応した液晶電圧を分圧抵抗を介した
高インピーダンス駆動により液晶パネルに書き込みを行
う。

【０２２８】更に、図３２、図３３、図３４、図３５を
用いて、本実施例の動作の詳細な説明をする。ラッチ回
路１０８は、ラッチアドレス制御回路１０１の出力バス
１０５に従って、表示データバス１０７の表示データを
順次ラッチし、ラッチ出力をラッチデータバス１０９に
出力する。この時のラッチ回路１０８にラッチする表示
データを上位ビットから”１１０１００”とすると、ラ
ッチデータバス１０９のデータは、”１１０１００”と
なる。その後、ラッチデータバス１０９のデータは、ラ
ッチ回路１１０がラッチクロック１０６の立上がりに同
期してラッチし、ラッチデータバス１１１１に出力す
る。ラッチデータバス１１１１のラッチデータはデコー
ダ回路１１１２に入力し、上位３ビットは図３４に示す
真理値図、下位３ビットは図３５に示す真理値図に従っ
てデコードされる。この結果、電圧選択御信号ＳＵ６
と、制御信号１１１３が”１”の低インピーダンス駆動
期間は分圧選択制御信号の制御線ＳＬ７が有効となり、
制御信号１１１３が”０”の高インピーダンス駆動期間
は分圧選択制御信号の制御線ＳＬ４が有効となる。

【０２２９】以下、図３３を用いて液晶電圧生成回路１
１１６の詳細な動作を説明する。電圧選択制御信号ＳＵ
６が有効であるため、高電位側電圧選択素子群２２０１
は選択電圧２２０３に電圧Ｖ７を、低電位側電圧選択素
子群２２０２は選択電圧２２０４に電圧Ｖ６を出力し、
分圧回路２２０５に入力する。一方、制御信号１１１３
が”１”の低インピーダンス駆動期間は分圧選択制御信
号の制御線ＳＬ７が有効であるため、電圧選択素子群２
２０７は、分圧選択制御信号ＳＬ４が接続されている選
択素子が導通状態になり液晶電圧出力バス１１１７は Ｙｎ＝Ｖ７ （ｎ＝０、１、２、…、１９１） となる。

【０２３０】また、制御信号１１１３が”０”の高イン
ピーダンス駆動期間は分圧選択制御信号ＳＬ４が有効で
あるため、電圧選択素子群２２０７は、分圧選択制御信
号ＳＬ４が接続されている選択素子が導通状態になり、
分圧抵抗素子群２２０６が各レベルを等分割している場
合、液晶電圧出力バス１１１７は Ｙｎ＝Ｖ６＋（Ｖ７−Ｖ６）×５／８ （ｎ＝０、１、２、…、１９１） となる。

【０２３１】このように表示データの上位３ビットによ
り選択電圧２２０３、２２０４の組合せを８通りとする
ことができ（図３４参照）、さらに表示データの下位３
ビットで選択電圧２２０３、２２０４の８分圧のうち１
つを選択することができるため、表示データに対応した
８組×８分圧＝６４階調の電圧を生成することができ
る。

【０２３２】しかし、以上述べた液晶電圧生成動作につ
いては、配線抵抗、選択素子のオン抵抗、素子ばらつき
が考慮されておらず、実際の回路では液晶電圧出力にオ
フセット電圧が生じる。このオフセット電圧の大きさと
ばらつきは液晶パネルの表示品質に影響するため、オフ
セット電圧を考慮する必要がある。

【０２３３】次に、図３６、図３７、図３８、図３９、
図４０、図４１、図４２、図４３を用いて配線抵抗、選
択素子のオン抵抗、素子ばらつきを考慮した本実施例の
回路方式でのオフセット電圧について説明する。

【０２３４】図３６は、チップ全体レイアウト概略図、
図３７は出力１系統のレイアウト図、図３８は配線抵
抗、選択素子のオン抵抗を考慮してない液晶電圧生成回
路等価回路、図３９、図４０は配線抵抗、選択素子のオ
ン抵抗を考慮した液晶電圧生成回路等価回路、図４１は
オフセット電圧を示す図、図４２は液晶の電圧、輝度特
性を示す図である。

【０２３５】図３６において、２５００は液晶駆動回路
のＩＣチップ、２５０１はラッチアドレス制御部のレイ
アウト領域、５０２は液晶電源の電源配線バスのレイア
ウト領域、５０３は図３２のブロック図のラッチ回路１
０５、ラッチ回路１１０、デコーダ回路１１１２、液晶
電圧生成回路１１１６を合わせたレイアウト領域、５０
３−０から５０３−１９１は１出力分のレイアウト領域
である。また、図３７は、レイアウト領域５０３−０の
詳細なレイアウト領域を示しており、５０３−１から５
０３−１９１についても等価である。本実施例では、電
源配線の配線抵抗によるオフセット電圧を小さくするた
め液晶電源は２ヶ所の入力端子から入力し、１出力ごと
にデータの流れの一貫しているラッチ回路１０５、ラッ
チ回路１１０、デコーダ回路１１１２、液晶電圧生成回
路１１１６を１出力ごとに一まとまりにしてレイアウト
を行い、ラッチ回路１０８を制御するラッチアドレス制
御回路１０１を分けてレイアウトを行う。これにより、
配線のながれに沿った効率の良いレイアウトとなりチッ
プ面積を縮小することができる効果がある。

【０２３６】従って、ＩＣチップの液晶電源の入力端子
から入力端子までの液晶電圧生成回路の等価回路は、図
３８、図３９、図４０のようになる。

【０２３７】図３８は一組の選択電圧の中に１９２個の
出力が選択された場合の等価回路で、２７０１−０、２
７０１−１は液晶電源Ｖ０からＶ８の二つの選択電圧の
一方の２ヶ所の入力端子を表しており、２７０２−０、
２７０２−１は他方の２ヶ所の選択電圧である。２７０
３−０から２７０３−１９１は図３３の８つの抵抗素子
からなる分圧抵抗素子群２２０６をまとめて記述した分
圧抵抗ＲＬ、２７０３は分圧抵抗１９２出力分の分圧抵
抗群である。

【０２３８】図３９は一組の選択電圧の中に１９２個の
出力が選択された場合の等価回路で、２８０１−０、２
８０１−１は液晶電源Ｖ０からＶ８の二つの選択電圧の
一方の２ヶ所の入力端子を表しており、２８０２−０、
２８０２−１は他方の２ヶ所の選択電圧である。２８０
３−０から２８０３−１９１は図３３の電圧選択素子群
２２０１の選択された素子のオン抵抗、２８０４−０か
ら２８０４−１９１は図３３の電圧選択素子群２２０２
の選択された素子のオン抵抗、２８０３、２８０４はそ
れぞれの抵抗群である。２８０５−０は入力端子２８０
１−０からレイアウト領域５０３までの配線抵抗、２８
０５−１は入力端子２８０１−１からレイアウト領域５
０３までの配線抵抗、２８０６−０は入力端子２８０２
−０からレイアウト領域５０３までの配線抵抗、２８０
６−１は入力端子２８０２−１からレイアウト領域５０
３までの配線抵抗である。２８０７−０はレイアウト領
域５０３−０から５０３−９５までの電源配線の配線抵
抗、２８０７−１はレイアウト領域５０３−９６から５
０３−１９１までの電源配線の配線抵抗、２８０８−０
はレイアウト領域５０３−０から５０３−９５までの電
源配線の配線抵抗、２８０８−１はレイアウト領域５０
３−９６から５０３−１９１までの電源配線の配線抵
抗、２８０９、２８１０は二つのレイアウト領域５０３
の間の電源配線の配線抵抗である。そして、図４０は、
図３９が一組の選択電圧の中に１９２個の出力が選択さ
れた場合であるのに対し、１個の出力が選択された場合
の等価回路である。ここでＲＡＬ２はレイアウト領域５
０３−０から５０３−１９１の各領域での電源配線の配
線抵抗である。このように、表示データに対応して選択
電圧とその選択電圧での出力の選択数が１から１９２ま
で変化する。

【０２３９】次に、等価回路からオフセット電圧の大き
さを求める。図４１に示すように、図３８に示す等価回
路では各出力の分圧抵抗２７０３−０から２７０３−１
９１の両端にかかる電圧は入力端子Ｖｎ、Ｖｎ−１の電
圧となるため、抵抗素子群２０６の８つの抵抗素子のチ
ップ内ばらつきがない場合、オフセット電圧Ｖｏｓはゼ
ロとなる。これに対し、図３９、図４０に示す等価回路
では、各出力の分圧抵抗２７０３−０から２７０３−１
９１の両端にかかる電圧は配線抵抗や選択素子のオン抵
抗のため生じたオフセット電圧Ｖｏｓだけ入力端子Ｖ
ｎ、Ｖｎ−１の電圧に対しずれが生じる。オフセット電
圧の大きさは、図３９に示す一組の選択電圧の中に１９
２個の出力が選択された場合が最大となり、図４０に示
す一組の選択電圧の中に１個の出力が選択された場合が
最小となる。

【０２４０】また、液晶印加電圧は電圧の違いにより輝
度が異なる特性を持っているため、液晶駆動回路ではオ
フセット電圧ばらつきのためピン間の電圧差により輝度
差が見え表示品質が悪くなることが問題となる。そこ
で、オフセット電圧ばらつきΔＶｏｓを次のように定義
する。

【０２４１】ΔＶos = ｜Ｖosmax − Ｖosmin｜ つまり、オフセット電圧の最大値Ｖosmaxと最小値Ｖosm
inの差をオフセット電圧ばらつきΔＶosとする。本実施
例では輝度差が人の目に見えない範囲以内にオフセット
電圧ばらつきを抑えることを目的とする。

【０２４２】次に、図３９、図４３を用いてオフセット
電圧の最大値Ｖosmaxについて説明する。オフセット電
圧が最大になるのは、図３９に示す等価回路のように、
一組の選択電圧の中に１９２個の出力が選択され、電源
配線長が最も長く配線抵抗が最大となる分圧抵抗２７０
３−９５、２７０３−９６の両端である。液晶電圧回路
は図３９において左右対称であるため左半分の等価回路
でオフセット電圧を考える。図４３は図３９の等価回路
の左半分を示した図で分圧抵抗２７０３−９５の両端に
かかるオフセット電圧最大値Ｖosmaxを求める。

【０２４３】オフセット電圧が最大となる素子ばらつき
の条件はＲｏｎが最大、ＲＬが最小、ＲＡＬ１が最大、
ＲＡＬ２が最大のときであり、そのときの素子ばらつき
は係数をそれぞれＡRonmax、ＡRLmin、ＡRAL1max、ＡRA
L2maxとすると Ronmax = Ron・ＡRonmax RLmin = RL・ＡRLmin RAL1max = RAL1・ＡRAL1max RAL2max = RAL2・ＡRAL2max となる。

【０２４４】図４３において、配線抵抗２８０５−０、
２８０６−０の間のＲAL2、Ｒon、ＲLからなるラダー回
路の合成抵抗をＲ１とすると配線抵抗２８０５ー０、２
８０６−０で生じるオフセット電圧ＶosR1は、ΔV=|Vn
- Vn-1|とすると

【０２４５】

【数３】

【０２４６】となり、図４３の点ＶosRAL(1)でのオフセ
ット電圧ＶosRAL(1)は、オン抵抗２８０３−１、分圧抵
抗２７０３−１、オン抵抗２８０４−１の右側の回路の
合成抵抗をＲ(1)とすると

【０２４７】

【数４】

【０２４８】となる。以降、同様にして

【０２４９】

【数５】

【０２５０】となる。

【０２５１】従って、オフセット電圧最大値Ｖosmaxは

【０２５２】

【数６】

【０２５３】と求まる。

【０２５４】次に、図４０を用いてオフセット電圧の最
小値Ｖosminについて説明する。オフセット電圧が最小
になるのは、図４０に示す等価回路のように、一組の選
択電圧の中に１個の出力のみが選択され、電源配線の配
線抵抗が最小となる分圧抵抗２７０３−０の両端であ
る。オフセット電圧最小値Ｖosminは次のように求ま
る。

【０２５５】オフセット電圧が最小となる素子ばらつき
の条件はＲｏｎが最小、ＲＬが最大、ＲＡＬ１が最小、
ＲＡＬ２が最小、ＲＡＬ３が最小のときであり、そのと
きの素子ばらつきは係数をそれぞれＡRonmin、ＡRLma
x、ＡRAL1min、ＡRAL2min、ＡRAL3minとすると Ronmin = Ron・ＡRonmin RLmax = RL・ＡRLmax RAL1min = RAL1・ＡRAL1min RAL2min = RAL2・ＡRAL2min RAL3min = RAL3・ＡRAL3min となる。

【０２５６】図４０において、ＲAL1、ＲAL2、ＲAL3、
Ｒon、ＲLからなるラダー回路の合成抵抗から点Ｖosmin
で生じるオフセット電圧最小値Ｖosminは、ΔＶ＝｜Ｖ
ｎ − Ｖｎ−１｜とすると

【０２５７】

【数７】

【０２５８】と求まる。

【０２５９】従って、オフセット電圧ばらつきはΔＶｏ
ｓは、オフセット電圧最大値Ｖosmaxとオフセット電圧
最小値Ｖosminの差から求めることができる。

【０２６０】以上求めたように、オフセット電圧ばらつ
きは選択電圧電位差ΔV=|Vn - Vn-1|に比例し、配線抵
抗ＲAL1、ＲAL2、ＲAL3、選択素子のオン抵抗Ｒon、分
圧抵抗ＲLをパラメータとして求めることができる。

【０２６１】従って、これらのパラメータ変えること
で、液晶パネルへの書き込み特性、チップ面積を考慮し
つつ、輝度差が人の目に見えない範囲以内にオフセット
電圧ばらつきを制御することが可能である。

【０２６２】また、図４２は一般的な液晶の電圧、輝度
特性を示しており、横軸が液晶印加電圧、縦軸が相対輝
度を対数目盛で表したものである。このように、液晶の
輝度は電圧に対してリニアな特性を持っていない。この
ため階調電圧の設定も各電圧で等間隔とはならず、液晶
電源Ｖ０からＶ８の電圧設定も等間隔とはならない。

【０２６３】出力バッファで駆動する場合オフセット電
圧は出力バッファ回路の性能で決まり選択電圧に因らず
一定であるのに対し、本液晶駆動回路の液晶電圧生成回
路では、二つの選択電圧２０３、２０４の電位差にオフ
セット電圧の大きさが比例しているため、オフセット電
圧の精度が要求される選択電圧の電位差が小さく階調電
圧の差が小さいところでも、オフセット電圧を小さくす
ることが容易である。

【０２６４】また、図３３に示す液晶電圧生成回路の選
択素子、抵抗素子の動作電圧範囲は本液晶駆動回路の電
源電圧幅と等しいため液晶電源１１５は、本液晶駆動回
路の電源電圧幅の範囲で任意に設定することができる。

【０２６５】本実施例によれば、低インピーダンス駆動
と高インピーダンス駆動を用いて、表示データに対応し
た６４階調液晶電圧を液晶パネルに高速に書き込みを行
うことができ、輝度差が人の目に見えない範囲以内にオ
フセット電圧ばらつきを制御することができる。

【０２６６】また、本実施例においては階調数が６４階
調、出力数が１９２個の場合について説明したが、階調
数や出力数が変化した場合でも容易に対応することがで
きる。例えば２５６階調の場合、外部入力電圧数を１７
レベルとすると、表示データが８ビットとなるためそれ
に対応してラッチ回路やデータバスを８ビットにし、デ
コーダ回路を電圧１６組×１６分圧＝２５６階調電圧に
対応する構成にすることで対応できる。さらに、出力数
が１２０個の場合、ラッチアドレス制御回路を１２０出
力に対応した３画素を４０回ラッチする構成にし、ラッ
チ回路、デコーダ回路、液晶電圧生成回路も１２０出力
分の構成とし、オフセット電圧ばらつきも液晶電圧生成
回路の等価回路を１２０出力の構成とし素子パラメータ
を変えることで同様に制御できる。

【０２６７】本発明の実施例を用いた液晶表示装置の構
成を図４４、図４５を用いて説明する。図４４は前記液
晶駆動回路を用いた液晶表示装置の簡単な構成図、図４
５は上部液晶駆動回路群の構成図を示す。

【０２６８】１３０１はＲ、Ｇ、Ｂ用の各色６ビット表
示データのデータバス、１３０２はドットクロック、１
３０３は水平同期信号、１３０４は垂直同期信号、１３
０５は液晶表示コントローラである。データバス１３０
１の表示データは、ドットクロック１３０２に同期して
液晶表示コントローラ１３０５に入力する。更に液晶表
示コントローラ１３０５には、水平同期信号１３０３と
垂直同期信号１３０４が入力する。液晶表示コントロー
ラ１３０５は、ドットクロック１３０２からクロック１
０２を生成し、水平同期信号１３０３からクロック１０
６、制御信号１１１３を生成し、液晶表示装置が駆動で
きるように表示データの並び換えやクロックの制御を行
う。

【０２６９】１３０７は前記１９２出力の液晶駆動回路
５個で構成する上部液晶駆動回路群、１３０８は前記１
９２出力の液晶駆動回路５個で構成する下部液晶駆動回
路群、１３０９は上部液晶駆動回路用の表示データのデ
ータバス、１３１０は上部液晶駆動回路用の表示データ
のデータバス、１３１１は上部液晶駆動回路群の液晶表
示電圧バス、１３１２は下部液晶駆動回路群の液晶表示
電圧バス、１３１３は１９２０画素×４８０ラインで構
成されるアクティブマトリクス型の液晶パネル、１３１
４は交流化信号、１３１５は液晶表示用電源回路、１３
１６は対向電極用電圧を伝播する出力、１３１７は上部
用電圧バス、１３１８は下部用電圧バスである。上部液
晶駆動回路群１３０７には液晶表示コントローラ１３０
５から表示データバス１３０９により表示データが伝送
され、その表示データに対応した電圧を電圧バス１３１
７から選択し液晶表示電圧バス１３１１に出力し、液晶
パネル１３１３に出力する。下部液晶駆動回路群１３０
８には液晶表示コントローラ１３０５から表示データバ
ス１３１０により表示データが伝送され、その表示デー
タに対応した電圧を電圧バス１３１８から選択し液晶表
示電圧バス１３１２に出力し、液晶パネル１３１３に出
力する。液晶表示電圧バス１３１１と液晶表示電圧バス
１３１２の各出力線は、液晶パネル１３１３の縦ライン
に接続してあり、且つお互いに同一縦ラインに接続しな
いように一つ置きに接続してある。液晶表示用電源回路
１３１５は、アクティブマトリクス型液晶パネルの対向
電極に供給する電圧を生成し、出力１３１６に伝播す
る。また、液晶表示用電源回路１３１５は、交流化信号
１３１４に同期して、電圧バス１３１７に出力する電圧
を出力１３１６の電位に対して、交流化信号１３１４が
有効時は正極性の電圧を出力し、無効時は負極性の電圧
を出力する。また、電圧バス１３１８に出力する電圧
は、出力１３１６の電位に対して交流化信号１３１４が
有効時は負極性の電圧を出力し、無効時は正極性の電圧
を出力する。

【０２７０】１３１９−０から１３１９−２は１６０出
力の走査駆動回路、１３２０はクロック、１３２１は走
査駆動回路のオン電圧の出力、１３２２は走査駆動回路
のオフ電圧の出力、１３２３−０、１３２３−１は次段
の走査駆動回路への制御信号、１３２４は走査駆動回路
１３１９−０から１３１９−３の出力バス、１３２５は
液晶表示装置である。クロック１３２０は、垂直同期信
号１３０４を用いて液晶表示コントローラ１３０５で生
成される。走査駆動回路１３２３−０は、液晶用表示コ
ントローラ１３０５の出力するクロック１０６に同期し
て、出力バス１３２４の出力線をＳ０からＳ１５９まで
順次クロック１０６の１周期の期間だけ出力１３２１の
オン電圧を出力する。選択されていない出力線は出力１
３２１のオフ電圧を出力する。走査駆動回路１３１９−
０は、Ｓ１５９にオン電圧を出力すると後段への制御信
号１３２３−０を有効にし、クロック１０６の１周期の
期間後出力Ｓ１５９にオフ電圧を出力する。走査駆動回
路１３１９−１、１３１９−２も前段からの制御信号１
３２３−０、１３２３−１が有効になると同様の動作を
する。また、クロック１３２０が有効になると、再び走
査駆動回路１３１９−０のＳ０にオン電圧が出力され、
その後クロック１０６に同期して動作する。

【０２７１】図４５は、上部液晶駆動回路群の構成図で
ある。

【０２７２】上部液晶駆動回路群１３０７は、前記の第
１の実施例に用いた液晶駆動回路を５個直列に接続した
回路構成になっている。各々１９２個の表示データを順
次記憶する動作をし、１水平ライン分のデータに対応し
た液晶電圧を出力する。また、表示データバス１３０９
と液晶電源バス１３１７は、前記の第１の実施例での表
示データバス１０７と液晶電源バス１１１５と同じであ
る。また、下部液晶駆動回路群１３０８も上部液晶駆動
回路群１３０７と同様な構成となっている。

【０２７３】次に、図４４、図４５を用いて本実施例の
アクティブマトリックス型液晶パネル１３１３の１ライ
ン目に電圧を印加する場合の動作について説明をする。

【０２７４】ドットクロック１３０２に同期してデータ
バス１３０１で伝送されてきた表示データは、液晶表示
コントローラ１３０５で上部液晶駆動回路群１３０７と
下部液晶駆動回路群１３０８のデータに分けられ、それ
ぞれデータバス１３０９とデータバス１３１０にクロッ
ク１０２に同期して出力される。液晶コントローラ１３
０５は、１ライン分の表示データを出力すると、クロッ
ク１０６と制御信号１１１３を有効にする。以下、図４
５を用いて説明する。データバス１３０９の表示データ
は、クロック１０２に同期して液晶駆動回路１００−０
にラッチされる。液晶駆動回路１００−０は、１９２個
めの表示データのラッチ中に次段への制御信号１０４−
０を有効にする。有効になった制御信号１０４−０が入
力した液晶駆動回路１００−１は、クロック１０２に同
期してデータバス１３０９のデータをラッチする。この
ようにして１ライン分の表示データをラッチする。その
後、図４４に示すクロック１３２０が有効になり、走査
駆動回路１３１９−０のＳ０にオン電圧が出力され、ア
クティブマトリックス型液晶パネル１３１３の１ライン
目が有効になる。またクロック１３２０に同期してクロ
ック１０６が有効になると、それに同期して液晶駆動回
路１００−０から１００−５はラッチしたデータを２段
目のラッチ回路に同時にラッチする。そして、クロック
１０６に同期した制御信号１１１３が有効な期間は選択
電圧の高電位側の選択電圧を液晶表示電圧バス１３１１
に出力し、制御信号１１１３が有効でない期間は６ビッ
トのラッチデータに対応した分圧電圧を液晶表示電圧バ
ス１３１１に出力する。また、下部液晶駆動回路群１３
０８も上部液晶駆動回路群１３０７と同様な動作をす
る。このようにして、１ラインの分の表示データに対応
した電圧をアクティブマトリックス型液晶パネル１３１
３の１ライン目の各画素に印加できる。１ライン目の出
力中に液晶駆動回路１００−０から１００−４は、２ラ
イン目の表示データをラッチする。

【０２７５】この動作を繰り返すことにより、アクティ
ブマトリックス型液晶パネルの表示が行える。

【０２７６】表示データのビット数の増加については、
データバスのバス幅と液晶駆動回路のビット数と出力電
圧数を増加させることで対応できる。液晶駆動回路の構
成によっては、電圧バスの電圧数を増加させてもよい。

【０２７７】本発明の実施例を用いた情報処理装置の構
成を図４６を用いて説明する。図４６は前記液晶表示装
置を用いた情報処理装置のブロック図を示す。

【０２７８】１５０１は情報処理装置であり、１５０２
は中央演算回路、１５０３はアドレスバス、１５０４は
データバス、１５０５はメモリ、１５０６は表示コント
ローラ、１５０７は表示コントローラの出力バス、１５
０８は表示メモリである。

【０２７９】中央演算回路１５０２は、データバス１５
０４からのデータにより、データバス１５０４にデータ
の出力やデータの読み込みを行ったり、アドレスバス１
５０３にアドレスを出力する。メモリ１５０５はアドレ
スバス１５０３のアドレス値がメモリの番地を指示して
いた場合、その番地のメモリとデータバス１５０４を導
通状態にする。表示コントローラ１５０６は、アドレス
バス１５０３のアドレス値が表示コントローラ１５０６
を指示していた場合、データバス１５０３と表示コント
ローラ１５０６内のメモリを導通状態にする。表示コン
トローラ１５０６は、内部メモリデータに応じて表示メ
モリを出力バス１５０７で制御し、更にドットクロック
１３０２、水平同期信号１３０３、垂直同期信号１３０
４を生成し、出力する。表示メモリ１５０８は、アドレ
スバス１５０３のアドレス値が表示メモリ１５０８を指
示している場合、表示メモリ１５０８は、そのアドレス
値の示すメモリとデータバス１５０４を導通状態にす
る。また、表示コントローラ１５０６の出力バス１５０
７の出力するデータに応じて、表示メモリ１５０８の内
容を出力バス１３０１に出力する。

【０２８０】情報処理装置１５０１において、表示コン
トローラ１５０６及び表示メモリ１５０８に中央演算回
路１５０２からアクセスがない場合、表示コントローラ
１５０６は、ドットクロック１３０２に同期して表示デ
ータを出力するように、出力バス１５０７に読み込みを
指示する信号とそのドットクロック１３０２に対応した
アドレスデータを出力する。この時表示メモリは、読み
込みを指示され、且つアドレスデータが出力バス１５０
７から入力されたので、出力バス１５０７の指示するア
ドレスのデータをデータバス１３０１に出力する。デー
タバス１３０１は液晶表示装置１３２５にドットクロッ
ク１３０２に同期して入力する。更に、表示コントロー
ラ１５０６で生成した水平同期信号１３０３と垂直同期
信号１３０４が入力する。

【０２８１】このような構成で本発明の液晶駆動回路を
用いた液晶表示装置をパソコン、ワークステーションに
接続して動作することができる。

【０２８２】

【発明の効果】本発明によれば、抵抗素子を介さないで
Ｎ個の電圧から選択した１電圧をバッファ手段を用いな
いで直接出力することで出力インピーダンスを小さくす
ることが可能となり、液晶パネルを高速に駆動すること
が出来る。すなわち、分圧回路を持つＸ駆動回路の分圧
回路で直接、容量性の付加を駆動する場合、充電／放電
時間を短縮できる。更に、現状の液晶表示装置より高抵
抗化、短時間充電／放電が必要となる１２４０×１０２
４ドット以上の高精細液晶表示装置や２０インチ以上の
大画面液晶表示装置の駆動が可能となる。また、抵抗を
用いて分圧する分圧回路においては、抵抗値を下げる必
要がないので、消費電力の増加を最小にすることがで
き、さらに、精度の高い出力が得られる。また、出力電
圧幅を電源電圧幅に等しくすることができる。また、選
択手段で選択される異なる二つの電圧の電位差で出力オ
フセット電圧の大きさを制御することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の１９２出力のＸ駆動回路の
ブロック図である。

【図２】本発明の一の実施例の分圧回路のブロック図で
ある。

【図３】本発明の一の実施例の出力波形図である。

【図４】本発明の一の実施例の１９２出力のＸ駆動回路
のブロック図である。

【図５】本発明の一の実施例の１９２出力のＸ駆動回路
のブロック図である。

【図６】本発明の一の実施例の１９２出力のＸ駆動回路
のブロック図である。

【図７】本発明の一の実施例の分圧回路のブロック図で
ある。

【図８】従来例の問題点の説明図である。

【図９】本発明の一の実施例のゲート回路のブロック図
である。

【図１０】本発明の一の実施例の液晶表示装置の構成図
である。

【図１１】本発明の一の実施例の上部Ｘ駆動回路群の構
成図である。

【図１２】本発明の一の実施例の下部Ｘ駆動回路群の構
成図である。

【図１３】本発明の一の実施例のゲート回路のブロック
図である。

【図１４】本発明の一の実施例の１９２出力のＸ駆動回
路のブロック図である。

【図１５】本発明の一の実施例の１９２出力のＸ駆動回
路のブロック図である。

【図１６】本発明の一の実施例の情報処理装置のブロッ
ク図である。

【図１７】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図１８】本発明の一実施例のゲート回路の簡単なブロ
ック図である。

【図１９】本発明の一実施例の電圧波形図である。

【図２０】本発明の一実施例の分圧回路の簡単なブロッ
ク図である。

【図２１】本発明の一実施例の出力波形図である。

【図２２】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図２３】本発明の一実施例の分圧回路の簡単なブロッ
ク図である。

【図２４】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図２５】本発明の一実施例の分圧回路の簡単なブロッ
ク図である。

【図２６】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図２７】本発明の一実施例のゲート回路の簡単なブロ
ック図である。

【図２８】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図２９】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図３０】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図３１】本発明の一実施例の１９２出力のＸ駆動回路
の簡単なブロック図である。

【図３２】本発明の一実施例の１９２出力の液晶駆動回
路の簡単なブロック図である。

【図３３】本発明の一実施例の分圧回路の簡単なブロッ
ク図である。

【図３４】本発明の一実施例の分圧回路制御信号生成の
真理値図である。

【図３５】本発明の一実施例の分圧回路制御信号生成の
真理値図である。

【図３６】本発明の一実施例の１９２出力の液晶駆動回
路のチップレイアウト概略図である。

【図３７】本発明の一実施例の出力１系統のレイアウト
図である。

【図３８】本発明の一実施例の液晶電圧生成回路の等価
回路図である。

【図３９】本発明の一実施例の液晶電圧生成回路の等価
回路図である。

【図４０】本発明の一実施例の液晶電圧生成回路の等価
回路図である。

【図４１】本発明の一実施例のオフセット電圧を示す図
である。

【図４２】液晶の電圧、輝度特性を示す図である。

【図４３】本発明の一実施例の液晶電圧生成回路の等価
回路図である。

【図４４】本発明の一実施例の液晶表示装置の構成図で
ある。

【図４５】本発明の一実施例の上部液晶駆動回路群の構
成図である。

【図４６】本発明の一実施例の情報処理装置のブロック
図である。

【図４７】従来例の液晶駆動回路の簡単なブロック図で
ある。

【図４８】従来例の分圧回路の簡単なブロック図であ
る。

【符号の説明】

１００…Ｘ駆動回路、１０１…シフトレジスタ、１０２
…クロック、１０３…制御信号、１０４…制御信号、１
０５…出力バス、１０６…クロック、１０７…データバ
ス、１０８−０から１０８−１９１…ラッチ回路、１０
９−０から１０９−１９１…出力バス、１１０−０から
１１０−１９１…ラッチ回路、１１１−０から１１１−
１９１…出力バス、１１２−０から１１２−１９１…出
力バス、１１３−０から１１３−１９１…デコーダ、１
１４−０から１１４−１９１…デコーダ、１１５−０か
ら１１５−１９１…出力バス、１１６−０から１１６−
１９１…出力バス、１１７−０から１１７−１９１…ゲ
ート回路、Ａ１１７−０からＡ１１７−１９１…ゲート
回路、１１８…制御信号、１１９−０から１１９−１９
１…出力バス、１２０−０から１２０−１９１…分圧回
路、Ａ１２０−０からＡ１２０−１９１…分圧回路、１
２１…電圧バス、１２２−０から１２２−１９１…出力
バス、Ａ１２２−０からＡ１２２−１９１…出力バス、
２０１…電圧セレクタ、２０２，２０３…選択スイッチ
ング素子群、２０４，２０５…出力、２０６…分圧回
路、２０７…抵抗群、２０８…選択スイッチング素子
群、２０９…スイッチング素子、３００…出力波形、３
０１…出力波形、４００…Ｘ駆動回路、４０１…カウン
タ、４０２…出力バス、４０３…入力バス、４０４…コ
ンパレータ、４０５…制御信号、４０６…ストップ信
号、５００…Ｘ駆動回路、５０１−０から５０１−１９
１…ゲート回路、５０２−０から５０２−１９１…出力
バス、６００…Ｘ駆動回路、６０１−０から６０１−１
９１…分圧回路、７０１…分圧回路、７０２…分圧抵
抗、７０３…スイッチング素子、７０４…インバータ、
７０５…出力、７０６…スイッチング素子、８０１…シ
フトレジスタ、８０２…クロック、８０３…出力バス、
８０４…表示データバス、８０５…ラッチ回路、８０６
…出力バス、８０７…クロック、８０８…ラッチ回路、
８０９…出力バス、８１０…出力バス、８１１…電圧バ
ス、８１２…電圧セレクタ、８１３…出力バス、８１４
…分圧回路、８１５…出力バス、８１６…バッファ回
路、８１７…出力線、９０１…ゲート回路、９０２…ゲ
ート回路、９０３−１から９０３−１５…ＡＮＤ回路、
１００１…データバス、１００２…ドットクロック、１
００３…水平同期信号、１００４…垂直同期信号、１０
０５…液晶表示コントローラ、１００７…上部Ｘ駆動回
路群、１００８…下部Ｘ駆動回路群、１００９…データ
バス、１０１０…データバス、１０１１…出力バス、１
０１２…出力バス、１０１３…アクティブマトリックス
型液晶パネル、１０１４…交流化信号、１０１５…液晶
表示用電源、１０１６…出力、１０１７…上部用電圧バ
ス、１０１８…下部用電圧バス、１０１９−０から１０
１９−２…Ｙ駆動回路、１０２０…クロック、１０２１
…オン電圧の出力、１０２２…オフ電圧の出力、１０２
３−０から１０２３−１…制御信号、１０２４…出力バ
ス、１０２５…液晶表示装置、１３０１−０から１３０
１−３…ＡＮＤ回路、１４００…Ｘ駆動回路、１４０１
…ラッチクロック、１４０２…インバータ、１４０３…
出力、１５００…Ｘ駆動回路、１５０１…シフトレジス
タ、１５０２…出力バス、１５０３…Ｒ用のデータバ
ス、１５０４…Ｇ用のデータバス、１５０５…Ｂ用のデ
ータバス、１５０６…Ｒ用の電圧バス、１５０７…Ｇ用
の電圧バス、１５０８…Ｂ用の電圧バス、１６０１…情
報処理装置、１６０２…中央演算装置、１６０３…アド
レスバス、１６０４…データバス、１６０５…メモリ、
１６０６…表示コントローラ、１６０７…出力バス、１
６０８…表示メモリ。Ａ４０１…電圧セレクタ、Ａ４０
２…選択スイッチング素子群、Ａ４０３…選択スイッチ
ング素子群、Ａ４０４…出力、Ａ４０５…出力、Ａ４０
６…分圧回路、４０７…分圧抵抗群、４０８…選択スイ
ッチング素子群、４０９…スイッチング素子、Ａ５００
…出力波形、Ａ５０１…出力波形、Ａ６０１…Ｘ駆動回
路、６０２…交流化信号、６０３…上位ビットデコー
ダ、６０４…出力バス、６０５…下位ビットデコーダ、
６０６…出力バス、６０７…分圧回路、Ａ７０１…スイ
ッチング素子群、Ａ７０２…スイッチング素子、Ａ７０
３…スイッチング素子、Ａ８０１…上位ビットのデータ
変換回路、Ａ８０２…出力バス、Ａ８０３…下位ビット
のデータ変換回路、Ａ８０４…出力バス、Ａ８０５…デ
コーダ回路、Ａ８０６…出力バス、Ａ８０７…分圧回
路、Ａ９０１，Ａ９０２…ＡＮＤ回路、Ａ９０３…イン
バータ回路、１０００…１９２出力のＸ駆動回路、Ａ１
００１−０からＡ１００１−１９１…ゲート回路、１０
０２−０から１００２−１９１…出力バス、１１０１−
０から１１０１−１９１…ＯＲ回路、１２００…１９２
出力のＸ駆動回路、１２０１−０から１２０１−１９１
…分圧回路、１３０３…スイッチング素子、１３０４…
インバータ回路、１３０５…出力、１３０６…スイッチ
ング素子、１４００…１９２出力のＸ駆動回路、１４０
１…ラッチクロック、１４０２…インバータ、１４０３
…出力、１５００…１９２出力のＸ駆動回路、１５０１
…シフトレジスタ、１５０２…出力バス、１５０３…Ｒ
用のデータバス、１５０４…Ｇ用のデータバス、１５０
５…Ｂ用のデータバス、１５０６…Ｒ用の電圧バス、１
５０７…Ｇ用の電圧バス、１５０８…Ｂ用の電圧バス、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝田 功 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 マイクロエレク トロニクス機器開発研究所内 (72)発明者 恒川 悟 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 二見 利男 千葉県茂原市早野3300番地 株式会社 日立製作所茂原工場内 (56)参考文献 特開 平４−136983（ＪＰ，Ａ) 特開 平２−130586（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 520 G02F 1/133 575 G09G 3/20

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】液晶パネルと、 電圧を印加する走査線を選択し、選択した走査線に信号
   を出力するＹ駆動回路と、 表示データを入力されて、表示データに対応した電圧を
   出力するＸ駆動回路と、 上記Ｙ駆動回路およびＸ駆動回路に電圧を供給し、Ｘ駆
   動回路にはｎ個の電圧を供給する液晶表示用電源とを有
   し、階調表示を行う液晶表示装置において、 １水平走査期間のうち、第１の期間は、後記する第２の
   電圧を供給する回路よりも時定数の少ない回路から供給
   される電圧を第１の電圧として出力することを指示し、
   第１の期間に続く第２の期間は、第２の電圧を出力する
   ことを指示する時間信号を上記Ｘ駆動回路に出力する制
   御信号生成回路を有し、 上記Ｘ駆動回路は、 上記液晶表示用電源から供給されるｎ個の電圧を表示デ
   ータに対応したｍ個の電圧（ｎ＜ｍ）に分圧する分圧回
   路と、 表示データに対応した信号と、上記時間信号とを入力さ
   れて、第１の期間は、上記分圧されたｍ個の電圧を供給
   する回路のうちから、表示データに対応した電圧を出力
   する回路の時定数を超えない時定数を有する回路を選択
   するように上記表示データに対応した信号を修正して出
   力し、第２の期間は、上記入力された表示データに対応
   した信号を出力する信号修正回路と、 上記信号修正回路が出力する表示データに対応した信号
   を入力されて、上記ｍ個の電圧のうちから上記表示デー
   タに対応した信号に従って、電圧を選択して出力する選
   択回路とを有し、 上記Ｘ駆動回路は、上記時間信号を受けて、第１の電圧
   および第２の電圧を出力することを特徴とする液晶表示
   装置。
2. 【請求項２】液晶パネルと、 電圧を印加する走査線を選択し、選択した走査線に信号
   を出力するＹ駆動回路と、 表示データを入力されて、表示データに対応した電圧を
   出力するＸ駆動回路と、 上記Ｙ駆動回路およびＸ駆動回路に電圧を供給し、Ｘ駆
   動回路にはｎ個の電圧を供給する液晶表示用電源とを有
   し、階調表示を行う液晶表示装置において、 １水平走査期間のうち、第１の期間は、後記する第２の
   電圧を供給する回路よりも時定数の少ない回路から供給
   される電圧を第１の電圧として出力することを指示し、
   第１の期間に続く第２の期間は、第２の電圧を出力する
   ことを指示する時間信号を上記Ｘ駆動回路に出力する制
   御信号生成回路と、 上記液晶表示用電源から供給されるｎ個の電圧を表示デ
   ータに対応したｍ個の電圧（ｎ＜ｍ）に分圧する分圧回
   路と、 表示データに対応した信号を入力されて、上記ｍ個の電
   圧のうちから上記表示データに対応した信号に従って、
   電圧を選択して出力する選択回路と、 上記時間信号を入力されて、第１の期間は、上記選択回
   路の出力を抑止して換わりに、上記分圧されたｍ個の電
   圧を供給する回路のうちから、表示データに対応した電
   圧を出力する回路の時定数を超えない時定数を有する回
   路を選択して出力し、第２の期間は、上記選択回路の出
   力を抑止しない出力修正回路とを備え、 上記時間信号を受けて、第１の電圧および第２の電圧を
   出力することを特徴とするＸ駆動回路。
3. 【請求項３】液晶パネルと、電圧を印加する走査線を選
   択し、選択した走査線に信号を出力するＹ駆動回路と、
   表示データを入力されて、表示データに対応した電圧を
   出力するＸ駆動回路と、上記Ｙ駆動回路およびＸ駆動回
   路に電圧を供給し、Ｘ駆動回路にはｎ個の電圧を供給す
   る液晶表示用電源と、１水平走査期間のうち、第１の期
   間は、後記する第２の電圧を供給する回路よりも時定数
   の少ない回路から供給される電圧を第１の電圧として出
   力することを指示し、第１の期間に続く第２の期間は、
   第２の電圧を出力することを指示する時間信号を上記Ｘ
   駆動回路に出力する制御信号生成回路とを有し、階調表
   示を行う液晶表示装置に使われるＸ駆動回路であって、 上記液晶表示用電源から供給されるｎ個の電圧を表示デ
   ータに対応したｍ個の電圧（ｎ＜ｍ）に分圧する分圧回
   路と、 表示データに対応した信号と、上記時間信号とを入力さ
   れて、第１の期間は、上記分圧されたｍ個の電圧を供給
   する回路のうちから、表示データに対応した電圧を出力
   する回路の時定数を超えない時定数を有する回路を選択
   するように上記表示データに対応した信号を修正して出
   力し、第２の期間は、上記入力された表示データに対応
   した信号を出力する信号修正回路と、 上記信号修正回路が出力する表示データに対応した信号
   を入力されて、上記ｍ個の電圧のうちから上記表示デー
   タに対応した信号に従って、電圧を選択して出力する選
   択回路とを有し、 上記時間信号を受けて、第１の電圧および第２の電圧を
   出力することを特徴とするＸ駆動回路。
4. 【請求項４】請求項３記載のＸ駆動回路において、 上記第１の電圧は、上記液晶表示用電源から供給される
   ｎ個の電圧のうちのいずれかであることを特徴とするＸ
   駆動回路。
5. 【請求項５】請求項３または４記載のＸ駆動回路におい
   て、 表示データを入力されて、上記ｍ個の電圧のうちから表
   示データに対応した第２の電圧を選択するためのデコー
   ド信号を生成するデコード回路を有し、 上記信号修正回路は、上記時間信号を受けて、上記デコ
   ード回路の出力を、第１の期間は、あらかじめ定められ
   たデコード信号とし、第２の期間は、表示データに対応
   したデコード信号とするデコード信号変更回路であり、 上記選択回路は、上記変更後のデコード信号を受けて、
   電圧を出力することを特徴とするＸ駆動回路。