JPH08101669A - 表示装置駆動回路 - Google Patents

表示装置駆動回路

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JPH08101669A
JPH08101669A JP6261169A JP26116994A JPH08101669A JP H08101669 A JPH08101669 A JP H08101669A JP 6261169 A JP6261169 A JP 6261169A JP 26116994 A JP26116994 A JP 26116994A JP H08101669 A JPH08101669 A JP H08101669A
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circuit
signal
display device
data
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JP6261169A
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Jun Koyama
潤 小山
Ritsuko Suzuki
律子 鈴木
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Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【目的】 各画素にスイッチング素子を有するアクティ
ブマトリクス型の表示装置において、駆動回路としてシ
フトレジスタを使用せず、信号線(または走査線)の選
択を、ランダムアクセス可能とし、表示状態の改善、歩
留り向上、低消費電力化、高速化を図る。 【構成】 各画素にスイッチング素子を有するアクティ
ブマトリクス型表示装置の、階調データがデジタル値で
供給される駆動回路において、信号線の選択または走査
線の選択は、アドレスデコーダ回路により行なわれる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、表示装置の駆動回路に
関する。特にアクティブマトリクス駆動の液晶表示装置
に適する駆動回路に関する。
【0002】
【従来の技術】アクティブマトリクス駆動型の液晶表示
装置のような表示装置の駆動回路として、シフトレジス
タを用いた線順次走査が現在採用されている。
【0003】液晶表示装置全体の概略図を図1に示す。
同一のガラス基板上に、信号線駆動回路(101) と走査線
駆動回路(102) 、さらに表示装置中心部には液晶画素部
(103) が配置されている。各駆動回路と液晶画素部と
は、列方向の信号線X1,X2,・・・と行方向の走査
線Y1,Y2,・・・によって接続されている。信号線
と走査線の交点の各々には、スイッチング素子として薄
膜トランジスタ(以下TFT )がマトリクス状に配置され
ている。TFT のソースは信号線に、ゲートは走査線に、
ドレインは画素電極に接続されている。画素電極は、液
晶を挟んで対向電極と相対向している。信号線駆動回路
(101) により信号線が線順次されるのと同期して、走査
線駆動回路(102) より走査線に信号が送られ、画像表示
に必要な信号が与えられる。
【0004】線順次走査とは、具体的には以下の動作を
するものである。線順次走査とは、1つの入力信号を遅
延、伝達して、走査線駆動回路内の走査線を順々に走査
し、1つの走査線上のすべてのトランジスタを一時導通
状態にする。そして、信号線駆動回路から信号線を介し
て、各信号蓄積キャパシタに信号を供給する。供給され
た信号は次のフレームの走査時まで液晶を駆動させてお
く。
【0005】このとき、液晶に一定電圧をかけたままに
すると、イオンが片側に蓄積され、そのために液晶が劣
化してしまう。これを防ぐために、フィールドごとに液
晶に印加する表示信号の極性を反転させる。つまり、信
号線を介して、画素TFT のソース部にかかる電圧を、例
えば+10Vを基準にして+5V 、-5V というように、反転駆
動させる。
【0006】以上説明した線順次方式はフリップフロッ
プ(以下F.F.)からなるシフトレジスタ回路をN 段(N
:信号線駆動回路であれば水平方向の、走査線駆動回
路であれば垂直方向の画素数に相当する。)直列に接続
し、信号を遅延させることによって行われている。シフ
トレジスタは、その出力を次段シフトレジスタに送り、
信号を遅延させ伝達していく。シフトレジスタ各段の出
力には、さらに、アナログメモリやインバータといっ
た、信号変換・増幅回路が直列接続されている。
【0007】アナログ方式の線順次駆動回路を、図2に
示す。ここで信号線駆動回路は(200) ,走査線駆動回路
は(201) である。信号線駆動回路において、シフトレジ
スタには、電源電圧Vdd(202)とVss(203)、そして動作ク
ロックCP(204) が接続されている。入力されたスタート
パルスSP(205) は、内部で直列接続されたF.F.を、走査
方向 (例えば右) に沿って遅延・伝達していく。各シフ
トレジスタの出力は、Q0,Q1,・・・Qnであり、これらを
タイミング信号として、ビデオ信号(206) から、アナロ
グスイッチ(207) によるサンプリング回路を介して、階
調データをサンプリングする。サンプリングされたアナ
ログ階調データは、画素部に入る前に、一度アナログメ
モリ(208) に蓄積される。蓄積された階調データは、外
部から入力されるラッチパルス(209) によって走査タイ
ミングをとり、アナログバッファ(210) で信号をインピ
ーダンス変換した後、信号線(211) を通じて画素TFT(21
2)に伝達される。シフトレジスタ各段でこのような経路
がとられ、画像の線順次走査が行われる。
【0008】また、最近では、アナログメモリ方式では
なく、ラッチによるデジタルメモリを採用する例も増え
ている。すなわち、データ信号をアナログメモリに蓄積
するのではなく、ラッチに入力して、2進数のデジタル
信号として画像データを保持する方式である。このよう
な、信号のデジタル化により、アナログ方式でみられた
階調表示データの寿命短縮を回避し、安定した階調信号
を得ることができる。また、デジタル方式を採用するこ
とにより、低電圧・低消費電力化による低コスト化もは
かられる。さらに駆動速度も高速化できる。
【0009】このような、シフトレジスタ回路を用いた
表示装置駆動回路は、複数段連設されているシフトレジ
スタ回路の中に、1つの回路不良があると、それより後
段のシフトレジスタに信号が伝わらなくなってしまう。
このことが、表示装置全体としての、歩留まりの低下の
原因になっていた。さらに、1本のビデオ信号で、表示
に必要な信号を全て送信するため、高電圧が必要とな
り、その結果高消費電力となってしまった。また、ビデ
オ信号がサンプリング回路を通ってアナログメモリ(容
量)にいったん記憶されるが、アナログメモリでは電荷
のリークが生じてしまうため、必要な電荷量を蓄積でき
ないことがあり、表示データ信号の寿命短縮につなが
り、画質の低下につながっていた。
【0010】
【発明が解決しようとする課題】シフトレジスタ使用の
線順次走査駆動回路では、1つの回路不良がそれより後
段に影響を与えてしまう。一般に、ガラス基板上等にTF
T で構成された駆動回路は、単結晶基板上に設けられる
ものに比較して、広い範囲に形成されるため、不良が発
生しやすい。そのために、駆動回路と液晶表示部がガラ
ス基板上に一体に形成されている、周辺回路内蔵型アク
ティブマトリクス型液晶表示装置では、シフトレジスタ
を構成するTFT に不良が発生しやすい。このことが表示
装置全体の歩留まり低下と、それに伴うコスト増加を引
き起こしていた。また、線順次方式のアナログドライバ
ーでは1本のビデオ信号のみで、必要な階調データを送
信するために高電圧が必要となり、TFT で構成された回
路の寿命短縮につながる。またこれに伴い高消費電力が
避けられない状況にある。またアナログメモリを使用し
た場合、容量の電荷のリークによる階調表示データの寿
命短縮が考えられ、高画質を求めにくい。
【0011】
【課題を解決するための手段】上述の問題点を解決する
ために、本発明は、各画素にスイッチング素子を有する
アクティブマトリクス型表示装置の、階調データがデジ
タル値で供給される駆動回路において、信号線の選択ま
たは走査線の選択は、アドレスデコーダ回路により行な
われることを特徴とする表示装置駆動回路である。
【0012】また、本発明は、階調データがデジタル値
で供給される、アクティブマトリクス型の表示装置の駆
動回路であって、前記階調データが出力される信号線を
選択するアドレスデコーダ回路と、前記階調データを保
持する階調保持回路と、前記階調保持回路で保持された
階調データの出力タイミングを、前記表示装置の走査タ
イミングと同期させる階調同期回路と、前記階調同期回
路で同期された階調データに基づいて、前記信号線に出
力する階調電位を選択するデコーダ回路と、を有するこ
とを特徴とする表示装置駆動回路である。
【0013】また、本発明は、階調データがデジタル値
で供給される、アクティブマトリクス型の表示装置の駆
動回路であって、前記階調データが出力される信号線を
選択するアドレスデコーダ回路と、前記アドレスデコー
ダ回路からの出力信号に同期して、前記階調データを保
持する階調保持回路と、前記階調保持回路で保持された
階調データの出力タイミングを、前記表示装置の走査タ
イミングと同期させる階調同期回路と、前記階調同期回
路で同期された階調データに基づいて、前記信号線に出
力する階調電位を選択するデコーダ回路と、を有するこ
とを特徴とする表示装置駆動回路である。
【0014】また、本発明は、階調データがデジタル値
で供給される、アクティブマトリクス型の表示装置の駆
動回路であって、前記階調データが出力される信号線を
選択するアドレスデコーダ回路と、前記階調データを保
持する階調保持回路と、前記階調保持回路で保持された
階調データの出力タイミングを、前記表示装置の走査タ
イミングと同期させる階調同期回路と、前記階調同期回
路で同期された階調データに基づいて、各階調毎の電圧
値を有する複数の階調電位信号のうちの1つを選択する
デコーダ回路と、を有することを特徴とする表示装置駆
動回路である。
【0015】すなわち、本発明は、従来のシフトレジス
タ回路による線順次走査方式ではなく、アドレスデコー
ダ回路によるランダムアクセス方式を採用する。アドレ
スデコーダ回路を用いることにより、線順次ではなく、
アドレス指定により、信号線の選択または走査線の選択
が可能となる。シフトレジスタ回路による線順次走査の
場合、1つの入力信号を遅延・伝達させるため、1つの
回路不良による表示装置全体としての歩留まりへの影響
が深刻であった。
【0016】しかしながら、本発明において採用するア
ドレスデコ−ダ回路では、一信号線(または一走査線)
に接続されている駆動回路の不良が、他の信号線(また
は走査線)に接続されている駆動回路に影響を及ぼすこ
とがない。したがって、シフトレジスタ回路を用いた線
順次走査駆動方式に比較して、良好な表示を行う表示装
置が数多く得られる。その結果表示装置全体としての歩
留まりが、大幅に向上する。
【0017】さらに、ランダムアクセスして画素を選択
できるため、走査毎に線順次を行う従来のシフトレジス
タに比較して、走査時間の短縮がはかられ、高速駆動が
可能となる。また、選択した信号線、走査線を駆動する
回路のみを動作させればよいため、前段まで動作させる
必要のあるシフトレジスタ回路を用いた場合と比較し
て、低消費電力化も可能となる。
【0018】
【実施例】以下に本発明の実施例について説明する。図
3は、アドレスデコーダを用いた信号線駆動回路の、信
号線1本についてのブロック図である。ここでは、信号
線の数を500本としている。
【0019】アドレスデコーダ(301) には、図示しない
外部端子より、表示したい画素のアドレス信号が入力さ
れ、アドレス信号の値により、信号線が選択される。こ
のアドレス信号は、ラッチ1(302)のラッチパルスとな
る。ラッチ1(302) は、階調データを供給するデータ信
号(304)のビット数分並列に接続されている。ラッチは
ディレイフリップフロップ回路(以下 D-F.F.)で構成さ
れている。これらラッチには、階調データを供給するデ
ータ信号(304) が入力信号として入る。ラッチは、アド
レスデコーダ(301) から出力されたラッチパルス(303)
のタイミングにて、データ信号(304) より供給される階
調信号を取込み、結果を内部にロジックとして保存す
る。
【0020】ここで選択された信号は、ラッチ1に直列
接続された、次なるラッチ2(305)の入力信号として取
り込まれる。このラッチ2は、外部から取り込んだラッ
チパルス(306) により、表示装置の1回の走査タイミン
グと同期して、表示すべき画像の階調データをデコーダ
(307) へ出力する。
【0021】デコーダ(307) の出力は、入力された階調
データに対応したアナログスイッチ(309) のゲート側に
入る。アナログスイッチは、階調信号(308) に接続され
ている。階調信号(308)は、階調に対応した電位が抵抗
分割して用意されている。このようにして選択された階
調電位が、信号線(310) を通して表示が必要とされる画
素へ出力される。
【0022】本実施例においては、走査線駆動回路にお
いても、走査線の選択に、アドレスデコーダを用いた。
走査線においては階調データは不要なため、走査線駆動
回路の構成は、アドレスデコーダの各出力毎に走査線が
接続されたのみとなっている。各走査線には、1ライン
分のTFT のゲート電極が接続されている。
【0023】以下に各々の回路動作の説明を行う。まず
デコーダの論理回路を図4に示す。本実施例の場合、信
号線数が500本であるので、信号線駆動回路において
は9ビットのアドレスデコーダが必要となり、否定信号
も合わせて合計18本のアドレス信号線が必要となる。
アドレスデコーダは、これらアドレス信号線とNANDゲー
トが3つ、NOR ゲートが1つから構成されており、9入
力1出力となっている。この構成が500個、NANDの入
力が、各アドレスに対応したアドレス信号線に接続して
設けられている。NOR の出力は、各アドレスに対応する
信号線と接続されている。接続されているアドレス信号
線が、すべてHigh(以下H )レベルになると、NANDがLo
w (以下L )を出力し、1つでもL レベルのものが存在
するとNANDはH を出力する。接続されているアドレス信
号線がすべてH になり3つのNANDの出力がすべてLにな
るとNOR ゲートからはH が出力される。
【0024】つまり、接続されているアドレス信号がす
べてH になると、アドレスデコーダの出力が立つことに
なる。すなわち、表示すべき画素の、アドレス信号のAN
D をとっている。またデコーダ部分(307) では、これと
同様の仕組みにより、4ビット入力に対応して、16個
の階調信号(308) に、それぞれアクセスする。
【0025】次にラッチ部分の回路動作を説明する。ラ
ッチの等価回路を図5に示す。ここでは、クロックドイ
ンバータとインバータで構成されたD-F.F.をラッチとし
て使用している。
【0026】図5において、リセット状態をL とする。
動作クロックCPのレベルがL 、入力信号のレベルがH の
場合、クロックドインバータ1の出力はL で、インバー
タ1を通りH に反転される。クロックドインバータ2は
このとき非導通のため、出力Q1はH となる。このとき、
クロックドインバータ3にはH が入力されるが、動作ク
ロックCPのレベルがH のため、非導通となる。したが
って、Q2にはリセット状態のL が出力される。
【0027】動作クロックCPのレベルがH 、入力信号の
レベルがH の場合、クロックドインバータ1は非導通と
なる。クロックドインバータ2は導通となってL を出力
し、インバータ1を通りH に反転される。つまり出力Q1
はH となる。このとき、クロックドインバータ3にはH
が入力され、動作クロックCPのレベルがL のため、導
通してL を出力し、インバータ2で反転され、H にな
る。クロックドインバータ4は非導通のため、出力Q2は
H となる。
【0028】動作クロックCPのレベルがL 、入力信号の
レベルがL の場合、クロックドインバータ1は導通しH
を出力する。この信号はインバータ1で反転される。こ
のときクロックドインバータ2は非導通となっているの
で、出力Q1はL となる。このとき、クロックドインバー
タ3にはL が入力されるが、動作クロックCPのレベル
がH のために非導通となる。クロックドインバータ4は
導通となってL を出力し、インバータ2を通りH に反転
される。つまり出力Q2はH となる。
【0029】動作クロックCPのレベルがH 、入力信号の
レベルがL の場合、クロックドインバータ1は非導通と
なる。クロックドインバータ2は導通となってH を出力
し、インバータ1を通りL に反転される。つまり出力Q1
はL となる。このとき、クロックドインバータ3にはL
が入力され、動作クロックCPのレベルがL のため、導
通してH を出力し、インバータ2で反転され、L にな
る。クロックドインバータ4は非導通のため、出力Q2は
L となる。
【0030】以上に述べたD-F.F.の出力波形を示したも
のが図6である。このようにCPの立ち上がり時のD 信号
のレベルを読み込み、次のCPまで信号を保持する。この
ことから、図3におけるラッチ1の動作を追うと、図7
の出力波形が得られる。ラッチ1ではCPの代わりにアド
レスデコーダの出力が、D の代わりにデータ信号が入力
されるが、回路動作には変わりがない。図7から、ラッ
チパルスがH になったときの入力(a),(b),(c),(d) それ
ぞれの信号状態が保持され、出力としてあらわれている
ことが分かる。
【0031】次にラッチ2の動作を追ったものが図8に
示す波形である。ここではCPの変わりにラッチパルス
が、D の変わりにラッチ1の出力が入力される。図8か
ら、ラッチパルスがH になったときの入力(e),(f),(g),
(h) それぞれの信号状態が保持され、出力としてあらわ
れていることが分かる。つまりここで取り込まれるラッ
チパルスによって、走査タイミングが制御されているこ
とが分かる。
【0032】以上のような構成を有する、信号線駆動回
路、走査線駆動回路を有する液晶表示装置を作製した。
この液晶表示装置は、一枚のガラス基板上に、アクティ
ブマトリクス駆動する液晶表示部、信号線駆動回路、走
査線駆動回路が形成された、モノリシック構成とした。
その結果、不良回路より後段の回路が全て不使用となっ
てしまう、シフトレジスタを用いた装置に比較して、本
実施例で作製した液晶表示装置は、より良好な表示を行
うことができ、その製造歩留りが大幅に向上し、低コス
ト化できた。また、シフトレジスタのように、選択しな
い信号線または走査線に接続された回路に対して信号を
供給する必要がないため、消費電力を低下できた。ま
た、ランダムアクセスが可能なため、表示内容を変更し
たい画素のみの書換えができ、消費電力の低減、高速化
を図ることもできた。また、液晶としてネマチック液晶
のみでなく、メモリー性を有する強誘電性液晶を用いる
ことも、ランダムアクスセが可能なため、有効である。
【0033】なお、本実施例においては、信号線駆動回
路と、走査線駆動回路の双方を、アドレスデコーダ回路
を用いて構成したが、何方か一方を、従来のシフトレジ
スタ回路としても構わない。
【0034】
【発明の効果】以上のように、シフトレジスタを用いず
に、アドレスデコーダを用いた駆動回路を採用すること
で、表示画素のランダムアクセスが可能となった。これ
に伴い、シフトレジスタを用いたものと比較して、良好
な表示を行うことのできる表示装置を数多く得られた。
その結果表示装置としての歩留まりが、大幅に向上でき
た。また、消費電力を低減し、また高速駆動が可能とな
った。また、総じて表示装置としての低コスト化が図れ
た。
【図面の簡単な説明】
【図1】 液晶表示装置全体の概略図である。
【図2】 シフトレジスタを用いたアナログ方式の線順
次走査駆動回路を示す図である。
【図3】 夲発明の実施例で用いられる、デコーダを用
いた駆動回路を示す図である。
【図4】 デコーダの論理回路図である。
【図5】 ラッチの等価回路を示す図である。
【図6】 D-F.F.の出力波形を示す図である。
【図7】 ラッチ1の出力波形を示す図である。
【図8】 ラッチ2の出力波形を示す図である。
【符号の説明】
101 信号線駆動回路 102 走査線駆動回路 103 液晶画素部 200 シフトレジスタ 201 走査線駆動回路 202 Vdd 203 Vss 204 CP(動作クロック) 205 SP(スタートパルス) 206 ビデオ信号 207 アナログスイッチ 208 アナログメモリ 209 ラッチパルス 210 アナログバッファ 211 信号線 212 画素TFT 213 走査線 301 アドレスデコーダ 302 ラッチ1 303 ラッチパルス 304 データ信号 305 ラッチ2 306 ラッチパルス 307 デコーダ 308 階調信号 309 アナログスイッチ 310 信号線

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】各画素にスイッチング素子を有するアクテ
    ィブマトリクス型表示装置の、階調データがデジタル値
    で供給される駆動回路において、 信号線の選択または走査線の選択は、アドレスデコーダ
    回路により行なわれることを特徴とする表示装置駆動回
    路。
  2. 【請求項2】階調データがデジタル値で供給される、ア
    クティブマトリクス型の表示装置の駆動回路であって、 前記階調データが出力される信号線を選択するアドレス
    デコーダ回路と、 前記階調データを保持する階調保持回路と、 前記階調保持回路で保持された階調データの出力タイミ
    ングを、前記表示装置の走査タイミングと同期させる階
    調同期回路と、 前記階調同期回路で同期された階調データに基づいて、
    前記信号線に出力する階調電位を選択するデコーダ回路
    と、 を有することを特徴とする表示装置駆動回路。
  3. 【請求項3】階調データがデジタル値で供給される、ア
    クティブマトリクス型の表示装置の駆動回路であって、 前記階調データが出力される信号線を選択するアドレス
    デコーダ回路と、 前記アドレスデコーダ回路からの出力信号に同期して、
    前記階調データを保持する階調保持回路と、 前記階調保持回路で保持された階調データの出力タイミ
    ングを、前記表示装置の走査タイミングと同期させる階
    調同期回路と、 前記階調同期回路で同期された階調データに基づいて、
    前記信号線に出力する階調電位を選択するデコーダ回路
    と、 を有することを特徴とする表示装置駆動回路。
  4. 【請求項4】階調データがデジタル値で供給される、ア
    クティブマトリクス型の表示装置の駆動回路であって、 前記階調データが出力される信号線を選択するアドレス
    デコーダ回路と、 前記階調データを保持する階調保持回路と、 前記階調保持回路で保持された階調データの出力タイミ
    ングを、前記表示装置の走査タイミングと同期させる階
    調同期回路と、 前記階調同期回路で同期された階調データに基づいて、
    各階調毎の電圧値を有する複数の階調電位信号のうちの
    1つを選択するデコーダ回路と、 を有することを特徴とする表示装置駆動回路。
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