JP3674321B2 - 電気光学装置用基板、電気光学装置、電子機器及び投写型表示装置 - Google Patents
電気光学装置用基板、電気光学装置、電子機器及び投写型表示装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、反射型液晶パネル用基板等の電気光学装置用基板に関し、特に、アクティブマトリクス型の電気光学装置用基板に関する。
【０００２】
【関連の技術】
本出願人は、１９９６年１０月２２日付出願に係る特願平８−２７９３８８号を以て、以下に述べる液晶パネル用基板，液晶パネル及び投写型表示装置の構成を開示した。反射型液晶パネルをライトバルブとして用いた投写型表示装置（液晶プロジェクタ）は、図１４に示すように、システム光軸Ｌ0 に沿って配置した光源部１１０、インテグレータレンズ１２０、及び偏光変換素子１３０から概略構成される偏光照明装置１００と、偏光照明装置１００から射出されたＳ偏光束をＳ偏光束反射面２０１により反射させる偏光ビームスプリッタ２００と、偏光ビームスプリッタ２００のＳ偏光束反射面２０１から反射された光のうち青色光（Ｂ）の成分を分離するダイクロイックミラー４１２と、分離された青色光（Ｂ）を変調する反射型液晶ライトバルブ３００Ｂと、ダイクロイックミラー４１２によって青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー４１３と、分離された赤色光（Ｒ）を変調する反射型液晶ライトバルブ３００Ｒと、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調する反射型液晶ライトバルブ３００Ｇと、３つの反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂにて変調された光を光路逆進させてダイクロイックミラー４１３，４１２，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００へ投写する投写レンズからなる投写光学系５００とから構成されている。各反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂとしては、それぞれ図１５の断面図に示すような反射型液晶パネル３０が用いられている。
【０００３】
この反射型液晶パネル３０は、ガラス又はセラミック等からなる支持基板３２上に接着剤で固着された反射型液晶パネル用基板３１と、この反射型液晶パネル用基板３１上をシール材３６で枠形状に囲み、間隔をおいて対向配置した透明導電膜（ＩＴＯ）からなる対向電極（共通電極）３３を持つ光入射側のガラス基板（対向基板）３５と、反射型液晶パネル用基板３１とガラス基板３５との間のシール材３６で封止された隙間内において充填された周知のＴＮ（Twisted Nematic ）型液晶又は電圧無印加状態で液晶分子が略垂直配向するＳＨ（Super Homeotropic ）型液晶３７とを有している。
【０００４】
図１６はこの反射型液晶パネル３０に用いられる反射型液晶パネル用基板３１の主要回路構成を示し、図１７はその反射型液晶パネル用基板３１を拡大した平面レイアウトを示す。反射型液晶パネル用基板３１は、図１５に示す多数の画素電極１４がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート線（走査電極，行電極）Ｙ1 〜Ｙn を走査するめのシフトレジスタ及びバッファ回路から成る走査線駆動回路（Ｙドライバー）２２（２２Ｒ，２２Ｌ）と、画素領域２０の上辺の外側に位置し、データ線（ソース線，信号電極，列電極）Ｘ1 〜Ｘm についてのプリチャージ及びテスト回路２３と、画素領域２０の下辺の外側に位置し、データ線Ｘ1 〜Ｘm に画像データに応じた画像信号をサンプリングして供給する画像信号サンプリング回路２４と、走査線駆動回路２２，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４の外側には前述したシール材３７が位置決めされる枠形状のシール領域２７と、下側端に沿って配列されており、異方性導電膜（ＡＣＦ）３８を介してフレキシブルテープ配線３９に固着接続される複数の端子パッド２６と、この端子パッド２６の列とシール領域２７との間に位置し、画像信号サンプリング回路２４のための選択パルスを生成するシフトレジスタ２１と、そのシフトレジスタ２１の両脇に位置し、ガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成されている。
【０００５】
シフトレジスタ２１と画像信号サンプリング回路２４はデータ線Ｘ1 〜Ｘm を駆動するための信号線駆動回路（Ｘドライバー）４０を構成している。この信号線駆動回路４０はデータ線Ｘ1 〜Ｘm に対し１本ずつ順番にデータ信号を送り込む点順次駆動方式を採用している。なお、すべてのデータ線Ｘ1 〜Ｘm に対し一斉にデータ信号を送り込む線順次駆動方式を採用することもできる。画素（画素電極１４）がマトリクス状に配列された画素領域２０は、格子状に配置されたデータ線Ｘ1 〜Ｘm 及びゲート線Ｙ1 〜Ｙn と、それらの交点部毎に配置された画素選択用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｔ（Ｔ11〜Ｔnm）を有している。各画素のトランジスタＴのソースＳはデータ線Ｘに、ゲートＧはゲート線に、ドレインＤは後述するように画素電極１４及び保持容量Ｃにそれぞれ接続されている。この反射型液晶パネル用基板３１の画素電極１４には、対向基板のガラス基板３５との間に充填される液晶３７の液晶セルＬＣが接続される。
【０００６】
なお、シール領域２７の内側に位置する周辺回路（走査線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４）にも、光が入射するのを防止するため、最上層の画素電極１４と同層の遮光膜２５（図１５参照）が設けられている。
【０００７】
図１８は反射型液晶パネル用基板３１の画素領域２０の一部を拡大して示す平面図で、図１９は図１８中のＡ−Ａ′に沿って切断した状態を示す切断図である。図１８において、１は単結晶シリコンのＰ--型半導体基板（Ｎ--型半導体基板でも良い）で、例えば２０mm角の大形サイズである。２はこの半導体基板１のうち素子（ＭＯＳＦＥＴなど）形成領域の表面（主面）側に形成されたＰ型ウェル領域、３は半導体基板１の素子非形成領域における素子分離用に形成されたフィールド酸化膜（いわゆるＬＯＣＯＳ）である。図１９に示すＰ型ウェル領域２は、例えば画素数７６８×１０２４というような多数の画素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、画素領域２０以外の周辺回路（走査線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及び信号線駆動回路２１）を構成する素子を作り込むための領域のＰ型ウェル領域とは分離されている。
【０００８】
フィールド酸化膜３には１画素毎の区画領域に２つの開口部が形成されている。一方の開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面に形成されたＮ+ 型ソース領域５ａ，Ｎ+ 型ドレイン領域５ｂとが画素選択用のＮチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｔを構成している。行方向に隣接する複数の画素の各ゲート電極４ａはそのまま画素行方向に延在してゲート線４（図１６図示のＹ）を構成している。
【０００９】
また、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる容量電極９ａとが画素選択用トランジスタＴで選択された信号を保持するための保持容量Ｃを構成している。
【００１０】
ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜６上にはアルミニウムを主体とする第１のメタル層が形成されている。
【００１１】
第１のメタル層には、列方向に延在するデータ線７（図１６図示のＸ），データ線７から櫛歯状に突出してコンタクトホール６ａを介してソース領域４ｂに導電接触するソース電極配線７ａ，コンタクトホール６ｂを介してドレイン領域５ｂに導電接触すると共にコンタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれる。
【００１２】
データ線７，ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体とする第２のメタル層が形成されている。この第２のメタル層には画素領域２０の一面を覆う遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域２０の周囲に形成される周辺回路（走査線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及び信号線駆動回路２１）において素子間の接続用配線として利用される。
【００１３】
遮光膜１２の中継配線１０の真上に対応する位置にはプラグ貫通用開口部１２ａが開けられている。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３の上に略１画素分に対応した矩形状の反射電極としての画素電極１４が形成されている。遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶縁膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶縁膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的機械研磨）法で削り込んで鏡面様に平坦化する。次いで、例えば低温スパッタ法によりアルミニウム層を成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極（反射電極）１４を形成する。中継配線１０とその上層の画素電極１４とは柱状の接続プラグ（層間導電部）１５で電気的に接続されている。そして、画素電極１４の上にはパッシベーション膜１７が全面的に形成されている。
【００１４】
なお、接続プラグ１５の形成方法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方法もある。
【００１５】
【発明が解決しようとする課題】
このような反射型液晶パネル用基板３１の駆動方式は、まず、走査線駆動回路２２がゲート線Ｙ1 を選択し、そのゲート選択期間（１水平期間，１行選択期間）において、信号線駆動回路４０からデータ線Ｘ1 〜Ｘm に対し１本ずつ順番に画素選択期間（列選択期間）ごとデータ信号が送り込まれ、第１列上の画素では保持容量Ｃと画素電極１４に接続された液晶セルＬＣに対し、点順次でデータ信号の書込みが行われる。次に、ゲート線駆動回路２２がゲート線Ｙ2 を選択したゲート選択期間においては、第２行上の画素では保持容量Ｃと画素電極１４に接続された液晶セルＬＣに対し、点順次でデータ信号の書込みが行われる。このようして、最後に第ｎ行上の画素に対するデータ信号の書込みが行われると、全画素の書込み期間（信号線駆動回路４０側では画像信号の１フレーム転送）が終了し、その後の全画素表示期間の後、次の１フレーム転送が開始される。
【００１６】
ところが、次の１フレーム転送が開始されると、ゲート線Ｙ1 を選択したゲート選択期間では、第１行第１列の画素上のデータ信号がリフレッシュされる（書換えられる）が、第１行上のその他の画素や第２行以下の画素では前フレームの信号がそのまま残っている。このため、書込み期間では前フレームに属する画像と後フレームに属する画像との切り換わる画素が点順次で進行し、実際はそのまま表示画面に現れているため、表示画面の不均一が生じる。画素数が比較的少ない表示画面の場合、書込み期間を短縮できるため、上記の如き表示画面の不均一は視覚され難いが、画素数を増やす程に、全画素の書込み時間が長くなる分、全画素表示期間が短くなり、表示画面の不均一が顕在化し、画質の低下を招く。勿論、信号線駆動回路４０は、点順次方式ではなく、線順次方式を採用できるが、かかる場合も、全画素の書込み時間では、前フレームに属する画像と後フレームに属する画像との切り替わり画素が線順次で進行し、そのまま表示画面に現れているため、やはり表示画面の不均一が生じる。画素数を増やした場合、表示画面の不均一により画質の低下を招く。このため、高画素数による大画面化又は高精細化に限界があった。
【００１７】
そこで、上記問題点に鑑み、本発明の課題は、点順次又は線順次の書込み方式を採用しても、その書込み順次が画面に顕在化せず、表示画面の不均一を解消でき、高画質が得られる電気光学装置用基板を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、本発明の講じた手段は、走査電極と信号電極のマトリクス交点に対応する画素にそれぞれ画素電極を備える電気光学装置用基板において、一時記憶した先行信号（例えば前フレームの信号）を読み出して画素を駆動する画素駆動動作とその先行信号から一定時間後に信号電極に生じる同一画素の遅行信号（例えば後フレームの信号）に対する一時記憶動作とを同時並行的に実行するアクティブ素子回路を画素毎にそれぞれ対応して作り込んで成るものである。
【００１９】
従来のアクティブ素子回路では同一画素の信号を保持容量に一時記憶するタイミングと電気光学材料を画素駆動するタイミングとが一致しているものであるが、本発明の電気光学装置用基板によれば、信号電極からの信号を一時記憶するタイミングと、その一時記憶信号を読み出して画素を駆動するタイミングとを一定期間（例えば１フレーム期間）内で積極的にずらすことができるため、次の期間に亘り全画素の同時駆動（同時静止表示）を実現できる。ここで、一定期間とは、フルフレーム期間に限らず、カラーシーケンシャル表示方式（フィールド色順次方式）において、１フルフレーム期間にＲ，Ｇ，Ｂのサブフレーム期間を順に含む場合は、このサブフレーム期間も一定期間に相当している。
【００２０】
本発明においては、点順次方式又は線順次方式に拘らず、書込み順次が一時記憶順次に留まるに過ぎないため、書込み順次は画素駆動順次として顕在化せず、全画素一斉のフレーム切り換え表示ができる。これにより、表示画面の不均一を解消でき、高画質の電気光学装置用基板を提供できる。このため、画素数の多少に無関係で、高画質の大画面化又は高精細化を実現できる。また、一定期間（例えば１フレーム期間）に亘り全画素の同時駆動（同時静止表示）も実現でき、表示時間と書込み時間が相反せず、従前に比し表示時間を長くできるので、より一層の高画質化を達成できる。また、一定期間（例えば１フレーム期間）に亘り全画素の一時記憶動作も実現でき、書込み期間を長くできる。信号転送速度の低速化による周辺回路構成の簡素化又は高画素数化を実現できる。電気光学装置用基板に外付けする表示データ用のフレームメモリを不要化できる。
【００２１】
このような画素駆動遅延型アクティブ素子回路としては、信号電極からの信号を取り込む一時記憶動作を時間分割で排他的ないし順次的に実行する複数のサンプルホールド手段と、各サンプルホールド手段からの一時保持信号を読み出して画素駆動動作を時間分割で排他的ないし順次的に実行する画素駆動手段とを有している。一般的には、サンプルホールド手段として第１と第２のサンプルホールド手段のみで構成すれば充分である。かかる場合、遅行信号の書込み期間と先行信号の画素駆動期間とは同じとなる。しかし、第３以上のサンプルホールド手段を設けても良い。Ｎ個のサンプルホールド手段を有する場合、例えば、遅行信号の書込み期間を先行信号の画素駆動期間の（Ｎ−１）倍とすることもできるため、信号転送速度の低速化による周辺回路構成の簡素化や高画素数化が顕著なものとなる。カラーシーケンシャル方式の場合、例えば３つのサンプルホールド手段を設けた場合、Ｒサブフレームの画素駆動期間とＧサブフレームの画素駆動期間とに亘りＢサブフレーム信号を書込むことができる。
【００２２】
このサンプルホールド手段において信号側に視座を移せば、各画素に１本の信号電極が割当られている場合は、１本の信号電極上のシリアル信号が複数のサンプルホールド手段において先行信号と遅行信号とに振り分けて直並列変換された後、それぞれ一時記憶される。かかる場合、複数のサンプルホールド手段の選択タイミングを制御するための走査電極の本数がサンプルホールド手段の数だけ必要になる。例えば、第１と第２のサンプルホールド手段を具備する場合、１本の信号電極と２本の走査電極が必要となる。逆に、例えば奇数フレーム専用の信号電極と偶数フレーム専用の信号電極を設ける場合は、走査電極１本を共用でき、もはや第１と第２のサンプルホールド手段が直並列変換手段としての機能を営まず、一時記憶機能のみを果たす。
【００２３】
上記第１のサンプルホールド手段は、第１の信号保持手段と、第１の選択タイミング信号により開閉して信号電極上の信号を第１の信号保持手段にサンプリングする第１の信号書込み手段とを有する。また第２のサンプルホールド手段は、第２の信号保持手段と、第２の選択タイミング信号により開閉して信号電極上の信号を第２の信号保持手段にサンプリングする第２の信号書込み手段とを有する。先行信号（例えば前（奇数）フレームの信号）は例えば第１の信号書込み手段により第１の信号保持手段に一時保持されると共に、遅行信号（例えば後（偶数）フレームの信号）は例えば第２の信号書込み手段により第２の信号保持手段に一時保持される。このような第１と第２のサンプリング手段をアクティブ素子回路内に設けると、第１の書込みタイミング信号と第２の書込みタイミング信号をアクティブ素子回路へ供給するための書込みタイミング手段が必要となる。この書込みタイミング手段としては、交流化信号のようなフレーム期間毎に切り換わるタイミング信号を利用することができる。即ち、この書込みタイミング手段は、走査電極駆動手段からの走査電極駆動波形をそのタイミング信号に基づき、奇数フレーム期間中に第１の書込みタイミング信号を生成すると共に、偶数フレーム期間中に第２の書込みタイミング信号を生成するものであって、周辺回路に設けられる。例えば、簡単な論理回路で構成できる。
【００２４】
具体的に、第１の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第１の信号保持手段に電気的に接続する第１のトランジスタとし、第２の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第２の信号書込み手段に電気的に接続し、第１のトランジスタとは同導電型である第２のトランジスタとすることができる。ここで、トランジスタはモノポーラに限らずバイポーラトランジスタを用いることができる。第１及び第２のトランジスタは同導電型であるため、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。
【００２５】
これに対し、第１の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第１の信号保持手段に電気的に接続する第１のトランジスタとし、第２の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第２の信号保持手段に電気的に接続し、第１のトランジスタとは逆導電型である第２のトランジスタとすることができる。逆極性の相補型構成である。
【００２８】
上記の画素駆動手段としては、第１の読み出しタイミング信号により開閉して第１の一時保持信号を読み出す第１の信号読み出し手段と、第２の読み出しタイミング信号により開閉して第２の一時保持信号を読み出す第２の信号読み出し手段と、第１の信号読み出し手段と第２の信号読み出し手段とで順次的に読み出された信号に応じて画素電極に対し画素駆動を行う共通画素駆動手段とを有する構成を採用できる。かかる画素駆動手段では読み出し専用機能と画素駆動専用機能を分掌している。デジタル駆動及びアナログ駆動に用いることができる。
【００２９】
第１の信号読み出し手段により第１の信号保持手段から先行信号が読み出されると、その先行信号に応じて共通画素駆動手段が例えば１フレーム期間に亘り画素電極を駆動し、次のフレーム期間では第２の信号読み出し手段により第２の信号保持手段から遅行信号が読み出されると、その遅行信号に応じて共通画素駆動手段が画素電極を駆動する。
【００３０】
ここにまた、第１の信号読み出し手段は、一端子が第１のサンプルホールド手段に電気的に接続すると共に他端子が共用画素駆動手段の制御入力に電気的に接続する第３のトランジスタとし、第２の信号読み出し手段は、一端子が第２のサンプルホールド手段に電気的に接続すると共に他端子が共用画素駆動手段の制御入力に電気的に接続し、第３のトランジスタとは同導電型である第４のトランジスタとすることができる。第３及び第４のトランジスタは同導電型であるため、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。ただ、両トランジスタは同論理の開閉制御信号で開閉動作することから、それぞれを排他的に開閉制御するには、それぞれ専用の走査電極を必要とする。
【００３１】
これに対し、第１の信号読み出し手段は、一端子が第１のサンプルホールド手段に電気的に接続すると共に他端子が共通画素駆動手段の制御入力に電気的に接続する第３のトランジスタとし、第２の信号読み出し手段は、一端子が第２のサンプルホールド手段に電気的に接続すると共に他端子が共通画素駆動手段の制御入力に電気的に接続し、第３のトランジスタとは逆導電型である第４のトランジスタとすることができる。逆極性の相補型構成である。かかる場合、第３のトランジスタと第４のトランジスタとは互いに逆論理の開閉制御信号で開閉動作することから、書込みタイミング信号のための走査電極は共通の１本で済む。
【００３２】
そして、共通画素駆動手段としては、一端が画素駆動電源に電気的に接続すると共に他端子が画素電極に電気的に接続する第５のトランジスタとすることができる。
【００３６】
ところで、このような画素駆動手段をアクティブ素子回路内に設けると、第１の読み出しタイミング信号と第２の読み出しタイミング信号を作成するための読み出しタイミング手段が周辺回路に必要となる。その読み出しタイミング手段はフレーム期間毎に切り換わるタイミング信号を利用し、それに基づき奇数フレーム中は第１の読み出しタイミング信号を生成すると共に偶数フレーム中は第２の読み出しタイミング信号を生成するもので良い。
【００３７】
しかし、フレーム期間毎に排他的に第１の読み出しタイミング信号と第２の読み出しタイミング信号とが交互に発生した場合、フレーム切り換わり時点で、第１の信号読み出し手段（第１の画素駆動手段）と第２の信号読み出し手段（第２の画素駆動手段）の一方又は双方が開成し、保持信号が混成する虞れがある。そこで、読み出しタイミング手段としては、第１の読み出しタイミング信号と第２の読み出しタイミング信号との間にブランキング期間を間挿する間空き読み出しタイミング手段とするのが好ましい。この間空き読み出しタイミング手段は、例えば、交流化信号とブランキン期間設定用クロックとを用いた簡単な論理回路で構成できる。特に、カラーシーケンシャル方式を採用する場合は、色相光源切り換え時の加色混合を拾わないため、高画質のカラー表示が可能となる。
【００３９】
本発明の電気光学装置用基板は、上述したアクティブ素子回路を単結晶半導体基板に作り込んだものに限らず、ガラス基板や石英基板等の絶縁性透明基板に薄膜技術でＴＦＴ等を形成したものでも構わない。従前のアクティブ素子回路に比し、素子数が多いものの、透過型電気光学装置用基板としても充分利用可能である。
【００４０】
また、信号線上の信号がアナログ信号である場合、画素のアナログ駆動を実現でき、信号線上の信号がパルス幅変調方式である場合、画素のデジタル駆動を実現できることは言う迄もない。
【００４１】
上記の電気光学装置用基板とこれに対向する透明基板とを用い、その間隙に電気光学材料を挟むことにより電気光学装置が組立られる。電気光学材料としては、液晶に限らず、ＥＬ（エレクトロルミネッセンス）材料やＤＭＤ（デジタル・ミラー・デバイス）材料などの電圧駆動型素子の新電気光学材料を用いることができる。
【００４２】
ここで、電気光学装置において電気光学装置用基板を介して透明基板の対向電極に、又は透明基板の対向電極に直接、フレーム期間毎に切り換わる共通電圧を印加するようにした場合、画素電極の交流駆動が困難なときでも電気光学材料を交流駆動できる。例えば電気光学材料が液晶の場合などにおいては液晶劣化を防止できる。また、画素電極に印加される信号のダイナミックレンジを相対的に小さくできるので、アクティブ素子回路の能動素子等を低耐圧素子として形成可能となり、素子微細化により占有面積の縮小化を実現でき、開口率の増大により高密度な高精細表示装置を実現できる。
【００４３】
このような電気光学装置は各種電子機器の表示部に用いると、高画質の表示を得ることができる。例えば、投写型表示装置のライトバルブに好適である。
【００４４】
【発明の実施の形態】
次に、本発明の各実施形態を添付図面に基づいて説明する。
【００４５】
〔実施形態１〕
図１は本発明の実施形態１に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図２（Ａ）はそのアクティブ素子回路を示す回路図、図２（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャート、図３はアクティブマトリクス液晶表示素子駆動回路の動作を説明するためのタイミングチャートである。
【００４６】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００４７】
図１に示すアクティブマトリクス液晶表示素子駆動回路５０は、半導体基板の画素領域の直下に作り込んだアクティブマトリクス回路５１と、シリアル転送で入来する表示データ信号（Ｄａｔａ）をアクティブマトリクス回路５１の画素列毎１本宛の信号電極（Ｘ）Ｘ1 〜Ｘm に送り込むための信号線駆動回路（Ｘドライバー）５２と、アクティブマトリクス回路５１の画素行を選択するための画素行毎４本宛の走査電極Ｙ1 （Ｙ11〜Ｙn1），Ｙ2 （Ｙ12〜Ｙn2），Ｙ3 （Ｙ13〜Ｙn3），Ｙ4 （Ｙ14〜Ｙn4）に選択タイミング信号を送り込むための走査線駆動回路（Ｙドライバー）５３とを有している。信号線駆動回路５２と走査線駆動回路５３とはアクティブマトリクス回路５１に対する周辺回路を構成している。
【００４８】
信号線駆動回路５２は、従来構成と同様に、シリアル信号の表示データ信号（Ｄａｔａ）を画素選択期間毎に信号電極Ｘ1 〜Ｘm に順次振り分けるためのｎ個並列接続のスイッチ素子（ＭＯＳＦＥＴ）を持つ画素信号サンプリング回路５２ａと、シフトクロックＣＬＸとラッチパルスＤＸを基に各スイッチ素子にスイッチ駆動タイミングパルスφH1〜φHmを順次的に生成する信号線シフトレジスタ（Ｘシフトレジスタ）５２ｂとから成る。走査線駆動回路５３は、従来構成と同様に、シフトクロックＣＬＹと走査スタートパルス（フレーム開始パルス）ＤＹとを基に画素行に行駆動タイミングパルスφV1〜φVnを順次的に生成する走査線シフトレジスタ（Ｙシフトレジスタ）５３ａを有しており、更に、行駆動タイミングパルスφV1〜φVnと液晶交流化信号（フレーム毎に切り換わる信号）ＦＲとに基づいて画素行毎４本宛の走査電極Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 のいずれかを選択するための選択タイミングパルスΦ1 〜Φ4 を生成する選択タイミング回路５３ｂとから成る。
【００４９】
アクティブマトリクス回路５１は、列方向に延在する信号電極Ｘと行方向に延在する走査電極Ｙのマトリクス交点部のぞれぞれにおいて、図２（Ａ）に示すアクティブ素子回路５５が作り込まれている。このアクティブ素子回路５５は、信号電極Ｘに送り込まれた画素信号Ｖの奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とを交互にサンプルホールドするサンプルホールド回路５６と、サンプルホールド回路５６から奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とをフレーム切り換えの度に交互に読み出して画素電極１４を電圧駆動で画素駆動を行う画素駆動回路５７とから成る。
【００５０】
サンプルホールド回路５６は、第１のサンプルホールド回路５６ａと第２のサンプルホールド回路５６ｂとから成り、第１のサンプルホールド回路５６ａは、信号電極Ｘに電気的に接続するソースＳと第１の走査電極Ｙ1 に電気的に接続するゲートＧとを持つＮ型の第１のＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）Ｔ1 と、そのドレインＤに電気的に接続された第１の保持容量Ｃ1 とから成る。また第２のサンプルホールド回路５６ｂも同様な構成であって、信号電極Ｘに電気的に接続するソースＳと第２の走査電極Ｙ2 に電気的に接続するゲートＧとを持つＮ型の第２のＭＯＳＦＥＴ（Ｔ2 ）と、そのドレインＤに電気的に接続された第２の保持容量Ｃ2 とから成る。
【００５１】
本例の画素駆動回路５７は、第１の保持容量Ｃ1 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧとを持つＮ型の第３のＭＯＳＦＥＴ（Ｔ3 ）と、第２の保持容量Ｃ2 に電気的に接続するソースＳと第４の走査電極Ｙ4 に電気的に接続するゲートＧとを持つＮ型の第４のＭＯＳＦＥＴ（Ｔ4 ）と、第３のＭＯＳＦＥＴ（Ｔ3 ）及び第４のＭＯＳＦＥＴ（Ｔ4 ）のドレインＤに電気的に接続するゲートＧと画素駆動電源Ｖddに電気的に接続するドレインＤと信号電極１４に電気的に接続するソースＳとを持つＮ型の第５のＭＯＳＦＥＴ（Ｔ5 ）とから成る。第３のＭＯＳＦＥＴ（Ｔ3 ）と第４のＭＯＳＦＥＴ（Ｔ4 ）は、第１の保持容量Ｃ1 から奇数フレーム信号Ｖ（Ｏ）と第２の保持容量Ｃ2 から偶数フレーム信号Ｖ（Ｅ）とをフレーム切り換えの度に交互に読み出す信号読み出し手段を構成しており、第５のＭＯＳＦＥＴ（Ｔ5 ）は、読み出された奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とに応じて画素電極１４に対し画素駆動電圧Ｖddを印加する共通画素駆動手段を構成している。なお、本例のアクティブマトリクス液晶表示素子駆動回路５０はアナログ駆動及びデジタル駆動に適用できる。
【００５２】
選択タイミング回路５３ｂの構成は後述するが、選択タイミング回路５３ｂからは図２（Ｂ）に示す選択タイミングパルスΦ1 〜Φ4 が生成される。奇数フレーム期間１Ｆにおいて第１の書込みタイミングパルスΦ1 が第１の走査電極Ｙ1 上に生成すると、第１のサンプルホールド回路５６ａの第１のＭＯＳＦＥＴ（Ｔ1 ）が開成して信号電極Ｘ上の奇数フレーム信号Ｖ（Ｏ）をサンプリングし、その信号Ｖ（Ｏ）が第１の保持容量Ｃ1 に書き込まれる。その直後の偶数フレーム期間２Ｆにおいて第２の書込みタイミングパルスΦ2 が第２の走査電極Ｙ2 上に生成すると、第２のサンプルホールド回路５６ｂの第２のＭＯＳＦＥＴ（Ｔ2 ）が開成して信号電極Ｘ上の偶数フレーム信号Ｖ（Ｅ）をサンプリングし、その信号Ｖ（Ｅ）が第２の保持容量Ｃ2 に書き込まれる。奇数フレーム信号Ｖ（Ｏ）は奇数フレーム期間１Ｆにおいてすべての画素のアクティブ素子回路５５の第１の保持容量Ｃ1 に点順次で書き込まれ、偶数フレーム信号Ｖ（Ｅ）は偶数フレーム期間２Ｆにおいてすべての画素のアクティブ素子回路５５の第２の保持容量Ｃ2 に点順次で書き込まれる。このようはフレーム期間毎の交互書込み動作と同時並行して、奇数フレーム期間１Ｆに亘って第２の書込みタイミングパルスΦ4 が第４の走査電極Ｙ4 上に発生し続けているため、第４のＭＯＳＦＥＴ（Ｔ4 ）の開成により第２の保持容量Ｃ2 に一時保持されていた偶数フレーム信号Ｖ（Ｅ）が読み出されるので、その偶数フレーム信号Ｖ（Ｅ）に応じたオン抵抗で第５のＭＯＳＦＥＴ（Ｔ5 ）が導通し、画素電極１４に電気的に接続する液晶セルＬＣが駆動される。また、偶数フレーム期間２Ｆに亘って第１の書込みタイミングパルスΦ3 が第３の走査電極Ｙ3 上に発生し続けているため、第３のＭＯＳＦＥＴ（Ｔ3 ）の開成により第１の保持容量Ｃ1 に一時保持されていた奇数フレーム信号Ｖ（Ｅ）が読み出されるので、その奇数フレーム信号Ｖ（Ｏ）に応じたオン抵抗で第５のＭＯＳＦＥＴ（Ｔ5 ）が導通し、画素電極１４に電気的に接続する液晶セルＬＣが駆動される。
【００５３】
本例の書込み方式は点順次方式であるが、その書込み順次はサンプルホールド回路５６に留まるに過ぎず、画素駆動順次としては顕在化しない。このため、全画素一斉のフレーム切り換え表示ができ、表示画面の不均一を解消できる。画素数の多少に無関係で、高画質の大画面化又は高精細化を実現できる。後フレームのサンプルホールド動作の間に前フレームの全画素の同時静止表示が実現できるため、表示時間と書込み時間が相反せず、従前に比し表示時間の長期化を実現でき、より一層の高画質化を達成できる。また、書込み期間も長くできるため、表示データ信号（Ｄａｔａ）の信号転送速度の低速化も可能であり、周辺回路構成の簡素化を実現できる。外付けの表示データ用のフレームメモリを不要化できる。高画素数化も実現できる。
【００５４】
図２（Ｂ）に示す選択タイミングパルスΦ1 〜Φ4 を生成するための選択タイミング回路５３ｂは、図１に示す如く、液晶交流化信号ＦＲをフレーム毎に反転するインバータＩＮＶと、各画素行において、Ｙシフトレジスタ５３ａからの行駆動タイミングパルスφV （φV1〜φVn）を一方入力とし液晶交流化信号ＦＲを他方入力とするアンド（ＡＮＤ）ゲートＡ１及びＹシフトレジスタ５３ａからの行駆動タイミングパルスφV （φV1〜φVn）を一方入力としインバータ出力（ＦＲバー）を他方入力とするアンド（ＡＮＤ）ゲートＡ２とから成る。アンドゲートＡ１の出力は第１の走査電極Ｙ1 に、アンドゲートＡ２の出力は第２の走査電極Ｙ2 に、インバータ出力（ＦＲバー）は第３の走査電極Ｙ3 に、交流化信号ＦＲは第４の走査電極Ｙ4 に、それぞれ供給されている。２つのアンドゲートＡ１，Ａ２は第１の走査電極Ｙ1 と第２の走査電極Ｙ2 とをフレーム期間毎に交互に択一する走査電極選択回路に相当している。
【００５５】
図３に示す如く、奇数フレーム期間１Ｆにおいて、液晶交流化信号ＦＲが立ち上がると、第２の読み出しタイミングパルスΦ4 が生成し、各アクティブ素子回路５５の第４のＭＯＳＦＥＴ（Ｔ4 ）が開成すると共に、第１の読み出しタイミングパルスΦ3 が消滅して第３のＭＯＳＦＥＴ（Ｔ3 ）が閉成する。この奇数フレーム期間１ＦにおいてはＹシフトレジスタ５３ａから行駆動タイミングパルスφV1〜φVnが順次的に生成する。この奇数フレーム期間１Ｆにおいて画素第１行に発生した行駆動タイミングパルスφV1と液晶交流化信号ＦＲの高レベルとにより画素第１行のアンドゲートＡ１がオンとなり、第１の書込みタイミングパルスΦ1 が生成し、第１のＭＯＳＦＥＴ（Ｔ1 ）が開成する。同様に、行駆動タイミングパルスφV2〜φVnが水平期間ごと順次生成する度に、その画素行に第１の書込みタイミングパルスΦ1 が生成して第１のＭＯＳＦＥＴ（Ｔ1 ）が開成する。
【００５６】
ここで例えば、画素第２行目の第１の書込みタイミングパルスΦ1 が生成する水平期間内において、Ｘシフトレジスタ５２ｂがシフトクロックＣＬＸに同期してスイッチ駆動タイミングパルスφH1〜φHmを順次的に発生するため、サンプリング回路５２ａがシリアル信号の表示データ信号（Ｄａｔａ）を直列列変換して画素信号Ｖ１〜Ｖｍを画素列毎の信号電極Ｘ1 〜Ｘm に振り分ける。スイッチ駆動タイミングパルスφH1が発生すると、信号電極Ｘ1 上の画素信号Ｖ１は、画素第２行の第１列のアクティブ素子回路５５の第１のＭＯＳＦＥＴ（Ｔ1 ）を介してその第１の保持容量Ｃ1 に書き込まれる。次に、スイッチ駆動タイミングパルスφH2が発生すると、信号電極Ｘ2 上の画素信号Ｖ２は、画素第２行の第２列のアクティブ素子回路５５の第１のＭＯＳＦＥＴ（Ｔ1 ）を介してその第１の保持容量Ｃ1 に書き込まれる。最後に、スイッチ駆動タイミングパルスがφHmが発生すると、信号電極Ｘm 上の画素信号Ｖｍは、画素第２行の第ｍ列のアクティブ素子回路５５の第１のＭＯＳＦＥＴ（Ｔ1 ）を介してその第１の保持容量Ｃ1 に書き込まれる。
【００５７】
このようにしてすべてのアクティブ素子回路５５の第１の保持容量Ｃ1 に奇数フレームの画素信号Ｖ（Ｏ）が点順次で書き込まれると、次の偶数フレーム期間２Ｆにおいては、液晶交流化信号ＦＲが立ち下がり、第１の読み出しタイミングパルスΦ3 が生成し、各アクティブ素子回路５５の第３のＭＯＳＦＥＴ（Ｔ3 ）が開成すると共に、第２の書込みタイミングパルスΦ4 が消滅して第４のＭＯＳＦＥＴ（Ｔ4 ）が閉成する。このため、すべてのアクティブ素子回路５５の第１の保持容量Ｃ1 に奇数フレーム期間１Ｆで書き込まれた各行の画素信号Ｖ１〜Ｖｍが第４のＭＯＳＦＥＴ（Ｔ4 ）を介して読み出され、各行の画素信号Ｖ１〜Ｖｍに応じて第５のＭＯＳＦＥＴ（Ｔ5 ）が開閉し、画素電極１４に電気的に接続する液晶セルＬＣが一斉に駆動される。
【００５８】
また図３に示す如く、この偶数フレーム期間２ＦにおいてもＹシフトレジスタ５３ａから行駆動タイミングパルスφV1〜φVnが順次的に生成する。この偶数フレーム期間２Ｆにおいて画素第１行に発生した行駆動タイミングパルスφV1とインバータ出力（ＦＲバー）の高レベルとにより画素第１行のアンドゲートＡ２がオンとなり、第２の書込みタイミングパルスΦ2 が生成し、第２のＭＯＳＦＥＴ（Ｔ2 ）が開成すると共に、第１のＭＯＳＦＥＴ（Ｔ1 ）が閉成する。同様に、行駆動タイミングパルスφV2〜φVnが水平期間ごと順次生成するたびに、その画素行に第２の書込みタイミングパルスΦ2 が生成して第２のＭＯＳＦＥＴ（Ｔ2 ）が開成する。
【００５９】
ここで例えば、画素第２行目の第２の書込みタイミングパルスΦ2 が生成する水平期間において、Ｘシフトレジスタ５２ｂがシフトクロックＣＬＸに同期してスイッチ駆動タイミングパルスφH1〜φHmを順次的に発生するため、サンプリング回路５２ａがシリアル信号の表示データ信号（Ｄａｔａ）を直列列変換して画素信号Ｖ１〜Ｖｍを画素列毎の信号電極Ｘ1 〜Ｘm に振り分ける。各信号電極Ｘ1 〜Ｘm 上の画素信号Ｖ１〜Ｖｍは、画素第２行のすべてのアクティブ素子回路５５の第２のＭＯＳＦＥＴ（Ｔ2 ）が水平期間に亘り開成しているため、前述したように、第２のＭＯＳＦＥＴ（Ｔ2 ）を介して第２の保持容量Ｃ2 に点順次で書き込まれる。この偶数フレームの各行の画素信号Ｖ１〜Ｖｍは、次の奇数フレーム期間で一斉に読み出され、全画素が一斉駆動される。
【００６０】
〔実施形態２〕
図４は本発明の実施形態２に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。なお、図４において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００６１】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００６２】
また、本例のアクティブマトリクス液晶表示素子駆動回路６０は、実施形態１と同様なアクティブマトリクス回路５１及び信号線駆動回路（Ｘドライバー）５２を有している。走査線駆動回路は実施形態１のものと多少異なる構成を有している。画素行毎４本宛の走査電極Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 のうち、第３の走査電極Ｙ3 上の第１の読み出しタイミングパルスΦ3 としては液晶交流化信号（フレーム毎に切り換わる信号）ＦＲが、また，第４の走査電極Ｙ4 上の第２の読み出しタイミングパルスΦ4 としては液晶交流化信号ＦＲをインバータＩＮＶで反転した出力（ＦＲバー）が、それぞれ利用されている点は、実施形態１と同じである。
【００６３】
しかし、第１の走査電極Ｙ1 に供給する第１の書き込みタイミングパルスΦ1 と第２の走査電極Ｙ2 に供給する第２の書き込みタイミングパルスΦ2 とを生成するための書込みタイミング回路の構成が異なっている。この書込みタイミング回路は、シフトクロックＣＬＹと奇数フレーム開始パルスＤＹ1 に基づき奇数フレーム期間中に第１の書込みタイミングパルスφ11〜φ1nを各画素行に順次的にそれぞれ第１の走査電極Ｙ1 を介して生成する奇数フレーム用Ｙシフトレジスタ５３ａａと、シフトクロックＣＬＹと偶数フレーム開始パルスＤＹ2 に基づき偶数フレーム期間中に第２の書込みタイミングパルスφ21〜φ2nを各画素行に順次的にそれぞれ第２の走査電極Ｙ2 を介して順次的に生成する偶数フレーム用Ｙシフトレジスタ５３ａｂとから成る。
【００６４】
このような奇数フレーム用Ｙシフトレジスタ５３ａａと偶数フレーム用Ｙシフトレジスタ５３ａｂを有するアクティブマトリクス液晶表示素子駆動回路６０においても、各画素行に対する書き込みタイミングパルスΦ1 ，Φ2 の生成は実施形態１のそれと変わりないので、実施形態１と同様な作用効果を得ることができる。これに加え、フィールド毎でＹ側のシフトスピードが変えられるので、インターレース信号の補間処理等に対して便利である。
【００６５】
〔実施形態３〕
図５は本発明の実施形態３に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図６はそのタイミング回路の動作を説明するタイミングチャートである。なお、図５において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００６６】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００６７】
本例のアクティブマトリクス液晶表示素子駆動回路６５は、実施形態１と同様なアクティブマトリクス回路５１，信号線駆動回路（Ｘドライバー）５２及びＹシフトレジスタ５３ａを有している。本例においては、カラーシーケンシャル表示方式（フィールド色順次方式）が採用されているため、１フルフレーム期間にＲ，Ｇ，Ｂのサブフレーム期間が順に含まれている。従って、走査線駆動回路は実施形態１のものと多少異なる構成を採用している。
【００６８】
実施形態１の読み出しタイミング回路としては、フレーム（フルフレーム）毎に交番する液晶交流化信号ＦＲを反転するためのインバータＩＮＶとしてあるが、本例では、特に、間空き読み出しタイミング回路５３ａｂを設けてある。この間空き読み出しタイミング回路５３ａｂは、ブランキング期間設定クロックＢＣＫをクロック入力ＣＫとすると共にサブフレーム毎に切り換わる液晶交流化信号ＦＲ′をデータ入力ＤとするＤ型フリップフロップ（ＦＦ）と、その液晶交流化信号ＦＲ′とＤ型フリップフロップ（ＦＦ）の出力Ｑを入力とするアンド（ＡＮＤ）ゲートＡ３及びノア（ＮＯＲ）ゲートＮ１とから成る。
【００６９】
表示データ信号（Ｄａｔａ）はＲサブフレーム，Ｇサブフレーム及びＢサブフレームの順でシリアル転送されるため、アクティブ素子回路５５では、図６に示す如く、Ｒサブフレームの読み出し駆動期間にＧサブフレームの書込み動作が実行され、次のＧサブフレームの読み出し駆動期間にＢサブフレームの書込み動作が実行され、そして次のＢサブフレームの読み出し駆動期間にＲサブフレームの書込み動作が実行される。
【００７０】
ブランキング期間設定クロックＢＣＫとサブフレーム毎交番する液晶交流化信号ＦＲ′がＤ型フリップフロップ（ＦＦ）に入力されているため、液晶交流化信号ＦＲ′が立ち上がると、Ｄ型フリップフロップ（ＦＦ）の出力Ｑは液晶交流化信号ＦＲ′の立ち上がり時点からブランキング期間Ｔb だけ遅延した時点で立ち上がるので、ノア（ＮＯＲ）ゲートＮ１の出力ＲＥ２は液晶交流化信号ＦＲ′の立ち上がりに同期して立ち下がり、アンドゲートＡ３の出力ＲＥ１は出力Ｑの立ち上がりに同期して立ち上がる。出力ＲＥ１は第１の読み出しタイミングパルスΦ3 ′として第３の走査電極Ｙ3 を介して第３のＭＯＳＦＥＴ（Ｔ3 ）のゲートに供給され、出力ＲＥ２は第２の読み出しタイミングパルスΦ4 ′として第４の走査電極Ｙ4 を介して第４のＭＯＳＦＥＴ（Ｔ4 ）のゲートに供給されているため、第４のＭＯＳＦＥＴ（Ｔ4 ）が閉成する時点からブランキング期間Ｔb だけ空けて第３のＭＯＳＦＥＴ（Ｔ3 ）が開成する。従って、フレーム期間切り換え時に第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）とが同時に閉成するため、Ｂ信号とＲ信号の混成が起こらず、また色相光源切り換え時の加色混合を拾わない。
【００７１】
液晶交流化信号ＦＲ′が立ち下がると、Ｄ型フリップフロップ（ＦＦ）の出力Ｑは液晶交流化信号ＦＲ′の立ち下がり時点からブランキング期間Ｔb だけ遅延した時点で立ち下がるので、アンドゲートＡ3 の出力ＲＥ１は液晶交流化信号ＦＲ′の立ち下がりに同期して立ち下がり、ノアゲートＮ１の出力ＲＥ２は出力Ｑの立ち下がりに同期して立ち上がる。このため、第３のＭＯＳＦＥＴ（Ｔ3 ）が閉成する時点からブランキング期間Ｔb だけ空けて第４のＭＯＳＦＥＴ（Ｔ4 ）が開成する。従って、サブフレーム切り換え時に第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）とが同時閉成するため、Ｒ信号とＧ信号の混成が起こらず、また色相光源切り換え時の加色混合を拾わない。同様に、Ｇ信号とＢ信号の混成が起こらず、また色相光源切り換え時の加色混合を拾わない。
【００７２】
このように、ブランキング期間Ｔb を空けて第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）とが排他的に開閉するため、両者が貫通することがなく、保持信号同士の混成が発生しないばかりか、色相光源切り換え時の加色混合を拾わないため、高画質のカラー表示ができる。勿論、この間空き読み出しタイミング回路５３ａｂはフィールド色順次方式以外に採用しても良い。フレーム切り換え時に第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）との同時開成を確実に無くし、フレーム切り換え時の保持信号同士の混成を防止できる。
【００７３】
なお、本例もまた、実施形態１と同様の作用効果を奏するものである。
【００７４】
〔実施形態４〕
図７は本発明の実施形態４に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図８（Ａ）はそのアクティブ素子回路を示す回路図、図８（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。なお、図７において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００７５】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００７６】
また、本例のアクティブマトリクス液晶表示素子駆動回路７０は、実施形態１と同様な信号線駆動回路（Ｘドライバー）５２及び走査線駆動回路５３を有しているが、アクティブ素子回路７２が実施形態１のアクティブ素子回路５５と異なっている。
【００７７】
即ち、アクティブマトリクス回路７１の各アクティブ素子回路７２は、図８（Ａ）に示す如く、信号電極Ｘに送り込まれた画素信号Ｖの奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とを交互にサンプルホールドするサンプリングホールド回路５６と、サンプルホールド回路５６から奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とをフレーム切り換えの度に交互に読み出して画素電極１４を電圧駆動して画素駆動を行う画素駆動回路７３とから成る。
【００７８】
サンプルホールド回路５６は、第１のサンプルホールド回路５６ａと第２のサンプルホールド回路５６ｂとから成り、第１のサンプルホールド回路５６ａは、信号電極Ｘに電気的に接続するソースＳと第１の走査電極Ｙ1 に電気的に接続するゲートＧとを持つＮ型の第１のＭＯＳＦＥＴ（Ｔ1 ）と、そのドレインＤに電気的に接続された第１の保持容量Ｃ1 とから成る。また第２のサンプルホールド回路５６ｂも同様な構成であって、信号電極Ｘに電気的に接続するソースＳと第２の走査電極Ｙ2 に電気的に接続するゲートＧとを持つＮ型の第２のＭＯＳＦＥＴ（Ｔ1 ）と、そのドレインＤに電気的に接続された第２の保持容量Ｃ2 とから成る。
【００７９】
特に、本例の画素駆動回路７３は、第１の保持容量Ｃ1 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧと信号電極１４に電気的に接続するドレインＤとを持つＮ型の第３のＭＯＳＦＥＴ（Ｔ3 ）、及び第２の保持容量Ｃ2 に電気的に接続するソースＳと第４の走査電極Ｙ4 に電気的に接続するゲートＧと信号電極１４に電気的に接続するドレインＤとを持つＮ型の第４のＭＯＳＦＥＴ（Ｔ4 ）から成る。実施形態１の画素駆動回路５７はＮ型の第５のＭＯＳＦＥＴ（Ｔ5 ）を具備しているが、本例の画素駆動回路７３はそれを持たない。アナログ駆動用に適している。
【００８０】
このようなアクティブ素子回路７２においても、図８（Ｂ）に示す如く、奇数フレーム期間１Ｆで第１の保持容量Ｃ1 に保持された奇数フレーム信号Ｖ（Ｏ）は、偶数フレーム期間２Ｆで第３のＭＯＳＦＥＴ（Ｔ3 ）により読み出されて画素電極１４に印加し、偶数フレーム期間２Ｆで第２の保持容量Ｃ2 に保持された偶数フレーム信号Ｖ（Ｅ）は、奇数フレーム期間１Ｆで第４のＭＯＳＦＥＴ（Ｔ4 ）により読み出されて画素電極１４に印加する。本例では、第３のＭＯＳＦＥＴ（Ｔ3 ）が偶数フレームの画素駆動手段として、第４のＭＯＳＦＥＴ（Ｔ4 ）が奇数フレームの画素駆動手段としてそれぞれ交互に役割を果たす。第５のＭＯＳＦＥＴ（Ｔ5 ）を具備していないため、アクティブ素子経路７１の能動素子数や画素駆動電源Ｖddの配線を削減でき、素子作り込みの余裕スペースを確保でき、高密度画素を実現できる。
【００８１】
なお、本例もまた、実施形態１と同様の作用効果を奏するものである。
【００８２】
〔実施形態５〕
図９は本発明の実施形態５に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。なお、図９において実施形態２及び実施形態４の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００８３】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００８４】
本例のアクティブマトリクス液晶表示素子駆動回路７５は、図４に示す実施形態２と同様に、信号線駆動回路（Ｘドライバー）５２，奇数フレーム用Ｙシフトレジスタ５３ａａ，偶数フレーム用Ｙシフトレジスタ５３ａｂ及びインバータＩＮＶを備えており、また図７及び図８に示す実施形態４と同様に、アクティブ素子回路７２を持つアクティブマトリクス回路７１を備えている。従って、本例は、実施形態２及び実施形態４と同様の作用効果を奏するものである。
【００８５】
〔実施形態６〕
図１０は本発明の実施形態６に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図１１（Ａ）はそのアクティブ素子回路を示す回路図、図１１（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。なお、図１０において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００８６】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００８７】
本例のアクティブマトリクス液晶表示素子駆動回路８０は、図１に示す実施形態１と同様に、信号線駆動回路（Ｘドライバー）５２，Ｙシフトレジスタ５３ａを備えており、アクティブマトリクス回路８１のアクティブ素子回路８２の構成が実施形態１のアクティブ素子回路５５とは異なる。本例のアクティブ素子回路８２は、図１１（Ａ）に示す如く、信号電極Ｘに送り込まれた画素信号Ｖの奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とを交互にサンプリングホールドするサンプルホールド回路８３と、サンプルホールド回路８３から奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とをフレーム毎交互に読み出して画素電極１４を電圧駆動して画素駆動を行う画素駆動回路８４とから成る。
【００８８】
サンプルホールド回路８３は、第１のサンプルホールド回路８３ａと第２のサンプルホールド回路８３ｂとから成り、第１のサンプルホールド回路８３ａは、信号電極Ｘに電気的に接続するソースＳと第１の走査電極Ｙ1 に電気的に接続するゲートＧとを持つＮ型の第１のＭＯＳＦＥＴ（Ｑ1 ）と、そのドレインＤに電気的に接続された第１の保持容量Ｃ1 とから成る。また第２のサンプルホールド回路８３ｂも同様な構成であって、信号電極Ｘに電気的に接続するソースＳと第２の走査電極Ｙ2 に電気的に接続するゲートＧとを持つＰ型の第２のＭＯＳＦＥＴ（Ｑ2 ）と、そのドレインＤに電気的に接続された第２の保持容量Ｃ2 とから成る。第１のＭＯＳＦＥＴ（Ｑ1 ）と第２のＭＯＳＦＥＴ（Ｑ2 ）とは逆導電型となっており、所謂ＣＭＯＳを構成している。このため、第１のＭＯＳＦＥＴ（Ｑ1 ）のための第１の書込みタインミングパルスΦ1 は立ち上がりパルスを、第２のＭＯＳＦＥＴ（Ｑ2 ）のための第２の書込みタインミングパルスΦ2 は立ち下がりパルスを必要としているため、本例の書込みタインミング回路５３ｂ′は図１の選択タイミング回路５３ｂの第２の走査電極Ｙ2 用のアンドゲートＡ２をナンドゲートＮ２に代えたものである。
【００８９】
他方、画素駆動回路８４は、第１の保持容量Ｃ1 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧとを持つＰ型の第３のＭＯＳＦＥＴ（Ｑ3 ）と、第２の保持容量Ｃ2 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧとを持つＮ型の第４のＭＯＳＦＥＴ（Ｑ4 ）と、第３のＭＯＳＦＥＴ（Ｑ3 ）及び第４のＭＯＳＦＥＴ（Ｑ4 ）のドレインＤに電気的に接続するゲートＧと画素駆動電源Ｖddに電気的に接続するドレインＤと信号電極１４に電気的に接続するソースＳとを持つＮ型の第５のＭＯＳＦＥＴ（Ｑ5 ）とから成る。第３のＭＯＳＦＥＴ（Ｑ3 ）及び第４のＭＯＳＦＥＴ（Ｑ4 ）とは逆導電型となっており、所謂ＣＭＯＳを構成している。第３のＭＯＳＦＥＴ（Ｑ3 ）と第４のＭＯＳＦＥＴ（Ｑ4 ）とは同極性ゲート電圧では排他的に開閉するため、両ゲートＧには唯一の第３の走査電極Ｙ3 を介して共通の読み出しタイミングパルスΦ3 が供給されている。従って、画素行宛の走査電極の本数を１本削減できる。
【００９０】
実施形態１〜５において、反射型液晶パネル用基板に対向させて組み立てる透明基板側の対向電極（共通電極）LC.COMは固定電位となっているのに対し、本例では、フレーム毎に切り換わる比較的高い電圧が印加されるようになっている。
【００９１】
このため、図１１（Ｂ）に示す如く、奇数フレーム期間１Ｆでは対向電極LC.COMの電位が正極性であるため、第４のＭＯＳＦＥＴ（Ｑ4 ）が開成して保持信号が読み出され第５のＭＯＳＦＥＴ（Ｑ5 ）が開成する場合、電源電位Ｖddが低圧でも、相対的に負極側の信号電極電位（電源電位Ｖdd）と正極側の対向電極LC.COMの電位との電位差は相当大きい。また、偶数フレーム期間２Ｆでは対向電極LC.COMの電位が負極性になるため、第３のＭＯＳＦＥＴ（Ｑ3 ）が開成して保持信号が読み出され第５のＭＯＳＦＥＴ（Ｑ5 ）が開成する場合、相対的に正極側の信号電極電位と負極側の対向電極LC.COMの電位との電位差も相当大きい。
【００９２】
このように、対向電極（共通電極）LC.COMの電位をフレーム毎に交番する所謂コモン振りを行うことにより、液晶セルＬＣの劣化を防止できることは勿論のこと、画素電極１４に印加される信号のダイナミックレンジを相対的に小さくできるので、アクティブ素子回路８２のＭＯＳＦＥＴを低耐圧素子として形成可能となる。これにより、素子微細化により占有面積の縮小化を実現でき、開口率の増大により高密度な高精細表示装置を実現できる。
【００９３】
なお、本例もまた、実施形態１と同様の作用効果を奏するものである。
【００９４】
〔実施形態７〕
図１２は本発明の実施形態７に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。なお、図１２において実施形態２及び実施形態６の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００９５】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００９６】
本例のアクティブマトリクス液晶表示素子駆動回路８５は、図４に示す実施形態２と同様に、信号線駆動回路（Ｘドライバー）５２，奇数フレーム用Ｙシフトレジスタ５３ａａ，偶数フレーム用Ｙシフトレジスタ５３ａｂ及びインバータＩＮＶを備えており、また図１０及び図１１に示す実施形態６と同様に、アクティブ素子回路８２を持つアクティブマトリクス回路８１を備えている。従って、本例は、実施形態２及び実施形態６と同様の作用効果を奏するものである。
【００９７】
〔実施形態８〕
図１３は本発明の実施形態８に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路におけるアクティブ素子回路を示す回路図である。なお、図１３において図１１に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００９８】
本例では、アクティブマトリクス液晶表示素子駆動回路の全体を示す構成を省略するが、図１０に示す実施形態６や図１２に示す実施形態７のいずれの構成を採用しても良い。
【００９９】
アクティブ素子経路９２の画素駆動回路９３は、図１１（Ａ）に示すアクティブ素子回路８２の画素駆動回路８４において第５のＭＯＳＦＥＴ（Ｑ5 ）を削除した構成を有している。第３のＭＯＳＦＥＴ（Ｑ3 ）だけで第１の画素駆動回路を構成し、第４のＭＯＳＦＥＴ（Ｑ4 ）だけで第２の画素駆動回路を構成している。アナログ駆動用に適している。能動素子数を削減でき、また画素駆動電源Ｖddのための配線も削減できるため、素子作り込みの余裕スペースを確保でき、高密度画素を実現できる。
【０１００】
また、本例においても対向電極（共通電極）LC.COMの電位は所謂コモン振りとなっている。実施形態６と同様の作用効果を奏する。またその他、実施形態１と同様の作用効果を奏するは言う迄もない。
【０１０１】
なお、上記の実施形態の液晶パネル基板は反射型液晶パネルに用いるに好適であるが、その反射型液晶パネルは前述した液晶プロジェクタのライトバルブは勿論のこと、腕時計型電子機器、ワードプロセッサ，パーソナルコピュータ等の携帯型情報処理機、携帯電話機の表示部やその他各種の電子機器の表示部に適用することができる。
【０１０２】
また、上記実施形態の液晶パネル基板は半導体基板の主面にスイッチング素子を作り込んだものであるが、半導体基板に限らず、基板としてはガラス基板や石英基板等の絶縁性基板を用いることができる。スイッチング素子として絶縁性基板上に薄膜トランジスタ（ＴＦＴ）などを形成する場合でも、本発明を適用できることは言う迄もない。
【０１０３】
更に、本発明は液晶パネル基板に限らず、他のフラットディスプレイ用基板に適用できるものである。
【０１０４】
【発明の効果】
以上説明したように、本発明に係る電気光学装置用基板は、信号電極からの信号を一時記憶するタイミングと同時にその信号を基に画素駆動を開始するのではなく、先行信号による画素駆動する期間中において同一画素の遅行信号を一時記憶して次の期間中での画素駆動のためのスタンバイを行う画素駆動遅延型アクティブ素子回路を画素毎にそれぞれ対応して作り込んで成ることを特徴とするため、次のような効果を奏する。
【０１０５】
（１） 点順次方式又は線順次方式に拘らず、書込み順次が同時に画素駆動順次となるのではなく、一時記憶順次に留まるに過ぎないため、書込み順次は画素駆動順次として顕在化せず、全画素一斉の切り換え表示ができるので、表示画面の不均一を解消でき、高画質の電気光学装置用基板を提供できる。このため、画素数の多少に無関係で、高画質の大画面化又は高精細化を実現できる。
【０１０６】
この画素駆動遅延型アクティブ素子回路は遅行信号の一時記憶中に先行信号による画素駆動を実行するものであるから、一定期間（例えば１フレーム期間）に亘り全画素の同時駆動（同時静止表示）も実現でき、表示時間と書込み時間が相反せず、従前に比し表示時間を長くできるので、より一層の高画質化を達成できる。また、画素駆動遅延型アクティブ素子回路は先行信号による画素駆動期間中に遅行信号の一時記憶を実行するものであるから、一定期間に亘り全画素の一時記憶も実現でき、書込み期間を長くできる。信号転送速度の低速化による周辺回路構成の簡素化や高画素数化を実現できる。電気光学装置用基板に外付けする表示データ用のフレームメモリを不要化できる。
【０１０７】
（２） 画素駆動遅延型アクティブ素子回路としては、信号電極からの信号を取り込む一時記憶動作を時間分割で排他的ないし順次的に実行する複数のサンプルホールド手段と、各サンプルホールド手段からの一時保持信号を読み出して画素駆動動作を時間分割で排他的ないし順次的に実行する画素駆動手段とで構成できる。一般的には、サンプルホールド手段として第１と第２のサンプルホールド手段のみで構成すれば充分であるが、Ｎ個のサンプルホールド手段を有する場合、例えば、遅行信号の書込み期間を先行信号の画素駆動期間の（Ｎ−１）倍とすることもできるため、信号転送速度の低速化による周辺回路構成の簡素化や高画素数化が顕著となる。
【０１０８】
（３） 第１のサンプルホールド手段は第１の信号保持手段と第１の信号書込み手段とで構成でき、また第２のサンプルホールド手段は第２の信号保持手段と第２の信号書込み手段とで構成できるが、第１の信号書込み手段と第２の信号書込み手段とを同導電型のトランジスタとした場合、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。
【０１０９】
（４） 書込みタイミング手段としてフレーム毎に切り換わるタイミング信号を利用する場合は、周辺回路の構成の簡略化に資する。
【０１１０】
（５） 画素駆動手段は、第１の信号読み出し手段と第２の信号読み出し手段と共通画素駆動手段とで構成できるが、第１の信号読み出し手段と第２の信号読み出し手段を同導電型のトランジスタとした場合、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。
【０１１１】
（６） また、第１の信号読み出し手段と第２の信号読み出し手段を逆導電型のトランジスタとした場合、互いに逆論理の開閉制御信号で開閉動作することから、制御線は共通の１本の走査電極で済む。
【０１１３】
（７） 読み出しタイミング手段としてフレーム毎に切り換わるタイミング信号を利用する場合は、周辺回路の構成の簡略化に資する。
【０１１４】
（８） 読み出しタイミング手段が第１の読み出しタイミング信号と第２の読み出しタイミング信号との間にブランキング期間を間挿する間空き読み出しタイミング手段である場合、ブランキング期間により第１の画素駆動手段と第２の画素駆動手段とが同時に閉成するため、先行信号と遅行信号との混成表示が発生しない。特に、カラーシーケンシャル方式を採用する場合は、色相光源切り換え時の加色混合を拾わないため、高画質のカラー表示ができる。
【０１１６】
（９） 信号電極上の信号がアナログ信号である場合、画素のアナログ駆動を実現でき、また、信号電極上の信号がパルス幅変調信号である場合、画素のデジタル駆動を実現できる。
【０１１７】
（１０） 上記の電気光学装置用基板とこれに対向する透明基板とを用い、その間隙に電気光学材料を挟むことにより電気光学装置が組立られるが、透明基板の対向電極にフレーム期間毎に切り換わる共通電圧を印加するようにした場合、電気光学材料を交流駆動できる。電気光学材料の劣化を防止できることは勿論のこと、対極の画素電極に印加される信号のダイナミックレンジを相対的に小さくできるので、アクティブ素子回路の能動素子を低耐圧素子として形成可能となり、素子微細化により占有面積の縮小化を実現でき、開口率の増大により高密度な高精細表示装置を実現できる。
【０１１８】
（１１） 上記電気光学装置は各種電子機器の表示部に用いると、高画質の表示を得ることができる。投写型表示装置のライトバルブに好適である。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図２】（Ａ）は実施形態１におけるアクティブ素子回路を示す回路図、（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。
【図３】実施形態１のアクティブマトリクス液晶表示素子駆動回路の動作を説明するためのタイミングチャートである。
【図４】本発明の実施形態２に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図５】本発明の実施形態３に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図６】実施形態３におけるタイミング回路の動作を説明するタイミングチャートである。
【図７】本発明の実施形態４に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図８】（Ａ）は実施形態４におけるアクティブ素子回路を示す回路図、（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。
【図９】本発明の実施形態５に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１０】本発明の実施形態６に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１１】（Ａ）は実施形態６におけるアクティブ素子回路を示す回路図、（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。
【図１２】本発明の実施形態７に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１３】本発明の実施形態８に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路におけるアクティブ素子回路を示す回路図である。
【図１４】反射型液晶パネルをライトバルブとして用いた投写型表示装置の一例としてビデオプロジェクタを示す概略構成図である。
【図１５】反射型液晶パネルを示す断面図である。
【図１６】反射型液晶パネルに用いる従来の反射型液晶パネル用基板のアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１７】図１６の反射型液晶パネル用基板を示す平面図である。
【図１８】図１６の反射型液晶パネル用基板の画素領域を示す部分平面図である。
【図１９】図１８中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【符号の説明】
１…Ｐ--型半導体基板
２…Ｐ型ウェル領域
３…フィールド酸化膜
４…ゲート線
４ａ…ゲート電極
４ｂ…ゲート絶縁膜
５ｂ…Ｎ+ 型ドレイン領域
６…第１の層間絶縁膜
６ａ，６ｂ，６ｃ…コンタクトホール
７…データ線
７ａ…ソース電極配線
８…Ｐ型容量電極領域
９ａ…容量電極
９ｂ…絶縁膜（誘電膜）
１０…中継配線
１１…第２の層間絶縁膜
１２…遮光膜
１２ａ…プラグ貫通用開口部
１２ｂ…接続用配線
１３…第３の層間絶縁膜
１４…画素電極
１５…接続プラグ（層間導電部）
１７…パッシベーション膜
２０…画素領域（表示領域）
２１…データ線駆動回路（Ｘドライバー）
２２Ｒ，２２Ｌ…走査線駆動回路（Ｙドライバー）
２３…プリチャージ及びテスト回路
２４…画像信号サンプリング回路
２５…遮光膜
２６…入力端子パッド
２７…シール領域
２９Ｒ，２９Ｌ…中継端子パッド（銀点）
３０…反射型液晶パネル
３１…反射型液晶パネル用基板
３２…支持基板
３３…対向電極（共通電極）
３５…ガラス基板
３７…液晶
３８…異方性導電膜（ＡＣＦ）
３９…フレキシブルテープ配線
５０，６０，６５，７０，７５，８０，８５…アクティブマトリクス液晶表示素子駆動回路
５１，７１，８１…アクティブマトリクス回路
５２…信号線駆動回路（Ｘドライバー）
５２ａ…画素信号サンプリング回路
５２ｂ…信号線シフトレジスタ（Ｘシフトレジスタ）
５３…走査線駆動回路（Ｙドライバー）
５３ａ…走査線シフトレジスタ（Ｙシフトレジスタ）
５３ｂ…選択タイミング回路
５３ｂ′…書込みタイミング回路
５３ｂａ…間空き読み出しタイミング回路
５３ａａ…奇数フレーム用Ｙシフトレジスタ
５３ａｂ…偶数フレーム用Ｙシフトレジスタ
５５，７２，８２，９２…アクティブ素子回路
５６，８３，９３…サンプルホールド回路
５６ａ，８３ａ…第１のサンプルホールド回路
５６ｂ，８３ｂ…第２のサンプルホールド回路
５７，７３，８４，９４…画素駆動回路
１００…偏光照明装置
１１０…光源部
１２０…インテグレータレンズ
１３０…偏光変換素子
２００…偏光ビームスプリッタ
２０１…Ｓ偏光束反射面
４１２，４１３…ダイクロイックミラー
３００Ｂ，３００Ｒ，３００Ｇ…反射型液晶ライトバルブ
５００…投写光学系
６００…スクリーン
Ａ１，Ａ２，Ａ３…アンドゲート
Ｎ１…ノアゲート
Ｎ２…ナンドゲート
ＩＮＶ…インバータ
ＦＦ…Ｄ型フリップフロップ
Ｌ0 …システム光軸
ＬＣ…液晶セル
Ｔ1 ，Ｑ1 …第１のＭＯＳＦＥＴ
Ｔ2 ，Ｑ2 …第２のＭＯＳＦＥＴ
Ｔ3 ，Ｑ3 …第３のＭＯＳＦＥＴ
Ｔ4 ，Ｑ4 …第４のＭＯＳＦＥＴ
Ｔ5 ，Ｑ5 …第５のＭＯＳＦＥＴ
Ｘ，Ｘ1 〜Ｘm …信号電極
Ｙ…走査電極
Ｙ1 ，Ｙ11〜Ｙn1…第１の走査電極
Ｙ2 ，Ｙ12〜Ｙn2…第２の走査電極
Ｙ3 ，Ｙ13〜Ｙn3…第３の走査電極
Ｙ4 ，Ｙ14〜Ｙn4…第４の走査電極
φH1〜φHm…スイッチ駆動タイミングパルス
φV1〜φVn…行駆動タイミングパルス
Φ1 ，Φ1 ′…第１の書込みタイミングパルス
Φ2 ，Φ2 ′…第２の書込みタイミングパルス
Φ3 ，Φ3 ′…第１の読み出しタイミングパルス
Φ4 ，Φ4 ′…第２の読み出しタイミングパルス
ＦＲ，ＦＲ′…液晶交流化信号
ＣＬＸ，ＣＬＹ，ＣＬＹ1 ，ＣＬＹ2 …シフトクロック
ＤＸ…ラッチパルス
ＤＹ…フレーム開始パルス
LC.COM…対向電極
ＢＣＫ…ブンキング期間設定クロック
Ｖdd…画素励起電源。
Ｖ（Ｏ）…奇数フレーム信号
Ｖ（Ｅ）…偶数フレーム信号
Ｔb …ブランキング期間。
【発明の属する技術分野】
本発明は、反射型液晶パネル用基板等の電気光学装置用基板に関し、特に、アクティブマトリクス型の電気光学装置用基板に関する。
【０００２】
【関連の技術】
本出願人は、１９９６年１０月２２日付出願に係る特願平８−２７９３８８号を以て、以下に述べる液晶パネル用基板，液晶パネル及び投写型表示装置の構成を開示した。反射型液晶パネルをライトバルブとして用いた投写型表示装置（液晶プロジェクタ）は、図１４に示すように、システム光軸Ｌ0 に沿って配置した光源部１１０、インテグレータレンズ１２０、及び偏光変換素子１３０から概略構成される偏光照明装置１００と、偏光照明装置１００から射出されたＳ偏光束をＳ偏光束反射面２０１により反射させる偏光ビームスプリッタ２００と、偏光ビームスプリッタ２００のＳ偏光束反射面２０１から反射された光のうち青色光（Ｂ）の成分を分離するダイクロイックミラー４１２と、分離された青色光（Ｂ）を変調する反射型液晶ライトバルブ３００Ｂと、ダイクロイックミラー４１２によって青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー４１３と、分離された赤色光（Ｒ）を変調する反射型液晶ライトバルブ３００Ｒと、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調する反射型液晶ライトバルブ３００Ｇと、３つの反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂにて変調された光を光路逆進させてダイクロイックミラー４１３，４１２，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００へ投写する投写レンズからなる投写光学系５００とから構成されている。各反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂとしては、それぞれ図１５の断面図に示すような反射型液晶パネル３０が用いられている。
【０００３】
この反射型液晶パネル３０は、ガラス又はセラミック等からなる支持基板３２上に接着剤で固着された反射型液晶パネル用基板３１と、この反射型液晶パネル用基板３１上をシール材３６で枠形状に囲み、間隔をおいて対向配置した透明導電膜（ＩＴＯ）からなる対向電極（共通電極）３３を持つ光入射側のガラス基板（対向基板）３５と、反射型液晶パネル用基板３１とガラス基板３５との間のシール材３６で封止された隙間内において充填された周知のＴＮ（Twisted Nematic ）型液晶又は電圧無印加状態で液晶分子が略垂直配向するＳＨ（Super Homeotropic ）型液晶３７とを有している。
【０００４】
図１６はこの反射型液晶パネル３０に用いられる反射型液晶パネル用基板３１の主要回路構成を示し、図１７はその反射型液晶パネル用基板３１を拡大した平面レイアウトを示す。反射型液晶パネル用基板３１は、図１５に示す多数の画素電極１４がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート線（走査電極，行電極）Ｙ1 〜Ｙn を走査するめのシフトレジスタ及びバッファ回路から成る走査線駆動回路（Ｙドライバー）２２（２２Ｒ，２２Ｌ）と、画素領域２０の上辺の外側に位置し、データ線（ソース線，信号電極，列電極）Ｘ1 〜Ｘm についてのプリチャージ及びテスト回路２３と、画素領域２０の下辺の外側に位置し、データ線Ｘ1 〜Ｘm に画像データに応じた画像信号をサンプリングして供給する画像信号サンプリング回路２４と、走査線駆動回路２２，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４の外側には前述したシール材３７が位置決めされる枠形状のシール領域２７と、下側端に沿って配列されており、異方性導電膜（ＡＣＦ）３８を介してフレキシブルテープ配線３９に固着接続される複数の端子パッド２６と、この端子パッド２６の列とシール領域２７との間に位置し、画像信号サンプリング回路２４のための選択パルスを生成するシフトレジスタ２１と、そのシフトレジスタ２１の両脇に位置し、ガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成されている。
【０００５】
シフトレジスタ２１と画像信号サンプリング回路２４はデータ線Ｘ1 〜Ｘm を駆動するための信号線駆動回路（Ｘドライバー）４０を構成している。この信号線駆動回路４０はデータ線Ｘ1 〜Ｘm に対し１本ずつ順番にデータ信号を送り込む点順次駆動方式を採用している。なお、すべてのデータ線Ｘ1 〜Ｘm に対し一斉にデータ信号を送り込む線順次駆動方式を採用することもできる。画素（画素電極１４）がマトリクス状に配列された画素領域２０は、格子状に配置されたデータ線Ｘ1 〜Ｘm 及びゲート線Ｙ1 〜Ｙn と、それらの交点部毎に配置された画素選択用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｔ（Ｔ11〜Ｔnm）を有している。各画素のトランジスタＴのソースＳはデータ線Ｘに、ゲートＧはゲート線に、ドレインＤは後述するように画素電極１４及び保持容量Ｃにそれぞれ接続されている。この反射型液晶パネル用基板３１の画素電極１４には、対向基板のガラス基板３５との間に充填される液晶３７の液晶セルＬＣが接続される。
【０００６】
なお、シール領域２７の内側に位置する周辺回路（走査線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４）にも、光が入射するのを防止するため、最上層の画素電極１４と同層の遮光膜２５（図１５参照）が設けられている。
【０００７】
図１８は反射型液晶パネル用基板３１の画素領域２０の一部を拡大して示す平面図で、図１９は図１８中のＡ−Ａ′に沿って切断した状態を示す切断図である。図１８において、１は単結晶シリコンのＰ--型半導体基板（Ｎ--型半導体基板でも良い）で、例えば２０mm角の大形サイズである。２はこの半導体基板１のうち素子（ＭＯＳＦＥＴなど）形成領域の表面（主面）側に形成されたＰ型ウェル領域、３は半導体基板１の素子非形成領域における素子分離用に形成されたフィールド酸化膜（いわゆるＬＯＣＯＳ）である。図１９に示すＰ型ウェル領域２は、例えば画素数７６８×１０２４というような多数の画素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、画素領域２０以外の周辺回路（走査線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及び信号線駆動回路２１）を構成する素子を作り込むための領域のＰ型ウェル領域とは分離されている。
【０００８】
フィールド酸化膜３には１画素毎の区画領域に２つの開口部が形成されている。一方の開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面に形成されたＮ+ 型ソース領域５ａ，Ｎ+ 型ドレイン領域５ｂとが画素選択用のＮチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｔを構成している。行方向に隣接する複数の画素の各ゲート電極４ａはそのまま画素行方向に延在してゲート線４（図１６図示のＹ）を構成している。
【０００９】
また、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる容量電極９ａとが画素選択用トランジスタＴで選択された信号を保持するための保持容量Ｃを構成している。
【００１０】
ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜６上にはアルミニウムを主体とする第１のメタル層が形成されている。
【００１１】
第１のメタル層には、列方向に延在するデータ線７（図１６図示のＸ），データ線７から櫛歯状に突出してコンタクトホール６ａを介してソース領域４ｂに導電接触するソース電極配線７ａ，コンタクトホール６ｂを介してドレイン領域５ｂに導電接触すると共にコンタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれる。
【００１２】
データ線７，ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体とする第２のメタル層が形成されている。この第２のメタル層には画素領域２０の一面を覆う遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域２０の周囲に形成される周辺回路（走査線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及び信号線駆動回路２１）において素子間の接続用配線として利用される。
【００１３】
遮光膜１２の中継配線１０の真上に対応する位置にはプラグ貫通用開口部１２ａが開けられている。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３の上に略１画素分に対応した矩形状の反射電極としての画素電極１４が形成されている。遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶縁膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶縁膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的機械研磨）法で削り込んで鏡面様に平坦化する。次いで、例えば低温スパッタ法によりアルミニウム層を成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極（反射電極）１４を形成する。中継配線１０とその上層の画素電極１４とは柱状の接続プラグ（層間導電部）１５で電気的に接続されている。そして、画素電極１４の上にはパッシベーション膜１７が全面的に形成されている。
【００１４】
なお、接続プラグ１５の形成方法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方法もある。
【００１５】
【発明が解決しようとする課題】
このような反射型液晶パネル用基板３１の駆動方式は、まず、走査線駆動回路２２がゲート線Ｙ1 を選択し、そのゲート選択期間（１水平期間，１行選択期間）において、信号線駆動回路４０からデータ線Ｘ1 〜Ｘm に対し１本ずつ順番に画素選択期間（列選択期間）ごとデータ信号が送り込まれ、第１列上の画素では保持容量Ｃと画素電極１４に接続された液晶セルＬＣに対し、点順次でデータ信号の書込みが行われる。次に、ゲート線駆動回路２２がゲート線Ｙ2 を選択したゲート選択期間においては、第２行上の画素では保持容量Ｃと画素電極１４に接続された液晶セルＬＣに対し、点順次でデータ信号の書込みが行われる。このようして、最後に第ｎ行上の画素に対するデータ信号の書込みが行われると、全画素の書込み期間（信号線駆動回路４０側では画像信号の１フレーム転送）が終了し、その後の全画素表示期間の後、次の１フレーム転送が開始される。
【００１６】
ところが、次の１フレーム転送が開始されると、ゲート線Ｙ1 を選択したゲート選択期間では、第１行第１列の画素上のデータ信号がリフレッシュされる（書換えられる）が、第１行上のその他の画素や第２行以下の画素では前フレームの信号がそのまま残っている。このため、書込み期間では前フレームに属する画像と後フレームに属する画像との切り換わる画素が点順次で進行し、実際はそのまま表示画面に現れているため、表示画面の不均一が生じる。画素数が比較的少ない表示画面の場合、書込み期間を短縮できるため、上記の如き表示画面の不均一は視覚され難いが、画素数を増やす程に、全画素の書込み時間が長くなる分、全画素表示期間が短くなり、表示画面の不均一が顕在化し、画質の低下を招く。勿論、信号線駆動回路４０は、点順次方式ではなく、線順次方式を採用できるが、かかる場合も、全画素の書込み時間では、前フレームに属する画像と後フレームに属する画像との切り替わり画素が線順次で進行し、そのまま表示画面に現れているため、やはり表示画面の不均一が生じる。画素数を増やした場合、表示画面の不均一により画質の低下を招く。このため、高画素数による大画面化又は高精細化に限界があった。
【００１７】
そこで、上記問題点に鑑み、本発明の課題は、点順次又は線順次の書込み方式を採用しても、その書込み順次が画面に顕在化せず、表示画面の不均一を解消でき、高画質が得られる電気光学装置用基板を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、本発明の講じた手段は、走査電極と信号電極のマトリクス交点に対応する画素にそれぞれ画素電極を備える電気光学装置用基板において、一時記憶した先行信号（例えば前フレームの信号）を読み出して画素を駆動する画素駆動動作とその先行信号から一定時間後に信号電極に生じる同一画素の遅行信号（例えば後フレームの信号）に対する一時記憶動作とを同時並行的に実行するアクティブ素子回路を画素毎にそれぞれ対応して作り込んで成るものである。
【００１９】
従来のアクティブ素子回路では同一画素の信号を保持容量に一時記憶するタイミングと電気光学材料を画素駆動するタイミングとが一致しているものであるが、本発明の電気光学装置用基板によれば、信号電極からの信号を一時記憶するタイミングと、その一時記憶信号を読み出して画素を駆動するタイミングとを一定期間（例えば１フレーム期間）内で積極的にずらすことができるため、次の期間に亘り全画素の同時駆動（同時静止表示）を実現できる。ここで、一定期間とは、フルフレーム期間に限らず、カラーシーケンシャル表示方式（フィールド色順次方式）において、１フルフレーム期間にＲ，Ｇ，Ｂのサブフレーム期間を順に含む場合は、このサブフレーム期間も一定期間に相当している。
【００２０】
本発明においては、点順次方式又は線順次方式に拘らず、書込み順次が一時記憶順次に留まるに過ぎないため、書込み順次は画素駆動順次として顕在化せず、全画素一斉のフレーム切り換え表示ができる。これにより、表示画面の不均一を解消でき、高画質の電気光学装置用基板を提供できる。このため、画素数の多少に無関係で、高画質の大画面化又は高精細化を実現できる。また、一定期間（例えば１フレーム期間）に亘り全画素の同時駆動（同時静止表示）も実現でき、表示時間と書込み時間が相反せず、従前に比し表示時間を長くできるので、より一層の高画質化を達成できる。また、一定期間（例えば１フレーム期間）に亘り全画素の一時記憶動作も実現でき、書込み期間を長くできる。信号転送速度の低速化による周辺回路構成の簡素化又は高画素数化を実現できる。電気光学装置用基板に外付けする表示データ用のフレームメモリを不要化できる。
【００２１】
このような画素駆動遅延型アクティブ素子回路としては、信号電極からの信号を取り込む一時記憶動作を時間分割で排他的ないし順次的に実行する複数のサンプルホールド手段と、各サンプルホールド手段からの一時保持信号を読み出して画素駆動動作を時間分割で排他的ないし順次的に実行する画素駆動手段とを有している。一般的には、サンプルホールド手段として第１と第２のサンプルホールド手段のみで構成すれば充分である。かかる場合、遅行信号の書込み期間と先行信号の画素駆動期間とは同じとなる。しかし、第３以上のサンプルホールド手段を設けても良い。Ｎ個のサンプルホールド手段を有する場合、例えば、遅行信号の書込み期間を先行信号の画素駆動期間の（Ｎ−１）倍とすることもできるため、信号転送速度の低速化による周辺回路構成の簡素化や高画素数化が顕著なものとなる。カラーシーケンシャル方式の場合、例えば３つのサンプルホールド手段を設けた場合、Ｒサブフレームの画素駆動期間とＧサブフレームの画素駆動期間とに亘りＢサブフレーム信号を書込むことができる。
【００２２】
このサンプルホールド手段において信号側に視座を移せば、各画素に１本の信号電極が割当られている場合は、１本の信号電極上のシリアル信号が複数のサンプルホールド手段において先行信号と遅行信号とに振り分けて直並列変換された後、それぞれ一時記憶される。かかる場合、複数のサンプルホールド手段の選択タイミングを制御するための走査電極の本数がサンプルホールド手段の数だけ必要になる。例えば、第１と第２のサンプルホールド手段を具備する場合、１本の信号電極と２本の走査電極が必要となる。逆に、例えば奇数フレーム専用の信号電極と偶数フレーム専用の信号電極を設ける場合は、走査電極１本を共用でき、もはや第１と第２のサンプルホールド手段が直並列変換手段としての機能を営まず、一時記憶機能のみを果たす。
【００２３】
上記第１のサンプルホールド手段は、第１の信号保持手段と、第１の選択タイミング信号により開閉して信号電極上の信号を第１の信号保持手段にサンプリングする第１の信号書込み手段とを有する。また第２のサンプルホールド手段は、第２の信号保持手段と、第２の選択タイミング信号により開閉して信号電極上の信号を第２の信号保持手段にサンプリングする第２の信号書込み手段とを有する。先行信号（例えば前（奇数）フレームの信号）は例えば第１の信号書込み手段により第１の信号保持手段に一時保持されると共に、遅行信号（例えば後（偶数）フレームの信号）は例えば第２の信号書込み手段により第２の信号保持手段に一時保持される。このような第１と第２のサンプリング手段をアクティブ素子回路内に設けると、第１の書込みタイミング信号と第２の書込みタイミング信号をアクティブ素子回路へ供給するための書込みタイミング手段が必要となる。この書込みタイミング手段としては、交流化信号のようなフレーム期間毎に切り換わるタイミング信号を利用することができる。即ち、この書込みタイミング手段は、走査電極駆動手段からの走査電極駆動波形をそのタイミング信号に基づき、奇数フレーム期間中に第１の書込みタイミング信号を生成すると共に、偶数フレーム期間中に第２の書込みタイミング信号を生成するものであって、周辺回路に設けられる。例えば、簡単な論理回路で構成できる。
【００２４】
具体的に、第１の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第１の信号保持手段に電気的に接続する第１のトランジスタとし、第２の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第２の信号書込み手段に電気的に接続し、第１のトランジスタとは同導電型である第２のトランジスタとすることができる。ここで、トランジスタはモノポーラに限らずバイポーラトランジスタを用いることができる。第１及び第２のトランジスタは同導電型であるため、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。
【００２５】
これに対し、第１の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第１の信号保持手段に電気的に接続する第１のトランジスタとし、第２の信号書込み手段は、一端子が信号電極に電気的に接続すると共に他端子が第２の信号保持手段に電気的に接続し、第１のトランジスタとは逆導電型である第２のトランジスタとすることができる。逆極性の相補型構成である。
【００２８】
上記の画素駆動手段としては、第１の読み出しタイミング信号により開閉して第１の一時保持信号を読み出す第１の信号読み出し手段と、第２の読み出しタイミング信号により開閉して第２の一時保持信号を読み出す第２の信号読み出し手段と、第１の信号読み出し手段と第２の信号読み出し手段とで順次的に読み出された信号に応じて画素電極に対し画素駆動を行う共通画素駆動手段とを有する構成を採用できる。かかる画素駆動手段では読み出し専用機能と画素駆動専用機能を分掌している。デジタル駆動及びアナログ駆動に用いることができる。
【００２９】
第１の信号読み出し手段により第１の信号保持手段から先行信号が読み出されると、その先行信号に応じて共通画素駆動手段が例えば１フレーム期間に亘り画素電極を駆動し、次のフレーム期間では第２の信号読み出し手段により第２の信号保持手段から遅行信号が読み出されると、その遅行信号に応じて共通画素駆動手段が画素電極を駆動する。
【００３０】
ここにまた、第１の信号読み出し手段は、一端子が第１のサンプルホールド手段に電気的に接続すると共に他端子が共用画素駆動手段の制御入力に電気的に接続する第３のトランジスタとし、第２の信号読み出し手段は、一端子が第２のサンプルホールド手段に電気的に接続すると共に他端子が共用画素駆動手段の制御入力に電気的に接続し、第３のトランジスタとは同導電型である第４のトランジスタとすることができる。第３及び第４のトランジスタは同導電型であるため、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。ただ、両トランジスタは同論理の開閉制御信号で開閉動作することから、それぞれを排他的に開閉制御するには、それぞれ専用の走査電極を必要とする。
【００３１】
これに対し、第１の信号読み出し手段は、一端子が第１のサンプルホールド手段に電気的に接続すると共に他端子が共通画素駆動手段の制御入力に電気的に接続する第３のトランジスタとし、第２の信号読み出し手段は、一端子が第２のサンプルホールド手段に電気的に接続すると共に他端子が共通画素駆動手段の制御入力に電気的に接続し、第３のトランジスタとは逆導電型である第４のトランジスタとすることができる。逆極性の相補型構成である。かかる場合、第３のトランジスタと第４のトランジスタとは互いに逆論理の開閉制御信号で開閉動作することから、書込みタイミング信号のための走査電極は共通の１本で済む。
【００３２】
そして、共通画素駆動手段としては、一端が画素駆動電源に電気的に接続すると共に他端子が画素電極に電気的に接続する第５のトランジスタとすることができる。
【００３６】
ところで、このような画素駆動手段をアクティブ素子回路内に設けると、第１の読み出しタイミング信号と第２の読み出しタイミング信号を作成するための読み出しタイミング手段が周辺回路に必要となる。その読み出しタイミング手段はフレーム期間毎に切り換わるタイミング信号を利用し、それに基づき奇数フレーム中は第１の読み出しタイミング信号を生成すると共に偶数フレーム中は第２の読み出しタイミング信号を生成するもので良い。
【００３７】
しかし、フレーム期間毎に排他的に第１の読み出しタイミング信号と第２の読み出しタイミング信号とが交互に発生した場合、フレーム切り換わり時点で、第１の信号読み出し手段（第１の画素駆動手段）と第２の信号読み出し手段（第２の画素駆動手段）の一方又は双方が開成し、保持信号が混成する虞れがある。そこで、読み出しタイミング手段としては、第１の読み出しタイミング信号と第２の読み出しタイミング信号との間にブランキング期間を間挿する間空き読み出しタイミング手段とするのが好ましい。この間空き読み出しタイミング手段は、例えば、交流化信号とブランキン期間設定用クロックとを用いた簡単な論理回路で構成できる。特に、カラーシーケンシャル方式を採用する場合は、色相光源切り換え時の加色混合を拾わないため、高画質のカラー表示が可能となる。
【００３９】
本発明の電気光学装置用基板は、上述したアクティブ素子回路を単結晶半導体基板に作り込んだものに限らず、ガラス基板や石英基板等の絶縁性透明基板に薄膜技術でＴＦＴ等を形成したものでも構わない。従前のアクティブ素子回路に比し、素子数が多いものの、透過型電気光学装置用基板としても充分利用可能である。
【００４０】
また、信号線上の信号がアナログ信号である場合、画素のアナログ駆動を実現でき、信号線上の信号がパルス幅変調方式である場合、画素のデジタル駆動を実現できることは言う迄もない。
【００４１】
上記の電気光学装置用基板とこれに対向する透明基板とを用い、その間隙に電気光学材料を挟むことにより電気光学装置が組立られる。電気光学材料としては、液晶に限らず、ＥＬ（エレクトロルミネッセンス）材料やＤＭＤ（デジタル・ミラー・デバイス）材料などの電圧駆動型素子の新電気光学材料を用いることができる。
【００４２】
ここで、電気光学装置において電気光学装置用基板を介して透明基板の対向電極に、又は透明基板の対向電極に直接、フレーム期間毎に切り換わる共通電圧を印加するようにした場合、画素電極の交流駆動が困難なときでも電気光学材料を交流駆動できる。例えば電気光学材料が液晶の場合などにおいては液晶劣化を防止できる。また、画素電極に印加される信号のダイナミックレンジを相対的に小さくできるので、アクティブ素子回路の能動素子等を低耐圧素子として形成可能となり、素子微細化により占有面積の縮小化を実現でき、開口率の増大により高密度な高精細表示装置を実現できる。
【００４３】
このような電気光学装置は各種電子機器の表示部に用いると、高画質の表示を得ることができる。例えば、投写型表示装置のライトバルブに好適である。
【００４４】
【発明の実施の形態】
次に、本発明の各実施形態を添付図面に基づいて説明する。
【００４５】
〔実施形態１〕
図１は本発明の実施形態１に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図２（Ａ）はそのアクティブ素子回路を示す回路図、図２（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャート、図３はアクティブマトリクス液晶表示素子駆動回路の動作を説明するためのタイミングチャートである。
【００４６】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００４７】
図１に示すアクティブマトリクス液晶表示素子駆動回路５０は、半導体基板の画素領域の直下に作り込んだアクティブマトリクス回路５１と、シリアル転送で入来する表示データ信号（Ｄａｔａ）をアクティブマトリクス回路５１の画素列毎１本宛の信号電極（Ｘ）Ｘ1 〜Ｘm に送り込むための信号線駆動回路（Ｘドライバー）５２と、アクティブマトリクス回路５１の画素行を選択するための画素行毎４本宛の走査電極Ｙ1 （Ｙ11〜Ｙn1），Ｙ2 （Ｙ12〜Ｙn2），Ｙ3 （Ｙ13〜Ｙn3），Ｙ4 （Ｙ14〜Ｙn4）に選択タイミング信号を送り込むための走査線駆動回路（Ｙドライバー）５３とを有している。信号線駆動回路５２と走査線駆動回路５３とはアクティブマトリクス回路５１に対する周辺回路を構成している。
【００４８】
信号線駆動回路５２は、従来構成と同様に、シリアル信号の表示データ信号（Ｄａｔａ）を画素選択期間毎に信号電極Ｘ1 〜Ｘm に順次振り分けるためのｎ個並列接続のスイッチ素子（ＭＯＳＦＥＴ）を持つ画素信号サンプリング回路５２ａと、シフトクロックＣＬＸとラッチパルスＤＸを基に各スイッチ素子にスイッチ駆動タイミングパルスφH1〜φHmを順次的に生成する信号線シフトレジスタ（Ｘシフトレジスタ）５２ｂとから成る。走査線駆動回路５３は、従来構成と同様に、シフトクロックＣＬＹと走査スタートパルス（フレーム開始パルス）ＤＹとを基に画素行に行駆動タイミングパルスφV1〜φVnを順次的に生成する走査線シフトレジスタ（Ｙシフトレジスタ）５３ａを有しており、更に、行駆動タイミングパルスφV1〜φVnと液晶交流化信号（フレーム毎に切り換わる信号）ＦＲとに基づいて画素行毎４本宛の走査電極Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 のいずれかを選択するための選択タイミングパルスΦ1 〜Φ4 を生成する選択タイミング回路５３ｂとから成る。
【００４９】
アクティブマトリクス回路５１は、列方向に延在する信号電極Ｘと行方向に延在する走査電極Ｙのマトリクス交点部のぞれぞれにおいて、図２（Ａ）に示すアクティブ素子回路５５が作り込まれている。このアクティブ素子回路５５は、信号電極Ｘに送り込まれた画素信号Ｖの奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とを交互にサンプルホールドするサンプルホールド回路５６と、サンプルホールド回路５６から奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とをフレーム切り換えの度に交互に読み出して画素電極１４を電圧駆動で画素駆動を行う画素駆動回路５７とから成る。
【００５０】
サンプルホールド回路５６は、第１のサンプルホールド回路５６ａと第２のサンプルホールド回路５６ｂとから成り、第１のサンプルホールド回路５６ａは、信号電極Ｘに電気的に接続するソースＳと第１の走査電極Ｙ1 に電気的に接続するゲートＧとを持つＮ型の第１のＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）Ｔ1 と、そのドレインＤに電気的に接続された第１の保持容量Ｃ1 とから成る。また第２のサンプルホールド回路５６ｂも同様な構成であって、信号電極Ｘに電気的に接続するソースＳと第２の走査電極Ｙ2 に電気的に接続するゲートＧとを持つＮ型の第２のＭＯＳＦＥＴ（Ｔ2 ）と、そのドレインＤに電気的に接続された第２の保持容量Ｃ2 とから成る。
【００５１】
本例の画素駆動回路５７は、第１の保持容量Ｃ1 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧとを持つＮ型の第３のＭＯＳＦＥＴ（Ｔ3 ）と、第２の保持容量Ｃ2 に電気的に接続するソースＳと第４の走査電極Ｙ4 に電気的に接続するゲートＧとを持つＮ型の第４のＭＯＳＦＥＴ（Ｔ4 ）と、第３のＭＯＳＦＥＴ（Ｔ3 ）及び第４のＭＯＳＦＥＴ（Ｔ4 ）のドレインＤに電気的に接続するゲートＧと画素駆動電源Ｖddに電気的に接続するドレインＤと信号電極１４に電気的に接続するソースＳとを持つＮ型の第５のＭＯＳＦＥＴ（Ｔ5 ）とから成る。第３のＭＯＳＦＥＴ（Ｔ3 ）と第４のＭＯＳＦＥＴ（Ｔ4 ）は、第１の保持容量Ｃ1 から奇数フレーム信号Ｖ（Ｏ）と第２の保持容量Ｃ2 から偶数フレーム信号Ｖ（Ｅ）とをフレーム切り換えの度に交互に読み出す信号読み出し手段を構成しており、第５のＭＯＳＦＥＴ（Ｔ5 ）は、読み出された奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とに応じて画素電極１４に対し画素駆動電圧Ｖddを印加する共通画素駆動手段を構成している。なお、本例のアクティブマトリクス液晶表示素子駆動回路５０はアナログ駆動及びデジタル駆動に適用できる。
【００５２】
選択タイミング回路５３ｂの構成は後述するが、選択タイミング回路５３ｂからは図２（Ｂ）に示す選択タイミングパルスΦ1 〜Φ4 が生成される。奇数フレーム期間１Ｆにおいて第１の書込みタイミングパルスΦ1 が第１の走査電極Ｙ1 上に生成すると、第１のサンプルホールド回路５６ａの第１のＭＯＳＦＥＴ（Ｔ1 ）が開成して信号電極Ｘ上の奇数フレーム信号Ｖ（Ｏ）をサンプリングし、その信号Ｖ（Ｏ）が第１の保持容量Ｃ1 に書き込まれる。その直後の偶数フレーム期間２Ｆにおいて第２の書込みタイミングパルスΦ2 が第２の走査電極Ｙ2 上に生成すると、第２のサンプルホールド回路５６ｂの第２のＭＯＳＦＥＴ（Ｔ2 ）が開成して信号電極Ｘ上の偶数フレーム信号Ｖ（Ｅ）をサンプリングし、その信号Ｖ（Ｅ）が第２の保持容量Ｃ2 に書き込まれる。奇数フレーム信号Ｖ（Ｏ）は奇数フレーム期間１Ｆにおいてすべての画素のアクティブ素子回路５５の第１の保持容量Ｃ1 に点順次で書き込まれ、偶数フレーム信号Ｖ（Ｅ）は偶数フレーム期間２Ｆにおいてすべての画素のアクティブ素子回路５５の第２の保持容量Ｃ2 に点順次で書き込まれる。このようはフレーム期間毎の交互書込み動作と同時並行して、奇数フレーム期間１Ｆに亘って第２の書込みタイミングパルスΦ4 が第４の走査電極Ｙ4 上に発生し続けているため、第４のＭＯＳＦＥＴ（Ｔ4 ）の開成により第２の保持容量Ｃ2 に一時保持されていた偶数フレーム信号Ｖ（Ｅ）が読み出されるので、その偶数フレーム信号Ｖ（Ｅ）に応じたオン抵抗で第５のＭＯＳＦＥＴ（Ｔ5 ）が導通し、画素電極１４に電気的に接続する液晶セルＬＣが駆動される。また、偶数フレーム期間２Ｆに亘って第１の書込みタイミングパルスΦ3 が第３の走査電極Ｙ3 上に発生し続けているため、第３のＭＯＳＦＥＴ（Ｔ3 ）の開成により第１の保持容量Ｃ1 に一時保持されていた奇数フレーム信号Ｖ（Ｅ）が読み出されるので、その奇数フレーム信号Ｖ（Ｏ）に応じたオン抵抗で第５のＭＯＳＦＥＴ（Ｔ5 ）が導通し、画素電極１４に電気的に接続する液晶セルＬＣが駆動される。
【００５３】
本例の書込み方式は点順次方式であるが、その書込み順次はサンプルホールド回路５６に留まるに過ぎず、画素駆動順次としては顕在化しない。このため、全画素一斉のフレーム切り換え表示ができ、表示画面の不均一を解消できる。画素数の多少に無関係で、高画質の大画面化又は高精細化を実現できる。後フレームのサンプルホールド動作の間に前フレームの全画素の同時静止表示が実現できるため、表示時間と書込み時間が相反せず、従前に比し表示時間の長期化を実現でき、より一層の高画質化を達成できる。また、書込み期間も長くできるため、表示データ信号（Ｄａｔａ）の信号転送速度の低速化も可能であり、周辺回路構成の簡素化を実現できる。外付けの表示データ用のフレームメモリを不要化できる。高画素数化も実現できる。
【００５４】
図２（Ｂ）に示す選択タイミングパルスΦ1 〜Φ4 を生成するための選択タイミング回路５３ｂは、図１に示す如く、液晶交流化信号ＦＲをフレーム毎に反転するインバータＩＮＶと、各画素行において、Ｙシフトレジスタ５３ａからの行駆動タイミングパルスφV （φV1〜φVn）を一方入力とし液晶交流化信号ＦＲを他方入力とするアンド（ＡＮＤ）ゲートＡ１及びＹシフトレジスタ５３ａからの行駆動タイミングパルスφV （φV1〜φVn）を一方入力としインバータ出力（ＦＲバー）を他方入力とするアンド（ＡＮＤ）ゲートＡ２とから成る。アンドゲートＡ１の出力は第１の走査電極Ｙ1 に、アンドゲートＡ２の出力は第２の走査電極Ｙ2 に、インバータ出力（ＦＲバー）は第３の走査電極Ｙ3 に、交流化信号ＦＲは第４の走査電極Ｙ4 に、それぞれ供給されている。２つのアンドゲートＡ１，Ａ２は第１の走査電極Ｙ1 と第２の走査電極Ｙ2 とをフレーム期間毎に交互に択一する走査電極選択回路に相当している。
【００５５】
図３に示す如く、奇数フレーム期間１Ｆにおいて、液晶交流化信号ＦＲが立ち上がると、第２の読み出しタイミングパルスΦ4 が生成し、各アクティブ素子回路５５の第４のＭＯＳＦＥＴ（Ｔ4 ）が開成すると共に、第１の読み出しタイミングパルスΦ3 が消滅して第３のＭＯＳＦＥＴ（Ｔ3 ）が閉成する。この奇数フレーム期間１ＦにおいてはＹシフトレジスタ５３ａから行駆動タイミングパルスφV1〜φVnが順次的に生成する。この奇数フレーム期間１Ｆにおいて画素第１行に発生した行駆動タイミングパルスφV1と液晶交流化信号ＦＲの高レベルとにより画素第１行のアンドゲートＡ１がオンとなり、第１の書込みタイミングパルスΦ1 が生成し、第１のＭＯＳＦＥＴ（Ｔ1 ）が開成する。同様に、行駆動タイミングパルスφV2〜φVnが水平期間ごと順次生成する度に、その画素行に第１の書込みタイミングパルスΦ1 が生成して第１のＭＯＳＦＥＴ（Ｔ1 ）が開成する。
【００５６】
ここで例えば、画素第２行目の第１の書込みタイミングパルスΦ1 が生成する水平期間内において、Ｘシフトレジスタ５２ｂがシフトクロックＣＬＸに同期してスイッチ駆動タイミングパルスφH1〜φHmを順次的に発生するため、サンプリング回路５２ａがシリアル信号の表示データ信号（Ｄａｔａ）を直列列変換して画素信号Ｖ１〜Ｖｍを画素列毎の信号電極Ｘ1 〜Ｘm に振り分ける。スイッチ駆動タイミングパルスφH1が発生すると、信号電極Ｘ1 上の画素信号Ｖ１は、画素第２行の第１列のアクティブ素子回路５５の第１のＭＯＳＦＥＴ（Ｔ1 ）を介してその第１の保持容量Ｃ1 に書き込まれる。次に、スイッチ駆動タイミングパルスφH2が発生すると、信号電極Ｘ2 上の画素信号Ｖ２は、画素第２行の第２列のアクティブ素子回路５５の第１のＭＯＳＦＥＴ（Ｔ1 ）を介してその第１の保持容量Ｃ1 に書き込まれる。最後に、スイッチ駆動タイミングパルスがφHmが発生すると、信号電極Ｘm 上の画素信号Ｖｍは、画素第２行の第ｍ列のアクティブ素子回路５５の第１のＭＯＳＦＥＴ（Ｔ1 ）を介してその第１の保持容量Ｃ1 に書き込まれる。
【００５７】
このようにしてすべてのアクティブ素子回路５５の第１の保持容量Ｃ1 に奇数フレームの画素信号Ｖ（Ｏ）が点順次で書き込まれると、次の偶数フレーム期間２Ｆにおいては、液晶交流化信号ＦＲが立ち下がり、第１の読み出しタイミングパルスΦ3 が生成し、各アクティブ素子回路５５の第３のＭＯＳＦＥＴ（Ｔ3 ）が開成すると共に、第２の書込みタイミングパルスΦ4 が消滅して第４のＭＯＳＦＥＴ（Ｔ4 ）が閉成する。このため、すべてのアクティブ素子回路５５の第１の保持容量Ｃ1 に奇数フレーム期間１Ｆで書き込まれた各行の画素信号Ｖ１〜Ｖｍが第４のＭＯＳＦＥＴ（Ｔ4 ）を介して読み出され、各行の画素信号Ｖ１〜Ｖｍに応じて第５のＭＯＳＦＥＴ（Ｔ5 ）が開閉し、画素電極１４に電気的に接続する液晶セルＬＣが一斉に駆動される。
【００５８】
また図３に示す如く、この偶数フレーム期間２ＦにおいてもＹシフトレジスタ５３ａから行駆動タイミングパルスφV1〜φVnが順次的に生成する。この偶数フレーム期間２Ｆにおいて画素第１行に発生した行駆動タイミングパルスφV1とインバータ出力（ＦＲバー）の高レベルとにより画素第１行のアンドゲートＡ２がオンとなり、第２の書込みタイミングパルスΦ2 が生成し、第２のＭＯＳＦＥＴ（Ｔ2 ）が開成すると共に、第１のＭＯＳＦＥＴ（Ｔ1 ）が閉成する。同様に、行駆動タイミングパルスφV2〜φVnが水平期間ごと順次生成するたびに、その画素行に第２の書込みタイミングパルスΦ2 が生成して第２のＭＯＳＦＥＴ（Ｔ2 ）が開成する。
【００５９】
ここで例えば、画素第２行目の第２の書込みタイミングパルスΦ2 が生成する水平期間において、Ｘシフトレジスタ５２ｂがシフトクロックＣＬＸに同期してスイッチ駆動タイミングパルスφH1〜φHmを順次的に発生するため、サンプリング回路５２ａがシリアル信号の表示データ信号（Ｄａｔａ）を直列列変換して画素信号Ｖ１〜Ｖｍを画素列毎の信号電極Ｘ1 〜Ｘm に振り分ける。各信号電極Ｘ1 〜Ｘm 上の画素信号Ｖ１〜Ｖｍは、画素第２行のすべてのアクティブ素子回路５５の第２のＭＯＳＦＥＴ（Ｔ2 ）が水平期間に亘り開成しているため、前述したように、第２のＭＯＳＦＥＴ（Ｔ2 ）を介して第２の保持容量Ｃ2 に点順次で書き込まれる。この偶数フレームの各行の画素信号Ｖ１〜Ｖｍは、次の奇数フレーム期間で一斉に読み出され、全画素が一斉駆動される。
【００６０】
〔実施形態２〕
図４は本発明の実施形態２に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。なお、図４において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００６１】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００６２】
また、本例のアクティブマトリクス液晶表示素子駆動回路６０は、実施形態１と同様なアクティブマトリクス回路５１及び信号線駆動回路（Ｘドライバー）５２を有している。走査線駆動回路は実施形態１のものと多少異なる構成を有している。画素行毎４本宛の走査電極Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 のうち、第３の走査電極Ｙ3 上の第１の読み出しタイミングパルスΦ3 としては液晶交流化信号（フレーム毎に切り換わる信号）ＦＲが、また，第４の走査電極Ｙ4 上の第２の読み出しタイミングパルスΦ4 としては液晶交流化信号ＦＲをインバータＩＮＶで反転した出力（ＦＲバー）が、それぞれ利用されている点は、実施形態１と同じである。
【００６３】
しかし、第１の走査電極Ｙ1 に供給する第１の書き込みタイミングパルスΦ1 と第２の走査電極Ｙ2 に供給する第２の書き込みタイミングパルスΦ2 とを生成するための書込みタイミング回路の構成が異なっている。この書込みタイミング回路は、シフトクロックＣＬＹと奇数フレーム開始パルスＤＹ1 に基づき奇数フレーム期間中に第１の書込みタイミングパルスφ11〜φ1nを各画素行に順次的にそれぞれ第１の走査電極Ｙ1 を介して生成する奇数フレーム用Ｙシフトレジスタ５３ａａと、シフトクロックＣＬＹと偶数フレーム開始パルスＤＹ2 に基づき偶数フレーム期間中に第２の書込みタイミングパルスφ21〜φ2nを各画素行に順次的にそれぞれ第２の走査電極Ｙ2 を介して順次的に生成する偶数フレーム用Ｙシフトレジスタ５３ａｂとから成る。
【００６４】
このような奇数フレーム用Ｙシフトレジスタ５３ａａと偶数フレーム用Ｙシフトレジスタ５３ａｂを有するアクティブマトリクス液晶表示素子駆動回路６０においても、各画素行に対する書き込みタイミングパルスΦ1 ，Φ2 の生成は実施形態１のそれと変わりないので、実施形態１と同様な作用効果を得ることができる。これに加え、フィールド毎でＹ側のシフトスピードが変えられるので、インターレース信号の補間処理等に対して便利である。
【００６５】
〔実施形態３〕
図５は本発明の実施形態３に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図６はそのタイミング回路の動作を説明するタイミングチャートである。なお、図５において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００６６】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００６７】
本例のアクティブマトリクス液晶表示素子駆動回路６５は、実施形態１と同様なアクティブマトリクス回路５１，信号線駆動回路（Ｘドライバー）５２及びＹシフトレジスタ５３ａを有している。本例においては、カラーシーケンシャル表示方式（フィールド色順次方式）が採用されているため、１フルフレーム期間にＲ，Ｇ，Ｂのサブフレーム期間が順に含まれている。従って、走査線駆動回路は実施形態１のものと多少異なる構成を採用している。
【００６８】
実施形態１の読み出しタイミング回路としては、フレーム（フルフレーム）毎に交番する液晶交流化信号ＦＲを反転するためのインバータＩＮＶとしてあるが、本例では、特に、間空き読み出しタイミング回路５３ａｂを設けてある。この間空き読み出しタイミング回路５３ａｂは、ブランキング期間設定クロックＢＣＫをクロック入力ＣＫとすると共にサブフレーム毎に切り換わる液晶交流化信号ＦＲ′をデータ入力ＤとするＤ型フリップフロップ（ＦＦ）と、その液晶交流化信号ＦＲ′とＤ型フリップフロップ（ＦＦ）の出力Ｑを入力とするアンド（ＡＮＤ）ゲートＡ３及びノア（ＮＯＲ）ゲートＮ１とから成る。
【００６９】
表示データ信号（Ｄａｔａ）はＲサブフレーム，Ｇサブフレーム及びＢサブフレームの順でシリアル転送されるため、アクティブ素子回路５５では、図６に示す如く、Ｒサブフレームの読み出し駆動期間にＧサブフレームの書込み動作が実行され、次のＧサブフレームの読み出し駆動期間にＢサブフレームの書込み動作が実行され、そして次のＢサブフレームの読み出し駆動期間にＲサブフレームの書込み動作が実行される。
【００７０】
ブランキング期間設定クロックＢＣＫとサブフレーム毎交番する液晶交流化信号ＦＲ′がＤ型フリップフロップ（ＦＦ）に入力されているため、液晶交流化信号ＦＲ′が立ち上がると、Ｄ型フリップフロップ（ＦＦ）の出力Ｑは液晶交流化信号ＦＲ′の立ち上がり時点からブランキング期間Ｔb だけ遅延した時点で立ち上がるので、ノア（ＮＯＲ）ゲートＮ１の出力ＲＥ２は液晶交流化信号ＦＲ′の立ち上がりに同期して立ち下がり、アンドゲートＡ３の出力ＲＥ１は出力Ｑの立ち上がりに同期して立ち上がる。出力ＲＥ１は第１の読み出しタイミングパルスΦ3 ′として第３の走査電極Ｙ3 を介して第３のＭＯＳＦＥＴ（Ｔ3 ）のゲートに供給され、出力ＲＥ２は第２の読み出しタイミングパルスΦ4 ′として第４の走査電極Ｙ4 を介して第４のＭＯＳＦＥＴ（Ｔ4 ）のゲートに供給されているため、第４のＭＯＳＦＥＴ（Ｔ4 ）が閉成する時点からブランキング期間Ｔb だけ空けて第３のＭＯＳＦＥＴ（Ｔ3 ）が開成する。従って、フレーム期間切り換え時に第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）とが同時に閉成するため、Ｂ信号とＲ信号の混成が起こらず、また色相光源切り換え時の加色混合を拾わない。
【００７１】
液晶交流化信号ＦＲ′が立ち下がると、Ｄ型フリップフロップ（ＦＦ）の出力Ｑは液晶交流化信号ＦＲ′の立ち下がり時点からブランキング期間Ｔb だけ遅延した時点で立ち下がるので、アンドゲートＡ3 の出力ＲＥ１は液晶交流化信号ＦＲ′の立ち下がりに同期して立ち下がり、ノアゲートＮ１の出力ＲＥ２は出力Ｑの立ち下がりに同期して立ち上がる。このため、第３のＭＯＳＦＥＴ（Ｔ3 ）が閉成する時点からブランキング期間Ｔb だけ空けて第４のＭＯＳＦＥＴ（Ｔ4 ）が開成する。従って、サブフレーム切り換え時に第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）とが同時閉成するため、Ｒ信号とＧ信号の混成が起こらず、また色相光源切り換え時の加色混合を拾わない。同様に、Ｇ信号とＢ信号の混成が起こらず、また色相光源切り換え時の加色混合を拾わない。
【００７２】
このように、ブランキング期間Ｔb を空けて第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）とが排他的に開閉するため、両者が貫通することがなく、保持信号同士の混成が発生しないばかりか、色相光源切り換え時の加色混合を拾わないため、高画質のカラー表示ができる。勿論、この間空き読み出しタイミング回路５３ａｂはフィールド色順次方式以外に採用しても良い。フレーム切り換え時に第４のＭＯＳＦＥＴ（Ｔ4 ）と第３のＭＯＳＦＥＴ（Ｔ3 ）との同時開成を確実に無くし、フレーム切り換え時の保持信号同士の混成を防止できる。
【００７３】
なお、本例もまた、実施形態１と同様の作用効果を奏するものである。
【００７４】
〔実施形態４〕
図７は本発明の実施形態４に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図８（Ａ）はそのアクティブ素子回路を示す回路図、図８（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。なお、図７において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００７５】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００７６】
また、本例のアクティブマトリクス液晶表示素子駆動回路７０は、実施形態１と同様な信号線駆動回路（Ｘドライバー）５２及び走査線駆動回路５３を有しているが、アクティブ素子回路７２が実施形態１のアクティブ素子回路５５と異なっている。
【００７７】
即ち、アクティブマトリクス回路７１の各アクティブ素子回路７２は、図８（Ａ）に示す如く、信号電極Ｘに送り込まれた画素信号Ｖの奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とを交互にサンプルホールドするサンプリングホールド回路５６と、サンプルホールド回路５６から奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とをフレーム切り換えの度に交互に読み出して画素電極１４を電圧駆動して画素駆動を行う画素駆動回路７３とから成る。
【００７８】
サンプルホールド回路５６は、第１のサンプルホールド回路５６ａと第２のサンプルホールド回路５６ｂとから成り、第１のサンプルホールド回路５６ａは、信号電極Ｘに電気的に接続するソースＳと第１の走査電極Ｙ1 に電気的に接続するゲートＧとを持つＮ型の第１のＭＯＳＦＥＴ（Ｔ1 ）と、そのドレインＤに電気的に接続された第１の保持容量Ｃ1 とから成る。また第２のサンプルホールド回路５６ｂも同様な構成であって、信号電極Ｘに電気的に接続するソースＳと第２の走査電極Ｙ2 に電気的に接続するゲートＧとを持つＮ型の第２のＭＯＳＦＥＴ（Ｔ1 ）と、そのドレインＤに電気的に接続された第２の保持容量Ｃ2 とから成る。
【００７９】
特に、本例の画素駆動回路７３は、第１の保持容量Ｃ1 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧと信号電極１４に電気的に接続するドレインＤとを持つＮ型の第３のＭＯＳＦＥＴ（Ｔ3 ）、及び第２の保持容量Ｃ2 に電気的に接続するソースＳと第４の走査電極Ｙ4 に電気的に接続するゲートＧと信号電極１４に電気的に接続するドレインＤとを持つＮ型の第４のＭＯＳＦＥＴ（Ｔ4 ）から成る。実施形態１の画素駆動回路５７はＮ型の第５のＭＯＳＦＥＴ（Ｔ5 ）を具備しているが、本例の画素駆動回路７３はそれを持たない。アナログ駆動用に適している。
【００８０】
このようなアクティブ素子回路７２においても、図８（Ｂ）に示す如く、奇数フレーム期間１Ｆで第１の保持容量Ｃ1 に保持された奇数フレーム信号Ｖ（Ｏ）は、偶数フレーム期間２Ｆで第３のＭＯＳＦＥＴ（Ｔ3 ）により読み出されて画素電極１４に印加し、偶数フレーム期間２Ｆで第２の保持容量Ｃ2 に保持された偶数フレーム信号Ｖ（Ｅ）は、奇数フレーム期間１Ｆで第４のＭＯＳＦＥＴ（Ｔ4 ）により読み出されて画素電極１４に印加する。本例では、第３のＭＯＳＦＥＴ（Ｔ3 ）が偶数フレームの画素駆動手段として、第４のＭＯＳＦＥＴ（Ｔ4 ）が奇数フレームの画素駆動手段としてそれぞれ交互に役割を果たす。第５のＭＯＳＦＥＴ（Ｔ5 ）を具備していないため、アクティブ素子経路７１の能動素子数や画素駆動電源Ｖddの配線を削減でき、素子作り込みの余裕スペースを確保でき、高密度画素を実現できる。
【００８１】
なお、本例もまた、実施形態１と同様の作用効果を奏するものである。
【００８２】
〔実施形態５〕
図９は本発明の実施形態５に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。なお、図９において実施形態２及び実施形態４の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００８３】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００８４】
本例のアクティブマトリクス液晶表示素子駆動回路７５は、図４に示す実施形態２と同様に、信号線駆動回路（Ｘドライバー）５２，奇数フレーム用Ｙシフトレジスタ５３ａａ，偶数フレーム用Ｙシフトレジスタ５３ａｂ及びインバータＩＮＶを備えており、また図７及び図８に示す実施形態４と同様に、アクティブ素子回路７２を持つアクティブマトリクス回路７１を備えている。従って、本例は、実施形態２及び実施形態４と同様の作用効果を奏するものである。
【００８５】
〔実施形態６〕
図１０は本発明の実施形態６に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図、図１１（Ａ）はそのアクティブ素子回路を示す回路図、図１１（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。なお、図１０において実施形態１の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００８６】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００８７】
本例のアクティブマトリクス液晶表示素子駆動回路８０は、図１に示す実施形態１と同様に、信号線駆動回路（Ｘドライバー）５２，Ｙシフトレジスタ５３ａを備えており、アクティブマトリクス回路８１のアクティブ素子回路８２の構成が実施形態１のアクティブ素子回路５５とは異なる。本例のアクティブ素子回路８２は、図１１（Ａ）に示す如く、信号電極Ｘに送り込まれた画素信号Ｖの奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とを交互にサンプリングホールドするサンプルホールド回路８３と、サンプルホールド回路８３から奇数フレーム信号Ｖ（Ｏ）と偶数フレーム信号Ｖ（Ｅ）とをフレーム毎交互に読み出して画素電極１４を電圧駆動して画素駆動を行う画素駆動回路８４とから成る。
【００８８】
サンプルホールド回路８３は、第１のサンプルホールド回路８３ａと第２のサンプルホールド回路８３ｂとから成り、第１のサンプルホールド回路８３ａは、信号電極Ｘに電気的に接続するソースＳと第１の走査電極Ｙ1 に電気的に接続するゲートＧとを持つＮ型の第１のＭＯＳＦＥＴ（Ｑ1 ）と、そのドレインＤに電気的に接続された第１の保持容量Ｃ1 とから成る。また第２のサンプルホールド回路８３ｂも同様な構成であって、信号電極Ｘに電気的に接続するソースＳと第２の走査電極Ｙ2 に電気的に接続するゲートＧとを持つＰ型の第２のＭＯＳＦＥＴ（Ｑ2 ）と、そのドレインＤに電気的に接続された第２の保持容量Ｃ2 とから成る。第１のＭＯＳＦＥＴ（Ｑ1 ）と第２のＭＯＳＦＥＴ（Ｑ2 ）とは逆導電型となっており、所謂ＣＭＯＳを構成している。このため、第１のＭＯＳＦＥＴ（Ｑ1 ）のための第１の書込みタインミングパルスΦ1 は立ち上がりパルスを、第２のＭＯＳＦＥＴ（Ｑ2 ）のための第２の書込みタインミングパルスΦ2 は立ち下がりパルスを必要としているため、本例の書込みタインミング回路５３ｂ′は図１の選択タイミング回路５３ｂの第２の走査電極Ｙ2 用のアンドゲートＡ２をナンドゲートＮ２に代えたものである。
【００８９】
他方、画素駆動回路８４は、第１の保持容量Ｃ1 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧとを持つＰ型の第３のＭＯＳＦＥＴ（Ｑ3 ）と、第２の保持容量Ｃ2 に電気的に接続するソースＳと第３の走査電極Ｙ3 に電気的に接続するゲートＧとを持つＮ型の第４のＭＯＳＦＥＴ（Ｑ4 ）と、第３のＭＯＳＦＥＴ（Ｑ3 ）及び第４のＭＯＳＦＥＴ（Ｑ4 ）のドレインＤに電気的に接続するゲートＧと画素駆動電源Ｖddに電気的に接続するドレインＤと信号電極１４に電気的に接続するソースＳとを持つＮ型の第５のＭＯＳＦＥＴ（Ｑ5 ）とから成る。第３のＭＯＳＦＥＴ（Ｑ3 ）及び第４のＭＯＳＦＥＴ（Ｑ4 ）とは逆導電型となっており、所謂ＣＭＯＳを構成している。第３のＭＯＳＦＥＴ（Ｑ3 ）と第４のＭＯＳＦＥＴ（Ｑ4 ）とは同極性ゲート電圧では排他的に開閉するため、両ゲートＧには唯一の第３の走査電極Ｙ3 を介して共通の読み出しタイミングパルスΦ3 が供給されている。従って、画素行宛の走査電極の本数を１本削減できる。
【００９０】
実施形態１〜５において、反射型液晶パネル用基板に対向させて組み立てる透明基板側の対向電極（共通電極）LC.COMは固定電位となっているのに対し、本例では、フレーム毎に切り換わる比較的高い電圧が印加されるようになっている。
【００９１】
このため、図１１（Ｂ）に示す如く、奇数フレーム期間１Ｆでは対向電極LC.COMの電位が正極性であるため、第４のＭＯＳＦＥＴ（Ｑ4 ）が開成して保持信号が読み出され第５のＭＯＳＦＥＴ（Ｑ5 ）が開成する場合、電源電位Ｖddが低圧でも、相対的に負極側の信号電極電位（電源電位Ｖdd）と正極側の対向電極LC.COMの電位との電位差は相当大きい。また、偶数フレーム期間２Ｆでは対向電極LC.COMの電位が負極性になるため、第３のＭＯＳＦＥＴ（Ｑ3 ）が開成して保持信号が読み出され第５のＭＯＳＦＥＴ（Ｑ5 ）が開成する場合、相対的に正極側の信号電極電位と負極側の対向電極LC.COMの電位との電位差も相当大きい。
【００９２】
このように、対向電極（共通電極）LC.COMの電位をフレーム毎に交番する所謂コモン振りを行うことにより、液晶セルＬＣの劣化を防止できることは勿論のこと、画素電極１４に印加される信号のダイナミックレンジを相対的に小さくできるので、アクティブ素子回路８２のＭＯＳＦＥＴを低耐圧素子として形成可能となる。これにより、素子微細化により占有面積の縮小化を実現でき、開口率の増大により高密度な高精細表示装置を実現できる。
【００９３】
なお、本例もまた、実施形態１と同様の作用効果を奏するものである。
【００９４】
〔実施形態７〕
図１２は本発明の実施形態７に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。なお、図１２において実施形態２及び実施形態６の構成と同一部分には同一参照符号を付し、その説明は省略する。
【００９５】
本例の反射型液晶パネル用基板も、図１５〜図１９に示す従来のパネル用基板と同様に、大形サイズの単結晶半導体基板（例えば20mm角）の主面に能動素子や容量素子を作り込み、その上に層間絶縁膜と導電層を交互に積み重ねて成膜し、平面的には主体的な面積を占める画素領域にマトリクス状に配列された多数の矩形の画素電極（反射電極）１４を有するものである。
【００９６】
本例のアクティブマトリクス液晶表示素子駆動回路８５は、図４に示す実施形態２と同様に、信号線駆動回路（Ｘドライバー）５２，奇数フレーム用Ｙシフトレジスタ５３ａａ，偶数フレーム用Ｙシフトレジスタ５３ａｂ及びインバータＩＮＶを備えており、また図１０及び図１１に示す実施形態６と同様に、アクティブ素子回路８２を持つアクティブマトリクス回路８１を備えている。従って、本例は、実施形態２及び実施形態６と同様の作用効果を奏するものである。
【００９７】
〔実施形態８〕
図１３は本発明の実施形態８に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路におけるアクティブ素子回路を示す回路図である。なお、図１３において図１１に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００９８】
本例では、アクティブマトリクス液晶表示素子駆動回路の全体を示す構成を省略するが、図１０に示す実施形態６や図１２に示す実施形態７のいずれの構成を採用しても良い。
【００９９】
アクティブ素子経路９２の画素駆動回路９３は、図１１（Ａ）に示すアクティブ素子回路８２の画素駆動回路８４において第５のＭＯＳＦＥＴ（Ｑ5 ）を削除した構成を有している。第３のＭＯＳＦＥＴ（Ｑ3 ）だけで第１の画素駆動回路を構成し、第４のＭＯＳＦＥＴ（Ｑ4 ）だけで第２の画素駆動回路を構成している。アナログ駆動用に適している。能動素子数を削減でき、また画素駆動電源Ｖddのための配線も削減できるため、素子作り込みの余裕スペースを確保でき、高密度画素を実現できる。
【０１００】
また、本例においても対向電極（共通電極）LC.COMの電位は所謂コモン振りとなっている。実施形態６と同様の作用効果を奏する。またその他、実施形態１と同様の作用効果を奏するは言う迄もない。
【０１０１】
なお、上記の実施形態の液晶パネル基板は反射型液晶パネルに用いるに好適であるが、その反射型液晶パネルは前述した液晶プロジェクタのライトバルブは勿論のこと、腕時計型電子機器、ワードプロセッサ，パーソナルコピュータ等の携帯型情報処理機、携帯電話機の表示部やその他各種の電子機器の表示部に適用することができる。
【０１０２】
また、上記実施形態の液晶パネル基板は半導体基板の主面にスイッチング素子を作り込んだものであるが、半導体基板に限らず、基板としてはガラス基板や石英基板等の絶縁性基板を用いることができる。スイッチング素子として絶縁性基板上に薄膜トランジスタ（ＴＦＴ）などを形成する場合でも、本発明を適用できることは言う迄もない。
【０１０３】
更に、本発明は液晶パネル基板に限らず、他のフラットディスプレイ用基板に適用できるものである。
【０１０４】
【発明の効果】
以上説明したように、本発明に係る電気光学装置用基板は、信号電極からの信号を一時記憶するタイミングと同時にその信号を基に画素駆動を開始するのではなく、先行信号による画素駆動する期間中において同一画素の遅行信号を一時記憶して次の期間中での画素駆動のためのスタンバイを行う画素駆動遅延型アクティブ素子回路を画素毎にそれぞれ対応して作り込んで成ることを特徴とするため、次のような効果を奏する。
【０１０５】
（１） 点順次方式又は線順次方式に拘らず、書込み順次が同時に画素駆動順次となるのではなく、一時記憶順次に留まるに過ぎないため、書込み順次は画素駆動順次として顕在化せず、全画素一斉の切り換え表示ができるので、表示画面の不均一を解消でき、高画質の電気光学装置用基板を提供できる。このため、画素数の多少に無関係で、高画質の大画面化又は高精細化を実現できる。
【０１０６】
この画素駆動遅延型アクティブ素子回路は遅行信号の一時記憶中に先行信号による画素駆動を実行するものであるから、一定期間（例えば１フレーム期間）に亘り全画素の同時駆動（同時静止表示）も実現でき、表示時間と書込み時間が相反せず、従前に比し表示時間を長くできるので、より一層の高画質化を達成できる。また、画素駆動遅延型アクティブ素子回路は先行信号による画素駆動期間中に遅行信号の一時記憶を実行するものであるから、一定期間に亘り全画素の一時記憶も実現でき、書込み期間を長くできる。信号転送速度の低速化による周辺回路構成の簡素化や高画素数化を実現できる。電気光学装置用基板に外付けする表示データ用のフレームメモリを不要化できる。
【０１０７】
（２） 画素駆動遅延型アクティブ素子回路としては、信号電極からの信号を取り込む一時記憶動作を時間分割で排他的ないし順次的に実行する複数のサンプルホールド手段と、各サンプルホールド手段からの一時保持信号を読み出して画素駆動動作を時間分割で排他的ないし順次的に実行する画素駆動手段とで構成できる。一般的には、サンプルホールド手段として第１と第２のサンプルホールド手段のみで構成すれば充分であるが、Ｎ個のサンプルホールド手段を有する場合、例えば、遅行信号の書込み期間を先行信号の画素駆動期間の（Ｎ−１）倍とすることもできるため、信号転送速度の低速化による周辺回路構成の簡素化や高画素数化が顕著となる。
【０１０８】
（３） 第１のサンプルホールド手段は第１の信号保持手段と第１の信号書込み手段とで構成でき、また第２のサンプルホールド手段は第２の信号保持手段と第２の信号書込み手段とで構成できるが、第１の信号書込み手段と第２の信号書込み手段とを同導電型のトランジスタとした場合、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。
【０１０９】
（４） 書込みタイミング手段としてフレーム毎に切り換わるタイミング信号を利用する場合は、周辺回路の構成の簡略化に資する。
【０１１０】
（５） 画素駆動手段は、第１の信号読み出し手段と第２の信号読み出し手段と共通画素駆動手段とで構成できるが、第１の信号読み出し手段と第２の信号読み出し手段を同導電型のトランジスタとした場合、素子の特性差を抑制でき、アナログ駆動の場合に利点がある。
【０１１１】
（６） また、第１の信号読み出し手段と第２の信号読み出し手段を逆導電型のトランジスタとした場合、互いに逆論理の開閉制御信号で開閉動作することから、制御線は共通の１本の走査電極で済む。
【０１１３】
（７） 読み出しタイミング手段としてフレーム毎に切り換わるタイミング信号を利用する場合は、周辺回路の構成の簡略化に資する。
【０１１４】
（８） 読み出しタイミング手段が第１の読み出しタイミング信号と第２の読み出しタイミング信号との間にブランキング期間を間挿する間空き読み出しタイミング手段である場合、ブランキング期間により第１の画素駆動手段と第２の画素駆動手段とが同時に閉成するため、先行信号と遅行信号との混成表示が発生しない。特に、カラーシーケンシャル方式を採用する場合は、色相光源切り換え時の加色混合を拾わないため、高画質のカラー表示ができる。
【０１１６】
（９） 信号電極上の信号がアナログ信号である場合、画素のアナログ駆動を実現でき、また、信号電極上の信号がパルス幅変調信号である場合、画素のデジタル駆動を実現できる。
【０１１７】
（１０） 上記の電気光学装置用基板とこれに対向する透明基板とを用い、その間隙に電気光学材料を挟むことにより電気光学装置が組立られるが、透明基板の対向電極にフレーム期間毎に切り換わる共通電圧を印加するようにした場合、電気光学材料を交流駆動できる。電気光学材料の劣化を防止できることは勿論のこと、対極の画素電極に印加される信号のダイナミックレンジを相対的に小さくできるので、アクティブ素子回路の能動素子を低耐圧素子として形成可能となり、素子微細化により占有面積の縮小化を実現でき、開口率の増大により高密度な高精細表示装置を実現できる。
【０１１８】
（１１） 上記電気光学装置は各種電子機器の表示部に用いると、高画質の表示を得ることができる。投写型表示装置のライトバルブに好適である。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図２】（Ａ）は実施形態１におけるアクティブ素子回路を示す回路図、（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。
【図３】実施形態１のアクティブマトリクス液晶表示素子駆動回路の動作を説明するためのタイミングチャートである。
【図４】本発明の実施形態２に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図５】本発明の実施形態３に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図６】実施形態３におけるタイミング回路の動作を説明するタイミングチャートである。
【図７】本発明の実施形態４に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図８】（Ａ）は実施形態４におけるアクティブ素子回路を示す回路図、（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。
【図９】本発明の実施形態５に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１０】本発明の実施形態６に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１１】（Ａ）は実施形態６におけるアクティブ素子回路を示す回路図、（Ｂ）はそのアクティブ素子回路の動作を説明するためのタイミングチャートである。
【図１２】本発明の実施形態７に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１３】本発明の実施形態８に係る反射型液晶パネルのためのパネル用基板に作り込んだアクティブマトリクス液晶表示素子駆動回路におけるアクティブ素子回路を示す回路図である。
【図１４】反射型液晶パネルをライトバルブとして用いた投写型表示装置の一例としてビデオプロジェクタを示す概略構成図である。
【図１５】反射型液晶パネルを示す断面図である。
【図１６】反射型液晶パネルに用いる従来の反射型液晶パネル用基板のアクティブマトリクス液晶表示素子駆動回路を示す回路図である。
【図１７】図１６の反射型液晶パネル用基板を示す平面図である。
【図１８】図１６の反射型液晶パネル用基板の画素領域を示す部分平面図である。
【図１９】図１８中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【符号の説明】
１…Ｐ--型半導体基板
２…Ｐ型ウェル領域
３…フィールド酸化膜
４…ゲート線
４ａ…ゲート電極
４ｂ…ゲート絶縁膜
５ｂ…Ｎ+ 型ドレイン領域
６…第１の層間絶縁膜
６ａ，６ｂ，６ｃ…コンタクトホール
７…データ線
７ａ…ソース電極配線
８…Ｐ型容量電極領域
９ａ…容量電極
９ｂ…絶縁膜（誘電膜）
１０…中継配線
１１…第２の層間絶縁膜
１２…遮光膜
１２ａ…プラグ貫通用開口部
１２ｂ…接続用配線
１３…第３の層間絶縁膜
１４…画素電極
１５…接続プラグ（層間導電部）
１７…パッシベーション膜
２０…画素領域（表示領域）
２１…データ線駆動回路（Ｘドライバー）
２２Ｒ，２２Ｌ…走査線駆動回路（Ｙドライバー）
２３…プリチャージ及びテスト回路
２４…画像信号サンプリング回路
２５…遮光膜
２６…入力端子パッド
２７…シール領域
２９Ｒ，２９Ｌ…中継端子パッド（銀点）
３０…反射型液晶パネル
３１…反射型液晶パネル用基板
３２…支持基板
３３…対向電極（共通電極）
３５…ガラス基板
３７…液晶
３８…異方性導電膜（ＡＣＦ）
３９…フレキシブルテープ配線
５０，６０，６５，７０，７５，８０，８５…アクティブマトリクス液晶表示素子駆動回路
５１，７１，８１…アクティブマトリクス回路
５２…信号線駆動回路（Ｘドライバー）
５２ａ…画素信号サンプリング回路
５２ｂ…信号線シフトレジスタ（Ｘシフトレジスタ）
５３…走査線駆動回路（Ｙドライバー）
５３ａ…走査線シフトレジスタ（Ｙシフトレジスタ）
５３ｂ…選択タイミング回路
５３ｂ′…書込みタイミング回路
５３ｂａ…間空き読み出しタイミング回路
５３ａａ…奇数フレーム用Ｙシフトレジスタ
５３ａｂ…偶数フレーム用Ｙシフトレジスタ
５５，７２，８２，９２…アクティブ素子回路
５６，８３，９３…サンプルホールド回路
５６ａ，８３ａ…第１のサンプルホールド回路
５６ｂ，８３ｂ…第２のサンプルホールド回路
５７，７３，８４，９４…画素駆動回路
１００…偏光照明装置
１１０…光源部
１２０…インテグレータレンズ
１３０…偏光変換素子
２００…偏光ビームスプリッタ
２０１…Ｓ偏光束反射面
４１２，４１３…ダイクロイックミラー
３００Ｂ，３００Ｒ，３００Ｇ…反射型液晶ライトバルブ
５００…投写光学系
６００…スクリーン
Ａ１，Ａ２，Ａ３…アンドゲート
Ｎ１…ノアゲート
Ｎ２…ナンドゲート
ＩＮＶ…インバータ
ＦＦ…Ｄ型フリップフロップ
Ｌ0 …システム光軸
ＬＣ…液晶セル
Ｔ1 ，Ｑ1 …第１のＭＯＳＦＥＴ
Ｔ2 ，Ｑ2 …第２のＭＯＳＦＥＴ
Ｔ3 ，Ｑ3 …第３のＭＯＳＦＥＴ
Ｔ4 ，Ｑ4 …第４のＭＯＳＦＥＴ
Ｔ5 ，Ｑ5 …第５のＭＯＳＦＥＴ
Ｘ，Ｘ1 〜Ｘm …信号電極
Ｙ…走査電極
Ｙ1 ，Ｙ11〜Ｙn1…第１の走査電極
Ｙ2 ，Ｙ12〜Ｙn2…第２の走査電極
Ｙ3 ，Ｙ13〜Ｙn3…第３の走査電極
Ｙ4 ，Ｙ14〜Ｙn4…第４の走査電極
φH1〜φHm…スイッチ駆動タイミングパルス
φV1〜φVn…行駆動タイミングパルス
Φ1 ，Φ1 ′…第１の書込みタイミングパルス
Φ2 ，Φ2 ′…第２の書込みタイミングパルス
Φ3 ，Φ3 ′…第１の読み出しタイミングパルス
Φ4 ，Φ4 ′…第２の読み出しタイミングパルス
ＦＲ，ＦＲ′…液晶交流化信号
ＣＬＸ，ＣＬＹ，ＣＬＹ1 ，ＣＬＹ2 …シフトクロック
ＤＸ…ラッチパルス
ＤＹ…フレーム開始パルス
LC.COM…対向電極
ＢＣＫ…ブンキング期間設定クロック
Ｖdd…画素励起電源。
Ｖ（Ｏ）…奇数フレーム信号
Ｖ（Ｅ）…偶数フレーム信号
Ｔb …ブランキング期間。
Claims (16)
- 走査電極と信号電極のマトリクス交点に対応する画素にそれぞれ画素電極を備える電気光学装置用基板において、一時記憶した先行信号を読み出して画素駆動する画素駆動動作と前記先行信号から一定期間後に前記信号電極に生じる同一画素の遅行信号に対する一時記憶動作とを同時並行的に実行するアクティブ素子回路を前記画素毎にそれぞれ対応して作り込んで成り、
前記アクティブ素子回路は、前記信号電極上の信号を時間分割で順次的にサンプルホールドするための少なくとも第１及び第２のサンプルホールド手段と、第１のサンプルホールド手段で保持された第１の一時保持信号と第２のサンプルホールド手段で保持された第２の一時保持信号とを時間分割で順次的に読み出してその読み出し信号に応じて前記画素電極に対し画素駆動を行うための画素駆動手段とを有して成り、
前記第１のサンプルホールド手段は、第１の信号保持手段と、第１の書込みタイミング信号により開閉して前記信号電極上の信号を前記第１の信号保持手段にサンプリングする第１の信号書込み手段とを有し、前記第２のサンプルホールド手段は、第２の信号保持手段と、第２の書込みタイミング信号により開閉して前記信号電極上の信号を前記第２の信号保持手段にサンプリングする第２の信号書込み手段とを有して成り、
走査電極駆動手段からの走査電極駆動波形をフレーム期間毎に切り換わるタイミング信号に基づき奇数フレーム期間中に前記第１の書込みタイミング信号を生成すると共に偶数フレーム期間中に前記第２の書込みタイミング信号を生成する書込みタイミング手段を周辺回路に有して成ることを特徴とする電気光学装置用基板。 - 請求項１において、前記第１の信号書込み手段は、一端子が前記信号電極に電気的に接続すると共に他端子が前記第１の信号保持手段に電気的に接続する第１のトランジスタであり、前記第２の信号書込み手段は、一端子が前記信号電極に電気的に接続すると共に他端子が前記第２の信号保持手段に電気的に接続し、前記第１のトランジスタとは同導電型である第２のトランジスタであることを特徴とする電気光学装置用基板。
- 請求項１において、前記第１の信号書込み手段は、一端子が前記信号電極に電気的に接続すると共に他端子が前記第１の信号保持手段に電気的に接続する第１のトランジスタであり、前記第２の信号書込み手段は、一端子が前記信号電極に電気的に接続すると共に他端子が前記第２の信号保持手段に電気的に接続し、前記第１のトランジスタとは逆導電型である第２のトランジスタであることを特徴とする電気光学装置用基板。
- 走査電極と信号電極のマトリクス交点に対応する画素にそれぞれ画素電極を備える電気光学装置用基板において、一時記憶した先行信号を読み出して画素駆動する画素駆動動作と前記先行信号から一定期間後に前記信号電極に生じる同一画素の遅行信号に対する一時記憶動作とを同時並行的に実行するアクティブ素子回路を前記画素毎にそれぞれ対応して作り込んで成り、
前記アクティブ素子回路は、前記信号電極上の信号を時間分割で順次的にサンプルホールドするための少なくとも第１及び第２のサンプルホールド手段と、第１のサンプルホールド手段で保持された第１の一時保持信号と第２のサンプルホールド手段で保持された第２の一時保持信号とを時間分割で順次的に読み出してその読み出し信号に応じて前記画素電極に対し画素駆動を行うための画素駆動手段とを有して成り、
前記画素駆動手段は、第１の読み出しタイミング信号により開閉して前記第１の一時保持信号を読み出す第１の信号読み出し手段と、第２の読み出しタイミング信号により開閉して前記第２の一時保持信号を読み出す第２の信号読み出し手段と、前記第１の信号読み出し手段と前記第２の信号読み出し手段とで順次的に読み出された信号に応じて前記画素電極に対し画素駆動を行う共通画素駆動手段とを有して成ることを特徴とする電気光学装置用基板。 - 請求項４において、前記第１の信号読み出し手段は、一端子が前記第１のサンプルホールド手段に電気的に接続すると共に他端子が前記共通画素駆動手段の制御入力に電気的に接続する第３のトランジスタであり、前記第２の信号読み出し手段は、一端子が前記第２のサンプルホールド手段に電気的に接続すると共に他端子が前記共通画素駆動手段の前記制御入力に電気的に接続し、前記第３のトランジスタとは同導電型である第４のトランジスタであることを特徴とする電気光学装置用基板。
- 請求項４において、前記第１の信号読み出し手段は、一端子が前記第１のサンプルホールド手段に電気的に接続すると共に他端子が前記共通画素駆動手段の制御入力に電気的に接続する第３のトランジスタであり、前記第２の信号読み出し手段は、一端子が前記第２のサンプルホールド手段に電気的に接続すると共に他端子が前記共通画素駆動手段の前記制御入力に電気的に接続し、前記第３のトランジスタとは逆導電型である第４のトランジスタであることを特徴とする電気光学装置用基板。
- 請求項５又は請求項６において、前記共通画素駆動手段は、一端が画素駆動電源に電気的に接続すると共に他端子が前記画素電極に電気的に接続する第５のトランジスタであることを特徴とする電気光学装置用基板。
- 請求項４又は請求項５において、フレーム期間毎に切り換わるタイミング信号に基づき奇数フレーム中は前記第１の読み出しタイミング信号を生成し、偶数フレーム中は前記第２の読み出しタイミング信号を生成する読み出しタイミング手段を周辺回路に有して成ることを特徴とする電気光学装置用基板。
- 請求項８において、前記読み出しタイミング手段は、前記第１の読み出しタイミング信号と前記第２の読み出しタイミング信号との間にブランキング期間を間挿する間空き読み出しタイミング手段であることを特徴とする電気光学装置用基板。
- 請求項６において、フレーム期間毎に切り換わるタイミング信号を奇数フレーム中は前記第１の読み出しタイミング信号として利用すると共に偶数フレーム中は前記第２の読み出しタイミング信号として利用して成ることを特徴とする電気光学装置用基板。
- 請求項１乃至請求項１０のいずれか一項において、前記信号電極上の信号がアナログ信号であることを特徴と電気光学装置用基板。
- 請求項１乃至請求項１０のいずれか一項において、前記信号電極上の信号がパルス幅変調信号であることを特徴と電気光学装置用基板。
- 請求項１乃至請求項１２のいずれか一項に規定する電気光学装置用基板とこれに対向する透明基板との間隙に電気光学材料を挟持して成ることを特徴とする電気光学装置。
- 請求項１３において、前記透明基板の対向電極に対しフレーム期間毎に切り換わる共通電圧を印加するようにしたことを特徴とする電気光学装置。
- 請求項１３又は請求項１４に規定する電気光学装置を表示部に用いて成ることを特徴とする電子機器。
- 請求項１３又は請求項１４に規定する電気光学装置をライトバルブに用いて成ることを特徴とする投写型表示装置。
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