JP4560275B2 - アクティブマトリクス型表示装置とその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型表示装置、特にデジタル階調方式のアクティブマトリクス型液晶表示装置に関する。また、そのような表示装置を備えた電子機器に関する。
【０００２】
【従来の技術】
近年、フラットパネルディスプレイ（ＦＤＰ）として、アクティブマトリクス型半導体表示装置が市場を賑わしている。中でも、表示媒体（電気光学変調層ともいう）に液晶を用いたアクティブマトリクス型液晶表示装置が例えばパーソナルコンピュータ等の電子機器の表示装置として多用されている。アクティブマトリクス型液晶表示装置では、各画素の明るさを連続的に変化させるアナログ階調と、各画素の明るさを離散的に変化させるデジタル階調が知られている。アナログ階調は、例えば、各画素に割り当てられた液晶セルに印加する電圧を連続的に変え、液晶セルの透過率を連続的に変えることによって実現される。デジタル階調には、各画素に複数の液晶セルを割り当て、発光させる液晶セルの組合せを変えることで各画素の明るさを変える面積階調や、各画素に割り当てる液晶セルは一つであるが、１フレームにおける液晶セルの発光時間を離散的に変えることで各画素の明るさを変える時間階調がある。また、各画素に赤（Ｒ）、緑（Ｇ）または青（Ｂ）のフィルタを用いることでカラー表示を行うことも広くなされている。
【０００３】
図１３は、アクティブマトリクス型液晶表示装置の従来例を示す模式的な回路図である。図示されているように、アクティブマトリクス型液晶表示装置２００は、画素マトリクス部（または液晶表示部）２１０、信号線駆動回路２１１、走査線駆動回路２１２を含む。近年、アクティブマトリクス型液晶表示装置２００の画素マトリクス部２１０、信号線駆動回路２１１、走査線駆動回路２１２を低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を用いて同一基板上に形成することがなされている。そのような低温ポリシリコン液晶表示装置２００は小型化が容易であることから特に携帯機器などの中小型ディスプレイパネルに適している。
また最近では低温ポリシリコンＴＦＴの特性向上によって、画素マトリクス部２１０や駆動回路２１１、２１２だけでなく、液晶表示装置２００に含まれ得る低電圧（例えば５Ｖ）で動作する回路、例えばＣＰＵ２１３、コントローラ２１４、メモリー（図示せず）なども低温ポリシリコンＴＦＴによって構成することが可能となっている。これらの低電圧回路に低温ポリシリコンＴＦＴを用いる場合、周波数特性や素子密度を向上させるためゲート長を短くすることが望ましいが、ゲート長を短くすると、短チャネル効果が発生しやすくなり、ＴＦＴ特性がドレイン電圧によって変動しやすくなることから、短チャネル効果を抑制するためゲート絶縁膜を極力薄くするなどの対策が必要である。例えば５Ｖ系のＴＦＴではゲート長が２μｍ以下、ゲート絶縁膜の厚さが５０ｎｍ以下であることが望ましい。
【０００４】
画素マトリクス部２１０では、信号線２３０及び走査線２３１がマトリクス状に配置され、これら信号線２３０と走査線２３１の交点部分に画素ＴＦＴ２４２が配置されている。画素ＴＦＴ２４２は、通常、電界効果トランジスタ（ＦＥＴ）からなる。各ＴＦＴ２４２のゲート、ソース及びドレインは、それぞれ、対応する走査線２３１、信号線２３０及び画素電極２２２に接続されている。尚、信号線２３０及び走査線２３１は対応するＴＦＴ２４２のソース及びゲートにそれぞれ接続されていることからソース信号線及びゲート信号線と呼ばれることもある。
【０００５】
複数の画素電極２２２と向き合って対向電極２２３が配置され、画素電極２２２と対向電極２２３の間に液晶２２４が配置される。画素電極２２２、対向電極２２３及び液晶２２４によって液晶セル２２１が形成されていると言うこともできる。尚、図では各画素電極２２２毎に別個の液晶２２４が設けられているように見えるが、当業者にはよく知られているように、液晶２２４は複数の画素電極２２２に渡って延在する単一の部材として設けられるのが通常である。これは、対向電極２２３についても同様である。
【０００６】
一般に、画素電極２２２、対向電極２２３及びそれらの間に配置された液晶２２４からなる液晶セル２２１は大きな静電容量を有することができないため、画素電極２２２の近傍に電荷を保持するための保持容量２２５が設けられる。図示は省略するが、通常、画素マトリクス部２１０のＴＦＴ２４２及び画素電極２２２と、駆動回路２１１、２１２とは同じ基板（アクティブマトリクス基板または素子基板ということもある）に設けられ、対向電極２２３は別の基板（対向基板ということもある）に設けられ、液晶２２４はこれら２つの基板の間に挟まれる。
【０００７】
走査線２３１にＴＦＴ２４２のゲート・ソース間電圧がしきい値電圧を超えるように電位（選択信号）が印加され、ＴＦＴ２４２がオンすると、ＴＦＴ２４２のドレインとソースはショート状態となる。そうして、信号線２３０の電位が画素電極２２２に伝達され、それに応じて液晶セル２２１及び保持容量２２５が充電される。ＴＦＴ２４２がオフになるとドレインとソースの間は非導通状態となり、液晶セル２２１及び保持容量２２５に蓄積された電荷は次にＴＦＴ２４２がオンするまで保持される。液晶２２４は電圧が印加された状態と印加されていない状態とで光の透過特性が変わるため、画素電極２２２の電位Ｖpix及び対向電極２２３の電位Ｖcomを制御し液晶２２４に印加する電圧を制御することで各液晶セル２２１の明るさを変えることができる。
【０００８】
このような液晶表示装置２００において面積階調を行う場合、例えば隣接する２つの液晶セル２２１を一つの画素に割り当てると、これら２つの液晶セル２２１のオンオフの組合せによって４段階に画素の明るさを変えることができる（４階調）。各画素に割り当てる液晶セル２２１の数を増やせば、より多段階に各画素の明るさを変えることが可能である。各画素に割り当てる液晶セル２２１の面積を異ならせてもよい。一般に、ｋ個の液晶セルＥ_１、Ｅ_２、．．．Ｅ_ｋを一つの画素に割り当てる場合（表示ビット数ｋという）、各液晶セルＥ_１、Ｅ_２、．．．Ｅ_ｋの面積は、最小の液晶セルの面積をＥ_０としたとき、Ｅ１＝１×Ｅ_０、Ｅ２＝２×Ｅ_０、．．．、Ｅ_ｋ＝２^ｋ−１×Ｅ_０となるように設計すると、これらの組合せを変えることでＥ_０に相当する明るさを最小単位として２^ｋ階調で画素の明るさを変えることができ好適である。また、各画素に１つの液晶セル２２１を割り当てた場合でも、例えば映像信号の１フレームにおける液晶セル２２１の発光時間を離散的に変えることでデジタル階調を行うことができる（時間階調）。この場合も、ｋ個の発光時間Ｔ_１、Ｔ_２、．．．、Ｔ_ｋの長さを、最小の発光時間をＴ_０としたとき、Ｔ_１＝１×Ｔ_０、Ｔ２＝２×Ｔ_０、．．．、Ｔ_ｋ＝２^ｋ−１×Ｔ_０とし（Ｔ_１〜Ｔ_ｋの合計は１フレーム期間より小さい）、それらの組合せを変えることでＴ_０に相当する明るさを最小単位として２^ｋ階調で画素の明るさを変えることができる。尚、時間階調を行う場合、各発光時間に対して液晶セルの点灯を行うか否かを設定する走査を行うため、１フレーム内に複数のサブフレーム（走査期間と帰線期間の対）が含まれることとなる。
【０００９】
一般に、液晶２２４は印加電圧に対して履歴性があるため、直流電圧を長期にわたり印加すると劣化（焼き付きなど）が発生する。これを防止するため、液晶２２４に印加する電圧の向きを一定期間毎に逆向きにし、液晶２２４に印加される電圧の平均値がゼロになるようにするとよい。この駆動方法を反転駆動方法という。これは、図１４に示すように、対向電極２２３の電位Ｖcomを一定に保ち、対向電極２２３の電位Ｖcomを基準とした画素電極２２２に印加される電位Ｖpix（即ち、信号線電位）の極性を一定期間毎（例えばフレーム毎）に反転させることによって実現することができる。例えば、対向電極２２３の電位Ｖcomが８Ｖの場合、画素電極２２２の電位Ｖpixを３〜１３Ｖの間で振動させると、液晶２２４に印加される電圧は＋５Ｖと−５Ｖの間で交互に切り替わる。尚、このような反転駆動方法は印加電圧に対して履歴性を有する液晶以外の表示媒体に対しても適用可能である。
【００１０】
しかしながら、このような駆動方法では、信号線電位が変化する範囲が、液晶２２４に加えられる電圧（絶対値）の２倍となるため、信号線駆動回路２１１の耐圧を高くする必要がある。また各ＴＦＴ２４２のゲート電位はソース電位に対して定められるため、ソースに供給される信号線電位の変動範囲が大きくなると、ゲート電位の変動範囲も大きくなり（例えば０〜１６Ｖ）、従って、ゲートが接続される走査線駆動回路２１２の耐圧も高くする必要がある。例えばこれら駆動回路２１１、２１２で使用するＴＦＴは、ゲート長が５μｍ以上、ゲート絶縁膜の厚さが１００ｎｍ以上であることが望ましく、更にＬＤＤ構造やゲートオーバーラップＬＤＤ構造（ＧＯＬＤ構造）が必要となり、製造コストの増大を招いていた。
【００１１】
また上記したように、ＣＰＵ２１３やコントローラ２１４を構成するための低電圧ＴＦＴはゲート長が２μｍ以下、ゲート絶縁膜の厚さが５０ｎｍ以下であることが望ましいが、図１４に示した駆動方式を行う場合、そのようなＴＦＴを駆動回路２１１、２１２に用いることはできない。従って、駆動回路２１１、２１２のように高い耐圧が必要とされる回路と、ＣＰＵ２１３やコントローラ２１４のように低い耐圧しか必要としない回路とでＴＦＴを作り分ける必要があり、それに応じて製造プロセスも異なるものを要することから、製造工程の増加及びコスト増大につながっていた。
【００１２】
別の駆動方法として、図１５に示すように、対向電極２２３の電位Ｖcomを例えば１フレーム単位でハイレベルコモン電位ＶcomHとローレベルコモン電位ＶcomLの間で切り換え、画素電極２２２に供給する信号線の電位Ｖpixをそれに合わせて定める方法がある（交流駆動という）。これによれば、画素電位（信号線電位）Ｖpixの変動範囲は図１３に示した駆動方法に比べて半分（即ち、液晶２２４にかかる電圧の大きさと同じ）にできるため、信号線駆動回路２１１の耐圧を低くすることができる。また、それに伴い走査線駆動回路２１２の耐圧も低くすることができる。従って、これら駆動回路２１１、２１２に用いられるＴＦＴの耐圧も低くすることができ、製造コストを低減することが可能である。そのような駆動方法において、対向電極２２３の電位Ｖcomの切り換えに伴う画像の乱れを極力小さくするため、対向電極２２３の電位Ｖcomの切り換え及び走査（全画素に対する画素電極２２１の電位設定）をバックライトなどの光源が消灯している期間に行うことも提案されている（特許文献１）。そのような方法によれば駆動回路２１１、２１２の耐圧を低くすることが可能であるが、なお次のような問題がある。
【００１３】
例えば、液晶表示装置２００において、液晶２２４は５Ｖの大きさの電圧が加えられると非透過状態となり、電圧が印加されていないときは透過状態になるものとし、対向電極２２３の電位Ｖcom及び信号線２３０の電位Ｖpixは０Ｖ〜５Ｖの間で交流駆動するものとする（即ち、図１４においてＶcomL＝０Ｖ、ＶcomH＝５Ｖ）。この場合、あるフレームにおいて対向電極の電位Ｖcomが０Ｖのとき、ある液晶セル２２１で黒を表示しようとすると、液晶２２４に５Ｖの電圧を印加するため対応する信号線電位（または画素電極２２２の電位）Ｖpixを５Ｖとする必要がある。それにより、対応する保持容量２２５は両端の電圧が５Ｖとなるように充電される。次のフレームでは対向電極２２３の電位Ｖcomは５Ｖへと切り換えられるが、そのとき、まだその液晶セル２２１のデータ（保持容量２２５の両端の電圧）が書き換えられていない場合、画素ＴＦＴ２４２がオフ状態のときには保持容量２２５に蓄積された電荷（または両端の電圧）が保存されることから、対向電極２２３の電位Ｖcomに保持容量２２５の電圧が加わって画素電極２２２の電位Ｖpixは１０Ｖまで上昇する。従って、画素電極２２２及びそれに接続された部分（画素ＴＦＴ２４２を含む）は、やはり１０Ｖ以上の耐圧が必要であり、製造コストが増加する。
【００１４】
また、走査中は光源をオフにし、走査終了後に光源を点灯させることから、特に画素数が多く走査に時間がかかる場合など、光源点灯時間が短くなり、十分な明るさの画面を得にくくなるという問題がある。
【００１５】
尚、保持容量を使用する代わりに、各画素ＴＦＴとそれに対応する画素電極の間に一つのメモリー回路を配置し、メモリー回路に記憶された情報に基づいてハイレベル電源電位またはローレベル電源電位を直接画素電極に供給することが提案されている（特許文献２）。
【００１６】
【特許文献１】
特開２００２−２８７７０８号公報
【特許文献２】
特開平７−１９９１５７号公報
【００１７】
【発明が解決しようとする課題】
本発明は上記したような従来技術の問題点を解決するためのものであり、本発明の主な目的は、画素電極の電位の変動範囲を抑制し、耐圧の低い回路素子を用いることを可能として、製造コストの低減を図った交流駆動式のアクティブマトリクス型表示装置を提供することである。
【００１８】
本発明の第２の目的は、画素電極の電位の変動範囲を抑制しつつ、十分な明るさの画面を容易に得ることが可能な交流駆動式のアクティブマトリクス型表示装置を提供することである。
【００１９】
本発明の第３の目的は、上記したようなアクティブマトリクス型表示装置を単純な構造で低コストに提供することである。
【００２０】
本発明の第４の目的は上記したようなアクティブマトリクス型表示装置を用いた電子機器を提供することである。
【００２１】
【課題を解決するための手段】
前記目的を達成するため本発明の一側面に基づくと、一対の基板の間に配置された表示媒体（２４）を有するアクティブマトリクス型表示装置（１、１００、１１０）であって、一対の基板の一方によって支持され互いに交差して延在する複数の信号線（３０）及び複数の走査線（３１）と、一対の基板の一方によって支持されマトリクス状に配置された複数の画素電極（２２）と、一対の基板の他方によって支持され、画素電極との間に表示媒体を挟持する対向電極（２３）と、それぞれ画素電極の各々と信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路（４０）と、対応する画素電極に接続された第２メモリー回路（４１）とを有し、第２メモリー回路の状態に応じて異なる２つの電位（ＶＤＤ、ＶＳＳ）のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし第１メモリー回路への信号線上のデータの書き込みを可能とする複数の第１スイッチ（４２）と、それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき第１メモリー回路から第２メモリー回路へのデータ転送を可能とする複数の第２スイッチ（４３）と、第２スイッチを選択的にオンする転送信号を供給するための少なくとも１つの転送制御線（４４）と、転送制御線を駆動するための転送制御線駆動回路（４５）とを有することを特徴とするアクティブマトリクス型表示装置が提供される。
【００２２】
一好適実施例では、各画素に複数の画素電極が割り当てられ、信号線は１水平ラインに含まれる画素電極の数と同数設けられ、各画素に割り当てられた複数の画素電極に対応する複数の第１スイッチの各々は対応する信号線に接続される。
この場合、好適には、信号線を駆動するための信号線駆動回路は、１水平ラインに含まれる複数の画素電極に対応するデータを保持するべく同数のラッチ回路（５３）を有し、信号線は各々複数のラッチ回路の対応する一つに接続されるものとすることができる。
【００２３】
別の態様として、各画素に複数の画素電極が割り当てられ、信号線は１水平ラインに含まれる画素の数と同じ数だけ設けられ、各画素に割り当てられた複数の画素電極に対応する複数の第１スイッチは一つの信号線に接続され、各画素に割り当てられた複数の画素電極に対応する複数の第１スイッチはそれぞれ異なる走査線に接続されるものとすることもできる。この場合、好適には、信号線を駆動するための信号線駆動回路は、１水平ラインに含まれる各画素に割り当てられた複数の画素電極に対応するデータを保持するための複数のラッチ回路と、これらラッチ回路に保持されたデータのうち信号線上に送出すべきデータを選択するべくラッチ回路と信号線との間に設けられた、信号線と同数の選択スイッチ（ＳＷ１）とを有するものとすることができる。このような構造は、信号線を１水平ラインに含まれる画素電極と同数設けた場合と比べて信号線の数を減らすことができるため、各画素に割り当てられた複数の画素電極が信号線の延在方向に沿って配列され、信号線の延在方向と直交する方向にスペースが限られている場合に、特に有効である。
【００２４】
上記したようなアクティブマトリクス型表示装置によれば、各画素電極に対して一対のメモリー回路（第１メモリー回路及び第２メモリー回路）を設けたことから、第１期間（走査期間）において第１スイッチを順次オンして第１メモリー回路に次の第２期間（帰線期間）において設定される対向電極の電位に合わせたデータを書き込んでいる間、前の第２期間において第１メモリー回路から第２メモリー回路へと転送されたデータを用いて画像表示を行うことができるため、第１期間に画面表示を行っても画面の乱れが生じない。従って、第１期間にも画面表示を行うことができることから、交流駆動に伴う画面の乱れを抑制しつつ十分な画像表示期間を確保して良好な明るさの画面表示を容易に実現することができる。
【００２５】
好適には、第２の期間は映像信号の帰線期間とすることができる。また、本発明の一実施例によれば、対向電極の電位の切り替えは映像信号のフレーム単位で行うことができる。
【００２６】
また、各画素電極には対応する第２メモリー回路を通じて異なる２つの電位（ハイレベル電源電位ＶＤＤまたはローレベル電源電位ＶＳＳ）のいずれかが供給されるため、交流駆動により対向電極の電位が第１の電位と第２の電位の間で変化する場合でも、画素電極の電位（Ｖpix）はそれに影響されない。従って、画素電極の電位が不所望に高くなることがないことから、低耐圧の素子（ＴＦＴなど）を使用することが可能であり、製造コストを低減することができる。
【００２７】
特に、第２メモリー回路を通じて対応する画素電極に供給される２つの異なる電位の一方が第１の電位に概ね等しく、他方が第２の電位に概ね等しい場合、２つの異なる電位の差（または第１の電位と第２の電位の差）を表示媒体に印加される電圧の絶対値に等しい値まで低減できるため好適である。尚、対向電極の電位の切り換えは第２期間に行うと、画面表示に与える影響が小さいため望ましい。
【００２８】
好適には第１スイッチ及び第２スイッチは薄膜トランジスタによって具現することができ、第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭによって具現することができる。そのような場合、当該表示装置が信号線を駆動するための信号線駆動回路（１１、１１ａ）、走査線を駆動するための走査線駆動回路（１２）、ロジック回路を有し、信号線駆動回路、走査線駆動回路、転送制御線駆動回路、第１及び第２メモリー回路、第１及び第２スイッチ及びロジック回路が同じ素子構造の薄膜トランジスタを有すると、これら回路及び部品に用いられる薄膜トランジスタを同じプロセスで形成することができるため、製造コストを低減する上で好適である。ロジック回路は、例えば、信号線駆動回路、走査線駆動回路及び転送制御線駆動回路のタイミングを制御するためのコントローラ（１４、１４４）、ＣＰＵ（１３、１４３）または画像処理回路（１４５）などを含み得る。
【００２９】
本発明に基づくアクティブマトリクス型表示装置は、デジタル階調表示装置とすると、各画素の明るさを段階的に調節することができるため好適である。特に、各画素に複数の画素電極を割り当てることにより面積階調表示装置を実現することができる。各画素にｋ個（ｋは２以上の整数）の画素電極を割り当てて面積階調を行う場合、これら画素電極の面積の比が、最小の画素電極の面積を基準として１：２：４．．．：２^ｋ−１となっていると、最小の画素電極に対応する明るさを最小単位として２^ｋ階調で画素の明るさを変えることができ好適である。
【００３０】
本発明の一実施例に基づくと、転送制御線と信号線は概ね平行に延在する。また、別の実施例では転送制御線と信号線が概ね直交するものとすることもできる。複数の転送制御線を有する場合、これら転送制御線が複数のグループに分かれており、各グループに異なるタイミングで転送信号が供給されるものとすると、第１メモリー回路から第２メモリー回路へのデータ転送に伴う電荷移動が急激に生じて電源電圧が変動するのを防止することができる。
【００３１】
表示媒体は典型的には液晶からなる。また、上記したようなアクティブマトリクス型表示装置は、携帯電話、デジタルカメラ、ビデオカメラ、ＰＤＦ、ノート型パソコン、腕時計、携帯型ＤＶＤプレーヤー、プロジェクタ、携帯書籍（電子ブック）などのさまざまな電子機器（１２０）に組み込むことができる。
【００３２】
本発明の別の側面に基づくと、一対の基板の間に配置された表示媒体（２４）を有するアクティブマトリクス型表示装置（１、１００、１１０）の駆動方法であって、アクティブマトリクス型表示装置は、一対の基板の一方によって支持され互いに交差して延在する複数の信号線（３０）及び複数の走査線（３１）と、一対の基板の一方によって支持されマトリクス状に配置された複数の画素電極（２２）と、一対の基板の他方によって支持され、画素電極との間に表示媒体を挟持する対向電極（２３）と、それぞれ画素電極の各々と信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路（４０）と、対応する画素電極に接続された第２メモリー回路（４１）とを有し、第２メモリー回路の状態に応じて異なる２つの電位（ＶＤＤ、ＶＳＳ）のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし第１メモリー回路への信号線上のデータの書き込みを可能とする複数の第１スイッチ（４２）と、それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき第１メモリー回路から第２メモリー回路へのデータ転送を可能とする複数の第２スイッチ（４３）と、第２スイッチを選択的にオンする転送信号を供給するための少なくとも１つの転送制御線（４４）と、転送制御線を駆動するための転送制御線駆動回路（４５）とを有し、当該方法は、第１期間において第１スイッチをオンして第１メモリー回路へのデータの書き込みをする過程と、第１期間において第１メモリー回路の各々へのデータの書き込みが終了した後、第２期間において第２スイッチをオンして第１メモリー回路の各々から対応する第２メモリー回路へとデータを転送する過程と、第２期間において対向電極の電位を第１の電位と第２の電位との間で交互に切り換える過程とを有することを特徴とするアクティブマトリクス型表示装置の駆動方法が提供される。
【００３３】
好適には、第２の期間は映像信号の帰線期間とすることができる。また、本発明の一実施例によれば、対向電極の電位の切り替えは映像信号のフレーム単位で行うことができる。
【００３４】
これによれば、第１期間（走査期間）において第１スイッチを順次オンして第１メモリー回路に次の第２期間（帰線期間）において設定される対向電極の電位に合わせたデータを書き込んでいる間、前の第２期間において第１メモリー回路から第２メモリー回路へと転送されたデータを用いて画像表示を行うことができるため、第１期間に画面表示を行っても画面の乱れが生じない。従って、第１期間にも画面表示を行うことができることから、交流駆動に伴う画面の乱れを抑制しつつ十分な画像表示期間を確保して良好な明るさの画面表示を容易に実現することができる。
【００３５】
各画素に複数の画素電極が割り当てられ、各画素電極は対応する発光セル（表示媒体が液晶の場合、液晶セルという）を定めている場合、各画素において発光させる発光セルの組合せを変えることにより面積階調を行うことができる。このように面積階調を行う場合、信号線は１水平ラインに含まれる画素の数と同じ数だけ設けられ、各画素に割り当てられた複数の画素電極に対応する複数の第１スイッチは一つの信号線に接続され、各画素に割り当てられた複数の画素電極に対応する複数の第１スイッチはそれぞれ異なる走査線に接続されるものとし、当該方法は、信号線駆動回路から、各画素に割り当てられた複数の画素電極のためのデータを順に対応する信号線上に出力する過程と、各画素に割り当てられた複数の前記第１スイッチの各々を対応する走査線からの信号により、信号線上に出力されたデータに同期してオンする過程とを有するものとすることができる。これによれば、信号線を１水平ラインに含まれる画素電極の数ではなく、それより少ない１水平ラインに含まれる画素の数だけ設ければよいことから、信号線のレイアウトが容易になる。
【００３６】
アクティブマトリクス型表示装置が複数の転送制御線を有し、これら転送制御線が複数のグループに分かれている場合、当該方法は、転送制御線の各グループに異なるタイミングで転送信号を供給する過程を有するものとするとよい。これによって、第１メモリー回路から第２メモリー回路へのデータ転送に伴う電荷移動が急激に生じて電源電圧が変動するのを防止することができる。
【００３７】
本発明の特徴、目的及び作用効果は、添付図面を参照しつつ好適実施例について説明することにより一層明らかとなるだろう。
【００３８】
【発明の実施の形態】
以下、本発明の好適実施例について図面を参照して説明する。
【００３９】
図１は、本発明に基づくアクティブマトリクス型表示装置の好適実施例としてアクティブマトリクス型液晶表示装置を示す回路図である。この液晶表示装置１は、図１２に示した従来例と同様に、画素マトリクス部１０、信号線駆動回路１１、走査線駆動回路１２、ＣＰＵ１３、コントローラ１４を有している。画素マトリクス部１０には、複数の画素２０がマトリクス状に配置される。
【００４０】
図２の部分平面図に示すように、この実施例では各画素２０に３つの液晶セル２１を割り当て、表示ビット数ｋ＝３（即ち８階調）の面積階調を行うものとする。勿論、表示ビット数は３に限るものではなく、他の表示ビット数としてもよい。同じく図２に示すように、各画素２０は赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかに対応するものとし、隣接する３つの異なる色の画素をワンセットとして表示色を調整することでカラー表示を行うことが可能となっている（このようなＲＧＢ画素セットを画素と呼ぶこともある）。勿論、単色表示としてもよい。また、液晶表示装置１は透過型、反射型、半透過型のいずれとしてもよい。
【００４１】
画素マトリクス部１０は、図１では、一つの画素２０及びそれに対応する部分のみが示されているが、実際にはこのような画素２０が行方向（図面の左右方向）及び列方向（図面の上下方向）にマトリクス状に配列され、それに対応して信号線３０及び走査線３１が設けられる。行方向に整列された複数の画素２０を画素ライン、列方向に整列された複数の画素２０を画素列と呼ぶこともある。また行方向を水平方向、列方向を垂直方向と呼ぶこともあるため、画素ラインは水平ラインとも呼ばれる。従来例と同様に、各液晶セル２１は画素電極２２を有し、これら画素電極２２と向き合うように対向電極２３が設けられ、画素電極２２と対向電極２３の間に液晶２４が配置されている。
【００４２】
本発明によると、各画素電極２２とそれに対応する信号線３０との間に直列に接続された第１及び第２の２つのメモリー回路４０、４１が設けられる。即ち、各画素２０に対して表示ビット数（この例では３）の２倍（この例では６個）のメモリー回路４０、４１が設けられる。第１及び第２メモリー回路４０、４１は各々選択的に２つの状態を有することができ、２値情報を記憶することができる。また、第１メモリー回路４０と信号線３０との間には第１スイッチ４２が設けられ、第１メモリー回路４０と第２メモリー回路４１の間には第２スイッチ４３が設けられる。更に、この液晶表示装置１は、第２スイッチ４３のオンオフを制御するための信号（転送制御信号）が供給される転送制御線４４を駆動するための転送制御線駆動回路４５を有している。
【００４３】
図１に示した例では、表示ビット数３の面積階調を行うため、各画素列に対して３本（即ち表示ビット数に等しい数）の信号線３０が信号線駆動回路１１から延び、一つの画素２０に割り当てられた３つの第１スイッチ４２はそれぞれ異なる信号線３０に接続されている。またこの例では各画素ラインに対して１本の走査線３１が走査線駆動回路１２から延び、一つの画素２０に割り当てられた３つの第１スイッチ４２は同じ走査線３１上の信号によってオンオフ制御されるようになっている。転送制御線４４も各画素ラインに対して１本設けられており、一つの画素２０に割り当てられた３つの第２スイッチ４３は、同じ転送制御線４４上の信号によってオンオフ制御される。
【００４４】
図３は、一つの液晶セル２１に対する（即ち１ビット分の）第１メモリー回路４０、第２メモリー回路４１、第１スイッチ４２及び第２スイッチ４３の好適実施例を示す回路図である。この例では、第１及び第２スイッチ４２、４３は共に電界効果トランジスタ（ＦＥＴ）からなるＴＦＴによって実現されている。また、第１及び第２メモリー回路４０、４１は、インバータ２つを組み合わせたスタティックＲＡＭ（ＳＲＡＭ）として実現されている。図示した例では各インバータは２つの極性の異なるＴＦＴを有しているが、ＴＦＴと抵抗を含むものとすることもできる。第１及び第２メモリー回路４０、４１にはハイレベル電源電位ＶＤＤとローレベル電源電位ＶＳＳ（例えばグランド電位）が供給される。これにより、各液晶セル２１の画素電極２２には第２メモリー回路４１の状態に応じてハイレベル電源電位ＶＤＤまたはローレベル電源電位ＶＳＳのいずれかが印加される。
【００４５】
図４は、第１及び第２デジタル回路４０、４１の別の実施例を示す回路図である。この図でも、一つの液晶セル２１に対応する部分のみを示した。この実施例では、第１及び第２メモリー回路４０、４１は、容量を含むダイナミックＲＡＭ（ＤＲＡＭ）として実現されている。ＤＲＡＭは、よく知られているように、容量に蓄えられた電荷が時間とともに放電されることから定期的なリフレッシュが必要であるが、ＳＲＡＭと比べて素子数が少ないという利点がある。この例でも、第２メモリー回路４１の状態に応じてハイレベル電源電位ＶＤＤまたはローレベル電源電位ＶＳＳのいずれかが液晶セル２１の画素電極２２に印加される。このように、第１及び第２メモリー回路４０、４１は様々な公知の態様で具現することが可能である。
【００４６】
上記したような液晶表示装置１の動作について、図５のタイミングチャートを参照して以下に説明する。尚、以下の説明では、信号線３０、走査線３１及び転送制御線４４に、対応する駆動回路１１、１２、４５から供給されるハイレベル信号電位ＶＨ及びローレベル信号電位ＶＬはメモリー回路４０、４１に印加されるハイレベル電源電位ＶＤＤ及びローレベル電源電位ＶＳＳに等しいものとする。また、対向電極の電位Ｖcomの変動範囲を定めるハイレベルコモン電位ＶcomH、ローレベルコモン電位ＶcomLもハイレベル電源電位ＶＤＤ、ローレベル電源電位ＶＳＳに概ね等しいものとする。
【００４７】
一般に映像信号は複数のフレームからなり、各フレームは各画素２０のデータを設定するための走査期間とその後に続く帰線期間とを有する。尚、例えば時間階調表示を行う場合のように１フレームが複数の走査期間と帰線期間の対（サブフレーム）を有する場合もある。以下、１フレームが一対の走査期間と帰線期間とを有する場合について説明するが、本発明は１フレームが複数のサブフレームを有する場合にも適用可能である。
【００４８】
図５に示すように、走査期間において、信号線駆動回路１１から各信号線３０にデータ（ハイレベル電位ＶＨまたはローレベル電位ＶＬ）が供給されると、第１の走査線３１にその走査線３１に接続された（即ち同じ水平ラインの）第１スイッチ４２をオンするための選択信号（例えばハイレベル電位）Ｇ１が供給され、それにより第１メモリー回路４０へと信号線３０からデータが取り込まれる。
続いて、別のデータが信号線駆動回路１１から各信号線３０に供給され、第２の走査線３１に選択信号Ｇ２が供給されると、第２の走査線３１に接続された第１スイッチ４２がオン状態となり、対応する第１メモリー回路４０にデータが書き込まれる。これを複数（例えばｍ本）の走査線３１全てについて行い、画面全体において第１メモリー回路４０にデータを書き込む。第１メモリー回路４０へのデータ書き込みが終了した後（即ち、走査期間が終了した後）、帰線期間において、対向電極２３の電位Ｖcomを切り換える（図ではローレベル電位ＶＳＳ→ハイレベル電位ＶＤＤ）とともに、続いて転送制御線駆動回路４５から複数（図１の例では走査線３１と同じ数、即ちｍ本）の転送制御線４４に共通の転送信号（例えばハイレベル電位）Ｔcomを供給し、第２スイッチ４３をオン状態とする。これにより、各第１メモリー回路４０から対応する第２メモリー回路４１へとデータが転送される。次のフレームでは、第２メモリー回路４１に書き込まれたデータに基づいて画面表示を行うとともに、同時に、後続のフレームのため上記したような第１メモリー回路４０へのデータの書き込みを行う。
【００４９】
上記したようなアクティブマトリクス型液晶表示装置１によれば、各液晶セル２１（または各画素電極２２）に対し第１及び第２メモリー回路４０、４１の２つのメモリー回路を用いたことから、ある走査期間において第１メモリー回路４０に次の帰線期間において設定される対向電極２３の電位Ｖcomに合わせたデータを書き込んでいる間、前の帰線期間において第１メモリー回路４０から第２メモリー回路４１に転送されたデータを用いて画像表示を行うことができるため、走査期間に画面表示を行っても画面の乱れが生じない。従って、走査期間にも画面表示を行うことができることから、交流駆動に伴う画面の乱れを抑制しつつ十分な画像表示期間を確保して良好な明るさの画面表示を容易に実現することができる。
【００５０】
また、各液晶セル２１の画素電極２２には対応する第２メモリー回路４１を通じてハイレベル電源電位ＶＤＤまたはローレベル電源電位ＶＳＳが供給されるため、交流駆動により対向電極２３の電位Ｖcomがハイレベルコモン電位ＶcomH（この例ではハイレベル電源電位ＶＤＤに等しい）とローレベルコモン電位ＶcomL（この例ではローレベル電源電位ＶＳＳに等しい）の間で変化しても画素電極２２の電位Ｖpixはそれに影響されない。従って、画素電極２２の電位Ｖpixが不所望に高くなることがないことから、低耐圧の素子（ＴＦＴなど）を使用することが可能であり、製造コストを低減することができる。またこれにより、画素マトリクス部１０、駆動回路１１、１２等をＣＰＵ１３やコントローラ１４と同じ素子構造の低耐圧素子を用いて形成することができ、トランジスタのゲート絶縁膜の厚さを５０ｎｍ以下、ゲート長を２μｍ以下とすることができる。従って、液晶表示装置に１に含まれるこれら回路を共通のプロセスを用いて形成することができるため、液晶表示装置１の製造コストを大きく低減することが可能である。
【００５１】
更に、第１メモリー回路４０から第２メモリー回路４１へのデータ転送は比較的短時間でできるため、帰線期間において対向電極２３の電位Ｖcomの切り換え及び記憶回路４０、４１間のデータ転送を行う際にバックライト等の光源（図示せず）がオンしていても、それらの動作に伴う画面の乱れを最小限に抑えることができる。画面の乱れをより小さくするべく帰線期間において光源をオフにすることも可能である。
【００５２】
図５に示した例では、ｍ本の転送制御線４４に同時に共通の転送信号Ｔcomを供給し、第１メモリー回路４０から第２メモリー回路４１へのデータ転送を一度に行っているが、そのようにすると電荷の移動が急激に起こり、電源電圧が変動する怖れもある。そのような問題が生じないようにするため、転送制御線４４を複数（例えばＬ個）のグループに分け、図６に示すように、各グループ毎に異なるタイミングで転送信号Ｔ１〜ＴＬを供給し、電源電圧の変動を抑えるようにすることも可能である。転送制御線４４のグループ分けは任意に可能であり、例えばｍ本の転送制御線を順に４４−１、４４−２、．．．．４４−ｍとした場合、３つおきの転送制御線を１グループとし、転送制御線４４−１、４４−５、４４−９、．．．を第１のグループ、転送制御線４４−２、４４−６、４４−１０、．．．を第２のグループ、転送制御線４４−３、４４−７、４４−１１、．．．を第３のグループ、転送制御線４４−４、４４−８、４４−１２、．．．を第４のグループとすることができる（この場合、Ｌ＝４）。各グループが一つの転送制御線４４のみを含むようにし、各転送制御線４４に異なるタイミングで転送信号を与えても良い（Ｌ＝ｍ）。また図５に示したような全転送制御線４４に同時に転送信号を送る場合は、転送制御線４４がただ一つのグループのみからなるもの（Ｌ＝１）と言うこともできる。
【００５３】
図７は、図１に示したような、各画素列に対して表示ビット数と同じ数の信号線が設けられた液晶表示装置１に適した信号線駆動回路１１の好適実施例を示す回路図である。この信号線駆動回路１１は、シフトレジスタ５０と、複数の映像データ線５１と、シフトレジスタ５０からの信号に応じて映像データ線５１からデータを取り込む複数の第１ラッチ回路５２と、第１ラッチ回路５２の出力に接続された対応する数の第２ラッチ回路５３と、第２ラッチ回路５３を制御するための第２ラッチ回路制御線５４とを有する。映像データ線５１は表示ビット数（この例では３）と同じ数だけ設けられ、各映像データ線５１上には対応するビットのデータが供給される。また、第１及び第２ラッチ回路５２、５３は、それぞれ一画素列につき表示ビット数と同じ数（この例では３）だけ設けられ、各画素列に対応する３つの第１ラッチ回路５２はそれぞれ異なる映像データ線５１に接続されている。即ち、第１及び第２ラッチ回路５２、５３は、それぞれ、１水平ラインに含まれる液晶セル２１（画素電極２２）と同じ数だけ設けられる。また、この例では、各画素列に対応する３つの第２ラッチ回路５３の各々の出力には、その画素列に対応する３つの信号線３０のうち対応するものが接続されている。尚、図７では、第１及び第２ラッチ回路５２、５３は一つの画素列に対応するものしか示していないが、実際には複数の画素列に対応して設けられることを理解されたい。
【００５４】
このような信号線駆動回路１１は以下のように動作する。まず、映像データ線５１の各々に、ある画素２０のためのビットデータが供給されると、シフトレジスタ５０からその画素２０に対応する第１ラッチ回路５２に制御信号が供給され、映像データ線５１上のデータが第１ラッチ回路５２に取り込まれる。続いて同じ画素ライン上の隣接する画素２０に対するビットデータが映像データ線５１上に供給され、シフトレジスタ５０からその画素２０に対応する第１ラッチ回路５２に対して信号が供給され、第１ラッチ回路５２にデータを書き込む。このようにして、１水平ライン分の各画素２０に対して第１ラッチ回路５２にデータが書き込まれると、第２ラッチ回路制御線５４を通じて第２ラッチ回路５３の各々に制御信号が供給され、第１ラッチ回路５２から対応する第２ラッチ回路５３へとデータが移される。各第２ラッチ回路５３の出力は対応する信号線３０に接続されているため、それにより各信号線３０上にデータが供給される。この状態で、走査線３１（図１）にオン信号が供給されると、上記したように、その走査線３１に接続された第１メモリー回路４０に信号線３０上のデータが書き込まれる。
【００５５】
図１に示した液晶表示装置１では、１つの画素２０に対して３本の信号線３０と１本の走査線３１とが設けられていた。１本の走査線３１は１水平ラインの画素２０によって共有することができるため、ＲＧＢ用の３つの画素２０からなる画素セットに対しては９本の信号線３０と１本の走査線３１とが設けられることとなる。図２に示したように、各色の画素２０を構成する複数（この例では３つ）の液晶セル２１（または対応する画素電極２２）は列方向（信号線の延在方向）に配列され、各画素２０が縦長の形状をなし、個々のＲＧＢ画素セットが概ね正方形となるようにするのが通常である。従って、このような実施例では、信号線３０の密度が高くなり、レイアウトが困難となる場合がある。図８及び図９に、そのような問題を解決するべく、信号線３０の本数を減らし走査線３１の本数を増やすことが可能な実施例を示す。
【００５６】
図８は、図１に示した液晶表示装置１の変形実施例を示す回路図である。本図において図１と同様の部分には同じ符号を付して詳しい説明を省略する。この液晶表示装置１００の画素マトリクス部１０ａでは、一画素に割り当てられた３つの第１メモリー回路４０は対応する第１スイッチ４２を介して同じ信号線３０に接続され、各第１スイッチ４２は異なる走査線３１に接続されている。即ち、この例では一つの画素列につき１本の信号線３０が設けられ、一つの水平画素ラインにつき３本の走査線３１が設けられている。
【００５７】
図９は、図８に示した液晶表示装置１００に適した信号線駆動回路の実施例を示す回路図である。本図において図７と同様の部分には同じ符号を付して詳しい説明を省略する。この信号線駆動回路１１ａは、一つの画素列に割り当てられる３つの第２ラッチ回路５３の出力が選択スイッチＳＷ１を介して一つの信号線３０に接続されている点が図７の実施例と異なる。
【００５８】
図９に示した信号線駆動回路１１ａの動作は、第２ラッチ回路５３にデータを取り込むところまでは図７に記載した信号線駆動回路１１と同じであるが、信号線３０へ出力する信号を選択スイッチＳＷ１を介して順に３つの第２ラッチ回路５３から選択する点が異なる。そして、図８に示した画素マトリクス部１０の第１スイッチ４２は、信号線駆動回路１１ａの選択スイッチＳＷ１と同期して動作し、対応する第１メモリー回路４０に信号線３０上のデータを書き込む。例えば図９の右側の第２ラッチ回路５３が信号線３０に接続されているときは図８の上側の第１スイッチ４２がオンし、中央の第２ラッチ回路５３が信号線３０に接続されているときは中央の第１スイッチ４２がオンし、左側の第２ラッチ回路５３が信号線に接続されているときは下側の第１スイッチ４２がオンするというようにすることができる。このように、この実施例では、ある画素２０のビットデータは対応する第１メモリー回路４０に時分割で書き込まれる。他の動作は図１に示した液晶表示装置１と同じである。
【００５９】
このように図８及び図９に示した実施例によれば、各画素列に対し信号線３０を１本とすることができるため、信号線３０のレイアウトを容易に行うことができる。
【００６０】
図１０は、図１に示した液晶表示装置１の別の変形実施例を示す回路図である。本図において、図１と同じ箇所には同じ符号を付した。図１０の液晶表示装置１１０は、画素マトリクス部１０ｂにおいて転送制御線４４が列方向に信号線３０と平行に延びている点が図１の実施例と異なるが、その動作は同じであり、同様の作用効果を奏することができる。このように、転送制御信号４４は行方向、列方向のいずれに延びてもよい。
【００６１】
上記したような液晶表示装置１、１００、１１０は様々な電子機器に用いることができる。そのような電子機器には、例えば、携帯電話、デジタルカメラ、ビデオカメラ、ＰＤＦ、ノート型パソコン、腕時計、携帯型ＤＶＤプレーヤー、プロジェクタ、携帯書籍（電子ブック）などが含まれるが、これらに限定されるわけではない。図１１には、電子機器の例として携帯電話１２０を示した。
【００６２】
図１２は、本発明を適用することが可能な、液晶表示装置とゲーム機能を内蔵した一体型表示装置の例を示すブロック図である。この一体型液晶表示装置１３０は、画素マトリクス部（または液晶表示部）１４０、信号線駆動回路１４１、走査線駆動回路１４２、転送制御線駆動回路１５０、ＣＰＵ１４３、コントローラ１４４、画像処理回路１４５、ＣＰＵインタフェース回路１４６を含む。画素マトリクス部１４０に、図１、図８及び図１０に示した画素マトリクス部１０、１０ａまたは１０ｂを用いることができる。信号線駆動回路１４１、走査線駆動回路１４２、転送制御線駆動回路１５０は、それぞれ、例えば図１に示した信号線駆動回路１１、走査線駆動回路１２、転送制御線駆動回路４５に対応する。またＣＰＵ１４３、コントローラ１４４は図１に示したＣＰＵ１３、コントローラ１４に対応する。
【００６３】
画像処理回路１４５にはカラー処理回路１４７、オブジェクト生成回路１４８、バックグラウンド生成回路１４９などが含まれる。オブジェクト生成回路１４８はゲームに登場するキャラクターを構成するための回路であり、バックグラウンド生成回路１４９はキャラクターの背景を構成するための回路である。また、カラー処理回路１４７はカラーパレットメモリ１４７ａを有し、キャラクター、背景の色を制御する。画像処理回路１４５にはビデオＲＡＭ（ＶＲＡＭ）１５２が接続されており、画面表示されるデータはこのＶＲＡＭ１５２に書き込まれる。ＣＰＵ１４３はキーボード等の入力装置１５１からの入力によって画像処理回路１４５や外部のメモリー（例えばプログラムＲＡＭ１５３、ワークＲＡＭ１５４など）を制御する。ＣＰＵインタフェース回路１４６は、ＣＰＵ１４３と画像処理回路１４５の間及びＣＰＵ１４３と外部装置（キーボード１５１、プログラムＲＡＭ１５３、ワークＲＡＭ１５４など）の間に位置し、例えばＣＰＵ１４３と画像処理回路１４５のタイミング調整などのインタフェース機能を果たす。コントローラ１４４は信号線駆動回路１４１、走査線駆動回路１４２及び転送制御線駆動回路１５０のタイミング制御や画像処理回路１４５のタイミング制御を行う。これらのロジック回路（ＣＰＵ１４３、コントローラ１４４、画像処理回路１４５、ＣＰＵインタフェース回路１４６）は動作速度向上及び消費電力低減などのためできる限り低い電圧で駆動することが望ましく、また構成素子としてＴＦＴを用いる場合ゲート長及びゲート絶縁膜を極力小さくした低電圧用ＴＦＴを用いることが望ましい。本発明は、液晶表示部１４１と素子数の多いロジック回路とを一体化した表示装置１３０において、そのような低電圧用ＴＦＴを共通に用いることを可能とし、表示装置の製造プロセスを大幅に簡略化する上で極めて有効である。
【００６４】
以上、本発明を実施例に基づいて詳細に説明したが、これらの実施例はあくまでも例示であって本発明は実施例によって限定されるものではない。当業者であれば特許請求の範囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が可能であることは言うまでもない。
【００６５】
例えば、上記実施例では面積階調のアクティブマトリクス型表示装置について本発明を説明したが、本発明は時間階調のアクティブマトリクス型表示装置にも適用可能である。その場合、１フレーム内に複数のサブフレームが含まれ得るが、対向電極の電位の切り替えをサブフレーム単位に行うこともできる。また、上記実施例ではＴＦＴはＦＥＴからなるものとしたが、バイポーラトランジスタなど別のタイプのトランジスタとすることも可能である。本発明を階調表示を行わない（即ち各画素はオンまたはオフの２状態）場合にも適用することも可能である。第２スイッチ４３を複数のグループに分け、グループ単位に異なるタイミングでオンして対応する第１メモリー回路４０から第２メモリー回路４１へのデータ転送を行うようにしてもよい。これらの実施例も本発明の範囲に入るべきものである。
【００６６】
【発明の効果】
以上説明したように、本発明によると、各画素電極に対して一対のメモリー回路（第１メモリー回路及び第２メモリー回路）を設けたことから、第１期間（走査期間）において第１スイッチを順次オンして第１メモリー回路に次の第２期間（帰線期間）において設定される対向電極の電位に合わせたデータを書き込んでいる間、前の第２期間において第１メモリー回路から第２メモリー回路へと転送されたデータを用いて画像表示を行うことができるため、第１期間に画面表示を行っても画面の乱れが生じない。従って、第１期間にも画面表示を行うことができることから、交流駆動に伴う画面の乱れを抑制しつつ十分な画像表示期間を確保して良好な明るさの画面表示を容易に実現することができる。
【００６７】
また、各画素電極には対応する第２メモリー回路を通じて異なる２つの電位（ハイレベル電源電位ＶＤＤまたはローレベル電源電位ＶＳＳ）のいずれかが供給されるため、交流駆動により対向電極の電位が第１の電位と第２の電位の間で変化しても画素電極の電位（Ｖpix）はそれに影響されない。従って、画素電極の電位が不所望に高くなることがないことから、低耐圧の素子（ＴＦＴなど）を使用することが可能であり、製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に基づくアクティブマトリクス型液晶表示装置の模式的な回路図。
【図２】画素マトリクス部の一部を示す平面図。
【図３】１ビット分の第１メモリー回路、第２メモリー回路、第１スイッチ及び第２スイッチの好適実施例を示す回路図。
【図４】１ビット分の第１メモリー回路、第２メモリー回路、第１スイッチ及び第２スイッチの別の好適実施例を示す回路図。
【図５】図１に示した晶表示装置の動作の好適実施例を説明するためのタイミングチャート。
【図６】図１に示した晶表示装置の動作の別の実施例を説明するためのタイミングチャート。
【図７】図１に示したシフトレジスタの好適実施例を示す模式図。
【図８】図１に示した液晶表示装置１の変形実施例を示す模式的な回路図
【図９】図８に示したシフトレジスタの好適実施例を示す模式図。
【図１０】図１に示した液晶表示装置１の別の変形実施例を示す回路図
【図１１】電子機器の例として携帯電話を示す模式図。
【図１２】本発明を適用することが可能な液晶表示装置とゲーム機能を内蔵した一体型表示装置の例を示すブロック図。
【図１３】アクティブマトリクス型液晶表示装置の従来例を示す模式的な回路図。
【図１４】反転駆動方法について説明するための電圧波形図。
【図１５】交流駆動方法について説明するための電圧波形図。
【符号の説明】
１ 液晶表示装置
１０、１０ａ、１０ｂ 画素マトリクス部
１１、１１ａ 信号線駆動回路
１２ 走査線駆動回路
１３ ＣＰＵ
１４ コントローラ
２０ 画素
２１ 液晶セル
２２ 画素電極
２３ 対向電極
２４ 液晶
４０ 第１メモリー回路
４１ 第２メモリー回路
４２ 第１スイッチ
４３ 第２スイッチ
４５ 転送制御線駆動回路
５０ シフトレジスタ
５１ 映像データ線
５２ 第１ラッチ回路
５３ 第２ラッチ回路
５４ 第２ラッチ回路制御線
１００ 液晶表示装置
１１０ 液晶表示装置
１２０ 携帯電話（電子機器）
１３０ 一体型液晶表示装置
１４０ 画素マトリクス部
１４１ 信号線駆動回路
１４２ 走査線駆動回路
１４３ ＣＰＵ
１４４ コントローラ
１４５ 画像処理回路
１４６ ＣＰＵインタフェース回路
１４７ カラー処理回路
１４７ａ カラーパレットメモリ
１４８ オブジェクト生成回路
１４９ バックグラウンド生成回路
１５０ 転送制御線駆動回路
１５２ ＶＲＡＭ
１５１ キーボード（入力装置）
１５３ プログラムＲＡＭ
１５４ ワークＲＡＭ
２００ アクティブマトリクス型液晶表示装置
２１０ 画素マトリクス部（または液晶表示部）
２１１ 信号線駆動回路
２１２ 走査線駆動回路
２１３ ＣＰＵ
２１４ コントローラ
２２１ 液晶セル
２２２ 画素電極
２２３ 対向電極
２２４ 液晶
２２５ 保持容量
２３０ 信号線
２３１ 走査線
２４２ 画素ＴＦＴ
ＳＷ１ 選択スイッチ
ＶＤＤ ハイレベル電源電位
ＶＳＳ ローレベル電源電位
Ｖcom 対向電極の電位

Claims (34)

1. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置であって、
   前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
   前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
   前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
   それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、
   メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
   それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
   それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
   前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
   前記転送制御線を駆動するための転送制御線駆動回路とを有し、
   前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
   前記複数の転送制御線は、Ｌ個（Ｌは２以上の自然数）のグループに分かれており、前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより各グループに異なるタイミングで前記転送信号が供給され、
   前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
   前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
   前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
   前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
   前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
   前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
   前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
   前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加されることを特徴とするアクティブマトリクス型表示装置。
2. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置であって、
   前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
   前記複数の信号線を駆動するための信号線駆動回路と、
   前記複数の走査線を駆動するための走査線駆動回路と、
   前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
   前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
   それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
   それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
   それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
   前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
   前記転送制御線を駆動するための転送制御線駆動回路とを有し、
   前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
   前記複数の転送制御線は、Ｌ個（Ｌは２以上の自然数）のグループに分かれており、前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより各グループに異なるタイミングで前記転送信号が供給され、
   各画素に複数の前記画素電極が割り当てられ、
   前記信号線は１水平ラインに含まれる前記画素電極の数と同数設けられ、
   各画素に割り当てられた複数の画素電極に対応する複数の第１スイッチの各々は対応する信号線に接続されており、
   前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
   前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
   前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
   前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
   前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
   前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
   前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
   前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加されることを特徴とするアクティブマトリクス型表示装置。
3. 前記信号線駆動回路は、１水平ラインに含まれる複数の画素電極に対応するデータを保持するべく同数のラッチ回路を有し、
   前記信号線は各々前記複数のラッチ回路の対応する一つに接続されていることを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
4. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置であって、
   前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
   前記複数の信号線を駆動するための信号線駆動回路と、
   前記複数の走査線を駆動するための走査線駆動回路と、
   前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
   前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
   それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
   それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
   それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
   前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
   前記転送制御線を駆動するための転送制御線駆動回路とを有し、
   前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
   前記複数の転送制御線は、Ｌ個（Ｌは２以上の自然数）のグループに分かれており、前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより各グループに異なるタイミングで前記転送信号が供給され、
   各画素に複数の前記画素電極が割り当てられ、
   前記信号線は１水平ラインに含まれる画素の数と同じ数だけ設けられ、
   各画素に割り当てられた複数の画素電極に対応する複数の前記第１スイッチは一つの信号線に接続され、
   前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
   前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
   前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
   前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
   前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
   前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
   前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
   前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加されることを特徴とするアクティブマトリクス型表示装置。
5. 前記信号線駆動回路は、
   １水平ラインに含まれる各画素に割り当てられた複数の画素電極に対応するデータを保持するための複数のラッチ回路と、
   前記ラッチ回路に保持されたデータのうち前記信号線上に送出すべきデータを選択するべく前記ラッチ回路と前記信号線との間に設けられた、前記信号線と同数の選択スイッチとを有することを特徴とする請求項４に記載のアクティブマトリクス型表示装置。
6. 各画素に割り当てられた複数の画素電極は前記信号線の延在方向に配列されていることを特徴とする請求項４または請求項５のいずれかに記載のアクティブマトリクス型表示装置。
7. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置であって、
   前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
   前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
   前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
   それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
   それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
   それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
   前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
   前記転送制御線を駆動するための転送制御線駆動回路とを有し、
   前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
   前記複数の転送制御線は、Ｌ個（Ｌは２以上の自然数）のグループに分かれており、前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより各グループに異なるタイミングで前記転送信号が供給され、
   前記各画素に複数の前記画素電極が割り当てられ、
   前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
   前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
   前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
   前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
   前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
   前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
   前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
   前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
   前記表示装置は面積階調表示装置であることを特徴とするアクティブマトリクス型表示装置。
8. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置であって、
   前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
   前記複数の信号線を駆動するための信号線駆動回路と、
   前記複数の走査線を駆動するための走査線駆動回路と、
   前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
   前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
   それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
   それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
   それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
   前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
   前記転送制御線を駆動するための転送制御線駆動回路とを有し、
   前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
   前記複数の転送制御線は、Ｌ個（Ｌは２以上の自然数）のグループに分かれており、前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより各グループに異なるタイミングで前記転送信号が供給され、
   各画素に複数の前記画素電極が割り当てられ、
   前記信号線は１水平ラインに含まれる前記画素電極の数と同数設けられ、
   各画素に割り当てられた複数の画素電極に対応する複数の第１スイッチの各々は対応する信号線に接続されており、
   前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
   前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
   前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
   前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
   前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
   前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
   前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
   前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
   前記表示装置は面積階調表示装置であることを特徴とするアクティブマトリクス型表示装置。
9. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置であって、
   前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
   前記複数の信号線を駆動するための信号線駆動回路と、
   前記複数の走査線を駆動するための走査線駆動回路と、
   前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
   前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
   それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
   それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
   それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
   前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
   前記転送制御線を駆動するための転送制御線駆動回路とを有し、
   前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
   前記複数の転送制御線は、Ｌ個（Ｌは２以上の自然数）のグループに分かれており、前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより各グループに異なるタイミングで前記転送信号が供給され、
   各画素に複数の前記画素電極が割り当てられ、
   前記信号線は１水平ラインに含まれる画素の数と同じ数だけ設けられ、
   各画素に割り当てられた複数の画素電極に対応する複数の前記第１スイッチは一つの信号線に接続され、
   各画素に割り当てられた複数の画素電極に対応する複数の前記第１スイッチはそれぞれ異なる走査線に接続されており、
   前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
   前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
   前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
   前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
   前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
   前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
   前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
   前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
   前記表示装置は面積階調表示装置であることを特徴とするアクティブマトリクス型表示装置。
10. 前記マトリクス型表示装置は、
    前記第１スイッチをオンして前記第１メモリー回路へのデータの書き込みをする第１期間と、
    前記第１メモリー回路の各々へのデータの書き込みが終了した後、前記第２スイッチをオンして前記第１メモリー回路の各々から対応する前記第２メモリー回路へとデータを転送する第２期間とを有し、
    前記対向電極の電位は前記第２期間において第１の電位と第２の電位との間で交互に切り換えられることを特徴とする請求項１乃至請求項９のいずれかに記載のアクティブマトリクス型表示装置。
11. 前記第２の期間が映像信号の帰線期間であることを特徴とする請求項１０に記載のアクティブマトリクス型表示装置。
12. 前記対向電極の電位の切り替えが映像信号のフレーム単位でなされることを特徴とする請求項１０または請求項１１のいずれかに記載のアクティブマトリクス型表示装置。
13. 前記第２メモリー回路を通じて対応する画素電極に供給される２つの異なる電位の一方が前記第１の電位に概ね等しく、他方が前記第２の電位に概ね等しいことを特徴とする請求項１０乃至請求項１２のいずれかに記載のアクティブマトリクス型表示装置。
14. 前記第１スイッチ及び第２スイッチが薄膜トランジスタからなり、前記ＳＲＡＭまたはＤＲＡＭが薄膜トランジスタを有することを特徴とする請求項１乃至請求項１３のいずれかに記載のアクティブマトリクス型表示装置。
15. 前記複数の信号線を駆動するための信号線駆動回路と、前記複数の走査線を駆動するための走査線駆動回路と、ロジック回路とを有し、前記信号線駆動回路、走査線駆動回路、転送制御線駆動回路、第１及び第２メモリー回路、第１及び第２スイッチ及び前記ロジック回路が同じ素子構造の薄膜トランジスタを有することを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
16. ロジック回路を有し、前記信号線駆動回路、走査線駆動回路、転送制御線駆動回路、第１及び第２メモリー回路、第１及び第２スイッチ及び前記ロジック回路が同じ素子構造の薄膜トランジスタを有することを特徴とする請求項２乃至請求項９のいずれかに記載のアクティブマトリクス型表示装置。
17. 前記ロジック回路が、前記信号線駆動回路、走査線駆動回路及び転送制御線駆動回路のタイミングを制御するためのコントローラを含むことを特徴とする請求項１５または請求項１６のいずれかに記載のアクティブマトリクス型表示装置。
18. 前記ロジック回路がＣＰＵを含むことを特徴とする請求項１５または請求項１６のいずれかに記載のアクティブマトリクス型表示装置。
19. 前記ロジック回路が画像処理回路を含むことを特徴とする請求項１５または請求項１６のいずれかに記載のアクティブマトリクス型表示装置。
20. デジタル階調表示装置であることを特徴とする請求項１乃至請求項６のいずれかに記載のアクティブマトリクス型表示装置。
21. 前記転送制御線と前記信号線とが概ね平行に延在していることを特徴とする請求項１乃至請求項２０のいずれかに記載のアクティブマトリクス型表示装置。
22. 前記転送制御線と前記信号線とが概ね直交していることを特徴とする請求項１乃至請求項２０のいずれかに記載のアクティブマトリクス型表示装置。
23. 前記表示媒体が液晶であることを特徴とする請求項１乃至請求項２２のいずれかに記載のアクティブマトリクス型表示装置。
24. 前記各画素にｋ個（ｋは２以上の整数）の画素電極が割り当てられており、これら画素電極の面積の比が、最小の画素電極の面積を基準として１：２：４．．．：２^ｋ−１となっていることを特徴とする請求項７乃至請求項９のいずれかに記載のアクティブマトリクス型表示装置。
25. 請求項１乃至請求項２４のいずれかに記載のアクティブマトリクス型表示装置を有する電子機器。
26. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置の駆動方法であって、
    前記アクティブマトリクス型表示装置は、
    前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
    前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
    前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
    それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
    それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
    それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
    前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
    前記転送制御線を駆動するための転送制御線駆動回路とを有し、
    前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
    前記複数の転送制御線はＬ個（Ｌは２以上の自然数）のグループに分かれており、
    前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
    前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
    前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
    前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
    前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
    前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
    前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
    前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
    当該方法は、
    第１期間において前記第１スイッチをオンして前記第１メモリー回路へのデータの書き込みをする過程と、
    前記第１期間において前記第１メモリー回路の各々へのデータの書き込みが終了した後、第２期間において前記第２スイッチをオンして前記第１メモリー回路の各々から対応する前記第２メモリー回路へとデータを転送する過程と、
    前記第２期間において前記対向電極の電位を第１の電位と第２の電位との間で交互に切り換える過程と、
    前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより前記複数の転送制御線の各グループに異なるタイミングで前記転送信号を供給する過程とを有することを特徴とするアクティブマトリクス型表示装置の駆動方法。
27. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置の駆動方法であって、
    前記アクティブマトリクス型表示装置は、
    前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
    前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
    前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
    それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
    それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
    それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
    前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
    前記転送制御線を駆動するための転送制御線駆動回路とを有し、
    前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
    前記複数の転送制御線はＬ個（Ｌは２以上の自然数）のグループに分かれており、
    前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
    前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
    前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
    前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
    前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
    前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
    前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
    前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
    当該方法は、
    第１期間において前記第１スイッチをオンして前記第１メモリー回路へのデータの書き込みをする過程と、
    前記第１期間において前記第１メモリー回路の各々へのデータの書き込みが終了した後、第２期間において前記第２スイッチをオンして前記第１メモリー回路の各々から対応する前記第２メモリー回路へとデータを転送する過程と、
    前記第２期間において前記対向電極の電位を第１の電位と第２の電位との間で交互に切り換える過程と、
    前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより前記複数の転送制御線の各グループに異なるタイミングで前記転送信号を供給する過程とを有し、
    前記第２の期間が映像信号の帰線期間であることを特徴とするアクティブマトリクス型表示装置の駆動方法。
28. 前記対向電極の電位の切り替えを映像信号のフレーム単位で行うことを特徴とする請求項２６または請求項２７のいずれかに記載のアクティブマトリクス型表示装置の駆動方法。
29. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置の駆動方法であって、
    前記アクティブマトリクス型表示装置は、
    前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
    前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
    前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
    それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
    それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
    それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
    前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
    前記転送制御線を駆動するための転送制御線駆動回路とを有し、
    前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
    前記複数の転送制御線はＬ個（Ｌは２以上の自然数）のグループに分かれており、
    前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
    前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
    前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
    前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
    前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
    前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
    前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
    前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
    当該方法は、
    第１期間において前記第１スイッチをオンして前記第１メモリー回路へのデータの書き込みをする過程と、
    前記第１期間において前記第１メモリー回路の各々へのデータの書き込みが終了した後、第２期間において前記第２スイッチをオンして前記第１メモリー回路の各々から対応する前記第２メモリー回路へとデータを転送する過程と、
    前記第２期間において前記対向電極の電位を第１の電位と第２の電位との間で交互に切り換える過程と、
    前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより前記複数の転送制御線の各グループに異なるタイミングで前記転送信号を供給する過程とを有し、
    各画素に複数の前記画素電極が割り当てられ、各画素電極は対応する発光セルを定め、
    各画素において発光させる発光セルの組合せを変えることにより面積階調を行うことを特徴とするアクティブマトリクス型表示装置の駆動方法。
30. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置の駆動方法であって、
    前記アクティブマトリクス型表示装置は、
    前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
    前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
    前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
    それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
    それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
    それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
    前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
    前記転送制御線を駆動するための転送制御線駆動回路とを有し、
    前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
    前記複数の転送制御線はＬ個（Ｌは２以上の自然数）のグループに分かれており、
    前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
    前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
    前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
    前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
    前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
    前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
    前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
    前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
    当該方法は、
    第１期間において前記第１スイッチをオンして前記第１メモリー回路へのデータの書き込みをする過程と、
    前記第１期間において前記第１メモリー回路の各々へのデータの書き込みが終了した後、第２期間において前記第２スイッチをオンして前記第１メモリー回路の各々から対応する前記第２メモリー回路へとデータを転送する過程と、
    前記第２期間において前記対向電極の電位を第１の電位と第２の電位との間で交互に切り換える過程と、
    前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより前記複数の転送制御線の各グループに異なるタイミングで前記転送信号を供給する過程とを有し、
    前記第２の期間は映像信号の帰線期間であり、
    各画素に複数の前記画素電極が割り当てられ、各画素電極は対応する発光セルを定め、
    各画素において発光させる発光セルの組合せを変えることにより面積階調を行うことを特徴とするアクティブマトリクス型表示装置の駆動方法。
31. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置の駆動方法であって、
    前記アクティブマトリクス型表示装置は、
    前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
    前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
    前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
    それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
    それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
    それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
    前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
    前記転送制御線を駆動するための転送制御線駆動回路とを有し、
    前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
    前記複数の転送制御線はＬ個（Ｌは２以上の自然数）のグループに分かれており、
    前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
    前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
    前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
    前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
    前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
    前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
    前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
    前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
    当該方法は、
    第１期間において前記第１スイッチをオンして前記第１メモリー回路へのデータの書き込みをする過程と、
    前記第１期間において前記第１メモリー回路の各々へのデータの書き込みが終了した後、第２期間において前記第２スイッチをオンして前記第１メモリー回路の各々から対応する前記第２メモリー回路へとデータを転送する過程と、
    前記第２期間において前記対向電極の電位を第１の電位と第２の電位との間で交互に切り換える過程と、
    前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより前記複数の転送制御線の各グループに異なるタイミングで前記転送信号を供給する過程とを有し、
    前記対向電極の電位の切り替えは映像信号のフレーム単位で行われ、
    各画素に複数の前記画素電極が割り当てられ、各画素電極は対応する発光セルを定め、
    各画素において発光させる発光セルの組合せを変えることにより面積階調を行うことを特徴とするアクティブマトリクス型表示装置の駆動方法。
32. 一対の基板の間に配置された表示媒体を有するアクティブマトリクス型表示装置の駆動方法であって、
    前記アクティブマトリクス型表示装置は、
    前記一対の基板の一方によって支持され互いに交差して延在する複数の信号線及び複数の走査線と、
    前記一対の基板の前記一方によって支持されマトリクス状に配置された複数の画素電極と、
    前記一対の基板の他方によって支持され、前記画素電極との間に前記表示媒体を挟持する対向電極と、
    それぞれ前記画素電極の各々と前記信号線の対応する一つとの間に設けられた複数対のメモリー回路であって、メモリー回路の各対は、対応する信号線に接続された第１メモリー回路と、対応する画素電極に接続された第２メモリー回路とを有し、前記第２メモリー回路の状態に応じて異なる２つの電位のいずれかを対応する画素電極に供給する、複数対のメモリー回路と、
    それぞれ対応する第１メモリー回路と信号線との間に接続され、対応する走査線からの選択信号によって選択的にオンし前記第１メモリー回路への前記信号線上のデータの書き込みを可能とする複数の第１スイッチと、
    それぞれ対応する第１メモリー回路と第２メモリー回路との間に接続され、オン状態にあるとき前記第１メモリー回路から前記第２メモリー回路へのデータ転送を可能とする複数の第２スイッチと、
    前記第２スイッチを選択的にオンする転送信号を供給するための複数の転送制御線と、
    前記転送制御線を駆動するための転送制御線駆動回路とを有し、
    前記複数の転送制御線の本数は、前記複数の走査線と同じ数であるｍ本（ｍは２以上の自然数）であり、
    前記複数の転送制御線はＬ個（Ｌは２以上の自然数）のグループに分かれており、
    前記画素電極は、前記第２メモリー回路のみと電気的に接続されており、
    前記第１及び第２メモリー回路はＳＲＡＭまたはＤＲＡＭからなり、
    前記ＤＲＡＭは、入力部と、出力部と、容量と、Ｐ型トランジスタと、Ｎ型トランジスタと、を有し、
    前記入力部は、前記容量の一方の電極と、前記Ｐ型トランジスタのゲートと、前記Ｎ型トランジスタのゲートと、に電気的に接続され、
    前記出力部は、前記Ｐ型トランジスタのソース又はドレインの一方と、前記Ｎ型トランジスタのソース又はドレインの一方と、に電気的に接続され、
    前記Ｐ型トランジスタのソース又はドレインの他方には、ハイレベル電源電位ＶＤＤが印加され、
    前記Ｎ型トランジスタのソース又はドレインの他方には、ローレベル電源電位ＶＳＳが印加され、
    前記容量の他方の電極には、前記ローレベル電源電位ＶＳＳが印加され、
    当該方法は、
    第１期間において前記第１スイッチをオンして前記第１メモリー回路へのデータの書き込みをする過程と、
    前記第１期間において前記第１メモリー回路の各々へのデータの書き込みが終了した後、第２期間において前記第２スイッチをオンして前記第１メモリー回路の各々から対応する前記第２メモリー回路へとデータを転送する過程と、
    前記第２期間において前記対向電極の電位を第１の電位と第２の電位との間で交互に切り換える過程と、
    前記複数の転送制御線をｍ／Ｌ本（ｍ／Ｌは自然数）ずつ選択することにより前記複数の転送制御線の各グループに異なるタイミングで前記転送信号を供給する過程とを有し、
    前記第２の期間は映像信号の帰線期間であり、
    前記対向電極の電位の切り替えは映像信号のフレーム単位で行われ、
    各画素に複数の前記画素電極が割り当てられ、各画素電極は対応する発光セルを定め、
    各画素において発光させる発光セルの組合せを変えることにより面積階調を行うことを特徴とするアクティブマトリクス型表示装置の駆動方法。
33. 前記信号線は１水平ラインに含まれる画素の数と同じ数だけ設けられ、
    各画素に割り当てられた複数の画素電極に対応する複数の前記第１スイッチは一つの信号線に接続され、
    各画素に割り当てられた複数の画素電極に対応する複数の前記第１スイッチはそれぞれ異なる走査線に接続されており、
    当該方法は、
    前記信号線駆動回路から、各画素に割り当てられた複数の画素電極のためのデータを順に対応する信号線上に出力する過程と、
    各画素に割り当てられた複数の前記第１スイッチの各々を対応する走査線からの信号により、前記信号線上に出力されたデータに同期してオンする過程とを有することを特徴とする請求項２９乃至請求項３２のいずれかに記載のアクティブマトリクス型表示装置の駆動方法。
34. 前記第１期間において、前の第２期間において前記第２メモリー回路に書き込まれたデータに基づいて画面表示を行うことを特徴とする請求項２６乃至請求項３３のいずれかに記載のアクティブマトリクス型表示装置の駆動方法。

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