JP2017173513A - 液晶表示装置 - Google Patents
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Abstract
【課題】クロック漏れによる画質の劣化を抑制できる液晶表示装置を提供する。【解決手段】液晶表示装置1は複数の画素を有する画像表示部20とインバータチェーン回路30とタイミングジェネレータ3とを備える。インバータチェーン回路30は複数のインバータ31とスイッチ切り替え回路32とを有する。画素40は画素データが書き込まれる第1のスイッチング回路50と第1のスイッチング回路50に書き込まれた画素データの転送を制御する第2のスイッチング回路50と液晶表示素子70とを有する。インバータチェーン回路30はインバータチェーン状態では、第2のトリガパルス信号TRIを複数のインバータ31から第1のトリガ線trgcに出力し、ショート状態では第2のトリガパルス信号TRIを第1のトリガ線trgcに出力する。【選択図】図1
Description
本発明は液晶表示装置に係り、特に複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。
液晶表示装置における中間調表示方式の1つとしてサブフレーム駆動方式がある。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間(例えば、動画像の場合には1画像の表示単位である1フレーム)を複数のサブフレームに分割する。表示されるべき階調に応じて複数のサブフレームを組み合わせて各画素を駆動させることにより、1フレームの画像が表示される。
表示されるべき階調は、所定の期間内に占める画素の駆動期間の割合によって決定される。所定の期間内に占める画素の駆動期間の割合は、分割された各サブフレームの組み合わせによって定まる。
特許文献1には、サブフレーム駆動方式により画像を表示する液晶表示装置が記載されている。液晶表示装置は、第1のデータ保持部とスイッチング素子と第2のデータ保持部とを画素毎に有している。サブフレームデータは第1のデータ保持部に画素毎に順次書き込まれる。スイッチング素子を全画素に対して同時にON状態にすることにより、第1のデータ保持部に書き込まれたサブフレームデータは第2のデータ保持部に全画素一斉に転送される。スイッチング素子はMOS(Metal Oxide Semiconductor)トランジスタで構成されている。
MOSトランジスタで構成されたスイッチング素子では、MOSトランジスタをオン状態からオフ状態へ切り替えるときに、クロック漏れと称される現象により、MOSトランジスタのソース電極またはドレイン電極に電荷が発生することが知られている。
クロック漏れは、例えば画素電極等のハイインピーダンスのノードにおいては、オフ動作による電位変動が発生するため、画質を劣化させる要因となる。クロック漏れの要因として、チャージインジェクション及びクロックフィードスルーがある。
チャージインジェクションは、MOSトランジスタがオン状態のときにチャネルを形成していた電荷(電子または正孔)が、MOSトランジスタをオフ状態にすることによってソース電極またはドレイン電極に移動する現象である。
クロックフィードスルーは、nチャネル型MOSトランジスタの場合、ゲート電極の電位がハイレベルからローレベルへ変化することにより、ゲート電極とドレイン電極(またはソース電極)との電極間の寄生容量に起因する静電効果により電位に影響を及ぼす現象である。また、クロックフィードスルーは、pチャネル型MOSトランジスタの場合、ゲート電極の電位がローレベルからハイレベルに変化することにより、ゲート電極とドレイン電極間(またはソース電極)との電極間の寄生容量に起因する静電効果により電位に影響を及ぼす現象である。
クロック漏れの対策として、次のようなクロック漏れの影響を補償する技術が知られている。メインスイッチングトランジスタと、メインスイッチングトランジスタの半分のサイズ(半分のチャネル幅)のキャンセル用トランジスタとでスイッチング素子を構成する。メインスイッチングトランジスタがオン状態からオフ状態に切り替わるときに、キャンセル用トランジスタをメインスイッチングトランジスタのスイッチング動作と逆相で動作させる。しかしながら、キャンセル用トランジスタが画素毎に必要となるため、各画素の構成が煩雑になり、高解像度に求められる画素の小型化を阻害する要因となる。
また、回路構成を変更しない対策方法として、スイッチングトランジスタの電圧を段階的に変化させることによりクロックフィードスルーの影響を低減させる技術が知られている。しかしながら、スイッチングスピードが遅くなってしまうため、高解像度に求められる高速動作を阻害する要因となる。また、周辺回路が煩雑になってしまう。
本発明は以上の点を鑑み、各画素や周辺回路が煩雑になったり、スイッチングスピードが遅くなったりすることを抑制し、クロック漏れによる画質の劣化を抑制することが可能な液晶表示装置を提供することを目的とする。
本発明は、行方向及び列方向に配置された複数の画素を有する画像表示部と、前記画像表示部に、各画素行に対応して配置された複数の第1のトリガ線を介して第1のトリガパルス信号を出力するインバータチェーン回路と、前記インバータチェーン回路に、第2のトリガ線を介して第2のトリガパルス信号を出力し、スイッチ切り替え信号線を介してスイッチ切り替え信号を出力するタイミングジェネレータとを備え、前記画素は、前記画素に対応する画素データが書き込まれる第1のスイッチング回路と、前記第1のトリガ線に接続され、ハイレベルの前記第1のトリガパルス信号により前記第1のスイッチング回路に書き込まれた画素データが転送可能な状態にし、ローレベルの前記第1のトリガパルス信号により前記第1のスイッチング回路に書き込まれた画素データが転送不可能な状態にする第2のスイッチング回路と、前記第2のスイッチング回路に転送された画素データに対応する電圧が供給される液晶表示素子とを有し、前記インバータチェーン回路は、前記複数の第1のトリガ線に対応して接続され、前記第2のトリガパルス信号が入力されるインバータチェーンを構成する複数のインバータと、前記スイッチ切り替え信号により、前記複数のインバータが直列に接続されたインバータチェーン状態と、前記複数のインバータを介さずに前記第2のトリガ線と前記複数の第1のトリガ線とが接続されたショート状態とを切り替えるスイッチ切り替え回路と、を有し、前記インバータチェーン状態では、入力された前記第2のトリガパルス信号を前記複数のインバータから前記複数の第1のトリガ線に前記第1のトリガパルス信号として出力し、前記ショート状態では、入力された前記第2のトリガパルス信号を前記複数の第1のトリガ線に前記第1のトリガパルス信号として出力することを特徴とする液晶表示装置を提供する。
本発明の液晶表示装置によれば、各画素や周辺回路が煩雑になったり、スイッチングスピードが遅くなったりすることを抑制し、クロック漏れによる画質の劣化を抑制することが可能になる。
[第1実施形態]
図1を用いて、第1実施形態の液晶表示装置を説明する。図1は第1実施形態の液晶表示装置の構成を示している。液晶表示装置1は、データラッチ回路2、水平ドライバ10、タイミングジェネレータ3、垂直シフトレジスタ4、画像表示部20、及び、インバータチェーン回路30を備える。水平ドライバ10は、水平シフトレジスタ11、ラッチ回路12、及び、レベルシフタ/画素ドライバ13を有する。
図1を用いて、第1実施形態の液晶表示装置を説明する。図1は第1実施形態の液晶表示装置の構成を示している。液晶表示装置1は、データラッチ回路2、水平ドライバ10、タイミングジェネレータ3、垂直シフトレジスタ4、画像表示部20、及び、インバータチェーン回路30を備える。水平ドライバ10は、水平シフトレジスタ11、ラッチ回路12、及び、レベルシフタ/画素ドライバ13を有する。
画像表示部20は、複数の画素40が水平方向及び垂直方向にマトリクス状に配置されている。具体的には、複数の画素40は、水平ドライバ10に一端が接続され、水平方向(列方向)にそれぞれ配置されたn本(nは2以上の自然数)の列データ線d1〜dnと、垂直シフトレジスタ4に一端が接続され、垂直方向(行方向)にそれぞれ配置されたm本(mは2以上の自然数)の行走査線g1〜gmとが交差する各交差部に配置されている。即ち、画像表示部20は、n×m個の画素40を有する。
画素40は、画素列毎に列データ線d1〜dnに接続されている。画素40は、画素行毎に行走査線g1〜gmに接続されている。
なお、図1ではn本の列データ線d1〜dnを示しているが、正転データ用列データ線と反転データ用列データ線とを一組とする、n組の列データ線としてもよい。正転データ用列データ線により伝送される正転データと、反転データ用列データ線により伝送される反転データとは、常に逆論理値の関係(相補的な関係)にある1ビットのデータである。
画素40は、インバータチェーン回路30に一端が接続され、画素行毎にそれぞれ配置されたm組のトリガパルス用トリガ線(第1のトリガ線)、具体的にはm組の正転トリガパルス用トリガ線trg1〜trgm、及び、反転トリガパルス用トリガ線trgb1〜trgbmに接続されている。
データラッチ回路2は、入力された映像信号VSをラッチし、上位装置7から出力される基本信号CLKに同期させて水平シフトレジスタ11へ出力する。データラッチ回路2に入力される映像信号VSは、1フレーム期間よりも短い表示期間を有する複数のサブフレームに分割されている。映像信号VSは、1サブフレーム毎に分割された32ビット幅のデータである。複数のサブフレームにより1フレームの画像が階調表示される。
タイミングジェネレータ3は、上位装置7から入力された基本信号CLK、垂直同期信号Vst、及び水平同期信号Hstに基づいて、水平クロック信号HCK、水平スタートパルス信号HST、ラッチパルス信号LT、垂直クロック信号VCK、垂直スタートパルス信号VST、交流化信号FR、トリガパルス信号(第2のトリガパルス信号)TRI、及び、スイッチ切り替え信号TGSを生成する。
タイミングジェネレータ3は、水平クロック信号HCK、及び、水平スタートパルス信号HSTを水平シフトレジスタ11へ出力する。タイミングジェネレータ3は、ラッチパルス信号LTをラッチ回路12へ出力する。タイミングジェネレータ3は、垂直クロック信号VCK、及び、垂直スタートパルス信号VSTを垂直シフトレジスタ4へ出力する。タイミングジェネレータ3は、交流化信号FRを画像表示部20へ出力する。
タイミングジェネレータ3は、トリガパルス信号TRIを、トリガパルス用トリガ線(第2のトリガ線)trg0を介してインバータチェーン回路30へ出力する。タイミングジェネレータ3は、スイッチ切り替え信号TGSを、スイッチ切り替え信号線tgisを介してインバータチェーン回路30へ出力する。
水平クロック信号HCKは、水平シフトレジスタ11のシフトクロックであり、例えば32ビット幅で映像信号VSを水平方向へシフトするための信号である。水平スタートパルス信号HSTは、水平シフトレジスタ11に映像信号VSの入力が開始されるタイミングを制御するための信号である。ラッチパルス信号LTは、水平シフトレジスタ11が水平方向の1画素行の画素数分の映像信号をシフトし終わったタイミングで出力される信号である。
垂直クロック信号VCKは、垂直シフトレジスタ4における1水平走査期間(以下、1Hと称す)を規定するシフトクロックである。垂直シフトレジスタ4は垂直クロック信号VCKのタイミングに同期させて垂直方向のシフト動作を行う。垂直スタートパルス信号VSTは、サブフレームの切り替えを制御する信号である。
交流化信号FRは、サブフレーム毎に極性反転する信号である。交流化信号FRは、画像表示部20を構成する画素40内の液晶表示素子の共通電極に、後述する共通電極電圧Vcomとして供給される。なお、トリガパルス信号TRI、及び、スイッチ切り替え信号TGSについては後述する。
水平シフトレジスタ11は、1ビットシリアルデータの処理系でみた場合、タイミングジェネレータ3から1Hの最初に供給される水平スタートパルス信号HSTによりシフトを開始する。水平シフトレジスタ11は、データラッチ回路2から供給される32ビット幅のデータを水平クロック信号HCKに同期させてシフトする。
ラッチ回路12は、水平シフトレジスタ11が画像表示部20の1画素行分の画素数nと同じnビット分のデータをシフトし終わった時点で、タイミングジェネレータ3から供給されるラッチパルス信号LTに基づいて、水平シフトレジスタ11から並列に供給されるnビット分のデータ、即ち、同じ画素行のn画素分のサブフレームデータをラッチし、レベルシフタ/画素ドライバ13のレベルシフタへ出力する。
ラッチ回路12へのデータ転送が終了すると、タイミングジェネレータ3から水平スタートパルス信号HSTが再び出力され、水平シフトレジスタ11は水平クロック信号HCKに基づいてデータラッチ回路2からの32ビット幅のデータのシフトを再開する。
レベルシフタ/画素ドライバ13を構成するレベルシフタは、ラッチ回路12によりラッチされて供給される1画素行のn個の画素に対応したn個のサブフレームデータの信号レベルを、液晶駆動電圧までレベルシフトさせる。レベルシフタ/画素ドライバ13を構成する画素ドライバは、n個のサブフレームデータをn本の列データ線d1〜dnに並列に出力する。
水平ドライバ10を構成する水平シフトレジスタ11、ラッチ回路12、及びレベルシフタ/画素ドライバ13は、1H内でデータを書き込む画素行に対するデータの出力と、次の1H内でデータを書き込む画素行に対するデータのシフトとを並行して行う。1Hにおいて、ラッチされた1画素行分のn個のサブフレームデータが、それぞれn本の列データ線d1〜dnに並列に、かつ、一斉に出力される。
垂直シフトレジスタ4は、それぞれのサブフレームの最初に供給される垂直スタートパルス信号VSTを、垂直クロック信号VCKに基づいて転送し、各行走査線g1〜gmへ行走査信号を1H単位で順次排他的に出力する。これにより、画像表示部20において最も上に位置する行走査線g1から最も下に位置する行走査線gmに向って、行走査線が1本ずつ順次1H単位で選択されていく。
図2に示すように、第1実施形態の画素40は、スイッチング回路(第1のスイッチング回路)50、スイッチング回路(第2のスイッチング回路)60、及び液晶表示素子70を備える。
スイッチング回路50は、スイッチ(第1のスイッチ)51(以下、SW51と称す)、及び、信号保持部(第1の信号保持部)52(以下、SM52と称す)を有する。スイッチング回路50は例えばSRAM(Static Random Access Memory)である。
SW51は、ゲートが行走査線ga(a=1〜m)に接続され、ドレインが列データ線db(b=1〜n)に接続され、ソースがSM52の入力端子に接続されている。SW51は例えばNチャネルMOS(Metal Oxide Semiconductor)型トランジスタ(以下、NTrと称す)である。
SM52は、一方の出力端子が他方の入力端子に互いに接続されたインバータ53(以下、INV53と称す)とインバータ54(以下、INV54と称す)とを有する。SM52は例えば自己保持型メモリである。SM52は、列データ線db及びSW51を介して入力されたサブフレームデータをその画素に対応する画素データとして記憶する。
図3に示すように、INV53及びINV54は、PチャンネルMOS型トランジスタ(以下、PTrと称す)とNTrとを有して構成されている。PTrとNTrとはゲート同士及びドレイン同士が接続されている。INV53とINV54とは駆動力が異なる。
具体的には、SW51に対して入力側のINV53内のトランジスタは出力側のINV54内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにSW51を構成しているNTrの駆動力は、INV54を構成しているNTrよりも駆動力の大きいトランジスタを用いている。その理由は、SM52に記憶されている画素データを書き換える場合、特にSM52のSW51の入力側の電圧aがローレベルであり、列データ線dbを介して入力されるデータがハイレベルである場合、INV53が反転する入力電圧よりも電圧aを高くする必要があるからである。
電圧aは、INV54を構成するNTrの電流とSW51を構成するNTrの電流との比によって決定される。SW51はNTrであるため、SW51がオン状態のときには列データ線dbを介して入力される電源電圧VDDはトランジスタの閾値電圧VthによりSM52に入力されず、ハイレベルの電圧はVDDからVth分低い電圧になる。しかもこの電圧ではトランジスタのVth近辺で駆動することになるため、電流が殆ど流れなくなる。即ち、SW51に印加される電圧aが高くなるほど、SW51に流れる電流は小さくなる。
従って、電圧aがハイレベルのときにINV53の入力側のトランジスタが反転する電圧以上に達するためには、SW51に流れる電流を、出力側のINV54のトランジスタを構成するNTrに流れる電流よりも大きくする必要がある。SW51を構成するNTrの駆動力がINV54を構成するNTrの駆動力よりも大きくなるように、SW51を構成するNTrのトランジスタサイズと、INV54を構成するNTrのトランジスタサイズとを決定することが必要である。
図2に示すように、スイッチング回路60は、スイッチ(第2のスイッチ)61(以下、SW61と称す)、及び、信号保持部(第2の信号保持部)62(以下、SM62と称す)を有する。スイッチング回路60は例えばDRAM(Dynamic Random Access Memory)である。
SW61は、ドレイン同士及びソース同士が接続されたNTr63とPTr64とを有するトランスミッションゲートを構成している。SW61は、トリガパルス用トリガ線(第1のトリガ線)に接続されている。具体的には、SW61を構成するNTr63のゲートは正転トリガパルス用トリガ線trgc(c=1〜m)に接続されている。また、SW61を構成するPTr64のゲートは反転トリガパルス用トリガ線trgbd(d=1〜m)に接続されている。
SW61には、第1のトリガ線を介してトリガパルス信号(第2のトリガパルス信号)が入力される。具体的には、NTr63のゲートには正転トリガパルス用トリガ線trgcから正転トリガパルス信号STRe(e=1〜m)が入力される。また、PTr64のゲートには反転トリガパルス用トリガ線trgbdから反転トリガパルス信号HTRf(f=1〜m)が入力される。SW61は、一方の端子(NTr63及びPTr64のソース)がSM52の出力端子に接続され、他方の端子(NTr63及びPTr64のドレイン)がSM62と液晶表示素子70に接続されている。
SW61は、正転トリガパルス信号STReがハイレベルである(このとき、反転トリガパルス信号HTRfはローレベルである)場合はオン状態とされ、SM52に記憶されている画素データを読み出してSM62と液晶表示素子70へ転送する。また、SW61は、正転トリガパルス信号STReがローレベル(このとき、反転トリガパルス信号HTRfはハイレベルである)である場合はオフ状態とされ、SM52に記憶されている画素データを読み出さない。即ち、SW61は、ハイレベルの正転トリガパルス信号STReによりSM52に書き込まれた画素データが転送可能な状態にし、ローレベルの正転トリガパルス信号STReによりSM52に書き込まれた画素データが転送不可能な状態にする。
SW61は、NTr63とPTr64とを有するトランスミッションゲートを構成しているため、グランド(GND)の電位(0V)から電源電圧VDDまでの範囲の電圧をオン制御したりオフ制御したりすることができる。例えば、NTr63とPTr64の各ゲートに印加される電圧がGNDの電位(ローレベル)のときには、PTr64が導通しないで、NTr63が低抵抗で導通する。また、NTr63とPTr64の各ゲートに印加される電圧が電源電圧VDD(ハイレベル)のときは、NTr63が導通しないで、PTr64が低抵抗で導通する。
従って、正転トリガパルス用トリガ線trgcを介して供給される正転トリガパルス信号STReと、反転トリガパルス用トリガ線trgbdを介して供給される反転トリガパルス信号HTRfとにより、スイッチSW61を構成するトランスミッションゲートをオン制御またはオフ制御することで、GNDの電位から電源電圧VDDまでの電圧範囲を低抵抗または高抵抗でスイッチングさせることができる。
SM62は容量C65を有する。SM52に記憶されている画素データとSM62に保持されている画素データとが異なる場合、SW61がオン状態とされ、SM52に記憶されている画素データがSM62へ転送されたときに、SM62に保持されている画素データをSM52に記憶されている画素データに書き換える必要がある。
SM62に保持されている画素データは、容量C65では電荷として蓄積されている。SM62に保持されている画素データが書き換わる場合、容量C65に蓄積されている電荷は充電または放電によって変化する。容量C65の充放電はINV53の出力信号により実行される。
SM62に保持されている画素データを容量C65の充電によってローレベルからハイレベルへ書き換える場合、INV53の出力信号はハイレベルである。このとき、INV53を構成するPTrがオン状態になり、NTrがオフ状態になる。これにより、容量C65は、INV53のPTrのソースに接続されている電源電圧VDDによって充電される。
SM62に保持されている画素データを容量C65の放電によってハイレベルからローレベルへ書き換える場合、INV53の出力信号はローレベルである。このとき、INV53を構成するNTrがオン状態になり、PTrがオフ状態になるため、容量C65に蓄積されている電荷は、INV53のNTrを介してGNDへ放電される。SW61は、トランスミッションゲートを構成するアナログスイッチであるため、容量C65の高速な充放電が可能になる。
INV53の駆動力をINV54の駆動力よりも大きくすることにより、容量C65の高速な充放電が可能になる。SW61をオン状態にすると、容量C65に蓄積されていた電荷はINV54の入力ゲートにも影響を与えるが、INV53の駆動力をINV54の駆動力よりも大きくすることにより、INV54のデータ入力反転よりもINV53による容量C65の充放電が優先され、SM52に記憶されている画素データを書き換えてしまうことを抑制することができる。
液晶表示素子70は、反射電極71、共通電極72、及び、液晶73を有する。反射電極71は画素40毎に配置されている。反射電極71は、SW61の他方の端子と、SM62、具体的には容量C65の一方の端子に接続されている。なお、容量C65の他方の端子は接地されている。共通電極72は反射電極71に対して所定のセルギャップを有して対向配置されている。共通電極72は全画素共通である。共通電極72はタイミングジェネレータ3に接続されている。タイミングジェネレータ3から出力される交流化信号FRは、共通電極72に共通電極電圧Vcomとして供給される。
液晶73は反射電極71と共通電極72との間隙に充填封入されている。液晶73は反射電極71と共通電極72との電位差に応じて駆動する。従って、液晶表示素子70は、反射電極71に供給される電圧、具体的にはSM52に記憶されている画素データに対応する電圧(反射電極電圧)と、共通電極72に供給される共通電極電圧Vcomとの電位差に応じて駆動する。
画像表示部20を構成する複数の画素40のうち、垂直シフトレジスタ4の行走査信号により選択された1画素行のn個の画素40は、レベルシフタ/画素ドライバ13から一斉に出力された1行分のn個のサブフレームデータをn本の列データ線d1〜dnを介してサンプリングし、各画素40のスイッチング回路50の信号保持部52に書き込む。
図4に示すように、インバータチェーン回路30は、m組のトリガパルス用トリガ線に対応して、m組のインバータを有する。具体的には、インバータチェーン回路30は、m本の正転トリガパルス用トリガ線trg1〜trgm、及び、m本の反転トリガパルス用トリガ線trgb1〜trgbmにそれぞれ対応して、m個のインバータ31a1〜31am(以下、INV31a1〜INV31amと称す)、及び、m個のインバータ31b1〜31bm(以下、INV31b1〜INV31bmと称す)を有する。
INV31a1〜INV31am、及び、INV31b1〜INV31bmは、INV31b1、INV31a1、INV31b2、INV31a2・・・INV31bm、INV31amの順に、各画素行に対応して直列に配置されている。具体的には、INV31a1及びINV31b1が第1画素行に対応して配置されている。INV31a2及びINV31b2が第2画素行に対応して配置されている。INV31am及びINV31bmが第m画素行に対応して配置されている。
なお、図4には、m組のINV31a1〜INV31am、及び、INV31b1〜INV31bmの内、第1組のINV31a1,INV31b1、第2組のINV31a2,INV31b2、及び、第m組のINV31am,INV31bmを示している。
図3に示すように、INV31a1〜INV31am、及び、INV31b1〜INV31bmは、それぞれPTrとNTrとを有して構成されている。PTrとNTrとはゲート同士及びドレイン同士が接続されている。
インバータチェーン回路30は、スイッチ切り替え回路32を有する。スイッチ切り替え回路32には、タイミングジェネレータ3からスイッチ切り替え信号線tgisを介してスイッチ切り替え信号TGSが入力される。
スイッチ切り替え回路32は、m組のスイッチSW33a1〜SW33am、及び、SW34a1〜SW34amと、m組のスイッチSW33b1〜SW33bm、及び、SW34b1〜SW34bmとを有する。
SW33a1〜SW33am、及び、SW33b1〜SW33bmは、m組のINV31a1〜INV31am、及び、INV31b1〜INV31bmを直列に接続するためのスイッチである。SW34a1〜SW34am、及び、SW34b1〜SW34bmは、m組のINV31a1〜INV31am、及び、INV31b1〜INV31bmを介さずに、トリガパルス用トリガ線trg0と正転トリガパルス用トリガ線trg1〜trgmとを接続し、トリガパルス用トリガ線trg0と反転トリガパルス用トリガ線trgb1〜trgbmとを接続するためのスイッチである。
スイッチSW33a1〜SW33am、SW34a1〜SW34am、SW33b1〜SW33bm、及び、SW34b1〜SW34bmは、スイッチ切り替え信号TGSによりオン状態またはオフ状態に切り替えられる。
例えばスイッチ切り替え信号TGSがハイレベルである場合、SW33a1〜SW33am、及び、SW33b1〜SW33bmはオン状態になり、SW34a1〜SW34am、及び、SW34b1〜SW34bmはオフ状態になる。即ち、スイッチ切り替え信号TGSがハイレベルである場合、インバータチェーン回路30は、INV31a1〜INV31am、及び、INV31b1〜INV31bmが直列に接続されたインバータチェーン回路として動作(インバータチェーン動作)する。
INV31a1〜INV31am、及び、INV31b1〜INV31bmが直列に接続された状態において、INV31b1の入力側であるPTr及びNTrのゲートには、タイミングジェネレータ3からトリガパルス用トリガ線trg0を介してトリガパルス信号TRIが入力される。INV31b1の出力側であるPTr及びNTrのドレインは、反転トリガパルス用トリガ線trgb1と、INV31a1の入力側であるPTr及びNTrのゲートとに接続されている。INV31a1の出力側であるPTr及びNTrのドレインは、正転トリガパルス用トリガ線trg1と、INV31b2の入力側であるPTr及びNTrのゲートとに接続されている。
INV31b2の出力側であるPTr及びNTrのドレインは、反転トリガパルス用トリガ線trgb2と、INV31a2の入力側であるPTr及びNTrのゲートとに接続されている。INV31a2の出力側であるPTr及びNTrのドレインは、正転トリガパルス用トリガ線trg2と、INV31b3の入力側であるPTr及びNTrのゲートとに接続されている。第3組〜第m組のINV31a3〜INV31am、及び、INV31b3〜INV31bmについても同様である。
スイッチ切り替え信号TGSがローレベルである場合、SW33a1〜SW33am、及び、SW33b1〜SW33bmはオフ状態になり、SW34a1〜SW34am、及び、SW34b1〜SW34bmはオン状態になる。即ち、スイッチ切り替え信号TGSがローレベルである場合、インバータチェーン回路30は、INV31a1〜INV31am、及び、INV31b1〜INV31bmを介さずに、トリガパルス用トリガ線trg0と、正転トリガパルス用トリガ線trg1〜trgm、及び、反転トリガパルス用トリガ線trgb1〜trgbmとが接続されたショート回路として動作(ショート動作)する。
スイッチ切り替え回路32によりINV31a1〜INV31am、及び、INV31b1〜INV31bmが直列に接続されている状態において、タイミングジェネレータ3からトリガパルス用トリガ線trg0を介して出力されたトリガパルス信号TRIは、INV31b1により極性が反転され、反転トリガパルス信号HTR1として反転トリガパルス用トリガ線trgb1を介して画像表示部20の第1画素行の画素40に出力される。
INV31b1により極性が反転されたトリガパルス信号TRIは、INV31a1により極性が反転され、正転トリガパルス信号STR1として正転トリガパルス用トリガ線trg1を介して画像表示部20の第1画素行の画素40に出力される。例えばトリガパルス信号TRIがハイレベルの場合、反転トリガパルス信号HTR1は反転トリガパルス用トリガ線trgb1にローレベルで出力される。正転トリガパルス信号STR1は正転トリガパルス用トリガ線trg1にハイレベルで出力される。INV31a2〜INV31am、及び、INV31b2〜INV31bmについても同様である。
従って、インバータチェーン回路30は、スイッチ切り替え回路32により、複数のインバータ(INV31a1〜INV31am、及び、INV31b1〜INV31bm)が直列に接続されたインバータチェーン状態と、複数のインバータを介さずに複数のトリガ線(trg1〜trgm、及び、trgb1〜trgbm)に接続するショート状態とに切り替えられる。
図5〜図11を用いて、画素40の駆動方法を説明する。
図5に示すように、1サブフレームは、第1画素行に対応する行走査線g1から第m画素行に対応する行走査線gmまで順次1H単位で、SM52に画素データを書き込む画素データ書き込み期間TKと、全ての画素40のSM52に書き込まれた画素データをSM62へ転送する画素データ転送期間TTとを含む。図6中の画素データ書き込み期間TKにおけるL1は第1画素行の各画素40のSM52に画素データを書き込む期間である。L2は第2画素行の各画素40のSM52に画素データを書き込む期間である。Lm−1は第m−1画素行の各画素40のSM52に画素データを書き込む期間である。Lmは第m画素行の各画素40のSM52に画素データを書き込む期間である。
図6は、画素データ転送期間TTにおいて、電源電圧VDDと、スイッチ切り替え信号TGSと、正転トリガパルス用トリガ線trg1〜trgmを介して第1画素行〜第m画素行の各画素40のSW61に供給される正転トリガパルス信号STRe(e=1〜m)と、反転トリガパルス用トリガ線trgb1〜trgbmを介して第1画素行〜第m画素行の各画素40のSW61に供給される反転トリガパルス信号HTRf(f=1〜m)との関係を示している。
画素データ書き込み期間TK後、タイミングジェネレータ3は、画素データ転送期間TTにおいて、スイッチ切り替え信号TGSをハイレベルにする。スイッチ切り替え信号TGSをハイレベルにすることにより、インバータチェーン回路30のスイッチ切り替え回路32のスイッチSW33a1〜SW33am、及び、スイッチSW33b1〜SW33bmはオン状態になり、スイッチSW34a1〜SW34am、及び、SW34b1〜SW34bmはオフ状態になる。これにより、INV31a1〜INV31am、及び、INV31b1〜INV31bmは直列に接続され、インバータチェーンが構成される。
インバータチェーン回路30に供給されたトリガパルス信号TRIは、INV31a1〜INV31am、及び、INV31b1〜INV31bmにより極性が交互に反転される。極性が交互に反転されたトリガパルス信号TRIは、反転トリガパルス用トリガ線trgb1〜trgbm、及び、正転トリガパルス用トリガ線trg1〜trgmを介して、反転トリガパルス信号HTR1〜HTRm、及び、正転トリガパルス信号STR1〜STRmとして、第1画素行〜第m画素行の各画素40のSW61に供給される。
INV31a1〜INV31am、及び、INV31b1〜INV31bmは、トリガパルス信号TRIが入力された時刻と出力された時刻とで時間差が生じる。一つのインバータで生じる時間差は、例えばインバータを構成するMOSトランジスタの駆動力によって決定される。一つのインバータで生じる時間差は、例えば約10ps(ピコ秒)である。従って、正転トリガパルス信号STR2がINV31a2から正転トリガパルス用トリガ線trg2へ出力される時刻は、正転トリガパルス信号STR1がINV31a1から正転トリガパルス用トリガ線trg1へ出力される時刻から約20ps(2×約10ps)後の時刻となる。
同様に、反転トリガパルス信号HTR2がINV31b2から反転トリガパルス用トリガ線trgb2へ出力される時刻は、反転トリガパルス信号HTR1がINV31b1から反転トリガパルス用トリガ線trgb1へ出力される時刻から約20ps後の時刻となる。他の反転トリガパルス信号HTR3〜HTRm、及び、正転トリガパルス信号STR3〜STRmについても同様である。
従って、トリガパルス信号TRIがハイレベルである場合、インバータチェーン回路30は、ハイレベルの正転トリガパルス信号STR1〜STRmを、INV31a1〜INV31amの入出力の遅延により、正転トリガパルス用トリガ線trg1から正転トリガパルス用トリガ線trgmに向かって正転トリガパルス用トリガ線毎に順次時間差を有して出力する。また、トリガパルス信号TRIがハイレベルである場合、インバータチェーン回路30は、ローレベルの反転トリガパルス信号HTR1〜HTRmを、INV31b1〜INV31bmの入出力の遅延により、反転トリガパルス用トリガ線trgb1から反転トリガパルス用トリガ線trgbmに向かって反転トリガパルス用トリガ線毎に順次時間差を有して出力する。
これにより、画素40のスイッチング回路60のSW61は、第1画素行から第m画素行に向かって画素行毎に順次時間差を有してオン状態になる。SW61がオン状態になることにより、画素40のスイッチング回路60のSM52に記憶されている画素データはSM62へ転送され、SM62に保持されている画素データはSM52から転送された画素データに書き換えられる。
SM62の容量C65の充放電のとき、電源電流またはGND電流の瞬間的な増加が発生する。具体的には、SM52のINV53の出力信号がハイレベルのときは電源電圧VDDによって容量C65が充電され、ローレベルのときは容量C65に蓄積されている電荷がGNDへ放電されることで電流が発生する。電流の瞬間的な発生に伴い、電源電圧VDDの低下またはGNDの電位の上昇が発生し、誤動作や画像の乱れを発生させる要因となる。
そこで、SW61がオン状態になるタイミングを画素行毎にずらすことにより、容量C65の充放電に伴う電源電圧VDD及びGNDの電位の瞬間的な変動を時間軸方向に平均化することができるので、誤動作や画像の乱れの発生を抑制することができる。
画素40の電位(画素電位)、具体的には画素40の液晶表示素子70の反射電極71の電位は、SW61のオフ動作により決定される。MOSトランジスタで構成されたSW61を有するスイッチング回路60では、SW61をオン状態からオフ状態に切り替えるときに、SW61を構成するMOSトランジスタのクロック漏れと呼ばれる現象により、図7に示すように、画素電位が変動する。
MOSトランジスタがオン状態からオフ状態に切り替わるときに発生するクロック漏れは、例えば画素電極である反射電極71等のハイインピーダンスのノードにおいては、オフ動作による電位変動が発生するため、画質を劣化させる要因となる。クロック漏れの要因として、チャージインジェクションやクロックフィードスルーがある。
そこで、図6に示すように、インバータチェーン回路30により全ての画素40のSW61がオン状態になった後、タイミングジェネレータ3は、m行目の画素行のSM62の容量C65の充放電に必要な時間TCが経過した後にスイッチ切り替え信号TGSをローレベルにする。スイッチ切り替え信号TGSをローレベルにすることにより、インバータチェーン回路30のスイッチ切り替え回路32のスイッチSW33a1〜SW33am、及び、スイッチSW33b1〜SW33bmはオフ状態になり、スイッチSW34a1〜SW34am、及び、SW34b1〜SW34bmはオン状態になる。
これにより、トリガパルス用トリガ線trg0は、INV31a1〜INV31am、及び、INV31b1〜INV31bmを介さずに、正転トリガパルス用トリガ線trg1〜trgm、及び、反転トリガパルス用トリガ線trgb1〜trgbmに接続される。即ち、インバータチェーン回路30はショート状態になる。
インバータチェーン回路30がショート状態のときに、タイミングジェネレータ3は、トリガパルス信号TRIをローレベルにすることにより、即ち、トリガパルス信号TRIをハイレベルからローレベルに信号レベルを変えることにより、全ての画素40のSW61をほぼ同時にオフ状態にする。これにより、SM52からSM62への画素データの転送は、全ての画素40に対してほぼ同時に終了する。
全ての画素40のSW61は、配線遅延に起因する時間差の範囲でオフ動作が行われるため、仮に時間方向に電源電圧の変動があった場合においても、スイッチング回路50の出力電圧VS50は全ての画素40でほぼ同一となる。これにより、反射電極71の電位VH70も全ての画素40でほぼ同一となる。
従って、スイッチ切り替え回路32によりインバータチェーン回路30をショート状態にして、トリガパルス信号TRIをハイレベルからローレベルに切り替えることにより、全ての画素40のSW61をほぼ同時にオフ状態にすることができる。これにより、全ての画素40に対して同レベルのクロック漏れを発生させることで、視覚上、画質の劣化を認識できないようにすることができる。
図8は、図6に示すタイムチャートの比較例を示している。図8はインバータチェーン回路30がスイッチ切り替え回路32を有していない場合、即ち、INV31a1〜INV31am、及び、INV31b1〜INV31bmは直列に接続されている状態のタイムチャートである。この場合、SW61がオン状態になるタイミングを画素行毎にずらすと、容量C65の充放電に必要な時間TCだけ経過した後、オフ状態になるタイミングも画素行毎にずれる。そのため、例えば時間方向に電源電圧の変動があった場合には、画面の垂直方向に輝度差を有する画像が表示される。
図4ではインバータチェーン回路30を画像表示部20の水平方向の一側(図4では画像表示部20の右側)に配置したが、図9に示すように、インバータチェーン回路30を画像表示部20の水平方向の両側に配置するようにしてもよい。インバータチェーン回路30を画像表示部20の水平方向の両側に配置することにより、2つのインバータチェーン回路30から出力される正転トリガパルス信号STR1〜STRm、及び、反転トリガパルス信号HTR1〜HTRmの駆動力を高めることができる。
2つのインバータチェーン回路30がショート状態の場合、2つのインバータチェーン回路30からそれぞれ出力される正転トリガパルス信号STR1〜STRm、及び、反転トリガパルス信号HTR1〜HTRmは、インバータの遅延がなくなる。そのため、スイッチSW61のオフ動作は、配線遅延のみの差となる。これにより、逆極性の駆動信号によるスイッチSW61の誤動作を低減することができる。
図10に示すタイミングチャートを用いて、液晶表示装置1の画像表示部20における液晶表示素子70の駆動方法を説明する。
図10(a)は水平ドライバ10から列データ線dbに出力される1ビットのサブフレームデータの1画素の画素データ書き込み期間及び画素データ転送期間を示している。図10(a)において右下がりの斜線は画素データ書き込み期間を示している。図10(a)において、B0b、B1b、B2bはビットBO、B1、B2のデータの反転データである。
図10(b)はタイミングジェネレータ3からトリガパルス用トリガ線trg0を介して出力されるトリガパルス信号TRIを示す。トリガパルス信号TRIは1サブフレーム毎に出力される。図10(c)は反射電極71に印加されるサブフレームデータ(電圧)を示している。図10(d)は共通電極72に印加される共通電極電圧Vcomを示している。図10(e)は液晶73に印加される電圧を示している。
液晶表示装置1において、垂直シフトレジスタ4から出力される行走査信号により行走査線g1から行走査線gmに向って、行走査線が1本ずつ順次1H単位で選択される。行走査信号により選択された画素行のn個の画素40は、SW51がオン状態となり、列データ線dbに出力された画素データであるビットB0の正転サブフレームデータがSM52に書き込まれる。
全ての画素40に対してSM52へのビットB0の正転サブフレームデータの書き込みが終了した後の時刻T1に、全ての画素40に対して、インバータチェーン回路30から正転トリガパルス信号STRe及び反転トリガパルス信号HTRfが、画素行毎に時間差を有して供給される。
これにより、全ての画素40のSW61がオン状態となり、SM52に書き込まれた正転サブフレームデータは、SM62に転送され、電荷として保持される。反射電極71にはSM62に保持されている電荷に応じた電圧が印加される。ビットB0の正転サブフレームデータがSM62に保持される期間は、時刻T1からビットB0bの反転トリガパルス信号HTRfが入力される時刻T2までの1サブフレーム期間である。
ここで、サブフレームデータのビット値が1、即ちハイレベルのときには反射電極71には電源電圧VDD(例えばVDD=3.3V)が印加され、ビット値が0、即ちローレベルのときには反射電極71はGNDの電位となる。一方、液晶表示素子70の共通電極72には、GNDの電位及び電源電圧VDDに制限されることなく、自由な電圧が共通電極電圧Vcomとして印加することができ、正転トリガパルス信号STReが入力されるタイミングで所定の電圧に切り替えることができる。共通電極電圧Vcomは、例えば正転サブフレームデータが反射電極71に電圧として印加されるサブフレーム期間では、0Vよりも液晶73の閾値電圧Vttだけ低い電圧に設定される。
液晶表示素子70は、反射電極71の印加電圧と共通電極電圧Vcomとの差電圧の絶対値に相当する液晶73の印加電圧に応じて階調表示を行う。従って、ビットB0の正転サブフレームデータが反射電極71に電圧として印加される時刻T1から時刻T2までの1サブフレーム期間では、液晶73の印加電圧は正転サブフレームデータのビット値が1のときは3.3V+Vtt(=3.3V−(−Vtt))となり、サブフレームデータのビット値が0のときは+Vtt(=0V−(−Vtt))となる。
図11に示すように、グレースケール値曲線GSは黒のグレースケール値が液晶73の閾値電圧VttのRMS電圧(液晶73の印加電圧に相当する)に対応し、白のグレースケール値が液晶73の飽和電圧Vsat(=3.3V+Vtt)のRMS電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子70は、液晶73の印加電圧が3.3V+Vttのときは白を表示し、+Vttのときは黒を表示する。
ビットB0の正転サブフレームデータを表示しているサブフレーム期間内において、ビットB0bの反転サブフレームデータの画素40のSM52への書き込みが開始される。全ての画素40のSM52へのビットB0bの反転サブフレームデータの書き込みが終了した後の時刻T2に、全ての画素40に対して、インバータチェーン回路30から正転トリガパルス信号STRe及び反転トリガパルス信号HTRfが、画素行毎に時間差を有して供給される。
これにより、全ての画素40のスイッチSW61がオン状態になり、SM52に書き込まれたビットB0bの反転サブフレームデータがSM62に転送され、電荷として保持される。反射電極71にはSM62に保持されている電荷に応じた電圧が印加される。ビットB0bの反転サブフレームデータがSM62に保持される期間は、時刻T2からビットB1の正転トリガパルス信号STReが入力される時刻T3までの1サブフレーム期間である。反転サブフレームデータは、正転サブフレームデータに対して常に逆論理値の関係を有する。従って、ビットB0bの反転サブフレームデータのビット値は、ビットB0の正転サブフレームデータのビット値が1のときは0となり、0のときは1となる。
一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極71に印加されるサブフレーム期間では、3.3Vよりも液晶73の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB0bの反転サブフレームデータが反射電極71に印加される時刻T2から時刻T3までの1サブフレーム期間では、液晶73の印加電圧は、ビットB0の正転サブフレームデータのビット値が1のときには−Vtt(=3.3V−(3.3V+Vtt))となり、0のときには−3.3V−Vtt(=0V−(3.3V+Vtt))となる。
従って、ビットB0の正転サブフレームデータのビット値が1のとき、続いて入力されるビットB0bの反転サブフレームデータのビット値が0であるため、液晶73の印加電圧は、−(3.3V+Vtt)となる。液晶73に印加される電位の方向はビットB0の正転サブフレームデータとは逆になるが絶対値は同じである。そのため、画素40はビットB0の正転サブフレームデータでの画像表示と同じ白表示となる。
同様に、ビットB0の正転サブフレームデータのビット値が0のとき、続いて入力されるビットB0bの反転サブフレームデータのビット値が1であるため、液晶73の印加電圧は、−Vttとなる。液晶73に印加される電位の方向はビットB0の正転サブフレームデータとは逆になるが絶対値は同じである。そのため、画素40は黒表示となる。
従って、画素40は、時刻T1から時刻T3までの2サブフレーム期間では、ビットB0とビットB0bとで同じ階調で表示すると共に、液晶73の電位方向がサブフレーム毎に反転する交流駆動が行われる。これにより、液晶73の焼き付きを防止することができる。
続いて、ビットB0bの反転サブフレームデータを表示しているサブフレーム期間内において、ビットB1の正転サブフレームデータの画素40のSM52への書き込みが開始される。全ての画素40のSM52へのビットB1の正転サブフレームデータの書き込みが終了した後の時刻T3に、全ての画素40に対して、インバータチェーン回路30から正転トリガパルス信号STRe及び反転トリガパルス信号HTRfが、画素行毎に時間差を有して供給される。
これにより、全ての画素40のSW61がオン状態になり、SM52に書き込まれたビットB1の正転サブフレームデータがSM62に転送され、電荷として保持される。反射電極71にはSM62に保持されている電荷に応じた電圧が印加される。ビットB1の正転サブフレームデータがSM62に保持される期間は、時刻T3からビットB2の正転トリガパルス信号STReが入力される時刻T4までの1サブフレーム期間である。
一方、共通電極電圧Vcomは、正転サブフレームデータが反射電極71に印加されるサブフレーム期間では、0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。従って、ビットB1の正転サブフレームデータが反射電極71に印加される時刻T3から時刻T4までの1サブフレーム期間では、液晶73の印加電圧は、ビットB1の正転サブフレームデータのビット値が1のときには3.3V+Vtt(=3.3V−(−Vtt))となり、0のときには+Vtt(=0V−(−Vtt))となる。
続いて、ビットB1の正転サブフレームデータを表示しているサブフレーム期間内において、ビットB1bの反転サブフレームデータの画素40のSM52への書き込みが開始される。全ての画素40のSM52へのビットB1bの反転サブフレームデータの書き込みが終了した後の時刻T4に、全ての画素40に対して、インバータチェーン回路30から正転トリガパルス信号STRe及び反転トリガパルス信号HTRfが、画素行毎に時間差を有して供給される。
これにより、全ての画素40のスイッチSW61がオン状態になり、SM52に書き込まれたビットB1bの反転サブフレームデータがSM62に転送され、電荷として保持される。反射電極71にはSM62に保持されている電荷に応じた電圧が印加される。ビットB1bの反転サブフレームデータがSM62に保持される期間は、時刻T4からビットB2の正転トリガパルス信号STReが入力される時刻T5までの1サブフレーム期間である。
一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極71に印加されるサブフレーム期間は、3.3Vよりも液晶73の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB1bの反転サブフレームデータが反射電極71に印加される時刻T4から時刻T5までの1サブフレーム期間では、液晶73の印加電圧は、ビットB1の正転サブフレームデータのビット値が1のときには−Vtt(=3.3V−(3.3V+Vtt))となり、0のときには−3.3V−Vtt(=0V−(3.3V+Vtt))となる。
従って、画素40は、時刻T3から時刻T5までの2サブフレーム期間では、ビットB1とビットB1bとで同じ階調で表示すると共に、液晶73の電位方向がサブフレーム毎に反転する交流駆動が行われる。これにより、液晶73の焼き付きを防止することができる。以下、上記と同様の動作を繰り返すことにより、複数のサブフレームの組み合わせによって階調表示を行うことができる。
なお、ビットB0とビットB0bの各表示期間は同じ第1のサブフレーム期間である。ビットB1とビットB1bの各表示期間も同じ第2のサブフレーム期間であるが、第1のサブフレーム期間と第2のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第2のサブフレーム期間は第1のサブフレーム期間の2倍に設定されている。また、ビットB2とビットB2bの各表示期間である第3のサブフレーム期間は、第2のサブフレーム期間の2倍に設定されている。他のサブフレーム期間についても同様である。各サブフレーム期間の長さやサブフレーム数は適宜決定される。
[第2実施形態]
第2実施形態の液晶表示装置は、第1実施形態の液晶表示装置1と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図12を用いて、第2実施形態の画素140を説明する。なお、説明をわかりやすくするために、第1実施形態の画素40と同じ構成部には同じ符号を付す。
第2実施形態の液晶表示装置は、第1実施形態の液晶表示装置1と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図12を用いて、第2実施形態の画素140を説明する。なお、説明をわかりやすくするために、第1実施形態の画素40と同じ構成部には同じ符号を付す。
図12に示すように、第2実施形態の画素140は、スイッチング回路(第1のスイッチング回路)50、スイッチング回路(第2のスイッチング回路)160、及び液晶表示素子70を備える。画素140は、第1実施形態の画素40と比較して、容量C65を有さない点で相違し、容量C65以外の構成は同じである。
画素40毎に容量C65を有する構成の場合、画素40毎の容量値のばらつきは画像の品位を悪化させる要因となる。そこで、画素40毎に容量C65を設けずに、液晶表示素子70の液晶73を容量として機能させる。具体的には、SW61がオン状態になることにより、画素140のスイッチング回路50のSM52に記憶されている画素データは液晶表示素子70の液晶73へ転送され、液晶73に保持されている画素データはSM52から転送された画素データに書き換えられる。容量C65に起因する容量値のばらつきがなくなるため、画素40毎の容量値のばらつきを低減することができる。また、容量C65を有さないので、画素140を小さくすることができる。画素を小さくすることで液晶表示装置の小型化が可能になる。
[第3実施形態]
第3実施形態の液晶表示装置は、第2実施形態の液晶表示装置と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図13を用いて、第3実施形態の画素240を説明する。なお、説明をわかりやすくするために、第2実施形態の画素140と同じ構成部には同じ符号を付す。
第3実施形態の液晶表示装置は、第2実施形態の液晶表示装置と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図13を用いて、第3実施形態の画素240を説明する。なお、説明をわかりやすくするために、第2実施形態の画素140と同じ構成部には同じ符号を付す。
図13に示すように、第3実施形態の画素240は、スイッチング回路(第1のスイッチング回路)50、スイッチング回路(第2のスイッチング回路)260、及び液晶表示素子70を備える。画素240は、第2実施形態の画素140と比較して、PTr64を有さない点で相違し、PTr64以外の構成は同じである。なお、第3実施形態の液晶表示装置では、PTr64を有さないため、PTr64と接続する反転トリガパルス用トリガ線trgbdが不要になる。
液晶73に転送された画素データは、各画素のSW51のオフ後にNTr63及びPTr64のリーク特性による影響を受ける。そのため、画素毎にNTr63とPTr64とのリーク電流に差があると、画像の品位を悪化させる要因となる。そこで、スイッチング回路260をPTr64を有さないNTr63のみの構成とすることで、リーク電流の差に起因する画像の品位の悪化を抑制することができる。
第3実施形態の液晶表示装置では、液晶73に画素データを転送するための転送トランジスタがNTr63のみの構成となる。そのため、正転トリガパルス用トリガ線trgcから供給される正転トリガパルス信号STReからNTr63の閾値電圧Vth分だけ減少した電圧の信号しか転送できなくなる。
そこで、画像表示部20とインバータチェーン回路30との間にチャージポンプ270を配置した構成とする。インバータチェーン回路30から正転トリガパルス用トリガ線trgcを介して供給される正転トリガパルス信号STReに、チャージポンプ270によりVth以上に増加させた電圧を供給する。
これにより、液晶表示素子70により表示される画像のダイナミックレンジを減少させずに、リーク電流の差に起因する画像の品位の悪化を抑制することができる。画素240毎にPTr64を有さないため、画素240を小さくすることができる。なお、チャージポンプ270の代わりに外部からVth以上に増加させた電圧を正転トリガパルス信号STReに供給するようにしてもよい。
[第4実施形態]
第4実施形態の液晶表示装置は、第2実施形態の液晶表示装置と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図14を用いて、第4実施形態の画素340を説明する。なお、説明をわかりやすくするために、第2実施形態の画素140と同じ構成部には同じ符号を付す。
第4実施形態の液晶表示装置は、第2実施形態の液晶表示装置と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図14を用いて、第4実施形態の画素340を説明する。なお、説明をわかりやすくするために、第2実施形態の画素140と同じ構成部には同じ符号を付す。
図14に示すように、第4実施形態の画素340は、スイッチング回路(第1のスイッチング回路)50、スイッチング回路(第2のスイッチング回路)360、及び液晶表示素子70を備える。画素340は、第2実施形態の画素140と比較して、NTr63を有さない点で相違し、NTr63以外の構成は同じである。なお、第4実施形態の液晶表示装置では、NTr63を有さないため、NTr63と接続する正転トリガパルス用トリガ線trgcが不要になる。
液晶73に転送された画素データは、各画素のSW51のオフ後にNTr63及びPTr64のリーク特性による影響を受ける。そのため、画素毎にNTr63とPTr64とのリーク電流に差があると、画像の品位を悪化させる要因となる。そこで、スイッチング回路260をNTr63を有さないPTr64のみの構成とすることで、リーク電流の差に起因する画像の品位の悪化を抑制することができる。
第4実施形態の液晶表示装置では、液晶73に画素データを転送するための転送トランジスタがPMOSトランジスタであるPTr64のみの構成となる。そのため、反転トリガパルス用トリガ線trgbdから供給される反転トリガパルス信号HTRfからPTr64の閾値電圧Vth分だけ増加した電圧の信号しか転送できなくなる。
そこで、画像表示部20とインバータチェーン回路30との間にチャージポンプ370を配置した構成とする。インバータチェーン回路30から反転トリガパルス用トリガ線trgbdを介して供給される反転トリガパルス信号HTRfに、チャージポンプ370によりVth分以上減少させた負電圧を供給する。
これにより、液晶表示素子70により表示される画像のダイナミックレンジを減少させずに、リーク電流の差に起因する画像の品位の悪化を抑制することができる。画素240毎にPTr64を有さないため、画素240を小さくすることができる。なお、チャージポンプ370の代わりに外部からVth分以上減少させた負電圧を反転トリガパルス信号HTRfに供給するようにしてもよい。
従って、各実施形態の液晶表示装置によれば、インバータチェーン回路30にスイッチ切り替え回路32を設け、スイッチ切り替え回路32によりインバータチェーン回路30をショート状態にして、トリガパルス信号TRIをハイレベルからローレベルに切り替えて信号レベルを変えることにより、全ての画素40のSW61をほぼ同時にオフ状態にすることができる。
これにより、全ての画素40に対して同レベルのクロック漏れを発生させることで、視覚上、画質の劣化を認識できないようにすることができる。よって、各画素や周辺回路が煩雑になったり、スイッチングスピードが遅くなったりすることを抑制し、クロック漏れによる画質の劣化を抑制することが可能になる。
なお、第1実施形態、第2実施形態において、NTr63とPTr64のリーク電流そのものを減少させることで、リーク電流の差に起因する画像の品位の悪化を抑制することもできる。NTr63とPTr64のオフ時のゲート電圧を、NTr63であればGNDの電位よりも低い負電圧を、PTr64であれば電源電圧VDDよりも高い電圧を、それぞれ印加することでトランジスタ起因のリーク電流を減少させることができる。
なお、本発明は、上述した各実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能である。例えば、第3及び第4実施形態の分析装置は、第1実施形態の液晶表示装置と同様に、スイッチング回路260,360が容量C65を有する構成としてもよい。
1 液晶表示装置
3 タイミングジェネレータ
20 画像表示部
30 インバータチェーン回路
31a1〜31am、31b1〜31bm インバータ
32 スイッチ切り替え回路
40 画素
50 スイッチング回路(第1のスイッチング回路)
60,160,260,360 スイッチング回路(第2のスイッチング回路)
70 液晶表示素子
270,370 チャージポンプ
trgc(a=1〜m) 正転トリガパルス用トリガ線(第1のトリガ線)
trgbd(d=1〜m) 反転トリガパルス用トリガ線(第1のトリガ線)
trg0 トリガパルス用トリガ線(第2のトリガ線)
tgis スイッチ切り替え信号線
STRe(e=1〜m) 正転トリガパルス信号(第1のトリガパルス信号)
HTRf(f=1〜m) 反転トリガパルス信号(第1のトリガパルス信号)
TRI トリガパルス信号(第2のトリガパルス信号)
TGS スイッチ切り替え信号
3 タイミングジェネレータ
20 画像表示部
30 インバータチェーン回路
31a1〜31am、31b1〜31bm インバータ
32 スイッチ切り替え回路
40 画素
50 スイッチング回路(第1のスイッチング回路)
60,160,260,360 スイッチング回路(第2のスイッチング回路)
70 液晶表示素子
270,370 チャージポンプ
trgc(a=1〜m) 正転トリガパルス用トリガ線(第1のトリガ線)
trgbd(d=1〜m) 反転トリガパルス用トリガ線(第1のトリガ線)
trg0 トリガパルス用トリガ線(第2のトリガ線)
tgis スイッチ切り替え信号線
STRe(e=1〜m) 正転トリガパルス信号(第1のトリガパルス信号)
HTRf(f=1〜m) 反転トリガパルス信号(第1のトリガパルス信号)
TRI トリガパルス信号(第2のトリガパルス信号)
TGS スイッチ切り替え信号
Claims (5)
- 行方向及び列方向に配置された複数の画素を有する画像表示部と、
前記画像表示部に、各画素行に対応して配置された複数の第1のトリガ線を介して第1のトリガパルス信号を出力するインバータチェーン回路と、
前記インバータチェーン回路に、第2のトリガ線を介して第2のトリガパルス信号を出力し、スイッチ切り替え信号線を介してスイッチ切り替え信号を出力するタイミングジェネレータと
を備え、
前記画素は、
前記画素に対応する画素データが書き込まれる第1のスイッチング回路と、
前記第1のトリガ線に接続され、ハイレベルの前記第1のトリガパルス信号により前記第1のスイッチング回路に書き込まれた画素データが転送可能な状態にし、ローレベルの前記第1のトリガパルス信号により前記第1のスイッチング回路に書き込まれた画素データが転送不可能な状態にする第2のスイッチング回路と、
前記第2のスイッチング回路に転送された画素データに対応する電圧が供給される液晶表示素子と
を有し、
前記インバータチェーン回路は、
前記複数の第1のトリガ線に対応して接続され、前記第2のトリガパルス信号が入力されるインバータチェーンを構成する複数のインバータと、
前記スイッチ切り替え信号により、前記複数のインバータが直列に接続されたインバータチェーン状態と、前記複数のインバータを介さずに前記第2のトリガ線と前記複数の第1のトリガ線とが接続されたショート状態とを切り替えるスイッチ切り替え回路と
を有し、
前記インバータチェーン状態では、入力された前記第2のトリガパルス信号を前記複数のインバータから前記複数の第1のトリガ線に前記第1のトリガパルス信号として出力し、
前記ショート状態では、入力された前記第2のトリガパルス信号を前記複数の第1のトリガ線に前記第1のトリガパルス信号として出力する
ことを特徴とする液晶表示装置。 - 前記第2のスイッチング回路は、
前記画素データを保持する容量を有することを特徴とする請求項1に記載の液晶表示装置。 - 前記第2のスイッチング回路へ転送された画素データは前記液晶表示素子に保持されることを特徴とする請求項1に記載の液晶表示装置。
- 前記複数の第1のトリガ線は、複数の正転トリガパルス用トリガ線と複数の反転トリガパルス用トリガ線とにより構成され、
前記第1のトリガパルス信号は、正転トリガパルス信号と反転トリガパルス信号とにより構成され、
前記インバータチェーン回路は、
前記複数の正転トリガパルス用トリガ線に前記正転トリガパルス信号を時間差を有して出力し、
前記複数の反転トリガパルス用トリガ線に前記反転トリガパルス信号を時間差を有して出力し、
前記第1のスイッチング回路に書き込まれている画素データは、前記正転トリガパルス信号及び前記反転トリガパルス信号により、画素行毎に時間差を有して前記第2のスイッチング回路へ転送される
ことを特徴とする請求項1〜3のいずれか1項に記載の液晶表示装置。 - 前記インバータチェーン回路から出力された前記第1のトリガパルス信号に所定の電圧を供給するチャージポンプをさらに備えることを特徴とする請求項1〜3のいずれか1項に記載の液晶表示装置。
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JP2017173513A true JP2017173513A (ja) | 2017-09-28 |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020075252A1 (en) * | 2000-12-20 | 2002-06-20 | Hyong-Gon Lee | Low power LCD |
JP2004309669A (ja) * | 2003-04-04 | 2004-11-04 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置とその駆動方法 |
JP2014215498A (ja) * | 2013-04-26 | 2014-11-17 | 株式会社Jvcケンウッド | 液晶表示装置 |
-
2016
- 2016-03-23 JP JP2016058623A patent/JP2017173513A/ja active Pending
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