JP5765205B2 - 液晶表示装置及びその画素検査方法 - Google Patents
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Description
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、行走査線に接続されており、映像信号の各フレームを映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に列データ線を介してサンプリングする第1のスイッチング手段と、第1のスイッチング手段と共にスタティック・メモリを構成しており、第1のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第1の信号保持手段と、を別々に備えると共に、2つの画素内の第1の信号保持手段と画素電極との各接続点の間に設けられた第2のスイッチング手段を備え、
第2のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで2つの画素内の第1の信号保持手段と画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで2つの画素内の第1の信号保持手段と画素電極との接続点同士を第2のスイッチング手段を通して接続する切替制御手段と、画素書き込み及び読み出し時に、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第1の信号保持手段に書き込み、その書き込んだデータを画素電極に印加する動作をサブフレーム毎に行う画素制御手段と、画素検査時に、各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御手段とを有することを特徴とする。
第1の信号保持手段に記憶されたサブフレームデータを出力させる第3のスイッチング手段と、第3のスイッチング手段と共にダイナミック・メモリを構成しており、第3のスイッチング手段を通して供給される第1の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第2の信号保持手段とを更に別々に備えると共に、第2のスイッチング手段は、2つの画素内の第2の信号保持手段と画素電極との各接続点の間に設けられた構成とされ、
切替制御手段は、第2のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで2つの画素内の第2の信号保持手段と画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで2つの画素内の第2の信号保持手段と画素電極との接続点同士を第2のスイッチング手段を通して接続し、
画素制御手段は、画素書き込み及び読み出し時に、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第1の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第3のスイッチング手段をオンにして、第1の信号保持手段に記憶されたサブフレームデータにより複数の画素の第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行い、
検査制御手段は、画素検査時に、第3のスイッチング手段をオンに制御すると共に、各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行うことを特徴とする。
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、行走査線に接続されており、映像信号の各フレームを映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に列データ線を介してサンプリングする第1のスイッチング手段と、第1のスイッチング手段と共にスタティック・メモリを構成しており、第1のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第1の信号保持手段と、を別々に備えると共に、2つの画素内の第1の信号保持手段と画素電極との各接続点の間に設けられた第2のスイッチング手段を備える液晶表示装置の画素検査時に、
第2のスイッチング手段をオンに制御することで2つの画素内の第1の信号保持手段と画素電極との接続点同士を接続する切替制御ステップと、
各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御ステップとを含むことを特徴とする。
第2のスイッチング手段をオンに制御することで2つの画素内の第2の信号保持手段と画素電極との接続点同士を第2のスイッチング手段を通して接続する切替制御ステップと、第3のスイッチング手段をオンに制御すると共に、各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御ステップとを含むことを特徴とする。
図2は、本発明の液晶表示装置の要部である画素の第1の実施の形態の等価回路を周囲の回路と共に示す。同図において、画素12A及び画素12Bは図1中の任意の同じ1本の行走査線gに接続された、列方向に隣接する2つの画素で、画素12Aは任意の1本の列データ線d1(これはdodでもある)と1本の行走査線gとの交差部に設けられ、画素12Bは上記列データ線d1に隣接する列データ線d2(これはdevでもある)と行走査線gとの交差部に設けられている。また、画素12Aは、第1のスイッチSWA及び列データ線d1を介して後述する中間電圧が供給される。画素12Bは、第2のスイッチSWB及び列データ線d2を介して中間電圧が供給される。スイッチSWA及びSWBは、それぞれ1個のスイッチングトランジスタにより構成されている。
次に、画素の第2の実施の形態について説明する。図10は、本発明の液晶表示装置の要部である画素の第2の実施の形態の等価回路を周囲の回路と共に示す。同図中、図2と同一構成部分には同一符号を付し、その説明を省略する。図10において、画素12A’及び画素12B’は図1中の任意の同じ1本の行走査線gに接続された、列方向に隣接する2つの画素で、画素12A’は任意の1本の列データ線d1と1本の行走査線gとの交差部に設けられ、画素12B’は上記列データ線d1に隣接する列データ線d2と行走査線gとの交差部に設けられている。
11 画像表示部
12A、12B、12A’、12B’ 画素
13A、13B スイッチ(SWA、SWB)
14 タイミングジェネレータ
15 垂直シフトレジスタ
16 データラッチ回路
17 水平ドライバ
18 中間電圧発生部
19A1、19B1 入力スイッチ(書き込み側スイッチ)
19A2、19B2 出力スイッチ(読み出し側スイッチ)
20 バッファ
21 画素読み出し用シフトレジスタ
22 上位装置
112 容量C1用電極
121、123 第1の信号保持手段(SM)
122、124 ダイナミック・ランダム・アクセス・メモリ(DRAM)
171 水平シフトレジスタ
172 ラッチ回路
173 レベルシフタ/画素ドライバ
d1〜dn、d 列データ線
g1〜gm、g 行走査線
trig トリガ線
trigb 反転トリガパルス用トリガ線
LC1、LC2 液晶表示素子
LCM1、LCM2 液晶
PE1、PE2 反射電極
CE 共通電極
C11、C21 容量
INV11、INV12、INV21、INV22 インバータ
NTr、Tr1、Ntr11、Ntr12 NチャネルMOS型トランジスタ(NMOSトランジスタ)
PTr、Tr2、Ptr11、Ptr22 PチャネルMOS型トランジスタ(PMOSトランジスタ)
SW3、SW4 2画素間の共通スイッチ
Claims (6)
- 複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する2つの画素を一組としたとき、各組の2つの画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
前記行走査線に接続されており、映像信号の各フレームを前記映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に前記列データ線を介してサンプリングする第1のスイッチング手段と、
前記第1のスイッチング手段と共にスタティック・メモリを構成しており、前記第1のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第1の信号保持手段と、
を別々に備えると共に、前記2つの画素内の前記第1の信号保持手段と前記画素電極との各接続点の間に設けられた第2のスイッチング手段を備え、
前記第2のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで前記2つの画素内の前記第1の信号保持手段と前記画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで前記2つの画素内の前記第1の信号保持手段と前記画素電極との接続点同士を前記第2のスイッチング手段を通して接続する切替制御手段と、
画素書き込み及び読み出し時に、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第1の信号保持手段に書き込み、その書き込んだデータを前記画素電極に印加する動作をサブフレーム毎に行う画素制御手段と、
画素検査時に、各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御手段と
を有することを特徴とする液晶表示装置。 - 前記同じ行走査線に接続された各組の隣接する前記2つの画素のそれぞれは、
前記第1の信号保持手段に記憶された前記サブフレームデータを出力させる第3のスイッチング手段と、
前記第3のスイッチング手段と共にダイナミック・メモリを構成しており、前記第3のスイッチング手段を通して供給される前記第1の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第2の信号保持手段と
を更に別々に備えると共に、前記第2のスイッチング手段は、前記2つの画素内の前記第2の信号保持手段と前記画素電極との各接続点の間に設けられた構成とされ、
前記切替制御手段は、
前記第2のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで前記2つの画素内の前記第2の信号保持手段と前記画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで前記2つの画素内の前記第2の信号保持手段と前記画素電極との接続点同士を前記第2のスイッチング手段を通して接続し、
前記画素制御手段は、
画素書き込み及び読み出し時に、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第1の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第3のスイッチング手段をオンにして、前記第1の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行い、
前記検査制御手段は、
画素検査時に、前記第3のスイッチング手段をオンに制御すると共に、各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う
ことを特徴とする請求項1記載の液晶表示装置。 - 電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、
各組の前記2つの画素のうち、一方の画素に接続された第1の列データ線と前記中間電圧発生手段との間に接続された第4のスイッチング手段と、
各組の前記2つの画素のうち、他方の画素に接続された第2の列データ線と前記中間電圧発生手段との間に接続された第5のスイッチング手段と、
を更に備え、前記検査制御手段は、
画素検査時に、前記第5のスイッチング手段をオンにして前記第2の列データ線を介して前記他方の画素に前記中間電圧を印加してプリチャージした状態において、前記第1の列データ線から前記一方の画素に検査信号を入力した後、前記第5のスイッチング手段をオフにすることで前記他方の画素に接続された前記第2の列データ線と前記中間電圧発生手段とを非導通にした状態で前記他方の画素から前記第2の列データ線に信号を読み出す第1の検査動作と、前記第4のスイッチング手段をオンにして前記第1の列データ線を介して前記一方の画素に前記中間電圧を印加してプリチャージした状態において、前記第2の列データ線から前記他方の画素に検査信号を入力した後、前記第4のスイッチング手段をオフにすることで前記一方の画素に接続された前記第1の列データ線と前記中間電圧発生手段とを非導通にした状態で前記一方の画素から前記第1の列データ線に信号を読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行うことを特徴とする請求項1記載の液晶表示装置。 - 電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、
各組の前記2つの画素のうち、一方の画素に接続された第1の列データ線と前記中間電圧発生手段との間に接続された第4のスイッチング手段と、
各組の前記2つの画素のうち、他方の画素に接続された第2の列データ線と前記中間電圧発生手段との間に接続された第5のスイッチング手段と、
を更に備え、前記検査制御手段は、
画素検査時に、前記第5のスイッチング手段をオンにして前記第2の列データ線を介して前記他方の画素に前記中間電圧を印加してプリチャージした状態において、前記第3のスイッチング手段をオンに制御すると共に、前記第1の列データ線から前記一方の画素に検査信号を入力した後、前記第5のスイッチング手段をオフにすることで前記他方の画素に接続された前記第2の列データ線と前記中間電圧発生手段とを非導通にした状態で前記他方の画素から前記第2の列データ線に信号を読み出す第1の検査動作と、前記第4のスイッチング手段をオンにして前記第1の列データ線を介して前記一方の画素に前記中間電圧を印加してプリチャージした状態において、前記第3のスイッチング手段をオンに制御すると共に、前記第2の列データ線から前記他方の画素に検査信号を入力した後、前記第4のスイッチング手段をオフにすることで前記一方の画素に接続された前記第1の列データ線と前記中間電圧発生手段とを非導通にした状態で前記一方の画素から前記第1の列データ線に信号を読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行うことを特徴とする請求項2記載の液晶表示装置。 - 複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する2つの画素を一組としたとき、各組の2つの画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
前記行走査線に接続されており、映像信号の各フレームを前記映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に前記列データ線を介してサンプリングする第1のスイッチング手段と、
前記第1のスイッチング手段と共にスタティック・メモリを構成しており、前記第1のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第1の信号保持手段と、
を別々に備えると共に、前記2つの画素内の前記第1の信号保持手段と前記画素電極との各接続点の間に設けられた第2のスイッチング手段を備える液晶表示装置の画素検査時に、
前記第2のスイッチング手段をオンに制御することで前記2つの画素内の前記第1の信号保持手段と前記画素電極との接続点同士を接続する切替制御ステップと、
各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御ステップと
を含むことを特徴とする液晶表示装置の画素検査方法。 - 前記同じ行走査線に接続された各組の隣接する前記2つの画素のそれぞれは、
前記第1の信号保持手段に記憶された前記サブフレームデータを出力させる第3のスイッチング手段と、
前記第3のスイッチング手段と共にダイナミック・メモリを構成しており、前記第3のスイッチング手段を通して供給される前記第1の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第2の信号保持手段と
を更に別々に備えると共に、前記第2のスイッチング手段は、前記2つの画素内の前記第2の信号保持手段と前記画素電極との各接続点の間に設けられた構成とされた液晶表示装置の画素検査時に、
前記第2のスイッチング手段をオンに制御することで前記2つの画素内の前記第2の信号保持手段と前記画素電極との接続点同士を前記第2のスイッチング手段を通して接続する切替制御ステップと、
前記第3のスイッチング手段をオンに制御すると共に、各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御ステップと
を含むことを特徴とする請求項5記載の液晶表示装置の画素検査方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011263329A JP5765205B2 (ja) | 2011-12-01 | 2011-12-01 | 液晶表示装置及びその画素検査方法 |
PCT/JP2012/076863 WO2013080690A1 (ja) | 2011-12-01 | 2012-10-17 | 液晶表示装置及びその画素検査方法 |
US14/289,523 US9177516B2 (en) | 2011-12-01 | 2014-05-28 | Description liquid crystal display device and pixel inspection method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011263329A JP5765205B2 (ja) | 2011-12-01 | 2011-12-01 | 液晶表示装置及びその画素検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013114243A JP2013114243A (ja) | 2013-06-10 |
JP5765205B2 true JP5765205B2 (ja) | 2015-08-19 |
Family
ID=48535162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011263329A Active JP5765205B2 (ja) | 2011-12-01 | 2011-12-01 | 液晶表示装置及びその画素検査方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9177516B2 (ja) |
JP (1) | JP5765205B2 (ja) |
WO (1) | WO2013080690A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103293771B (zh) * | 2013-06-26 | 2015-11-25 | 深圳市华星光电技术有限公司 | 液晶配向检查机及方法 |
JP6319138B2 (ja) * | 2014-09-30 | 2018-05-09 | 株式会社Jvcケンウッド | 液晶表示装置及びその製造方法 |
CA2873476A1 (en) * | 2014-12-08 | 2016-06-08 | Ignis Innovation Inc. | Smart-pixel display architecture |
JP6597294B2 (ja) | 2015-12-25 | 2019-10-30 | 株式会社Jvcケンウッド | 液晶表示装置及びその画素検査方法 |
JP2017219586A (ja) * | 2016-06-03 | 2017-12-14 | 株式会社ジャパンディスプレイ | 信号供給回路及び表示装置 |
JP6870596B2 (ja) * | 2017-11-30 | 2021-05-12 | 株式会社Jvcケンウッド | 液晶表示装置及びその駆動方法 |
KR102521356B1 (ko) * | 2017-12-19 | 2023-04-13 | 삼성디스플레이 주식회사 | 표시 장치 |
JP2020154213A (ja) * | 2019-03-22 | 2020-09-24 | 株式会社ジャパンディスプレイ | 表示装置及び検出システム |
KR20210059075A (ko) * | 2019-11-13 | 2021-05-25 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194391A (ja) * | 1987-10-07 | 1989-04-13 | Tel Kyushu Kk | 検査方法 |
JPH06102530A (ja) * | 1992-09-18 | 1994-04-15 | Sharp Corp | 液晶表示装置 |
US6127700A (en) * | 1995-09-12 | 2000-10-03 | National Semiconductor Corporation | Field-effect transistor having local threshold-adjust doping |
US6288712B1 (en) | 1997-11-14 | 2001-09-11 | Aurora Systems, Inc. | System and method for reducing peak current and bandwidth requirements in a display driver circuit |
US6873320B2 (en) | 2000-09-05 | 2005-03-29 | Kabushiki Kaisha Toshiba | Display device and driving method thereof |
JP3428593B2 (ja) * | 2000-09-05 | 2003-07-22 | 株式会社東芝 | 表示装置及びその駆動方法 |
JP2004170554A (ja) * | 2002-11-18 | 2004-06-17 | Victor Co Of Japan Ltd | 反射型液晶表示装置 |
JP5206397B2 (ja) * | 2008-02-19 | 2013-06-12 | 株式会社Jvcケンウッド | 液晶表示装置及び液晶表示装置の駆動方法 |
-
2011
- 2011-12-01 JP JP2011263329A patent/JP5765205B2/ja active Active
-
2012
- 2012-10-17 WO PCT/JP2012/076863 patent/WO2013080690A1/ja active Application Filing
-
2014
- 2014-05-28 US US14/289,523 patent/US9177516B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9177516B2 (en) | 2015-11-03 |
WO2013080690A1 (ja) | 2013-06-06 |
US20140267200A1 (en) | 2014-09-18 |
JP2013114243A (ja) | 2013-06-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140930 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150303 |
|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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