JP3428593B2

JP3428593B2 - 表示装置及びその駆動方法

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Publication number: JP3428593B2
Application number: JP2001269356A
Authority: JP
Inventors: 村卓中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-05
Filing date: 2001-09-05
Publication date: 2003-07-22
Anticipated expiration: 2021-09-05
Also published as: JP2002175040A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置に関し、
特に、消費電力の低減と回路構成の簡略化を図る技術に
関する。

【０００２】

【従来の技術】従来、携帯電話を初めとする携帯機器で
は、モノクロの表示装置を搭載することが多かったが、
携帯機器でインターネットに接続する等の機会が増えて
きたこともあり、カラーの表示装置を搭載するものが増
えてきた。

【０００３】

【発明が解決しようとする課題】カラーの表示装置は、
モノクロに比べて消費電力が多いため、携帯機器のバッ
テリの充電間隔が短くなるという問題がある。また、回
路も複雑になるため、小型化が困難になり、コストアッ
プにもなる。特に、小型化を図るには、画素アレイ基板
上に駆動回路を一体に形成するのが望ましいが、カラー
の場合、駆動回路の構成が複雑になるだけでなく、画素
データを格納するメモリの容量も増えるため、画素アレ
イ基板上に駆動回路を一体に形成するのが技術的に難し
い。

【０００４】さらに、従来は、表示エリアのすべてを一
定の間隔で書き換えていたため、表示解像度が高くなる
につれて画素クロックの周波数を速くする必要があっ
た。

【０００５】このような問題点を解決するものとして、
例えば特開2000-227608号公報には、表示内容が変化し
た水平画素ラインのみ選択走査して表示内容を書き換え
る技術が開示されている。

【０００６】しかしながら、このような水平画素ライン
毎の制御では必ずしも通常駆動時に比べて低消費電力化
は達成されない。

【０００７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、消費電力を低減でき、かつ小
型化が可能な表示装置を提供することにある。

【０００８】上述した課題を解決するために、本発明に
係る表示装置は、マトリクス状に配置された複数の表示
画素と、この表示画素の行方向に沿って配置される複数
本の走査線と、この表示画素の列方向に沿って配置され
るデータ線と、前記データ線に画素データを供給するデ
ータ線駆動回路と、前記走査線に走査信号を供給する走
査線駆動回路と、を備えた表示装置において、前記表示
画素は、前記走査信号に応答して対応する前記画素デー
タを格納する複数のデータビット記憶部と、前記複数の
データビット記憶部に格納された画素データ中の1ビッ
トデータを保持するとともに、前記複数のデータビット
記憶部のリフレッシュ動作を行う保持回路と、前記保持
回路で保持された１ビットデータの論理に応じて表示素
子を点灯させるか否かを制御する点灯制御部と、前記複
数のデータビット記憶部と前記保持回路との間に接続さ
れる転送用トランジスタと、を備える。

【０００９】

【発明の実施の形態】以下、本発明に係るについて、図
面を参照しながら具体的に説明する。

【００１０】以下、本発明に係る表示装置について、図
面を参照しながら具体的に説明する。

【００１１】（第１の実施形態）図１は本発明に係る表
示装置の第１の実施形態の概略構成を示すブロック図で
あり、液晶表示装置の構成を示している。

【００１２】図１の液晶表示装置は、画素アレイ部１
と、アドレスデコーダ２，３と、表示メモリ（VRAM）４
と、VRAMコントローラ５とを備えており、システムバス
Ｌ１を介してＣＰＵ６および周辺回路７と信号の送受を
行う。

【００１３】画素アレイ部１は、複数の１ビットメモリ
で各画素を構成した面積階調表示が可能な画素構造にな
っている。図２は１画素分の構造を示す図である。図示
のように、１画素はＲＧＢの各色表示画素ごとにそれぞ
れ４つの副画素領域で構成され、各領域にはそれぞれ１
ビット分のメモリが設けられている。図２は１表示画素
が各色ごとに４ビットの表示信号に基づく４つの副画素
領域で構成されている例を示しており、最下位ビットを
ｄ０、最上位ビットをｄ３とすると、各画素の画素値
は、２⁰・ｄ０＋２¹・ｄ１＋２²・ｄ２＋２³・ｄ３で表
される。これにより、各色ごとに、２⁴＝１６階調の表
示が可能となる。

【００１４】副画素領域内の各１ビットメモリは、Ａｌ
やＡｇ等で構成される例えば反射性を有する画素電極に
接続されている。これら反射画素電極の上面には液晶層
を挟んで例えば対向電極が配置されている。

【００１５】また、図２では、最下位ビットｄ０から最
上位ビットｄ３までの各４ビットの面積比が、ｄ０：ｄ
１：ｄ２：ｄ３＝１：２：４：８の例を示している。一
般には、各ビットの面積×白色の透過率が２のべき乗に
なるようにするのが望ましい。なお、１画素を構成する
副画素領域は、表示信号のビット数に対応して、例えば
６ビットの表示信号であれば所望の面積比率と成るよう
に６副画素領域に分割すればよい。

【００１６】各画素を構成する４つの副画素領域の配列
は、必ずしも各表示画素内で順番に並んでいる必要はな
く、図２Ａのように（ｄ０，ｄ３，ｄ１，ｄ２）の順に
並んでいてもよく、あるいは、図２Ｂのように（ｄ０，
ｄ１，ｄ２，ｄ３）の順に並んでいてもよい。また、図
２Ｃのように２次元状に並んでいても良く、これはメモ
リとの接続のしやすさ、カラーフィルタの構造とを考慮
し、開口率が最大となるようにするのが望ましい。

【００１７】図２ではＲＧＢの各色の表示画素を構成す
る副表示画素数が等しく、各色の表示階調数が１６階調
とした場合を示したが、色ごとに表現可能な表示階調数
を異ならしめても良い。例えば、図３は、ＲとＢが３ビ
ット、即ち３つの副画素領域で構成され、Ｇが４ビッ
ト、即ち４つの副画素領域で構成されている例を示して
いる。

【００１８】図２では各副画素領域の面積がＲＧＢの各
色で等しい例を説明したが、各副画素領域の面積がＲＧ
Ｂの各色で異なっていてもよい。実際には、最も自然な
色合いになるようにＲＧＢのビット数を定めればよい。
また、各副画素領域の面積比がＲＧＢの各色で異なって
いてもよい。

【００１９】図１のVRAMコントローラ５は、ＣＰＵ６か
ら送られる映像データをVRAM４に書き込み、VRAM４から
画素ブロック単位で映像データを取り出し、画素ブロッ
ク座標を示すアドレスデータとともにアドレスデコーダ
２、３に出力し、アドレスデコーダ２、３は画素アレイ
部１の対応する画素ブロックの１ビットメモリに映像デ
ータを格納する。

【００２０】画素ブロックのサイズは、１フォント描画
に要するドット数に略等しい。VRAMコントローラ５は、
１ビットメモリをアクセスするための分周用クロックを
出力する。また、VRAMコントローラ５は、データ休止期
間（ブランキング期間）中に中間電位を出力可能であ
る。

【００２１】画素アレイ部１は、データ休止期間中に１
ビットメモリのリフレッシュ動作および液晶印加電圧の
極性反転が行えるように、クロック発生回路を備えてい
る。

【００２２】VRAMコントローラ５はシリコンチップで構
成され、画素アレイ部１が形成されるガラス基板上に例
えばＣＯＧ（chip on glass）実装される。あるいは、V
RAMコントローラ５とＣＰＵ６を一個のシリコンチップ
にまとめて、ガラス基板上にＣＯＧ実装してもよい。さ
らに、このチップにVRAM４を内蔵してもよい。

【００２３】本実施形態は、画素アレイ部１全体を複数
の画素からなる二次元マトリクス状の画素ブロックに区
分けし、ブロック単位で各画素の１ビットメモリの書き
換えを行う点に特徴がある。ブロック単位で書き換えを
行うことで、周辺デコーダ回路のビット数を削減でき、
回路の実装面積が小さくなる。また、現実問題として、
１画素分だけの書き換えを行うことはほとんどなく、通
常は数十画素分まとめて書き換えを行うため、ブロック
単位で書き換えを行っても、消費電力を浪費するような
冗長動作には必ずしもならないですむ。

【００２４】さらに、本実施形態では、VRAM４に書き込
む単位よりも、VRAM４から読み出す単位を大きくしてい
る。これにより、書き換えが必要な範囲だけVRAM４の書
き換えを行うとともに、VRAM４からの高速読み出しが可
能になる。

【００２５】図１の液晶表示装置の具体例として、画素
数が256（×３）×256ドットで、16ドットの文字を表示
する場合、画素ブロックは16×16ドットの二次元マトリ
クス状にし、アドレスデコーダ２，３は４ビットデコー
ダとし、静止画時は６ビットとし、ポリシリコン発振回
路を用いて待機時液晶画素極性反転を行い、外部コント
ローラは完全休止させる。また、VRAM４、VRAMコントロ
ーラ５およびＣＰＵ６は一個のチップにまとめ、VRAM４
はＣＰＵ６の主記憶メモリの一部を用いる。このチップ
は、画素アレイ部１が形成されるガラス基板上にＣＯＧ
実装される。

【００２６】図４は画素アレイ部１と、その周辺の回路
構成を示すブロック図である。図示のように、画素アレ
イ部１は二次元マトリクス状に複数のメモリセル（画素
ブロック）１１に区分され、各メモリセル１１は複数の
画素で構成されている。メモリセル１１を構成する各画
素は面積が重み付けされた２並列に配置されるそれぞれ
３つの副画素、合計６副画素で構成され、それぞれの副
画素にはＳＲＡＭ構造の１ビットメモリが設けられてい
る。

【００２７】１ビットメモリは、等価回路的には、図示
のように、例えばトランジスタＱ１，Ｑ２とインバータ
ＩＶ１，ＩＶ２とで構成されるSRAMであって、データバ
ス１２から供給されたデータを保持する。１ビットメモ
リに保持されたハイレベル電圧またはローレベル電圧を
画素電極に印加し、画素電極とコモン電圧との間の電位
差を液晶層に印加する構造になっている。

【００２８】メモリセル１１には、ビット線駆動回路１
３とワード線駆動回路１４とが接続されている。ビット
線駆動回路は、データバス１２上の画素データをどのビ
ット線に供給するかを選択する列ブロックセレクタ１５
を有する。また、ワード線駆動回路１４は、行ブロック
セレクタ１６と、シフトレジスタ１７とを有する。行ブ
ロックセレクタ１６はいずれかのブロックを選択し、選
択したブロック内のワード線をシフトレジスタ１７が順
次駆動する。

【００２９】本実施形態では、例えば絶縁基板としてガ
ラス基板上に、低温ポリシリコン技術を利用して画素表
示用のトランジスタと駆動回路用のトランジスタを形成
する。ところが、低温ポリシリコンで形成されたトラン
ジスタは、シリコンウエハ上に形成される結晶シリコン
によるトランジスタに比べて動作速度が遅いため、電圧
振幅を大きくする必要がある。このため、ガラス基板の
外部から供給されたアドレスデータや映像データはガラ
ス基板上でレベル変換される。

【００３０】図５はメモリセル１１周辺の回路構成をよ
り詳しく示したブロック図である。図示のように、画素
データのレベル変換を行うレベルシフタおよびシリアル
−パラレル変換回路（ＳＰ変換回路）２１と、バッファ
２２と、データバッファ２３と、行側のアドレスバッフ
ァ２４および行ブロックデコーダ２５と、列側のアドレ
スバッファ２６、列ブロックデコーダ２７およびマルチ
プレクサ２８と、同期信号等を生成する制御回路２９
と、待機時用クロック発生回路３０と、クロック切替え
回路３１と、極性制御回路３２とを有する。

【００３１】図５のレベルシフタ２１でレベルシフトさ
れたデータは、シリアル−パラレル変換回路（ＳＰ変換
回路）２１で分周される。ＳＰ変換回路２１は、データ
期間をｎ倍（ｎは２以上の自然数）に引き延ばし、後段
側のデジタル回路でのタイミングマージンを確保しやす
くする。

【００３２】ガラス基板には、映像データと、書き込み
を行うブロックを指定するブロックアドレスデータとが
入力される。データバス１２は本数ができるだけ少ない
ほど望ましいため、本実施形態では、映像データとブロ
ックアドレスとを同一のバスで伝送するようにしてい
る。具体的には、各ブロックごとに、まずアドレスデー
タを伝送し、次に映像データを伝送する。アドレスデー
タは、行／列アドレスバッファ２４，２６に保持され、
データパスを確定する。また、映像データは、データバ
ッファ２３に蓄えられて所定の順序でマルチプレクサ２
８を経由して、画素アレイ部１内の信号線に送られる。

【００３３】図２のような１ビットメモリを用いて液晶
表示を行う場合、待機時も表示を継続しなければならな
い。ところが、液晶に直流電圧が長期間にわたり印加さ
れると液晶が焼き付け等を起こすため、待機時でも所定
期間毎に極性反転動作を行う必要がある。このため、本
実施形態では、図５に示すように待機時用クロック発生
回路３０を設け、待機時には通常よりも緩やかな速度で
極性反転を行う、例えば通常駆動時は１垂直走査周期で
待機時は４垂直走査周期で極性反転を行なうようにして
いる。このような待機時用クロック発生回路３０を設け
ることで、待機時にはシステムクロックを完全に停止さ
せることができ、消費電力の低減が図れる。

【００３４】（メモリと極性反転回路の具体例１）図６
は表示面積に重み付けの為された副画素ごとにSRAMと極
性反転回路を設けた液晶表示装置の構成を示す回路図で
あり、図６の一点鎖線で囲んだ部分がそれぞれの副画素
を示している。各副画素には、ワード線と、極性制御線
Ｐ＋，Ｐ−と、データ線とが接続されており、シングル
ワード線構造である。各副画素は、ワード線の電位によ
りオン・オフするトランジスタＱ３と、極性制御線Ｐ＋
の電位によりオン・オフするトランジスタＱ４と、極性
制御線Ｐ−の電位によりオン・オフするトランジスタＱ
５と、縦続接続されたインバータＩＶ３，ＩＶ４と、を
有する。トランジスタＱ３とインバータＩＶ３，ＩＶ４
とでＳＲＡＭが構成され、トランジスタＱ４，Ｑ５によ
り極性反転回路が構成される。

【００３５】図６の回路は比較的簡単であり、行単位ま
たは複数行単位のランダムアクセス回路と、また二次元
マトリクス状のランダムアクセス回路と組み合わせるこ
とにより、常に全画面更新を行う場合より大幅に低消費
電力にできるが、誤書き込みが生じやすい、ワード線負
荷が大きくなり消費電力が大きくなる、ワード線負荷が
大きくなるなどの問題が生じる場合もある。このような
問題を回避する手法として、以下に示すような二重ワー
ド線構造を組み合わせることができる。

【００３６】（メモリと極性反転回路の具体例２）図７
は二重ワード線構造の回路図である。図７の回路は、列
ワード線の電位によりオン・オフするトランジスタＱ６
を有する。トランジスタＱ６がオンすると、主ワード線
の電位が副ワード線に供給される。副ワード線は、行方
向に並んだ副画素それぞれに接続されている。例えば、
副ワード線がハイレベルのときは、トランジスタＱ３が
オンするとともに、SRAMのフィードバック経路にあるト
ランジスタＱ７がオフする。このときは、極性制御線Ｐ
＋，Ｐ−の電位により、トランジスタＱ４，Ｑ５のいず
れかがオンする。

【００３７】一方、副ワード線がローレベルのときはト
ランジスタＱ７がオンし、SRAM内の後段側のインバータ
出力が初段側のインバータの入力に帰還され、データが
保持される。

【００３８】このように、二重ワード線構造では、更新
対象のブロックのみ副ワード線がアクティブになり、そ
れ以外の副ワード線は非アクティブになるため、誤書き
込みが起きにくくなる。

【００３９】図８は二重ワード線構造を説明する図であ
り、図８の一点鎖線で囲んだ領域がデータの書き換え単
位を示すブロックである。図示のように、主ワード線と
列ワード線の電位により、いずれか一つの副ワード線の
みがアクティブになる。また、選択されたブロック内の
各１ビットメモリは順次駆動される。なお、ブロックの
単位となる範囲は特に制限はなく、何ラインにわたって
もよい。

【００４０】（メモリと極性反転回路の具体例３）図９
Ａはデータ線と極性制御線Ｐ＋，Ｐ−とを隣接画素で共
有する例を示す回路図である。図９の回路は、４つの重
み付けされた副画素で一画素を構成し、これにより各画
素毎に１６階調表示を実現する例であり、４つの副画素
は上下左右に２個ずつ配置されており、横方向に隣接す
る２つの副画素は、データ線を介して配置され、このデ
ータ線を共有している。副画素は、データ線に接続され
たトランジスタＱ３と、SRAMと、極性反転回路とを有す
る。SRAMは、トランジスタＱ４，Ｑ５およびインバータ
ＩＶ３，ＩＶ４とを有し、極性反転回路は、トランジス
タＱ４，Ｑ５を有する。

【００４１】図９の回路は、横方向に隣接する副画素１
００でデータ線を共有するため、これら２つの副画素１
００にはそれぞれ別個のワード線を接続する必要があ
る。すなわち、図７の回路よりもワード線が余計に必要
になる。一方、極性制御線Ｐ＋，Ｐ−は、上下方向に配
置された４つの副画素１００すべてに共通に接続され
る。

【００４２】ところで、図９Ａでは、横方向に隣接する
２つの副画素１００の間にデータ線を配置する例を説明
したが、図９Ｂに示すように、隣接する２つの副画素１
００の左端（あるいは右端）にデータ線を配置してもよ
い。

【００４３】（ディスプレイコントローラの構成）図１
のVRAM４とVRAMコントローラ５はワンチップにまとめら
れることが多い。

【００４４】図１０はVRAM４とVRAMコントローラ５をワ
ンチップにまとめたディスプレイコントローラのブロッ
ク図である。図示のディスプレイコントローラは、ＣＰ
Ｕ６とデータの送受信を行うホストインタフェース（ホ
ストＩ／Ｆ）部４１と、メモリコントローラ４２と、デ
ィスプレイFIFO４３と、ルックアップテーブル４４と、
VRAM４と、書き込み監視回路４５と、読み出しブロック
アドレス発生回路４６と、アドレス変換回路４７と、図
１のアドレスデコーダ２，３へのデータの受け渡しを行
うインタフェース（Ｉ／Ｆ）部４８とを有する。

【００４５】書き込み監視回路４５は、ＣＰＵ６がVRAM
４の内容を書き換えた否かを監視する。VRAM４の内容が
書き換えられると、読み出しブロックアドレス発生回路
４６は、所定時間内に書き換えられた画素を含む画素ブ
ロック分のアドレスを発生する。

【００４６】アドレス変換回路４７は、ＣＰＵ６が指定
したVRAM空間のアドレスを表示用のブロックアドレスに
変換する。ルックアップテーブル４４は、ＣＰＵ６が指
定した色階調データを１ビットメモリ用のデータに変換
する。

【００４７】（単一データ線メモリへの小振幅書き込
み）上述した図７の回路の場合、１ビットメモリにデー
タを書き込む際に、トランジスタＱ７をオフにしてメモ
リループをカットしている。このような制御により、デ
ータ線に送り込むデータの振幅を極小化することができ
る。この場合のデータの振幅は、インバータＩＶ３，Ｉ
Ｖ４のしきい値ばらつき＋α程度でよい。例えば、イン
バータＩＶ３，ＩＶ４のしきい値が、素子ばらつきを考
慮に入れて2.5Ｖ±0.3Ｖとすると、データ線が2.2Ｖ以
下の場合にはローレベルと認識され、2.8Ｖ以上の場合
にはハイレベルと認識される。

【００４８】そこで、図１１に示すように、０Ｖ−５Ｖ
振幅のデジタルバッファ５０の出力を、アナログバッフ
ァ５１にて２Ｖ−３Ｖ振幅の信号にレベルシフトした
後、１ビットメモリ５５に供給する。これにより、消費
電力の低減が図れる。

【００４９】また、１ビットメモリ５５内のどこかに容
量Ｃ１を接続するのが望ましい。このような容量Ｃ１を
付加することにより、ワード線をオフした後も容量にダ
イナミックに書き込みレベルが保持されるので、インバ
ータＩＶ３，ＩＶ４の遅延が大きくてワード線が活性化
している間にインバータループの動作が安定化しなくて
も、しばらく後に安定状態に到達できる。なお、容量Ｃ
１は外付けのものでなくてもよく、回路に寄生している
容量、液晶容量、または補助容量Ｃｓでも有効である。

【００５０】さらに、０Ｖ−５Ｖ振幅のデジタルデータ
を、アナログバッファ５１により、２Ｖ−３Ｖあるいは
１Ｖ−４Ｖの小振幅にすることにより、データ分配用の
バス配線で消費される電力を低減できる。アナログバッ
ファの代わりに、信号のロー／ハイに応じて１Ｖ−４Ｖ
電源線をデータ線に接続する簡単な方法も可能であり、
特性ばらつきの大きいポリシリコンＴＦＴでアナログバ
ッファを構成するよりも消費電力のロスが小さくなる。

【００５１】一方、図５のマルチプレクサなどの論理回
路は、比較的大きな振幅で駆動する必要がある。このた
め、図１２に示すように、小振幅に変換するアナログバ
ッファ５１の後段側に、大振幅に変換するレベルシフタ
５２を設ける必要がある。

【００５２】図１３はレベルシフタ５２の一例を示す回
路図、図１４は図１３の回路の入出力波形を示す図であ
る。図１４において、300nsecまではスイッチＳＷ１が
オンしてスイッチＳＷ２がオフする。このため、図１３
のコンデンサＣ２の左側電極は1.65Ｖになる。また、こ
のとき、インバータ５３の入出力端子はスイッチＳＷ３
を介して導通状態にあるため、インバータ５３の入出力
端子はしきい値電圧に略等しい電圧になる。

【００５３】300nsec以降はスイッチＳＷ１がオフして
スイッチＳＷ２がオンする。これにより、しきい値ばら
つきに応じた電圧に変換する。

【００５４】図１５はアナログバッファ５１周辺の詳細
な回路図である。アナログバッファ５１の入力端子に
は、スイッチＳＷ４，ＳＷ５が接続され、アナログバッ
ファ５１の出力端子にはコンデンサＣ３を介してインバ
ータ５４が接続されている。

【００５５】アナログバッファ５１は、簡単には図１６
Ａのような２個のトランジスタＱ８，Ｑ９で構成され
る。あるいは、図１６Ｂのように差動増幅回路構成にし
てもよい。

【００５６】上述した実施形態では、画素アレイ部１内
の１ビットメモリをSRAM構造にする例を説明したが、DR
AM構造や抵抗負荷型構造にしてもよい。図１７は１ビッ
トメモリの構造を示す図であり、図１７ＡはSRAM構造の
例、図１７Ｂは抵抗負荷型構造の例、図１７ＣはDRAM構
造の例を示している。

【００５７】SRAMを構成するインバータのPMOSトランジ
スタを抵抗に置き換えたものが図１７Ｂの抵抗負荷型構
造になる。また、図１７Ｃに示すDRAM構造の場合、点線
で示すDRAM部分の他に、リフレッシュと極性反転を行う
回路が複数ビットごとに設けられている。

【００５８】図１８は図１７ＣのDRAM構造のタイミング
図である。以下、図に基づいて図１７Ｃの動作を説明す
る。電源電圧ＶDDと接地電圧ＶSSは、その差を５Ｖに保
ちながら、COM電圧に同期して振る。

【００５９】まず、データ書き込みの手順を説明する。
データ書き込み時は、図１７Ｃのワード線Ｗiを活性化
することで、データが補助容量Ｃsと初段のインバータ
に印加される。このとき、信号Ａがハイレベルのため、
トランジスタはオフ状態であり、インバータのループは
遮断されている。

【００６０】次に、ワード線Ｗiを非活性にして信号Ａ
をローレベルにすると、インバータのループが活性化
し、初段のインバータのゲート容量にダイナミックに保
持されていた電圧レベルが反転増幅され、所望の電圧レ
ベルになる。

【００６１】次に、信号ＳＢiを導通させる。これによ
り、Ｃｓレベルは電源レベルに充電される。その後、ワ
ード線Ｗiを活性化して、上記の手順を繰り返す。

【００６２】一方、データ保持期間中の反転リフレッシ
ュは、以下の手順で行われる。図１７Ｃにおいて、信号
ＳＡiを活性化すると、補助容量Ｃｓの電圧レベルが初
段のインバータのゲートに動的に保持される。信号Ａが
ローレベルになると、インバータのループが活性化し、
このループの増幅動作により、保持レベルが電源レベル
になる。次に、信号ＳＢiを活性化すると、反転レベル
が補助容量Ｃｓに書き込まれる。次に、信号ＳＡ(I+1)
を活性化し、上記の手順を繰り返す。

【００６３】なお、データのリフレッシュは、データの
書き込みを行わない期間（ブランキング期間）に行われ
る。

【００６４】図１９は、メモリ全体を書き換える場合
と、行単位で書き換える場合と、行列単位で書き換える
場合とで、消費電力を比較した図である。図示のよう
に、消費電力が最も多いのはメモリ全体を書き換える場
合で、次に行単位で書き換える場合であり、消費電力が
最も少ないのが本実施形態と同様に行列単位で書き換え
る場合である。

【００６５】図２０はDRAM構造の１ビットメモリを利用
して画素アレイ部１を構成した場合の液晶表示装置の概
略構成を示すブロック図である。図２０の回路構成は、
基本的には図５と同様であるが、画素アレイ部１に反転
リフレッシュ回路つきのDRAMが設けられている点で図と
異なる。DRAM構造にすることで、SRAM構造よりも回路構
成を簡略化でき、消費電力も低減できる。

【００６６】以上では、１ビットメモリに記憶された論
理レベルに基づく表示を詳しく説明したが、デジタル映
像信号をアナログ電圧レベルにＤ／Ａ変換し、アナログ
電圧レベルをデータ線に印加し、液晶容量や、Ｃｓ容量
に書き込む通常の表示手段も併用できる。各副画素４bi
tメモリとし、待機表示モードではメモリベースの４bit
低消費電力表示、動画表示モードではＤ／Ａ変換による
６-８bit表示にできる。また、本発明における表示層は
液晶層に限らず、ＥＬ層等であってもよい。

【００６７】次に、第１の実施形態の液晶表示装置の好
適な具体例について図面を参照して説明する。

【００６８】この液晶表示装置は、ＰＤＡ用に用いられ
る対角４インチサイズ、総画素数320（×3）×480の表
示領域を備えた光反射型である。

【００６９】図２１は、この液晶表示装置の概略構成
図、図２２は表示画素の概略構成図、および図２３は液
晶表示装置の一部概略断面図である。

【００７０】この液晶表示装置は、絶縁基板として例え
ばガラスからなるアレイ基板２００上に、表示アレイ部
１、一対のＹアドレスデコーダ２ａ，２ｂ、Ｘアドレス
デコーダ３、および図１中のVRAMコントローラ５の機能
の一部を内蔵したインターフェイス部５ａとを、例えば
多結晶シリコン・トランジスタ（p-Si TFT）により一体
的に形成したものである。

【００７１】上記したインターフェイス部５ａをアレイ
基板２００上に一体的に形成することで、後述するグラ
フィック・コントローラＩＣ５ｂの出力ピン数を低減で
き、これによりグラフィック・コントローラＩＣ５ｂを
低廉化できることは勿論であるが、更に後述するがグラ
フィック・コントローラＩＣ５ｂ動作を停止させること
ができ、これにより一層の低消費電力化が達成される。

【００７２】この他、アレイ基板２００上には、図１中
のVRAMコントローラ５の機能の一部と表示メモリ（VRA
M）４とを１パッケージにまとめたグラフィック・コン
トローラＩＣ５ｂと、ＤＣ／ＤＣコンバータ等の電源回
路を内蔵した電源ＩＣ８とがＣＯＧ（chip on glass）
により実装されている。

【００７３】グラフィック・コントローラＩＣ５ｂはシ
ステムバスＬ１に直接接続されている。電源ＩＣ８は図
示しない外部電源に接続され、３Ｖの駆動電圧VDDおよ
びグランド電圧VSSの供給を受ける。

【００７４】表示アレイ部１は、上述したように総画素
数320（×3）×480で構成され、表示領域の左右で２分
割され、また上下で４分割された160（×3）×120画素
からなる８ブロック（Ａ１〜４，Ｂ１〜４）に区分され
る。表示アレイ部１内の左ブロック（Ａ１〜４）はＹア
ドレスデコーダ２ａによって制御され、右ブロック（Ｂ
１〜４）はＹアドレスデコーダ２ｂによって制御され
る。

【００７５】表示アレイ部１を構成する各表示画素は、
図２２に示すように、面積比率が２:１の副表示画素電
極８１ａ，８１ｂをそれぞれ備えている。第１の副表示
画素電極８１ａと対向電極Ｖcomとの間には液晶容量ＣL
caが形成され、第２の副表示画素電極８１ｂと対向電極
Ｖcomとの間には液晶容量ＣLcbが形成される。

【００７６】第１副画素電極８１aに対応して、３ビッ
ト分の画素データDATAを記憶するDRAM７１ａ-1，７１ａ
-2，７１ａ-3と、各DRAM７１ａ-1，７１ａ-2，７１ａ-3
に対応して設けられる転送用ＴＦＴ７２ａ-1，７２ａ-
2，７２ａ-3と、各DRAM７１ａ-1，７１ａ-2，７１ａ-3
に対して共通に設けられるリフレッシュ回路７３ａと、
第１副画素電極８１aとリフレッシュ回路７３ａとの間
に配置される極性反転回路７７ａとが設けられる。

【００７７】また、第１副画素電極８１ａの１／２の面
積をもつ第２副画素電極８１bに対応して、３ビット分
の画素データを記憶するDRAM７１ｂ-1，７１ｂ-2，７１
ｂ-3と、各DRAM７１ｂ-1，７１ｂ-2，７１ｂ-3に対応し
て設けられる転送用ＴＦＴ７２ｂ-1，７２ｂ-2，７２ｂ
-3と、各DRAM７１ｂ-1，７１ｂ-2，７１ｂ-3に対して共
通に設けられるリフレッシュ回路７３ｂと、極性反転回
路７７ｂとが設けられる。

【００７８】また、第１副表示画素電極８１ａと第２副
表示画素電極８１ｂとの間には、液晶容量ＣLca、ＣLcb
に保持された電荷を放電させるディスチャージ回路７８
が設けられている。

【００７９】DRAM７１ａ-1，７１ａ-2，７１ａ-3，７１
ｂ-1，７１ｂ-2，７１ｂ-3のそれぞれは、サンプリング
トランジスタSTr1〜STr5と容量Ｃs0〜Ｃs5とを有する。

【００８０】リフレッシュ回路７３ａ，７３ｂは、０Ｖ
（Ｖss）および５Ｖ（Ｖdd）の電圧ラインに接続され、
直列接続された２つのインバータＩＶ１，ＩＶ２と、初
段のインバータＩＶ１の入力端子と後段のインバータＩ
Ｖ２の出力端子との間に接続された帰還ＴＦＴ７６ａ，
７６ｂとを有する。そして、前段のインバータＩＶ１の
出力端子および後段のインバータＩＶ２の出力端子は極
性反転回路７７に接続されている。

【００８１】次に、図２１の液晶表示装置の動作につい
て説明する。

【００８２】図２１の液晶表示装置は、面積階調（各表
示画は２副表示画素電極８１a，８１bで構成される）と
パルス幅変調（１フレーム期間に点灯時間の異なる３つ
のサブフレーム期間を設け、各サブフレーム（第１〜第
３表示）期間の点灯時間の比率を、１：２：４とする）
とを組み合わせた駆動により、６ビット映像データに基
づく６４階調表示を実現するものである。

【００８３】各表示画素はメモリとしてDRAMを備えてい
るため、静止画等を表示する際には周辺駆動回路の動作
を停止させることができ、低消費電力化が可能になる。
また、表示領域の８ブロックの独立制御により、表示画
面の部分的な書換えが可能になるため、周辺駆動回路の
動作を部分的に停止させることができ、より一層の低消
費電力化が可能になる。

【００８４】詳しくは、グラフィック・コントローラＩ
Ｃは、グラフィック・コントローラＩＣ内のフレームメ
モリの更新がない期間には電源ＩＣ８に休止信号SHUTを
出力し、これに基づいて電源ＩＣ８は一部のブロックの
電源供給を停止して低消費電力化を図る。

【００８５】まず、グラフィック・コントローラＩＣに
映像データdataの入力がない場合について説明する。

【００８６】従来の液晶表示装置では、グラフィック・
コントローラＩＣに映像データdataの入力がない場合で
あっても、グラフィック・コントローラＩＣは常に１フ
レーム分の画素データを出力していたが、この実施例の
液晶表示装置では各画素がメモリを内蔵しているため、
グラフィック・コントローラＩＣからの一切の映像デー
タdataの出力を停止させることができる。また、これに
伴いＸアドレスデコーダの動作も停止させることがで
き、更に一部電源の出力も停止させることにより低消費
電力化が達成される。

【００８７】図２４はこの表示画素の１フレーム期間内
の表示タイミングを示す図である。図２４を参照して、
例えばＡ２ブロック内の一表示画素の表示を例にとって
説明する。

【００８８】まず、時刻ｔ１〜ｔ２の間では、DRAM71b-
1の容量Cs0にデータ線Xnbを介して０ビット目のデータ
（例えば、"0"）が保持されるとともに、DRAM71a-1の容
量Cs3にデータ線Xnaを介して３ビット目のデータ（例え
ば"1"）が保持される。

【００８９】その後、時刻ｔ２〜ｔ３（第１表示期間）
では、極性反転回路７７に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第１副表示画
素電極８１ａには５Ｖ（Ｖdd）の電圧が、第２副表示画
素電極８１ｂには０Ｖ（Ｖss）の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は０Ｖに設定されて
おり、これにより第１表示期間内（時刻ｔ２〜ｔ３）
は、第１副表示画素電極８１ａに対応する領域は光が透
過し、第２副表示画素電極８１ｂに対応する領域は光が
遮断する。

【００９０】その後、時刻ｔ３〜ｔ４の間では、制御信
号Aをハイレベルに設定して、第１および第２副表示画
素電極８１ａ，８１ｂの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量ＣLca，ＣLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
2の容量Cs1にデータ線Xnbを介して１ビット目のデータ
（例えば"1"）が保持されるとともに、DRAM71a-2の容量
Cs4にデータ線Xnaを介して４ビット目のデータ("0"）が
保持される。

【００９１】その後、時刻ｔ４〜ｔ５（第２表示期間）
では、極性反転回路７７に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第１副表示画
素電極８１ａには０Ｖ（Ｖss）の電圧が、第２副表示画
素電極８１ｂには５Ｖ（Ｖdd）の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は第１表示期間と同
様に０Ｖに設定されており、これにより第１表示期間内
（時刻ｔ２〜ｔ３）は、第１副表示画素電極８１ａに対
応する領域は光が遮断し、第２副表示画素電極８１ｂに
対応する領域は光が透過する。

【００９２】その後、時刻ｔ５〜ｔ６の間では、制御信
号Aをハイレベルに設定して、第１および第２副表示画
素電極８１ａ，８１ｂの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量ＣLca，ＣLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
3の容量Cs2にデータ線Xnbを介して１ビット目のデータ
（例えば"1"）が保持されるとともに、DRAM71a-3の容量
Cs5にデータ線Xnaを介して４ビット目のデータ("0"）が
保持される。

【００９３】その後、時刻ｔ６〜ｔ７（第３表示期間）
では、極性反転回路７７に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第１副表示画
素電極８１ａには５Ｖ（Ｖdd）の電圧が、第２副表示画
素電極８１ｂには０Ｖ（Ｖss）の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は０Ｖに設定されて
おり、これにより第１表示期間内（時刻ｔ２〜ｔ３）
は、第１副表示画素電極８１ａに対応する領域は光が透
過し、第２副表示画素電極８１ｂに対応する領域は光が
遮断する。

【００９４】このように、本実施例では、面積階調を実
現するための２つの副表示画素電極８１ａ，８１ｂと、
パルス幅変調を実現するための１フレーム期間内の第１
〜第３表示期間（第１〜第３表示期間の点灯時間の比率
は１：２：４）とを組み合わせた駆動により、６ビット
映像データに基づく６４階調表示が実現される。

【００９５】尚、次フレーム期間においては、極性反転
回路７７に入力される極性信号PolAはローレベル、PolB
はハイレベルに設定され、かつ対向電極の電圧は５Ｖに
設定されるため、同一の表示状態を維持しつつ、液晶に
印加される電圧極性を反転することができ、焼き付け防
止が図れる。

【００９６】以上のように、図２１の液晶表示装置で
は、グラフィック・コントローラＩＣに映像データdata
の入力がない場合にＸアドレスデコーダの動作を完全に
停止させ、内蔵されるDRAMに保持された画素データDATA
により表示を維持することができる。

【００９７】次に、上記の表示状態が続いた後に、グラ
フィック・コントローラＩＣに映像データdataが入力さ
れた場合（表示領域内のＡ１ブロックの一部の表示が変
更がある場合）について説明する。

【００９８】グラフィック・コントローラＩＣには、Ｃ
ＰＵ６（図1参照）からシステムバスＬ１を介してシス
テムクロックSYSCLKと共に、映像データdataおよびこの
映像データdataのアドレスデータadrsが入力される。グ
ラフィック・コントローラＩＣは、このアドレスデータ
adrsに基づいてグラフィック・コントローラＩＣ内のフ
レームメモリを順次更新する。

【００９９】グラフィック・コントローラＩＣは、入力
されるシステムクロックSYSCLKに基づいてＸアドレスデ
コーダ３を制御するＸクロックXCLKとＸスタートXSTを
出力するとともに、Ｙアドレスデコーダを制御するＹス
タートYSTをインターフェイス部５ａに出力する。ま
た、グラフィック・コントローラＩＣは、更新された映
像データdataに対応したＡ１ブロックの画素データDATA
およびＡ１ブロックの座標を指すアドレスデータADRSを
インターフェイス部５ａに出力する。

【０１００】インターフェイス部５ａは、入力されるＸ
クロックXCLKに基づいてＹクロックYCLKを生成し、この
ＹクロックYCLKおよびＹスタートYSTをＹアドレスデコ
ーダ２ａ，２ｂに出力し、またＸクロックXCLKおよびＸ
スタートXSTをＸアドレスデコーダ３に出力する。更に
インターフェイス部５ａは、入力されるブロック単位の
画素データDATAおよびアドレスデータADRSに基づき、Ｙ
アドレスデータYADRSをＹアドレスデコーダ２ａ，２ｂ
に出力すると共に、画素データDATAおよびＸアドレスデ
ータXADRSをＸアドレスデコーダ３に出力する。

【０１０１】Ｘアドレスデコーダ３は、入力される画素
データDATAおよびＸアドレスデータXADRSに基づいてＨ
／２期間でＡ２ブロックの一水平画素ラインに対応した
データをサンプリング回路ＳＰでサンプリングし、デー
タラッチＤＬで画素データDATAを保持する。そして、デ
ータ線ドライバＸＤＲ、データ線選択スイッチＸＳＷを
介してＡ２ブロックに対応するデータ線Ｘna，Ｘnbに、
対応する画素データDATAを各ビット順に順次出力する。

【０１０２】Ｙアドレスデコーダ２ａ，２ｂのデコード
部ＤＣは、入力されるＹアドレスデータYADRSに基づい
てＡ２ブロックに対応する制御部２Ｌのみをアクティブ
とし、制御部２Ｌは対応画素に信号（A,W1〜W3,SA1〜SA
3,PolA,PolB）を出力する。

【０１０３】図２４に示すＡ２ブロックのタイミングで
Ｘアドレスデコーダ３からＡ２ブロックに対応するデー
タ線Ｘna，Ｘnbに６ビットの画素データDATAが順次供給
される。また、Ｙアドレスデコーダ２ａからサンプリン
グパルスW1が順次供給され、これにより、まず、６ビッ
トDATAの０ビット目がDRAM７１ｂ-1の容量Cs0に保持さ
れるとともに、３bitがDRAM７１ａ-1の容量Cs3に保持さ
れる。次にサンプリングパルスW2が供給された時点で、
６ビットDATAの１ビット目がDRAM７１ａ-2の容量Cs1に
保持され、４bit目がDRAM７１ｂ-2の容量Cs4に保持され
る。次にサンプリングパルスW3が供給された時点で、６
ビットDATAの２bit目がDRAM７１ｂ-3の容量Cs2に保持さ
れ、５bit目がDRAM７１ａ-3の容量Cs5に保持される。

【０１０４】例えば、先の表示状態と異なり、DRAM７１
ｂ-1，７１ｂ-2，７１ｂ-3、７１ｂ-1，７１ｂ-2，７１
ｂ-3の容量Cs0に0bit目のデータ”1”が、容量Cs1に1bi
t目のデータ”0”が、容量Cs2に2bit目のデータ”1”
が、容量Cs3に3bit目のデータ”0”が、容量Cs4に4bit
目のデータ”1”が、容量Cs5に5bit目のデータ”0”が
保持されるものとする。

【０１０５】なお、本実施例の構成によれば、各DRAM７
１ａ-1〜７１ｂ-3と副表示画素電極８１ａ，８１ｂに電
流供給するリフレッシュ回路７３ａ，７３ｂとはサンプ
リング動作時に転送用トランジスタ７２ａ-1〜７２ｂ-3
により電気的に切り離されるため、表示動作と独立して
サンプリング動作を行うことが可能である。したがっ
て、表示動作を行うのと同時にDRAM７１a-1〜７１b-3の
リフレッシュを行うことができ、リフレッシュ期間を他
に設ける必要がなくなる。

【０１０６】図２４に示す0，3bit目のロード期間で、
転送パルスSA1により転送用トランジスタ７２ａ-1，７
２b-1は導通される。

【０１０７】例えば、第１表示期間（図２４の時刻ｔ２
〜ｔ３）では、極性反転回路７７に入力される極性信号
PolAがハイレベル、PolBがローレベルに設定され、第１
副表示画素電極８１ａには０Ｖ（Ｖss）の電圧が、第２
副表示画素電極８１ｂには５Ｖ（Ｖdd）の電圧がそれぞ
れ印加される。尚、この時、対向電極の電圧は０Ｖに設
定されており、これにより第１表示期間内は、第１副表
示画素電極８１ａに対応する領域は光が遮断し、第２副
表示画素電極８１ｂに対応する領域は光が透過する。

【０１０８】その後、図２４の時刻ｔ３〜ｔ４では、制
御信号Aをハイレベルに設定して、第１および第２副表
示画素電極８１ａ，８１ｂの電位を対向電極電位Vcomに
ショートさせる。これにより、液晶容量ＣLca，ＣLcbに
保持されている電荷はいったん放電される。また、DRAM
71b-2の容量Cs1にデータ線Xnbを介して１ビット目のデ
ータ（例えば"1"）が保持されるとともに、DRAM71a-2の
容量Cs4にデータ線Xnaを介して４ビット目のデータ("
0"）が保持される。

【０１０９】その後、時刻ｔ４〜ｔ５（第２表示期間）
では、極性反転回路７７に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第１副表示画
素電極８１ａには５Ｖ（Ｖdd）の電圧が、第２副表示画
素電極８１ｂには０Ｖ（Ｖss）の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は第１表示期間と同
様に０Ｖに設定されており、これにより第１表示期間内
（時刻ｔ２〜ｔ３）は、第１副表示画素電極８１ａに対
応する領域は光が透過し、第２副表示画素電極８１ｂに
対応する領域は光が遮断する。

【０１１０】その後、時刻ｔ５〜ｔ６の間では、制御信
号Aをハイレベルに設定して、第１および第２副表示画
素電極８１ａ，８１ｂの電位を対向電極電位Vcomにショ
ートさせる。これにより、液晶容量ＣLca，ＣLcbに保持
されている電荷はいったん放電される。また、DRAM71b-
3の容量Cs2にデータ線Xnbを介して１ビット目のデータ
（例えば"1"）が保持されるとともに、DRAM71a-3の容量
Cs5にデータ線Xnaを介して４ビット目のデータ("0"）が
保持される。

【０１１１】その後、時刻ｔ６〜ｔ７（第３表示期間）
では、極性反転回路７７に入力される極性信号PolAがハ
イレベル、PolBがローレベルに設定され、第１副表示画
素電極８１ａには０Ｖ（Ｖss）の電圧が、第２副表示画
素電極８１ｂには５Ｖ（Ｖdd）の電圧がそれぞれ印加さ
れる。尚、この時、対向電極の電圧は０Ｖに設定されて
おり、これにより第１表示期間内（時刻ｔ２〜ｔ３）
は、第１副表示画素電極８１ａに対応する領域は光が遮
断し、第２副表示画素電極８１ｂに対応する領域は光が
透過する。

【０１１２】尚、データ入力のなかった他のブロック
は、上述したように、DRAMに保持されている画素データ
に基づいて表示が維持される。

【０１１３】上述したように、本実施例の液晶表示装置
によれば、内蔵６ビットメモリと、面積階調（各表示画
素を２副表示画素電極８１a，８１bで構成）と、パルス
幅変調（１フレーム期間に点灯時間の異なる３つのサブ
フレーム期間を設け、各サブフレーム（第１〜第３表
示）期間の点灯時間の比率を、１：２：４とする）とを
組み合わせた構成により、静止画表示時にはＸアドレス
デコーダの動作を完全に停止させつつ、内蔵６ビットメ
モリにより６４階調表示を実現することができ、消費電
力を大幅に削減することができる。

【０１１４】また、表示領域を２次元的に複数のブロッ
クに区分し、それぞれ独立制御可能にしたことで、部分
的な領域の書換えも最小限の回路動作に留めて実現で
き、消費電力を大幅に削減することができる。

【０１１５】この実施例では、液晶に印加される電圧の
極性を１フレーム期間毎に反転させることで焼き付きに
よる表示品位の低下を防止したが、消費電力は増大する
もののフリッカを低減させるために１フレームに限らず
１水平画素ライン毎、あるいは複数水平画素ライン毎で
あってもかまわない。

【０１１６】また、この実施例では対向電極の電位をフ
レーム周期で変動させる、所謂コモン反転駆動を用いる
ことで、インバータへ入力される電源電圧を２つに抑え
ることができ、アレイ基板の構成を簡略化が達成され
た。

【０１１７】ところで、上記の実施例では、Ｙアドレス
デコーダを画素アレイ部１の左右に配置することで左右
方向に２分割することを実現したが、この他にも例えば
図２５に示すように列ワード線駆動回路を配置すること
で、左右方向での分割数に制限がなく、より細かくブロ
ック区分することが可能となる。即ち、先の実施例では
Ｙアドレスデコーダの指定で対応ブロックが一義的に決
定されたが、この実施例ではＹアドレスデコーダと列ワ
ード線駆動回路とのそれぞれの指定により対応ブロック
が決定されることとなる。

【０１１８】図２１の液晶表示装置の構成について、図
２３を参照して補足する。それぞれの回路ブロック等を
構成するＴＦＴは、ガラスからなる絶縁基板１００上に
多結晶シリコン（p-Si）１０１を活性層として形成さ
れ、ＮチャネルＴＦＴはリーク電流を低減するためにＬ
ＤＤ構造が採用されている。多結晶シリコン（p-Si）１
０１上には酸化シリコン膜からなるゲート絶縁膜１０２
が配置され、この上にＭｏＷ合金等からなるゲート電極
１０３が配置されている。そして、この上に酸化シリコ
ン膜からなる層間絶縁膜１０４を介して多結晶シリコン
（p-Si）１０１に電気的に接続されるソースおよびドレ
イン電極１０５，１０６が配置されている。更にこの上
にアクリル樹脂などからなる層間絶縁膜１０４が約３μ
ｍの膜厚で配置され、この上にＡｌからなる反射電極で
画素電極１０７が配置されてアレイ基板９９は構成され
ている。

【０１１９】このアレイ基板９９に対向する対向基板１
１０は、ガラス基板上にＣｒ等の金属、あるいは黒色樹
脂からなる遮光膜１１１が配置され、遮光膜１１１間に
赤、青、緑のカラーフィルタ１１２が配置され、この上
にＩＴＯ等の透明電極からなる対向電極１１３が配置さ
れて構成されている。

【０１２０】そして、アレイ基板９９と対向基板１１３
との間には配向膜１１４，１１５を介して液晶層１１６
が保持され、更に対向基板１１３上には偏光板１１７が
配置されて構成されている。

【０１２１】液晶層１１６としては、ツイスト・ネマチ
ック液晶等の他に、応答性に優れた強誘電性液晶、ＯＣ
Ｂ液晶等が好適に使用される。

【０１２２】また、液晶の表示モードとしては、上述し
た反射型の他に、透過型であってもよく、また反射電極
に開口が形成された反射と透過を兼用する反射・透過
型、更にはコレステリック液晶等の選択反射膜を用いた
半透過型等、種々の表示モードに適用することができ
る。

【０１２３】（第２の実施形態）第２の実施形態は、表
示素子としてＥＬ（electroluminescence）素子を用い
た例である。

【０１２４】このＥＬ素子は、図２６に示すようにガラ
スからなる絶縁基板１００上に多結晶シリコン（p-Si）
を活性層１３１として形成され、ＮチャネルＴＦＴはリ
ーク電流を低減するためにＬＤＤ構造が採用されてい
る。多結晶シリコン（p-Si）上には酸化シリコン膜から
なるゲート絶縁膜１３２が配置され、この上にＭｏＷ合
金等からなるゲート電極１３３が配置されている。そし
て、この上に酸化シリコン膜からなる層間絶縁膜１３４
を介して多結晶シリコン（p-Si）に電気的に接続される
ソースおよびドレイン電極１３５，１３６が配置されて
いる。更にこの上にアクリル樹脂などからなる層間絶縁
膜１３７が約３μｍの膜厚で配置され、この上にＡｌと
ＩＴＯ等の透明電極との積層体からなる反射性の画素電
極１３８が配置されている。

【０１２５】そして、画素電極を区画するために画素電
極間にはアクリル系黒色樹脂からなる画素分離用隔壁１
３９が配置され、画素分離用隔壁１３９に区画された画
素電極上に高分子イオンコンプレックスからなるホール
注入層１４０が配置されている。更にホール注入層１４
０上には、各画素に対応した共役ポリマーからなる発光
層１４１が配置され、この上に薄膜アルカリ土類金属と
ＩＴＯ等の透明電極との積層体からなるカソード電極１
４２が配置されて構成されている。

【０１２６】ホール注入層１４０や発光層１４１として
は、上記した高分子材料はインクジェット塗布により形
成可能であるため生産性が高く好適であるが、この発明
はこれに限られるものではなく各種低分子材料も好適に
使用可能である。

【０１２７】図２７は、このＥＬ素子の概略構成図であ
り、ＥＬ表示装置の１画素分の構成を示している。図示
のように、赤（Ｒ）色用、緑（Ｇ）色用、および青
（Ｂ）色用の３つのブロックで構成される。各ブロック
内には、画素データを記憶するDRAM７１と、転送用ＴＦ
Ｔ７２と、リフレッシュ回路７３と、駆動用ＴＦＴ７４
と、ＥＬ素子７５とが設けられる。

【０１２８】DRAM７１と転送用ＴＦＴ７２は画素データ
のビット数分だけ設けられる。例えば、図２７は６個の
DRAM７１と転送用ＴＦＴ７２を備えており、２⁶＝６４
階調の表示が可能である。

【０１２９】リフレッシュ回路７３は、直列接続された
２つのインバータＩＶ３，ＩＶ４と、初段のインバータ
ＩＶ３の入力端子と後段のインバータＩＶ４の出力端子
との間に接続された帰還ＴＦＴ７６とを有する。後段の
インバータＩＶ４の出力端子は、駆動用ＴＦＴ７４のゲ
ート端子に接続され、駆動用ＴＦＴ７４のソース端子に
はＥＬ素子７５が接続されている。

【０１３０】リフレッシュ回路７３には、６つのDRAM７
１と転送用ＴＦＴ７２が並列に接続されており、転送用
ＴＦＴ７２のいずれかがオンすると、対応するDRAM７１
のデータが読み出されてリフレッシュ回路７３に入力さ
れる。

【０１３１】図２７のＥＬ表示装置は、ＥＬ素子７５の
点灯期間を制御することにより、階調表示を実現してい
る。例えば６４階調表示を行う場合、図２８に示すよう
に、１フレーム期間に点灯時間の異なる６つのサブフレ
ーム期間を設け、各サブフレーム期間の点灯時間（同図
の黒部分）の比率を、１：２：４：８：16：32にする。
そして、画素データの値に応じて、各サブフレーム期間
内にＥＬ素子７５を点灯させるか否かを決定する。

【０１３２】図２８Ａは画素データ(1,1,1,1,1,1)の画
素の場合を例として、該画素のＥＬ素子が実際に点灯す
る期間を1フレームにわたり図示したものである。同図
の黒で示した期間に実際に該画素のEL素子部が発光す
る。図２８Ｂは画素データ(1,0,1,0,1,1)の画素の場合
を例として、該画素のEL素子が実際に点灯する期間を1
フレームにわたり図示したものである。

【０１３３】以下、図２７のＥＬ表示装置の動作を説明
する。まず、ワード線Wi〜W(i+5)を順にオンした状態
で、ビット線にデータを順に供給することにより、DRAM
７１への画素データの書き込みが行われる。

【０１３４】DRAM７１へのデータ書き込みが終了する
と、制御線ＳＡi〜ＳＡ(i+5)を制御することにより、６
つの転送用ＴＦＴ７２を一つずつ順にオンさせる。より
具体的には、サブフレーム期間ごとに、転送用ＴＦＴ７
２を順に交互にオンさせる。

【０１３５】これにより、オンした転送用ＴＦＴ７２に
接続されたDRAM７１のデータが順にリフレッシュ回路７
３に入力される。この時点では、制御線Ａはハイレベル
であり、帰還ＴＦＴ７６はオフしている。

【０１３６】次に、制御線Ａをローレベルにして帰還Ｔ
ＦＴ７６をオンさせる。これにより、リフレッシュ回路
７３でリフレッシュ動作が行われる。

【０１３７】一方、電源供給線には、図２８Ａと同周期
の図２８Ｃのような電圧パルスが供給される。したがっ
て、リフレッシュ回路７３の出力がハイレベルであれ
ば、駆動用ＴＦＴ７４がオンし、図２８Ａの黒色期間の
間、ＥＬ素子７５が点灯する。

【０１３８】DRAM７１に画素データを書き込むタイミン
グとＥＬ素子７５の発光タイミングは、一通りだけでは
なく、複数通りが考えられる。例えば、図２９ＡはＥＬ
素子７５の発光期間とは別個にDRAM７１のデータ更新期
間を設ける場合のタイミング図を示している。

【０１３９】また、図２９ＢはＥＬ素子７５の発光期間
の一部をDRAM７１のデータ更新に利用する例を示してい
る。発光期間中にデータの更新を行うには、例えば、転
送用ＴＦＴ７２や帰還ＴＦＴ７６をオフすればよい。

【０１４０】また、図２９ＣはＥＬ素子７５の発光期間
とDRAM７１のデータ更新とをほぼ同タイミングで行なう
例を示している。この場合は、リフレッシュ動作が終わ
るとすぐに転送用ＴＦＴ７２をオフしてDRAM７１とリフ
レッシュ回路７３とを分離してDRAM７１のデータ更新を
行なえばよい。さらに、次のようにすると、発光期間と
は全く独立にメモリ更新をすることが可能となる。即
ち、転送用ＴＦＴ７２によりDRAM７１の電圧をリフレッ
シュ回路に送っている最中であっても、ワード線Ｗｉが
活性化したら必ずＳＡiをローレベルにするロジックを
定める。発光シーケンスとメモリ更新シーケンスを全く
独立な周期で定めることができる。本発明のような構成
ならばこそ可能となる。

【０１４１】図２９Ａよりも図２９Ｂの方が発光期間を
長くでき、また、図２９Ｂよりも図２９Ｃの方が発光期
間を長くできる。一般には、発光期間が長い方が消費電
力を低減できる。

【０１４２】本実施形態では、DRAMリフレッシュ回路と
して二つのインバータの入出力をループ上に接続するも
のを用いたが、DRAM71の論理レベルを増幅する機能を有
した回路であれば他にも種々変形が可能である。

【０１４３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の１ビットメモリで１画素を構成し、１ビッ
トメモリに極性反転回路を組み込んだため、簡易な制御
で液晶の反転表示を行うことができる。

【０１４４】また、赤緑青の各色ごとに、面積の異なる
複数の１ビットメモリを設けるため、階調表示が可能に
なる。

【０１４５】さらに、副ワード線を設けるため、無関係
な１ビットメモリにデータを書き込むおそれがなくな
り、画質がよくなる。

【０１４６】また、隣接する１ビットメモリで、データ
線および極性制御信号を共通化するため、配線数を削減
できる。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の一実施形態の概略
構成を示すブロック図。

【図２】１画素分の構造を示す図。

【図３】各副画素領域の面積がＲＧＢの各色で異なる例
を示す図。

【図４】画素アレイ部１周辺の回路構成を示すブロック
図。

【図５】メモリセル１１周辺の回路構成をより詳しく示
したブロック図。

【図６】副画素ごとにSRAMと極性反転回路を設けた構成
を示す回路図。

【図７】二重ワード線構造の回路図。

【図８】二重ワード線構造を説明する図。

【図９】データ線と極性制御線Ｐ＋，Ｐ−を共有する例
を示す回路図。

【図１０】VRAM４とVRAMコントローラ５をワンチップに
まとめたディスプレイコントローラのブロック図。

【図１１】アナログバッファでレベルシフトする例を示
す図。

【図１２】小振幅に変換するアナログバッファ５１の後
段側に、大振幅に変換するレベルシフタ５２を設ける例
を示す図。

【図１３】レベルシフタの一例を示す回路図。

【図１４】図１３の回路の入出力波形を示す図。

【図１５】アナログバッファ５１周辺の詳細な回路図。

【図１６】アナログバッファの具体的構成を示す回路
図。

【図１７】１ビットメモリの構造を示す図。

【図１８】図１７ＣのDRAM７１構造のタイミング図。

【図１９】メモリ全体を書き換える場合と、行単位で書
き換える場合と、行列単位で書き換える場合とで、消費
電力を比較した図。

【図２０】DRAM７１構造の１ビットメモリを利用して画
素アレイ部１を構成した場合の液晶表示装置の概略構成
を示すブロック図。

【図２１】DRAM７１構造のメモリを利用して画素アレイ
部１を構成した場合の液晶表示装置の概略構成を示すブ
ロック図。

【図２２】図２１における一表示画素の概略構成を示す
図。

【図２３】図２１における液晶表示装置の概略構成図。

【図２４】図２１における液晶表示装置の駆動タイミン
グを示す図。

【図２５】DRAM７１構造のメモリを利用して画素アレイ
部１を構成した場合の他の液晶表示装置の概略構成を示
すブロック図。

【図２６】ＥＬ素子の概略断面図。

【図２７】本発明に係る表示装置の第２の実施形態を示
す概略構成図。

【図２８】フレームとサブフレームとの関係を示す図。

【図２９】発光期間とデータ更新期間との関係を示す
図。

【符号の説明】

１画素アレイ部２，３アドレスデコーダ４表示メモリ（VRAM）５ VRAMコントローラ６ＣＰＵ７周辺回路１１メモリセル１２データバス１３ビット線駆動回路１４ワード線駆動回路１５列ブロックセレクタ１６行ブロックセレクタ１７シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０９Ｇ 3/20 ６４１Ｇ０９Ｇ 3/20 ６４１Ｇ 3/30 3/30 Ｋ (56)参考文献特開平11−326874（ＪＰ，Ａ) 特開昭58−196582（ＪＰ，Ａ) 特開昭61−22326（ＪＰ，Ａ) 特開平５−188395（ＪＰ，Ａ) 特開平６−148680（ＪＰ，Ａ) 特開平５−265045（ＪＰ，Ａ) 特開平８−194205（ＪＰ，Ａ) 特開平９−243995（ＪＰ，Ａ) 特開平11−2797（ＪＰ，Ａ) 特開平10−26945（ＪＰ，Ａ) 特開平８−286170（ＪＰ，Ａ) 特開平10−68931（ＪＰ，Ａ) 特開2002−123218（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims

(57)【特許請求の範囲】

【請求項１】マトリクス状に配置された複数の表示画素
と、この表示画素の行方向に沿って配置される複数本の
走査線と、この表示画素の列方向に沿って配置されるデータ線と、前記データ線に画素データを供給するデータ線駆動回路
と、前記走査線に走査信号を供給する走査線駆動回路と、を
備えた表示装置において、前記表示画素は、前記走査信号に応答して対応する前記画素データを格納
する複数のデータビット記憶部と、前記複数のデータビット記憶部に格納された画素データ
中の1ビットデータを保持するとともに、前記複数のデ
ータビット記憶部のリフレッシュ動作を行う保持回路
と、前記保持回路で保持された１ビットデータの論理に応じ
て表示素子を点灯させるか否かを制御する点灯制御部
と、前記複数のデータビット記憶部と前記保持回路との間に
接続される転送用トランジスタと、を備えることを特徴
とする表示装置。
【請求項２】前記リフレッシュ回路は、縦続接続された２つのインバータと、後段のインバータの出力端子と前段のインバータの入力
端子との間に接続される帰還トランジスタと、を有する
ことを特徴とする請求項２に記載の表示装置。
【請求項３】前記転送用トランジスタは、前記走査信号
が活性化するときに非導通になることを特徴とする請求
項１または２に記載の表示装置。
【請求項４】前記画素データは、1色あたりm×n（m,nは
いずれも２以上の整数）ビットのデータからなり、 1色あたりm個の前記点灯制御部と、m個の前記保持回路
と、m×n個の前記データビット記憶部とが設けられるこ
とを特徴とする請求項１乃至３のいずれかに記載の表示
装置。
【請求項５】前記表示制御部は、前記画素データの上位
ビットから順に重み付けを変えながら、前期表示素子の
点灯時間を制御することを特徴とする請求項１乃至４の
いずれかに記載の表示装置。
【請求項６】前記表示画素は、２以上のグループに分け
られ、前記表示制御部は、これらグループのうち、特定グルー
プに属する表示画素のみ画素データを更新することを特
徴とする請求項１乃至５のいずれかに記載の表示装置。
【請求項７】前記表示素子は、液晶素子であることを特
徴とする請求項１乃至６のいずれかに記載の表示装置。
【請求項８】前記表示素子は、EL（エレクトロルミネッ
センス）素子であることを特徴とする請求項１乃至７の
いずれかに記載の表示装置。
【請求項９】前記リフレッシュ回路が前記データビット
記憶部のリフレッシュ動作を行うタイミングと、前記点
灯制御部が前記表示素子の点灯または非点灯の切替を行
うタイミングとを略一致させることを特徴とする請求項
１及至８のいずれかに記載の表示装置の駆動方法。
【請求項１０】マトリクス状に配置された複数の表示画
素と、前記複数の表示画素の行方向に沿って配置される複数本
の走査線と、前記複数の表示画素の列方向に沿って配置されるデータ
線と、前記データ線に画素データを供給するデータ線駆動回路
と、前記走査線に走査信号を供給する走査線駆動回路と、を
備えた表示装置において、前記複数の表示画素はそれぞれ、前記走査信号に応答して対応する前記画素データを格納
する複数のキャパシタ素子と、前記複数のキャパシタ素子に格納された画素データ中の
1ビットデータを保持する直列接続された第１及び第２
のインバータと、前記第２のインバータの出力端子及び
前記第１のインバータの入力端子の間に接続される帰還
TFTと、を有する保持回路と、前記複数のキャパシタ素子のいずれか一つを前記保持回
路の第1のインバータの入力端に接続するか否かを切り
替える転送用トランジスタと、前記保持回路で保持された１ビットデータの論理に応じ
て表示素子を点灯させるか否かを制御する点灯制御部
と、を備えることを特徴とする表示装置。