JPS6122326A - 階調表示装置 - Google Patents
階調表示装置Info
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- JPS6122326A JPS6122326A JP5535784A JP5535784A JPS6122326A JP S6122326 A JPS6122326 A JP S6122326A JP 5535784 A JP5535784 A JP 5535784A JP 5535784 A JP5535784 A JP 5535784A JP S6122326 A JPS6122326 A JP S6122326A
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- circuit
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- driving circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高品質の階調表示が可能な表示装置に関する。
近年、液晶、ＥＬ、ＰＡＰ％Ｐ Ｌ等のマトリクス型平
面表示装置の開発が盛んである。特にスイッチング素子
を画素毎に設けた所謂アクティブマトリクスによって高
密度の表示が可能となって来た。中でも液晶は低消費電
力、大面積可能等の長所により最も期待されている。し
かし液晶の欠点として見る方向によって輝度が異なると
いう視角特性の悪さが上げられる。これは特に階調表示
で顕著である。オン／オフのみの非階調表示では十分電
圧な印加できるのに対し、通常の階調表示は実効電圧変
調のため最も視角特性の悪い中間電圧印加による中間調
を使用しざるを得ない。この様な実効電圧変調による階
調表示の欠点を補う方法として、面積階調法が提案され
ている（特願昭５４−１６５４２２）。これは面積の異
なる複数の副画素をオン／オフ駆動し、その組合せによ
り点灯面積を変調して階調表示を行なうものである。
面表示装置の開発が盛んである。特にスイッチング素子
を画素毎に設けた所謂アクティブマトリクスによって高
密度の表示が可能となって来た。中でも液晶は低消費電
力、大面積可能等の長所により最も期待されている。し
かし液晶の欠点として見る方向によって輝度が異なると
いう視角特性の悪さが上げられる。これは特に階調表示
で顕著である。オン／オフのみの非階調表示では十分電
圧な印加できるのに対し、通常の階調表示は実効電圧変
調のため最も視角特性の悪い中間電圧印加による中間調
を使用しざるを得ない。この様な実効電圧変調による階
調表示の欠点を補う方法として、面積階調法が提案され
ている（特願昭５４−１６５４２２）。これは面積の異
なる複数の副画素をオン／オフ駆動し、その組合せによ
り点灯面積を変調して階調表示を行なうものである。
この方法では中間電圧を用いないため視角特性の良い高
品位の画素が得られろ。
品位の画素が得られろ。
しかし面積階調法の欠点としては次の点が挙げられろ。
第１に開口率の低下である。１０μｍ程度のデザインル
ールで薄膜トランジスタ（ＴＰＴ）やダイオード、非線
形抵抗（Ｎ Ｌ Ｒ，）等を形成しようとすると配線を
含めて一画素当りの非表示部面積は１００７Ｚ ７１＋
、 Ｘ ］ Ｏ０１１ｍ 〜８０ Ｉｔ ｍ Ｘ ８０
μｍ程度必要である。４ビツト１５階調を面積階調で実
現するには一単位画素当り４つの副画素が必要でありそ
の総面積は２００μｍＸ２００μｍ〜】６０μｍ Ｘ
］、 ６０μｍ程度となってしまう。
ールで薄膜トランジスタ（ＴＰＴ）やダイオード、非線
形抵抗（Ｎ Ｌ Ｒ，）等を形成しようとすると配線を
含めて一画素当りの非表示部面積は１００７Ｚ ７１＋
、 Ｘ ］ Ｏ０１１ｍ 〜８０ Ｉｔ ｍ Ｘ ８０
μｍ程度必要である。４ビツト１５階調を面積階調で実
現するには一単位画素当り４つの副画素が必要でありそ
の総面積は２００μｍＸ２００μｍ〜】６０μｍ Ｘ
］、 ６０μｍ程度となってしまう。
この事は１朋当り５〜６本の表示を行なうと開口率がゼ
ロになってしまう事を示している。
ロになってしまう事を示している。
第２に特に最小副画素の面積が小さい事による弊害であ
る。１７ｎｍ当り４本程度の表示を考えると開口部の面
積は１５０μｍＸ１５０μｍ〜２００μｍ×２００μｍ
となり４ビツトの最小副画素は４０μｍ×４０μｍ〜５
０μｍ×５０μｍ程度となってしまう。アクティブマト
リクスの場合画素はストレージ・キャパシタとして働く
が、この様な小面積では十分に機能しなくなる。
る。１７ｎｍ当り４本程度の表示を考えると開口部の面
積は１５０μｍＸ１５０μｍ〜２００μｍ×２００μｍ
となり４ビツトの最小副画素は４０μｍ×４０μｍ〜５
０μｍ×５０μｍ程度となってしまう。アクティブマト
リクスの場合画素はストレージ・キャパシタとして働く
が、この様な小面積では十分に機能しなくなる。
又、前出願（特願昭５８−１４７０４７ ）で示した如
く非線形素子やダイオード等の２端子のスイッチング素
子を用いたアクティブマトリクスでは画素容量とスイッ
チング素子容量の比が大きくないと駆動できない。又同
一表示装置内でこの容量比が余り異なると十分な表示が
不可能となる。
く非線形素子やダイオード等の２端子のスイッチング素
子を用いたアクティブマトリクスでは画素容量とスイッ
チング素子容量の比が大きくないと駆動できない。又同
一表示装置内でこの容量比が余り異なると十分な表示が
不可能となる。
以上の様に面積階調法は非常に魅力的な方法であるが実
用化が大変難しい。
用化が大変難しい。
本発明は上述のような従来例に於ける欠点を低減するも
のであり、従来の面積階調法と比べると開口率、最小副
画素面積ともに大きくなり、データ線数は少なくて済む
ので実装も楽である。又、面積階調法の長所である視角
特性はほとんど損う事がない。以下実施例に基づいて説
明する。
のであり、従来の面積階調法と比べると開口率、最小副
画素面積ともに大きくなり、データ線数は少なくて済む
ので実装も楽である。又、面積階調法の長所である視角
特性はほとんど損う事がない。以下実施例に基づいて説
明する。
第１図は従来の面積階調法を非線形素子アドレス型のア
クティブマトリクスに用いた場合の単位画素の一例であ
る。Ｎ Ｌは非線形素子、Ｓｌ、Ｂ２は走査線、Ｄｌ、
Ｂ２はデータ線、Ａ１、Ａ２、Ａ４、Ａ８はそれぞれの
面積比が１：２：４：８である副画素である。この４副
画素の選択によりＯ〜１５迄の１６レベル４ビツトの階
調表示が可能である。
クティブマトリクスに用いた場合の単位画素の一例であ
る。Ｎ Ｌは非線形素子、Ｓｌ、Ｂ２は走査線、Ｄｌ、
Ｂ２はデータ線、Ａ１、Ａ２、Ａ４、Ａ８はそれぞれの
面積比が１：２：４：８である副画素である。この４副
画素の選択によりＯ〜１５迄の１６レベル４ビツトの階
調表示が可能である。
第２図は本発明を同じく非線形素子アドレス型のアクテ
ィブマトリクスに適用した場合の単位画素の一実施例で
ある。Ｓｌは走査線、Ｄｌ、Ｂ２、Ｂ３はデータ線、Ｂ
１、Ａ４、八８は副画素でありそれぞれの面積比が３：
４：８となっている。
ィブマトリクスに適用した場合の単位画素の一実施例で
ある。Ｓｌは走査線、Ｄｌ、Ｂ２、Ｂ３はデータ線、Ｂ
１、Ａ４、八８は副画素でありそれぞれの面積比が３：
４：８となっている。
本実施例も第１図の従来例と同様４ビツト１５レベルの
階調表示が可能である。まず最上位ビットとその次のビ
ットの階調信号はオン／オフの２レベル信号として副画
素Ａ８、Ａ４に書き込まれる。
階調表示が可能である。まず最上位ビットとその次のビ
ットの階調信号はオン／オフの２レベル信号として副画
素Ａ８、Ａ４に書き込まれる。
この点は第１図の従来例と同様である。しかし下位２ビ
ツトも従来例ではオン／オフの２レベル信号として副画
素Ａ２、Ａ１に書き込まれたのに対し、本実施例ではオ
ン／オフの他に２中間レベルを含む４レベル信号として
副画素Ｂ１に書き込まれろ。
ツトも従来例ではオン／オフの２レベル信号として副画
素Ａ２、Ａ１に書き込まれたのに対し、本実施例ではオ
ン／オフの他に２中間レベルを含む４レベル信号として
副画素Ｂ１に書き込まれろ。
第３図は第２図の単位画素を用いた本発明による表示装
置の実施例のブロック図である。１は単位画素がマ）
ＩＪクス配置されてなる表示パネル、８１〜ＳＮは走査
線、Ｉ） １、■、ＤＩ、２、ＤＩ、３、Ｂ２、１、Ｂ
２．２、・・・・・・、ＤＭ、 ３はデータ線、２は
データ線駆動回路、６は走査線駆動回路、ＣＬはタイミ
ングパルス発生回路、Ａ／ＤはＡ／Ｄ変換器である。同
期信号と映像信号が合成されたコンポジットビデオ信号
ＶＤはタイミングパルス発生回路ＣＬとＡ／Ｄ変換器９
に入力される。タイミングパルス発生回路ＣＬは同期分
離回路、基準発振器を持ち、同期信号と基準信号をもと
に走査線駆動回路６、データ線駆動回路２及びＡ／Ｄ変
換器９に各種クロックパルス６．７．８を供給している
。
置の実施例のブロック図である。１は単位画素がマ）
ＩＪクス配置されてなる表示パネル、８１〜ＳＮは走査
線、Ｉ） １、■、ＤＩ、２、ＤＩ、３、Ｂ２、１、Ｂ
２．２、・・・・・・、ＤＭ、 ３はデータ線、２は
データ線駆動回路、６は走査線駆動回路、ＣＬはタイミ
ングパルス発生回路、Ａ／ＤはＡ／Ｄ変換器である。同
期信号と映像信号が合成されたコンポジットビデオ信号
ＶＤはタイミングパルス発生回路ＣＬとＡ／Ｄ変換器９
に入力される。タイミングパルス発生回路ＣＬは同期分
離回路、基準発振器を持ち、同期信号と基準信号をもと
に走査線駆動回路６、データ線駆動回路２及びＡ／Ｄ変
換器９に各種クロックパルス６．７．８を供給している
。
一方Ａ／Ｄ変換器９に入力される映像信号は４ビツトの
デジタル階調信号Ｇｌ、Ｇ２．Ｇ４、Ｇ８に変えられて
データ線駆動回路２に入力される。
デジタル階調信号Ｇｌ、Ｇ２．Ｇ４、Ｇ８に変えられて
データ線駆動回路２に入力される。
第４図はデータ線駆動回路２の一例である。上位２ピノ
）Ｇ４、Ｇ８は同じ形の回路に入力される。まずシフト
レジスタ４１．４４に入力されクロックパルスＣＬ１で
転送され、クロックパルスＣＬ ２によりラッチ４２，
４５にパラレルにラソチされろ。このラッチされたパラ
レル信号はデータ信号のオン／オフレベル±Ｖｄにレベ
ルシフトされデータ信号としてデータ線Ｄ１．２、Ｂ２
．２１、・・・、ＤＭ、２及びＩ） １．３、Ｂ２．３
、・・・・・・、ＤＭ、３に入力される。一方下位ビン
）Ｇｌ、Ｇ２も同様にシフトレジスタ４７，４９に記憶
された後ラッチ４８．５０にパラレルにランチされるが
、上位ビットの如くレベルシフタは通らずマルチプレク
サ５１により４レベルのデータ信号に変換される。ある
データ線に着目すると、下位ビットＧ１．Ｇ２がＯｌｏ
ならば電位レベル−Ｖｄ。
）Ｇ４、Ｇ８は同じ形の回路に入力される。まずシフト
レジスタ４１．４４に入力されクロックパルスＣＬ１で
転送され、クロックパルスＣＬ ２によりラッチ４２，
４５にパラレルにラソチされろ。このラッチされたパラ
レル信号はデータ信号のオン／オフレベル±Ｖｄにレベ
ルシフトされデータ信号としてデータ線Ｄ１．２、Ｂ２
．２１、・・・、ＤＭ、２及びＩ） １．３、Ｂ２．３
、・・・・・・、ＤＭ、３に入力される。一方下位ビン
）Ｇｌ、Ｇ２も同様にシフトレジスタ４７，４９に記憶
された後ラッチ４８．５０にパラレルにランチされるが
、上位ビットの如くレベルシフタは通らずマルチプレク
サ５１により４レベルのデータ信号に変換される。ある
データ線に着目すると、下位ビットＧ１．Ｇ２がＯｌｏ
ならば電位レベル−Ｖｄ。
１．０すｌ−＋バーｖ ｄ ／ ３．０、］ ナラハ＋
Ｖｄ ／３．１．１ならば＋Ｖｄという様に選ばれる。
Ｖｄ ／３．１．１ならば＋Ｖｄという様に選ばれる。
液晶等両極性駆動が必要な場合は一部タイミング毎に上
記極性が反転される。
記極性が反転される。
以上の如く２種の２レベル信号と１種の４レベル信号と
なったデータ信号が表示パネル１のデータ線Ｄ１．１、
ＤＩ、２、ＤＩ、３、・・・・・・に供給され、２レベ
ル信号は上位２ピツトに相当する副画素Ａ４、Ａ８ｙオ
ン／オフ的に点灯し下位２ビツトによる４レベル信号は
副画素Ｂ１を２レベルの中間調を含んで４レベルで点灯
スる。
なったデータ信号が表示パネル１のデータ線Ｄ１．１、
ＤＩ、２、ＤＩ、３、・・・・・・に供給され、２レベ
ル信号は上位２ピツトに相当する副画素Ａ４、Ａ８ｙオ
ン／オフ的に点灯し下位２ビツトによる４レベル信号は
副画素Ｂ１を２レベルの中間調を含んで４レベルで点灯
スる。
以上の実施例より明らかな如く、本発明は２レベル表示
される副画素と、３レベル以上で表示される副画素の総
光量により単位画素の階調表示を行なっている。特に実
施例では階調信号の上位ビットを２レベル表示で、下位
ビットを３レベル以上の表示で行なっている。
される副画素と、３レベル以上で表示される副画素の総
光量により単位画素の階調表示を行なっている。特に実
施例では階調信号の上位ビットを２レベル表示で、下位
ビットを３レベル以上の表示で行なっている。
本発明を用いると従来の面積階調の長所はほとんど保た
れる。本発明では一部中間電圧を印加しているため（Ｃ
完全なオン／オフ表示と比べると視角特性が悪いと考え
られるが、はとんどの輝度を決める上位ビットはオン／
オフ表示で行ない、中間電圧は微細階調を決める下位ビ
ットにのみ用いているため実用上視角特性はほとんど変
らない。
れる。本発明では一部中間電圧を印加しているため（Ｃ
完全なオン／オフ表示と比べると視角特性が悪いと考え
られるが、はとんどの輝度を決める上位ビットはオン／
オフ表示で行ない、中間電圧は微細階調を決める下位ビ
ットにのみ用いているため実用上視角特性はほとんど変
らない。
本発明は従来の面積階調の欠点をかなり改善できる。例
えば第１図と第２図を比べろと、単位画素当りの副画素
数は４から３に減少している。これは前述の開口率の改
善に寄与する。又外部への引き出し電極数も低減され実
装も楽になる。次に最小副画素の面積は単位画素面積で
規格化すると３倍になっている。この事によって最小副
画素のメモリ性が太１〕に改善される。従来は微細階調
はあきらめるか、成るいは各画素に付加容量を設けてメ
モリ性を補うしか方法がなかった。前者は高品位とは言
えず、後者はプロセス負荷が太きい。
えば第１図と第２図を比べろと、単位画素当りの副画素
数は４から３に減少している。これは前述の開口率の改
善に寄与する。又外部への引き出し電極数も低減され実
装も楽になる。次に最小副画素の面積は単位画素面積で
規格化すると３倍になっている。この事によって最小副
画素のメモリ性が太１〕に改善される。従来は微細階調
はあきらめるか、成るいは各画素に付加容量を設けてメ
モリ性を補うしか方法がなかった。前者は高品位とは言
えず、後者はプロセス負荷が太きい。
特に付加容量は薄膜絶縁膜を用いるためピンホール等に
よる歩留りの低下は避は難くコスト的にも大きな問題で
あった。更に他の本発明の長所は最大副画素と最小副画
素の面積比が小さくできる点にある。実施例では面積比
は８から８／３に低減されている。これは実施例に用い
た非線形素子等２端子スイツチング素子によるアクティ
ブマトリクスでは大きな利点であり、前出願（特願昭５
８−１４７０４７）に示した最適駆動が適用しやすくな
る。
よる歩留りの低下は避は難くコスト的にも大きな問題で
あった。更に他の本発明の長所は最大副画素と最小副画
素の面積比が小さくできる点にある。実施例では面積比
は８から８／３に低減されている。これは実施例に用い
た非線形素子等２端子スイツチング素子によるアクティ
ブマトリクスでは大きな利点であり、前出願（特願昭５
８−１４７０４７）に示した最適駆動が適用しやすくな
る。
以上述べた如く、本発明は広視角、高コントラストの高
品位なマ） ＩＪクス表示を実現する上で非常に有効で
あり、ポータプルテレビから壁掛はテレビ迄応用価値は
極めて高いと考えられる。
品位なマ） ＩＪクス表示を実現する上で非常に有効で
あり、ポータプルテレビから壁掛はテレビ迄応用価値は
極めて高いと考えられる。
尚、実施例の説明では２．２．４レベルの３副画素で単
位画素を構成したが、２．４．４レベル２．２．２．４
レベル、２．８レベル等他の組み合せでも勿論構わない
。
位画素を構成したが、２．４．４レベル２．２．２．４
レベル、２．８レベル等他の組み合せでも勿論構わない
。
又、非線形素子によるマトリクス表示以外でもダイオー
ド・マトリクス、成るいは薄膜トランジスタ・マトリク
ス等地のアクティブマトリクスでも有効であり、成るい
はスイッチング素子を用いないパノンブマトリクスでも
有効である。
ド・マトリクス、成るいは薄膜トランジスタ・マトリク
ス等地のアクティブマトリクスでも有効であり、成るい
はスイッチング素子を用いないパノンブマトリクスでも
有効である。
第１図は従来の面積階調法による一単位画素の平面図、
第２図は本発明の階調表示法による一単位画素の平面図
、第３図は本発明による階調表示装置のブロック図、第
４図はそのデータ線駆動回路のブロック図である。 Ａ１、Ａ２、Ａ４、Ａ８・・・・・・２レベル表示の副
画素、 Ｂ１・・・・・・４レベル表示の副画素、１・・・・・
・表示パネル、 ２・・・・・・データ線駆動回路、 ６・・・・・・走査線駆動回路。
第２図は本発明の階調表示法による一単位画素の平面図
、第３図は本発明による階調表示装置のブロック図、第
４図はそのデータ線駆動回路のブロック図である。 Ａ１、Ａ２、Ａ４、Ａ８・・・・・・２レベル表示の副
画素、 Ｂ１・・・・・・４レベル表示の副画素、１・・・・・
・表示パネル、 ２・・・・・・データ線駆動回路、 ６・・・・・・走査線駆動回路。
Claims (1)
- 複数の副画素よりなる単位画素が多数配置され、副画素
の点灯状態によって単位画素の階調を表示する階調表示
装置に於いて、各単位画素を構成する副画素のうち少な
くとも一つの副画素はオン／オフの２レベル表示を行な
い、少なくとも他の一つの副画素はオン／オフ及び中間
調の３レベル以上の表示を行ない、全副画素の総光量に
より単位画素の階調を表示する階調表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5535784A JPS6122326A (ja) | 1984-03-23 | 1984-03-23 | 階調表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5535784A JPS6122326A (ja) | 1984-03-23 | 1984-03-23 | 階調表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122326A true JPS6122326A (ja) | 1986-01-30 |
Family
ID=12996240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5535784A Pending JPS6122326A (ja) | 1984-03-23 | 1984-03-23 | 階調表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122326A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376533U (ja) * | 1986-11-07 | 1988-05-21 | ||
| WO1999012150A1 (fr) * | 1997-08-28 | 1999-03-11 | Seiko Epson Corproration | Dispositif d'affichage |
| JP2002504717A (ja) * | 1998-02-18 | 2002-02-12 | ケンブリッジ ディスプレイ テクノロジー リミテッド | エレクトロルミネッセントデバイス |
| WO2002047062A1 (fr) * | 2000-12-08 | 2002-06-13 | Matsushita Electric Industrial Co., Ltd. | Dispositif d'affichage electroluminescent |
| JP2002175040A (ja) * | 2000-09-05 | 2002-06-21 | Toshiba Corp | 表示装置及びその駆動方法 |
| JP2002328356A (ja) * | 2001-04-27 | 2002-11-15 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2002333870A (ja) * | 2000-10-31 | 2002-11-22 | Matsushita Electric Ind Co Ltd | 液晶表示装置、ｅｌ表示装置及びその駆動方法、並びに副画素の表示パターン評価方法 |
| EP1288903A2 (en) * | 1999-01-29 | 2003-03-05 | Seiko Epson Corporation | Organic electroluminescent display device |
-
1984
- 1984-03-23 JP JP5535784A patent/JPS6122326A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1288903A3 (en) * | 1999-01-29 | 2003-06-25 | Seiko Epson Corporation | Organic electroluminescent display device |
| KR100467905B1 (ko) * | 1999-01-29 | 2005-01-24 | 세이코 엡슨 가부시키가이샤 | 표시 장치 |
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