JP3947249B2 - 画像表示素子、画像表示装置およびその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は特に、表示信号入力時間を十分確保し、かつ高解像度表示を可能とする、二次元マトリクス状配列の複数の表示画素を備えた画像表示素子、画像表示装置及び画像表示装置の駆動方法に関する。
【０００２】
【従来の技術】
従来の画像表示技術を、液晶画像表示装置を例に採り、図１０を用いて説明する。
【０００３】
図１０は、従来の技術による液晶画像表示装置の構成図である。各表示画素には、透過光量を変調するためのＴＮ（Twisted Nematic）液晶層が設けられているが、これを静電容量１０５で示している。静電容量１０５にはＴＦＴ(Thin Film Transistor)スイッチ１０２が接続されている。ＴＦＴスイッチ１０２のゲートはゲート線１１１を介してシフトレジスタ１１４に接続されている。またＴＦＴスイッチ１０２のドレインは信号線１１２、ＤＡ変換器１１６を介してラッチ回路１１５に接続されている。シフトレジスタ１１４とラッチ回路１１５は、ともに制御回路１１８に接続され、制御回路１１８には信号入力端子１１９が設けられている。なお、ＴＮ液晶静電容量１０５の他端は共通電極１０７に接続されている。
【０００４】
シフトレジスタ１１４は、制御回路１１８から入力されるクロックに従い、順次ゲート線１１１を選択して高電圧レベルに設定する。ラッチ回路１１５には１行分の表示信号が入力されており、この表示信号はＤＡ変換器１１６を介して信号線１１２に入力される。シフトレジスタ１１４によってゲート線１１１を介して選択された行のＴＦＴスイッチ１０２はオン状態になるため、選択された行のＴＮ液晶静電容量１０５には、信号線１１２を介して表示信号が入力される。ＴＮ液晶は印加電圧によってその光学特性が制御されるため、図中には省略している偏光板及びバックライトと組合せることにより、表示画素マトリクスには画像情報を表示することができる。このような従来の画像表示装置の例としては、例えばSID94, Digest of Technical Papers, pp.359-362, (1994) 等が知られている。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする従来例の課題について、以下に図１１を用いて説明する。
【０００６】
図１１は、従来の画像表示装置による表示画像の例である。
【０００７】
画像表示領域１２１には、テキスト等からなる静止画像１２２，１２３と、ポインタ１２４，１２５が表示されている。ここでポインタ１２４は、ある時刻におけるフレーム（表示画像）内に表示されたものであり、一方ポインタ１２５はその次のフレームに表示されたものであり、ポインタ１２４とポインタ１２５とは異なった位置に表示されている。即ちポインタ１２４，１２５は動画像に相当する。この際にポインタの動きを視覚的に滑らかなものとするためには、一般にフレーム間の表示間隔を１／６０秒以下にすることが好ましい。そのためには全表示画素に対して１／６０秒以内に表示信号の入力を行う必要があるが、このことは表示装置の高解像度化を困難にしていた。表示画素が増加すると、１行あたりの表示信号入力時間が少なくなってしまうからである。
【０００８】
本発明の目的は、上記従来技術の問題点を解消し、表示信号入力時間を十分確保し、かつ高解像度表示を可能とする画像表示素子、画像表示装置及び画像表示装置の駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、１フレ−ム期間内に、二次元のマトリクス状に配列された複数の表示画素の全てに順次アドレスしこれに信号を入力すると共に、前記複数の表示画素の中の任意の特定の複数の表示画素のみについては、同一フレ−ム期間内にさらに再度あるいは複数回アドレスしこれらに信号を入力することにより、高解像度化された場合でも表示画素への表示信号入力時間を十分確保するものである。
【００１２】
また、請求項１に記載の第１の発明は、二次元のマトリクス状に配列され、かつ異なる複数のものから構成される複数のグル−プに分けられた複数の表示画素電極と、前記複数の表示画素電極の各々に対応して設けられ、かつ第１，第２の二つの入出力端子及び制御信号入力端子の３個の端子を有し、該第１の入出力端子が対応する前記複数の表示画素電極の一つに接続された複数のスイッチング素子と、前記複数の表示画素電極を行単位で走査する信号を供給する複数の走査用信号線と、前記複数の表示画素電極グル−プの各々に対応して設けられ、一方の入力端子が、対応する前記複数の走査用信号線の一つに接続され、出力端子が、対応する前記複数の表示画素電極グル−プの同一グル−プに属する前記複数の表示画素電極に接続される前記複数のスイッチング素子の制御信号入力端子に共通に接続された複数の２入力ＡＮＤ回路と、前記行単位走査で同時にアドレスされる前記複数の表示画素電極に接続されている前記複数のスイッチング素子の前記第２の入出力端子の各々に接続される複数の表示信号線と、前記行単位走査で同時にアドレスされる前記複数の表示画素電極グル−プに対応して設けられている、複数の２入力ＡＮＤ回路の他方の入力端子の各々に接続された複数の画素選択用信号線とを備えた画像表示素子である。
【００１４】
また、請求項２に記載の第２の発明は、請求項１記載の画像表示素子と、前記複数の表示信号線に表示信号を供給する入力信号生成回路と、前記複数の走査用信号線を順次及びランダムにアドレスする走査用電圧を供給する第１のデコ−ダ手段と、前記第１のデコ−ダ手段によりアドレスされた前記複数の走査用信号線に対応する前記複数の２入力ＡＮＤ回路の内の、所望するものをランダムにアドレスする信号を出力する第２のデコ−ダ手段と備えた画像表示装置である。
【００２０】
また、請求項３に記載の第３の発明は、二次元のマトリクス状に配列された複数の表示画素と、該複数の表示画素の特定の一部を選択するための表示画素選択手段と、該表示画素選択手段によって選択された前記特定の一部の表示画素に、表示情報を入力するための表示情報入力手段と、該表示画素には、該表示情報を記憶し表示するための画像表示手段とを有する画像表示装置において、前記表示画素選択手段は、前記二次元マトリクスの行方向、列方向にそれぞれ設けられており、前記複数の表示画素には、前記行方向及び列方向の前記表示画素選択手段から同時に選択された場合にのみ、該表示情報入力手段からの表示情報を受け付けるための、論理ゲート手段が設けられ、該論理ゲート手段１個に、前記複数の表示画素の中の３個が対応し、この対応する３個の表示画素の各々に設けられた入力スイッチが前記論理ゲート手段１個によって制御され、かつこの対応する３個の表示画素はそれぞれ赤色、緑色、および青色情報を表示することを特徴とする画像表示装置である。
【００２３】
また、請求項４に記載の第４の発明は、請求項３記載の発明において、上記画像表示手段は、前記表示情報を電荷として記憶するための記憶容量を備えていることを特徴とする。
【００２５】
また、請求項５に記載の第５の発明は、請求項３記載の画像表示装置の駆動方法において、前記行方向の表示画素選択手段により前記複数の表示画素を一行分、前記列方向の表示画素選択手段により前記複数の表示画素の複数列分を選択し、前記行方向及び列方向の表示画素選択手段により同時に選択された前記複数表示画素にのみ、該表示情報入力手段からの表示情報を入力することを特徴とする画像表示装置の駆動方法である。
【００２６】
また、請求項６に記載の第６の発明は、請求項３記載の発明において、前記論理ゲート手段は、ＣＭＯＳインバータ回路とＮＭＯＳトランジスタスイッチを含み、該ＣＭＯＳインバータ回路の入力ゲートとＰＭＯＳのソースとがそれぞれ前記行方向と列方向の表示画素選択手段に接続され、該ＣＭＯＳインバータの出力が該ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする。
【００２７】
また、請求項７に記載の第７の発明は、請求項３記載の発明において、上記論理ゲート手段は、２つのＮＭＯＳトランジスタスイッチを含み、第１のＮＭＯＳトランジスタスイッチのゲートとドレインはそれぞれ前記行方向と列方向の表示画素選択手段に接続され、第１のＮＭＯＳトランジスタスイッチのソースが第２のＮＭＯＳトランジスタのゲートに接続されていることを特徴とする。
【００２８】
また、請求項８に記載の第８の発明は、請求項３記載の発明において、上記論理ゲート手段は、ＣＭＯＳの２入力ＮＯＲ論理回路とＮＭＯＳトランジスタスイッチを含み、該ＣＭＯＳの２入力ＮＯＲ論理回路の２つの入力ゲートはそれぞれ前記行方向と列方向の表示画素選択手段に接続され、該ＣＭＯＳの２入力ＮＯＲ論理回路の出力が該ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする。
【００２９】
【発明の実施の形態】
先ず、本発明の第１の実施の形態について、図１、図２Ａ、２Ｂ、２Ｃ、図３、図４を用いて説明する。
【００３０】
図１は本発明をカラ−液晶表示装置に適用した第１の実施の形態の構成図であり、例えば三原色、赤色，緑色，青色を表示する三種類の表示画素（ピクセル，pixel）からなるトリプレット（triplet）Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４．．．，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４．．．等が多数配列されて画像表示領域を形成している場合を示す。各表示画素ＰＲ，ＰＧ，ＰＢには、少なくとも一方の基板が透明な一対の基板の間にサンドイッチされた、透過光量を変調するためのＴＮ(Twisted Nematic)液晶層が設けられているが、図１では、これらを静電容量１５，１６，１７で示している。静電容量１５，１６，１７のそれぞれにはＴＦＴ(Thin Film Transistor)スイッチ１２，１３，１４が接続され、それらのゲートには２入力ＡＮＤ論理回路１１の出力が入力されている。
【００３１】
表示画素トリプレットＴ１１，Ｔ１２，Ｔ１３，Ｔ１４．．．，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４．．．はマトリクス状に配列されており、２入力ＡＮＤ論理回路１１の一方の入力はＹ方向ゲート線３１を介してＹデコーダ４４に接続されており、２入力ＡＮＤ論理回路１１の他の一方の入力はＸ方向ゲート線２１を介してＸデコーダ４３に接続されている。またＴＦＴスイッチ１２，１３，１４のドレインは、それぞれ信号線２２，２３，２４を経て、ＤＡ変換器４２を介して入力信号ラッチ回路４１に接続されている。Ｙデコーダ４４、Ｘデコーダ４３、及びラッチ回路４１は、ともに制御回路４５に接続され、制御回路４５には信号入力端子４６が設けられている。なお、ＴＮ液晶容量１５，１６，１７の他端は共通電極４７に接続されている。
【００３２】
次に図１の動作に関して説明する。制御回路４５は、所望の１行に関する表示信号を、Ｙデコーダ４４、Ｘデコーダ４３、入力信号ラッチ回路４１に入力する。この時Ｙデコーダ４４には所望の１行のアドレスが入力され、Ｘデコーダ４３には表示信号を書き替えるべき表示画素のアドレス群が、入力信号ラッチ回路４１には書き替えるべき新たな表示信号と列アドレス群が入力される。次いでＹデコーダ４４が所望の行に相当するＹ方向ゲート線３１をオンに、Ｘデコーダ４３が表示信号を書き替えるべき表示画素のみのＸ方向ゲート線２１をオンにすることによって、所望の行内の特定のトリプレットの２入力ＡＮＤ論理回路１１の出力がオンになり、そのトリプレット内の表示画素のＴＦＴスイッチ１２，１３，１４をオンさせる。このとき入力信号ラッチ回路４１からは書き替えるべき新たな表示信号が出力され、この表示信号はＤＡ変換器４２を介して信号線２２，２３，２４に入力される。従ってこの表示信号は、前述の所望の行内の特定のトリプレット内の表示画素に於いてのみ、ＴＮ液晶静電容量１５，１６，１７に入力される。
【００３３】
本実施の形態に於いては、以上の動作をＹ方向の行アドレスを変えて繰り返すことにより、表示画素マトリクス内の任意の領域の表示画素の表示信号を書き替えることが可能である。なおＴＮ液晶は印加電圧によってその光学特性が制御されるため、図中には省略している偏光板及びバックライトと組合せることにより、表示画素マトリクスに画像情報を表示することができることは従来例で既に述べたとおりである。
【００３４】
本実施の形態においては、３つのＴＮ液晶静電容量１５，１６，１７を介する光路中に、それぞれ赤、緑、青の色フィルタを設けることにより、赤色，緑色，青色を表示する表示画素ＰＲ，ＰＧ，ＰＢを形成することができる。
【００３５】
なお、図１においては、一つのトリプレット内の三個の表示画素ＰＲ，ＰＧ，ＰＢが、一つの直線上に配列されているが、本発明はこれに限定されるものではなく、トリプレットＴ１１では、緑色表示画素ＰＧを三角形の頂点に、赤色表示画素ＰＲ，青色表示画素ＰＢをそれぞれ該三角形の底辺の左端，右端に配置し、この右隣りのＴ１２では、該三角形を１８０度回転し、その上辺の左端，右端に赤色表示画素ＰＲ，青色表示画素ＰＢをそれぞれ配置し、これらの下方中央に緑色表示画素ＰＧを配置し、以下Ｔ１３，Ｔ１４．．．についても同様に繰り返してカラ−陰極線管同様のカラ−表示画素配置とし、カラ−表示の解像度を向上させることも可能である。
【００３６】
さらに、本実施の形態においては、一つのトリプレット内の三個の表示画素を、三原色表示に振り分けたが、本発明はこれに限定されるものではなく、ある一つの表示画素を書き替える際には、同時に書替えの必要がある他の表示画素など、互いに常に密接な関係を有する表示画素群に振り分けることが出来る。
さらに、本実施の形態においては、３個の表示画素をまとめて１つのグル−プとしトリプレットを形成しているが、本願発明は、３個以外の複数の密接な関係を有する表示画素群をまとめて１つのグル−プとした場合にも適用できることは云うまでもない。例えば、２個の表示画素をまとめてダブレット（doublet）とし、ある表示とその陰影表示に振り分ける、または４個の表示画素をまとめてカルテット（quartette）とし、３原色表示と輝度表示に振り分けること等が出来る。
【００３７】
さらに、上記一つの２入力ＡＮＤ回路に共通に接続される複数の表示画素からなる一つのグル−プ内におけるそれら表示画素の振り分けは、表示色基準ばかりでなく、表示画素の形状，表示内容に依ってもよいことは勿論で、例えば、７個の表示画素を数字８を形成するように配列して、一つのグル−プが一桁の数字を表示するようにすることも出来る。
【００３８】
次にここで、本実施の形態における画像の表示方法に関してより詳しく説明する。
【００３９】
図２（Ａ）は、本実施の形態による表示画像の例である。画像表示領域５１には、テキスト等からなる静止画像５２，５３と、ポインタ５４，５５が表示されている。ここでポインタ５４は、ある時刻におけるフレーム（表示画像）内に表示されたものであり、一方ポインタ５５はその次のフレームに表示されたものであるが、ポインタ５４とポインタ５５とは異なった位置に表示されている。即ちポインタ５４，５５は動画像に相当する。この際にポインタの動きを視覚的に滑らかなものとするためには、ポインタ５４，５５の部分だけを１／６０秒以下の時間間隔で表示し直せば良い。この際に、信号入力端子４６には、表示を変更する部分のみの表示信号を入力すれば十分である。このために本実施の形態においては、画像表示装置の高解像度化を容易に実現することが可能である。
【００４０】
このような表示情報の書き込み方法に関して、以下に図２（Ｂ）を用いて詳しく説明する。図２（Ｂ）は、本実施の形態による、表示画面上に於ける表示タイムチャ−トの例である。
【００４１】
簡単のために、図中では表示画面上のｙ方向画素数を６画素（図１においてトリプレット群６行に相当）と仮定し、各行には（１）から（６）迄の番号が示されている。図２（Ｂ）に示された表示画面上には文字を含む静止画が表示されているが、ハッチングを施した部分が動画を表示している領域である。図２（Ｂ）の表示タイムチャ−トに、各行に於ける画像信号の書き込み順序が示されている。ここで白い四角は文字を含む静止画像の書き込み時間を、ハッチングされた四角は動画像の書き込み時間を表している。静止画像は、（１）から（６）までの行に順に書き込まれて行き、１／２０秒で１画面の書き込みが完了する。即ち１／２０秒毎にリフレッシュされる。これに対して動画部分の書き込みは、上記静止画の書き込みの合間に行われており、１／６０秒で１画面の書き込みが完了する。即ち１／６０秒毎にリフレッシュされる。この様にして本実施の形態は、表示画面全体の書き込み速度の増加を抑えながら、動画の書き込みには十分な速度を得ている。
【００４２】
なお静止画像のリフレッシュ速度は、ＴＮ液晶静電容量１５，１６，１７に於けるリ−ク電荷量が無視できる速度に設定すべきである。また図２（Ｂ）に於いては動画のフレ−ムレ−トを静止画のフレ−ムレ−トの整数倍に設定しているが、この条件にこだわらずに、任意のフレ−ムレ−ト比率に対しても本発明が適用可能であることは自明である。
【００４３】
また本実施の形態においては、表示情報の書替え領域を工夫することにより制御回路４５の動作の簡略化を図ることができる。例えば上記の画像表示方法の説明ではポインタ５４，５５の部分のみの書替えについて述べたが、書替え部分をポインタを含む矩形部分５６，５７とすることにより、列方向の選択アドレスが連続的になり、列方向のアドレス出力の簡略化が可能である。
【００４４】
なお、以上の説明では、動画像としてポインタを例に用いて説明を行ったが、一般の動画像のウインドウ表示等に関しても、全く同様であることは言うまでもない。
【００４５】
上記の説明に於いては、ＴＦＴスイッチ１２，１３，１４、ＴＮ液晶容量１５，１６，１７、２入力ＡＮＤ論理回路１１を有する各表示画素の構造に関しては簡単に述べたが、以下その詳細構造およびその動作に関して図３、図４を用いて説明する。
【００４６】
図３は本実施の形態における１トリプレットの回路構成図である。図１における２入力ＡＮＤ論理回路１１はＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２から成るＣＭＯＳインバータで構成されており、ＰＭＯＳトランジスタ６１のソースはＹ方向ゲート線３１により、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２のゲートはＸ方向ゲート線２１により選択される。なお本発明の説明に出て来るＭＯＳトランジスタは、特にことわらないが、ＴＦＴトランジスタで構成するのが自然である。ＴＦＴスイッチ１２，１３，１４のソースには、ＴＮ液晶静電容量１５，１６，１７の他に信号電荷保持静電容量１８，１９，２０が設けられており、信号電荷保持静電容量１８，１９，２０の他端はＮＭＯＳトランジスタ６２のソースとともにソース電極４８に接続されている。なおソース電極４８は、例えば接地電位に固定されている。
【００４７】
図４は表示画素の選択パルスの説明図である。各パルスにおいてＨは高電圧、Ｌは低電圧を表しており、例えばＨは５Ｖ、Ｌは０Ｖである。図示したようにＹ方向ゲート線３１がＨレベルかつＸ方向ゲート線２１がＬレベルの場合には、上記ＣＭＯＳインバータはＡＮＤ論理回路として動作する。すなわちＹ方向ゲート線３１はＨレベルが選択、Ｘ方向ゲート線２１はＬレベルが選択を表現する。なお本実施の形態においてはＴＦＴスイッチ１２，１３，１４をＮＭＯＳであるとしたが、これはＮＭＯＳＴＦＴの方が移動度が高く、トランジスタの小型化が図り易いためである。しかしながらＴＦＴスイッチ１２，１３，１４はＰＭＯＳで構成することも明らかに可能であり、この場合にはソ−ス電極４８をＨレベルに固定し、トランジスタ６１をＮＭＯＳ，トランジスタ６２をＰＭＯＳに変更した上、でＹ方向ゲート線３１はＬレベルが選択、Ｘ方向ゲート線２１はＨレベルが選択を表現するものと規定すれば良い。
【００４８】
なお信号電荷保持静電容量１８，１９，２０の一端は、ＮＭＯＳトランジスタ６２のソースとともにソース電極４８に接続したが、別に新たな定電圧印加手段を設け、これに接続しても構わない。さらにＴＮ液晶静電容量１５，１６，１７が充分な大きさであれば、信号電荷保持静電容量１８，１９，２０は省略することも可能である。
【００４９】
本実施の形態においては、液晶静電容量１５，１６，１７への信号入力のスイッチング素子として、ＭＯＳＴＦＴを使用しているが、本発明はこれに限定されるものではなく、他の三端子タイプのスイッチング素子に置き換えることができることは言うまでもない。
【００５０】
次に、本発明の第２の実施の形態について、図５、図６、図７を用いて説明する。
【００５１】
図５は本発明の第２の実施の形態の構成図である。各表示画素には透過光量を変調するためのＴＮ（Twisted Nematic）液晶層が設けられているがこれを静電容量７５で示している。液晶静電容量７５にはＴＦＴ(Thin Film Transistor)スイッチ７２が接続され、ＴＦＴスイッチ７２のゲートには２入力ＡＮＤ論理回路７１の出力が入力されている。表示画素はマトリクス状に配列されており、２入力ＡＮＤ論理回路７１の一方の入力はＹ方向ゲート線３１を介してＹデコーダ４４に接続されており、２入力ＡＮＤ論理回路１１の他方の入力はＸ方向ゲート線８１を介してＸデコーダ８７に接続されている。またＴＦＴスイッチ７２のドレインは、信号線８２を経て、ＤＡ変換器８６を介して入力信号ラッチ回路８５に接続されている。Ｙデコーダ４４、Ｘデコーダ８７、及びラッチ回路８５は、ともに制御回路８８に接続され、制御回路８８には信号入力端子４６が設けられている。なお、ＴＮ液晶静電容量７５の他端は共通電極４７に接続されている。
【００５２】
次に図５の動作に関して説明する。制御回路８８は、所望の１行に関する表示信号を、Ｙデコーダ４４、Ｘデコーダ８７、入力信号ラッチ回路８５に入力する。この時Ｙデコーダ４４には所望の１行のアドレスが入力され、Ｘデコーダ８７には表示信号を書き替えるべき表示画素の列アドレス群が、入力信号ラッチ回路８５には書き替えるべき新たな表示信号と列アドレス群が入力される。次いでＹデコーダ４４が所望の行に相当するＹ方向ゲート線３１をオンに、Ｘデコーダ８７が表示信号を書き替えるべき表示画素のみのＸ方向ゲート線８１をオンにすることによって、所望の行内の特定の表示画素の２入力ＡＮＤ論理回路７１の出力がオンになり、その表示画素のＴＦＴスイッチ７２をオンさせる。このとき入力信号ラッチ回路８５からは書き替えるべき新たな表示信号が出力され、この表示信号はＤＡ変換器８６を介して信号線８２に入力される。
【００５３】
従ってこの表示信号は、前述の所望の行内の特定の表示画素に於いてのみ、ＴＮ液晶静電容量７５に入力される。本実施の形態に於いても、以上の動作をＹ方向の行アドレスを変えて繰り返すことにより、表示画素マトリクス内の任意の領域の表示画素の表示信号を書き替えることが可能であることは明らかである。
【００５４】
ＴＮ液晶は印加電圧によってその光学特性が制御されるため、図中には省略している偏光板及びバックライトと組合せることにより、表示画素マトリクスには画像情報を表示することができることも従来例で既に述べたとおりである。
【００５５】
上記の説明に於いては、ＴＦＴスイッチ７２、ＴＮ液晶静電容量７５、２入力ＡＮＤ論理回路７１を有する各表示画素の構造に関して簡単に述べたが、以下その詳細構造およびその動作に関して図６、図７を用いて説明する。
【００５６】
図６は本実施の形態における１表示画素分を取り出した回路構成図である。図５における２入力ＡＮＤ論理回路７１はＮＭＯＳトランジスタ８９とゲート容量７７、ゲート抵抗７８とで構成されており、ＮＭＯＳトランジスタ８９のゲートはＹ方向ゲート線３１により、ＮＭＯＳトランジスタ８９のドレインはＸ方向ゲート線８１により選択される。ＴＦＴスイッチ７２のソースには、ＴＮ液晶静電容量７５の他に信号電荷保持静電容量７６が設けられており、信号電荷保持静電容量７６の他端は定電圧バイアス線７９に接続されている。ＮＭＯＳトランジスタ８９のソースはＴＦＴスイッチ７２のゲートに接続されており、さらにＴＦＴスイッチ７２のゲートと定電圧バイアス線７９との間にはゲート静電容量７７及びゲート抵抗７８が接続されている。なお定電圧バイアス線７９は、例えば接地電位に固定されている。
【００５７】
図７は表示画素の選択パルスの説明図である。各パルスにおいてＨは高電圧、Ｌは低電圧を表しており、例えばＨは５Ｖ、Ｌは０Ｖである。図示したようにＹ方向ゲート線３１がＨレベルかつＸ方向ゲート線８１がＨレベルの場合には、上記ＮＭＯＳトランジスタ８９はＡＮＤ論理回路として動作する。すなわちＹ方向ゲート線３１及びＸ方向ゲート線８１は、共にＨレベルが選択を表現する。
【００５８】
基本的にはＹ方向ゲート線３１及びＸ方向ゲート線８１が共にＬレベルになった後、ＴＦＴスイッチ７２のゲート電位はゲート抵抗７８を流れる電流によって定電圧バイアス線７９の電圧にリセットされる。この場合にはゲート静電容量７７は無くても構わない。しかしながらこの場合、ＴＦＴスイッチ７２を高速に走査しようとすると、ゲート抵抗７８が小さくなり、Ｘ方向ゲート線８１を流れる電流値は大きくなる。
【００５９】
そこで他のＴＦＴスイッチ７２の制御方法として、Ｙ方向ゲート線３１がＨレベルである期間内にＸ方向ゲート線８１を介してＴＦＴスイッチ７２のゲートをＬレベルにリセットする方法がある。図７中のゲート入力パルス波形はこの時のものである。このときは、ＴＦＴスイッチ７２のゲート電圧が充分にリセットされるように、図７中にｂで示した期間を充分に取る必要がある。またＴＦＴスイッチ７２のゲート電圧を記憶するためのゲート静電容量７７は必須であるが、一方ゲート抵抗７８は可能な限り大きくすることが望ましい。
【００６０】
なお信号電荷保持静電容量７６の一端は、ゲート静電容量７７及びゲート抵抗７８と共に定電圧バイアス線７９に接続したが、別に新たな定電圧印加手段を設け、これに接続しても構わないこと、さらにＴＮ液晶静電容量７５が充分な大きさであれば、信号電荷保持静電容量７６は省略が可能である事等も第１の実施の形態と同様である。
【００６１】
さらに、本実施の形態においては、一つの２入力ＡＮＤ論理回路７１に対して、一つの表示画素、即ち一つのＴＮ液晶静電容量７５を設けているが、上記第１の実施の形態と同様に、一つの２入力ＡＮＤ論理回路７１に対して、複数個の表示画素即ち複数個のＴＮ液晶静電容量７５を設けても構わないことは明らかである。逆に第１の実施の形態においても、本実施の形態と同様に一つの２入力ＡＮＤ論理回路１１に対して１個の表示画素即ち１個のＴＮ液晶静電容量のみを設ける構成にすることも可能である。
【００６２】
ついで、本発明の第３の実施の形態について、図８、図９を用いて説明する。
【００６３】
本発明の第３の実施の形態の構成および動作は、前述の本発明の第２の実施の形態の構成および動作と表示画素部を除いては同一である。そこで全体構成及び全体の動作の説明は省略し、以下に表示画素部の詳細構造と動作に関して図８、図９を用いて説明する。
【００６４】
図８は本実施の形態における１表示画素部の回路構成図である。本実施の形態における２入力ＡＮＤ論理回路７１は、ＰＭＯＳトランジスタ９３，９４、ＮＭＯＳトランジスタ９１，９２とで２入力ＮＯＲ論理回路として構成されており、この２入力ＮＯＲ論理回路の２つの入力ゲートは、それぞれＹ方向ゲート線３１及びＸ方向ゲート線８１により選択される。ＴＦＴスイッチ７２のソースには、ＴＮ液晶静電容量７５の他に信号電荷保持静電容量７６が設けられており、信号電荷保持静電容量７６の他端は定電圧バイアス線７９に接続されている。上記２入力ＮＯＲ論理回路の出力はＴＦＴスイッチ７２のゲートに接続されており、さらにＰＭＯＳトランジスタ９３，９４のソースは共通電源線９５に、ＮＭＯＳトランジスタ９１，９２のソースは定電圧バイアス線７９に接続されている。なお定電圧バイアス線７９は、例えば接地電位に固定されている。
【００６５】
図９は表示画素の選択パルスの説明図である。各パルスにおいてＨは高電圧、Ｌは低電圧を表しており、例えばＨは５Ｖ、Ｌは０Ｖである。図示したようにＹ方向ゲート線３１がＬレベルかつＸ方向ゲート線８１がＬレベルの場合には、上記２入力ＮＯＲ論理回路はＡＮＤ論理回路として動作する。すなわちＹ方向ゲート線３１及びＸ方向ゲート線８１は、共にＬレベルが選択を表現する。
【００６６】
本実施の形態の場合には、新たに共通電源線９５が必要であり、さらにＡＮＤ論理回路には４トランジスタが必要であるという問題はあるが、設計が非常に楽であるという長所を有する。
【００６７】
なお信号電荷保持静電容量７６の一端は、ＮＭＯＳトランジスタ９１，９２のソースと共に定電圧バイアス線７９に接続したが、別に新たな定電圧印加手段を設け、これに接続しても構わないこと、さらにＴＮ液晶静電容量７５が充分な大きさであれば、信号電荷保持静電容量７６の省略も可能である事等も、第１、第２の実施の形態と同様である。
【００６８】
さらに、本実施の形態においては一個の２入力ＡＮＤ論理回路７１に対して、一個の表示画素即ち一個のＴＮ液晶静電容量を設けているが、上記第２の実施の形態と同様に、一個の２入力ＡＮＤ論理回路７１に対して、複数個の表示画像即ち複数個のＴＮ液晶静電容量７５を設けても構わないことは明らかである。
【００６９】
【発明の効果】
本発明においては、ポインタ等の動画像に相当する表示画素部分だけを選択的に表示し直すことが可能である。このために、従来のように全表示画素に対して高速に表示信号の入力を行う必要がなく、表示装置の高解像度化が容易である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である液晶表示装置の構成図である。
【図２】本発明の第１の実施の形態である液晶表示装置による表示画像の例と表示タイムチャ−トを示す図である。
【図３】本発明の第１の実施の形態である液晶表示装置における１表示画素の回路構成図である。
【図４】本発明の第１の実施の形態である液晶表示装置における表示画素の選択パルスの説明図である。
【図５】本発明の第２の実施の形態である液晶表示装置の構成図である。
【図６】本発明の第２の実施の形態である液晶表示装置における１表示画素の回路構成図である。
【図７】本発明の第２の実施の形態である液晶表示装置における表示画素の選択パルスの説明図である。
【図８】本発明の第３の実施の形態である液晶表示装置における１表示画素の回路構成図である。
【図９】本発明の第３の実施の形態である液晶表示装置における表示画素の選択パルスの説明図である。
【図１０】従来の技術による液晶表示装置の構成図である。
【図１１】従来の液晶表示装置による表示画像の例を示す図である。
【符号の説明】
１１…２入力ＡＮＤ論理回路、１２，１３，１４…ＴＦＴスイッチ、
１５，１６，１７…ＴＮ液晶静電容量、２１…Ｘ方向ゲ−ト線、
２２，２３，２４…信号線、３１…Ｙ方向ゲ−ト線、
４１…入力信号ラッチ回路、４２…ＤＡ変換器、４３…Ｘデコーダ、
４４…Ｙデコーダ、４５…制御回路、４６…入力端子、４７…共通電極、
ＰＲ…赤色表示画素、ＰＧ…緑色表示画素、ＰＢ…青色表示画素、
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…トリプレット
【発明の属する技術分野】
本発明は特に、表示信号入力時間を十分確保し、かつ高解像度表示を可能とする、二次元マトリクス状配列の複数の表示画素を備えた画像表示素子、画像表示装置及び画像表示装置の駆動方法に関する。
【０００２】
【従来の技術】
従来の画像表示技術を、液晶画像表示装置を例に採り、図１０を用いて説明する。
【０００３】
図１０は、従来の技術による液晶画像表示装置の構成図である。各表示画素には、透過光量を変調するためのＴＮ（Twisted Nematic）液晶層が設けられているが、これを静電容量１０５で示している。静電容量１０５にはＴＦＴ(Thin Film Transistor)スイッチ１０２が接続されている。ＴＦＴスイッチ１０２のゲートはゲート線１１１を介してシフトレジスタ１１４に接続されている。またＴＦＴスイッチ１０２のドレインは信号線１１２、ＤＡ変換器１１６を介してラッチ回路１１５に接続されている。シフトレジスタ１１４とラッチ回路１１５は、ともに制御回路１１８に接続され、制御回路１１８には信号入力端子１１９が設けられている。なお、ＴＮ液晶静電容量１０５の他端は共通電極１０７に接続されている。
【０００４】
シフトレジスタ１１４は、制御回路１１８から入力されるクロックに従い、順次ゲート線１１１を選択して高電圧レベルに設定する。ラッチ回路１１５には１行分の表示信号が入力されており、この表示信号はＤＡ変換器１１６を介して信号線１１２に入力される。シフトレジスタ１１４によってゲート線１１１を介して選択された行のＴＦＴスイッチ１０２はオン状態になるため、選択された行のＴＮ液晶静電容量１０５には、信号線１１２を介して表示信号が入力される。ＴＮ液晶は印加電圧によってその光学特性が制御されるため、図中には省略している偏光板及びバックライトと組合せることにより、表示画素マトリクスには画像情報を表示することができる。このような従来の画像表示装置の例としては、例えばSID94, Digest of Technical Papers, pp.359-362, (1994) 等が知られている。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする従来例の課題について、以下に図１１を用いて説明する。
【０００６】
図１１は、従来の画像表示装置による表示画像の例である。
【０００７】
画像表示領域１２１には、テキスト等からなる静止画像１２２，１２３と、ポインタ１２４，１２５が表示されている。ここでポインタ１２４は、ある時刻におけるフレーム（表示画像）内に表示されたものであり、一方ポインタ１２５はその次のフレームに表示されたものであり、ポインタ１２４とポインタ１２５とは異なった位置に表示されている。即ちポインタ１２４，１２５は動画像に相当する。この際にポインタの動きを視覚的に滑らかなものとするためには、一般にフレーム間の表示間隔を１／６０秒以下にすることが好ましい。そのためには全表示画素に対して１／６０秒以内に表示信号の入力を行う必要があるが、このことは表示装置の高解像度化を困難にしていた。表示画素が増加すると、１行あたりの表示信号入力時間が少なくなってしまうからである。
【０００８】
本発明の目的は、上記従来技術の問題点を解消し、表示信号入力時間を十分確保し、かつ高解像度表示を可能とする画像表示素子、画像表示装置及び画像表示装置の駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、１フレ−ム期間内に、二次元のマトリクス状に配列された複数の表示画素の全てに順次アドレスしこれに信号を入力すると共に、前記複数の表示画素の中の任意の特定の複数の表示画素のみについては、同一フレ−ム期間内にさらに再度あるいは複数回アドレスしこれらに信号を入力することにより、高解像度化された場合でも表示画素への表示信号入力時間を十分確保するものである。
【００１２】
また、請求項１に記載の第１の発明は、二次元のマトリクス状に配列され、かつ異なる複数のものから構成される複数のグル−プに分けられた複数の表示画素電極と、前記複数の表示画素電極の各々に対応して設けられ、かつ第１，第２の二つの入出力端子及び制御信号入力端子の３個の端子を有し、該第１の入出力端子が対応する前記複数の表示画素電極の一つに接続された複数のスイッチング素子と、前記複数の表示画素電極を行単位で走査する信号を供給する複数の走査用信号線と、前記複数の表示画素電極グル−プの各々に対応して設けられ、一方の入力端子が、対応する前記複数の走査用信号線の一つに接続され、出力端子が、対応する前記複数の表示画素電極グル−プの同一グル−プに属する前記複数の表示画素電極に接続される前記複数のスイッチング素子の制御信号入力端子に共通に接続された複数の２入力ＡＮＤ回路と、前記行単位走査で同時にアドレスされる前記複数の表示画素電極に接続されている前記複数のスイッチング素子の前記第２の入出力端子の各々に接続される複数の表示信号線と、前記行単位走査で同時にアドレスされる前記複数の表示画素電極グル−プに対応して設けられている、複数の２入力ＡＮＤ回路の他方の入力端子の各々に接続された複数の画素選択用信号線とを備えた画像表示素子である。
【００１４】
また、請求項２に記載の第２の発明は、請求項１記載の画像表示素子と、前記複数の表示信号線に表示信号を供給する入力信号生成回路と、前記複数の走査用信号線を順次及びランダムにアドレスする走査用電圧を供給する第１のデコ−ダ手段と、前記第１のデコ−ダ手段によりアドレスされた前記複数の走査用信号線に対応する前記複数の２入力ＡＮＤ回路の内の、所望するものをランダムにアドレスする信号を出力する第２のデコ−ダ手段と備えた画像表示装置である。
【００２０】
また、請求項３に記載の第３の発明は、二次元のマトリクス状に配列された複数の表示画素と、該複数の表示画素の特定の一部を選択するための表示画素選択手段と、該表示画素選択手段によって選択された前記特定の一部の表示画素に、表示情報を入力するための表示情報入力手段と、該表示画素には、該表示情報を記憶し表示するための画像表示手段とを有する画像表示装置において、前記表示画素選択手段は、前記二次元マトリクスの行方向、列方向にそれぞれ設けられており、前記複数の表示画素には、前記行方向及び列方向の前記表示画素選択手段から同時に選択された場合にのみ、該表示情報入力手段からの表示情報を受け付けるための、論理ゲート手段が設けられ、該論理ゲート手段１個に、前記複数の表示画素の中の３個が対応し、この対応する３個の表示画素の各々に設けられた入力スイッチが前記論理ゲート手段１個によって制御され、かつこの対応する３個の表示画素はそれぞれ赤色、緑色、および青色情報を表示することを特徴とする画像表示装置である。
【００２３】
また、請求項４に記載の第４の発明は、請求項３記載の発明において、上記画像表示手段は、前記表示情報を電荷として記憶するための記憶容量を備えていることを特徴とする。
【００２５】
また、請求項５に記載の第５の発明は、請求項３記載の画像表示装置の駆動方法において、前記行方向の表示画素選択手段により前記複数の表示画素を一行分、前記列方向の表示画素選択手段により前記複数の表示画素の複数列分を選択し、前記行方向及び列方向の表示画素選択手段により同時に選択された前記複数表示画素にのみ、該表示情報入力手段からの表示情報を入力することを特徴とする画像表示装置の駆動方法である。
【００２６】
また、請求項６に記載の第６の発明は、請求項３記載の発明において、前記論理ゲート手段は、ＣＭＯＳインバータ回路とＮＭＯＳトランジスタスイッチを含み、該ＣＭＯＳインバータ回路の入力ゲートとＰＭＯＳのソースとがそれぞれ前記行方向と列方向の表示画素選択手段に接続され、該ＣＭＯＳインバータの出力が該ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする。
【００２７】
また、請求項７に記載の第７の発明は、請求項３記載の発明において、上記論理ゲート手段は、２つのＮＭＯＳトランジスタスイッチを含み、第１のＮＭＯＳトランジスタスイッチのゲートとドレインはそれぞれ前記行方向と列方向の表示画素選択手段に接続され、第１のＮＭＯＳトランジスタスイッチのソースが第２のＮＭＯＳトランジスタのゲートに接続されていることを特徴とする。
【００２８】
また、請求項８に記載の第８の発明は、請求項３記載の発明において、上記論理ゲート手段は、ＣＭＯＳの２入力ＮＯＲ論理回路とＮＭＯＳトランジスタスイッチを含み、該ＣＭＯＳの２入力ＮＯＲ論理回路の２つの入力ゲートはそれぞれ前記行方向と列方向の表示画素選択手段に接続され、該ＣＭＯＳの２入力ＮＯＲ論理回路の出力が該ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする。
【００２９】
【発明の実施の形態】
先ず、本発明の第１の実施の形態について、図１、図２Ａ、２Ｂ、２Ｃ、図３、図４を用いて説明する。
【００３０】
図１は本発明をカラ−液晶表示装置に適用した第１の実施の形態の構成図であり、例えば三原色、赤色，緑色，青色を表示する三種類の表示画素（ピクセル，pixel）からなるトリプレット（triplet）Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４．．．，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４．．．等が多数配列されて画像表示領域を形成している場合を示す。各表示画素ＰＲ，ＰＧ，ＰＢには、少なくとも一方の基板が透明な一対の基板の間にサンドイッチされた、透過光量を変調するためのＴＮ(Twisted Nematic)液晶層が設けられているが、図１では、これらを静電容量１５，１６，１７で示している。静電容量１５，１６，１７のそれぞれにはＴＦＴ(Thin Film Transistor)スイッチ１２，１３，１４が接続され、それらのゲートには２入力ＡＮＤ論理回路１１の出力が入力されている。
【００３１】
表示画素トリプレットＴ１１，Ｔ１２，Ｔ１３，Ｔ１４．．．，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４．．．はマトリクス状に配列されており、２入力ＡＮＤ論理回路１１の一方の入力はＹ方向ゲート線３１を介してＹデコーダ４４に接続されており、２入力ＡＮＤ論理回路１１の他の一方の入力はＸ方向ゲート線２１を介してＸデコーダ４３に接続されている。またＴＦＴスイッチ１２，１３，１４のドレインは、それぞれ信号線２２，２３，２４を経て、ＤＡ変換器４２を介して入力信号ラッチ回路４１に接続されている。Ｙデコーダ４４、Ｘデコーダ４３、及びラッチ回路４１は、ともに制御回路４５に接続され、制御回路４５には信号入力端子４６が設けられている。なお、ＴＮ液晶容量１５，１６，１７の他端は共通電極４７に接続されている。
【００３２】
次に図１の動作に関して説明する。制御回路４５は、所望の１行に関する表示信号を、Ｙデコーダ４４、Ｘデコーダ４３、入力信号ラッチ回路４１に入力する。この時Ｙデコーダ４４には所望の１行のアドレスが入力され、Ｘデコーダ４３には表示信号を書き替えるべき表示画素のアドレス群が、入力信号ラッチ回路４１には書き替えるべき新たな表示信号と列アドレス群が入力される。次いでＹデコーダ４４が所望の行に相当するＹ方向ゲート線３１をオンに、Ｘデコーダ４３が表示信号を書き替えるべき表示画素のみのＸ方向ゲート線２１をオンにすることによって、所望の行内の特定のトリプレットの２入力ＡＮＤ論理回路１１の出力がオンになり、そのトリプレット内の表示画素のＴＦＴスイッチ１２，１３，１４をオンさせる。このとき入力信号ラッチ回路４１からは書き替えるべき新たな表示信号が出力され、この表示信号はＤＡ変換器４２を介して信号線２２，２３，２４に入力される。従ってこの表示信号は、前述の所望の行内の特定のトリプレット内の表示画素に於いてのみ、ＴＮ液晶静電容量１５，１６，１７に入力される。
【００３３】
本実施の形態に於いては、以上の動作をＹ方向の行アドレスを変えて繰り返すことにより、表示画素マトリクス内の任意の領域の表示画素の表示信号を書き替えることが可能である。なおＴＮ液晶は印加電圧によってその光学特性が制御されるため、図中には省略している偏光板及びバックライトと組合せることにより、表示画素マトリクスに画像情報を表示することができることは従来例で既に述べたとおりである。
【００３４】
本実施の形態においては、３つのＴＮ液晶静電容量１５，１６，１７を介する光路中に、それぞれ赤、緑、青の色フィルタを設けることにより、赤色，緑色，青色を表示する表示画素ＰＲ，ＰＧ，ＰＢを形成することができる。
【００３５】
なお、図１においては、一つのトリプレット内の三個の表示画素ＰＲ，ＰＧ，ＰＢが、一つの直線上に配列されているが、本発明はこれに限定されるものではなく、トリプレットＴ１１では、緑色表示画素ＰＧを三角形の頂点に、赤色表示画素ＰＲ，青色表示画素ＰＢをそれぞれ該三角形の底辺の左端，右端に配置し、この右隣りのＴ１２では、該三角形を１８０度回転し、その上辺の左端，右端に赤色表示画素ＰＲ，青色表示画素ＰＢをそれぞれ配置し、これらの下方中央に緑色表示画素ＰＧを配置し、以下Ｔ１３，Ｔ１４．．．についても同様に繰り返してカラ−陰極線管同様のカラ−表示画素配置とし、カラ−表示の解像度を向上させることも可能である。
【００３６】
さらに、本実施の形態においては、一つのトリプレット内の三個の表示画素を、三原色表示に振り分けたが、本発明はこれに限定されるものではなく、ある一つの表示画素を書き替える際には、同時に書替えの必要がある他の表示画素など、互いに常に密接な関係を有する表示画素群に振り分けることが出来る。
さらに、本実施の形態においては、３個の表示画素をまとめて１つのグル−プとしトリプレットを形成しているが、本願発明は、３個以外の複数の密接な関係を有する表示画素群をまとめて１つのグル−プとした場合にも適用できることは云うまでもない。例えば、２個の表示画素をまとめてダブレット（doublet）とし、ある表示とその陰影表示に振り分ける、または４個の表示画素をまとめてカルテット（quartette）とし、３原色表示と輝度表示に振り分けること等が出来る。
【００３７】
さらに、上記一つの２入力ＡＮＤ回路に共通に接続される複数の表示画素からなる一つのグル−プ内におけるそれら表示画素の振り分けは、表示色基準ばかりでなく、表示画素の形状，表示内容に依ってもよいことは勿論で、例えば、７個の表示画素を数字８を形成するように配列して、一つのグル−プが一桁の数字を表示するようにすることも出来る。
【００３８】
次にここで、本実施の形態における画像の表示方法に関してより詳しく説明する。
【００３９】
図２（Ａ）は、本実施の形態による表示画像の例である。画像表示領域５１には、テキスト等からなる静止画像５２，５３と、ポインタ５４，５５が表示されている。ここでポインタ５４は、ある時刻におけるフレーム（表示画像）内に表示されたものであり、一方ポインタ５５はその次のフレームに表示されたものであるが、ポインタ５４とポインタ５５とは異なった位置に表示されている。即ちポインタ５４，５５は動画像に相当する。この際にポインタの動きを視覚的に滑らかなものとするためには、ポインタ５４，５５の部分だけを１／６０秒以下の時間間隔で表示し直せば良い。この際に、信号入力端子４６には、表示を変更する部分のみの表示信号を入力すれば十分である。このために本実施の形態においては、画像表示装置の高解像度化を容易に実現することが可能である。
【００４０】
このような表示情報の書き込み方法に関して、以下に図２（Ｂ）を用いて詳しく説明する。図２（Ｂ）は、本実施の形態による、表示画面上に於ける表示タイムチャ−トの例である。
【００４１】
簡単のために、図中では表示画面上のｙ方向画素数を６画素（図１においてトリプレット群６行に相当）と仮定し、各行には（１）から（６）迄の番号が示されている。図２（Ｂ）に示された表示画面上には文字を含む静止画が表示されているが、ハッチングを施した部分が動画を表示している領域である。図２（Ｂ）の表示タイムチャ−トに、各行に於ける画像信号の書き込み順序が示されている。ここで白い四角は文字を含む静止画像の書き込み時間を、ハッチングされた四角は動画像の書き込み時間を表している。静止画像は、（１）から（６）までの行に順に書き込まれて行き、１／２０秒で１画面の書き込みが完了する。即ち１／２０秒毎にリフレッシュされる。これに対して動画部分の書き込みは、上記静止画の書き込みの合間に行われており、１／６０秒で１画面の書き込みが完了する。即ち１／６０秒毎にリフレッシュされる。この様にして本実施の形態は、表示画面全体の書き込み速度の増加を抑えながら、動画の書き込みには十分な速度を得ている。
【００４２】
なお静止画像のリフレッシュ速度は、ＴＮ液晶静電容量１５，１６，１７に於けるリ−ク電荷量が無視できる速度に設定すべきである。また図２（Ｂ）に於いては動画のフレ−ムレ−トを静止画のフレ−ムレ−トの整数倍に設定しているが、この条件にこだわらずに、任意のフレ−ムレ−ト比率に対しても本発明が適用可能であることは自明である。
【００４３】
また本実施の形態においては、表示情報の書替え領域を工夫することにより制御回路４５の動作の簡略化を図ることができる。例えば上記の画像表示方法の説明ではポインタ５４，５５の部分のみの書替えについて述べたが、書替え部分をポインタを含む矩形部分５６，５７とすることにより、列方向の選択アドレスが連続的になり、列方向のアドレス出力の簡略化が可能である。
【００４４】
なお、以上の説明では、動画像としてポインタを例に用いて説明を行ったが、一般の動画像のウインドウ表示等に関しても、全く同様であることは言うまでもない。
【００４５】
上記の説明に於いては、ＴＦＴスイッチ１２，１３，１４、ＴＮ液晶容量１５，１６，１７、２入力ＡＮＤ論理回路１１を有する各表示画素の構造に関しては簡単に述べたが、以下その詳細構造およびその動作に関して図３、図４を用いて説明する。
【００４６】
図３は本実施の形態における１トリプレットの回路構成図である。図１における２入力ＡＮＤ論理回路１１はＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２から成るＣＭＯＳインバータで構成されており、ＰＭＯＳトランジスタ６１のソースはＹ方向ゲート線３１により、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２のゲートはＸ方向ゲート線２１により選択される。なお本発明の説明に出て来るＭＯＳトランジスタは、特にことわらないが、ＴＦＴトランジスタで構成するのが自然である。ＴＦＴスイッチ１２，１３，１４のソースには、ＴＮ液晶静電容量１５，１６，１７の他に信号電荷保持静電容量１８，１９，２０が設けられており、信号電荷保持静電容量１８，１９，２０の他端はＮＭＯＳトランジスタ６２のソースとともにソース電極４８に接続されている。なおソース電極４８は、例えば接地電位に固定されている。
【００４７】
図４は表示画素の選択パルスの説明図である。各パルスにおいてＨは高電圧、Ｌは低電圧を表しており、例えばＨは５Ｖ、Ｌは０Ｖである。図示したようにＹ方向ゲート線３１がＨレベルかつＸ方向ゲート線２１がＬレベルの場合には、上記ＣＭＯＳインバータはＡＮＤ論理回路として動作する。すなわちＹ方向ゲート線３１はＨレベルが選択、Ｘ方向ゲート線２１はＬレベルが選択を表現する。なお本実施の形態においてはＴＦＴスイッチ１２，１３，１４をＮＭＯＳであるとしたが、これはＮＭＯＳＴＦＴの方が移動度が高く、トランジスタの小型化が図り易いためである。しかしながらＴＦＴスイッチ１２，１３，１４はＰＭＯＳで構成することも明らかに可能であり、この場合にはソ−ス電極４８をＨレベルに固定し、トランジスタ６１をＮＭＯＳ，トランジスタ６２をＰＭＯＳに変更した上、でＹ方向ゲート線３１はＬレベルが選択、Ｘ方向ゲート線２１はＨレベルが選択を表現するものと規定すれば良い。
【００４８】
なお信号電荷保持静電容量１８，１９，２０の一端は、ＮＭＯＳトランジスタ６２のソースとともにソース電極４８に接続したが、別に新たな定電圧印加手段を設け、これに接続しても構わない。さらにＴＮ液晶静電容量１５，１６，１７が充分な大きさであれば、信号電荷保持静電容量１８，１９，２０は省略することも可能である。
【００４９】
本実施の形態においては、液晶静電容量１５，１６，１７への信号入力のスイッチング素子として、ＭＯＳＴＦＴを使用しているが、本発明はこれに限定されるものではなく、他の三端子タイプのスイッチング素子に置き換えることができることは言うまでもない。
【００５０】
次に、本発明の第２の実施の形態について、図５、図６、図７を用いて説明する。
【００５１】
図５は本発明の第２の実施の形態の構成図である。各表示画素には透過光量を変調するためのＴＮ（Twisted Nematic）液晶層が設けられているがこれを静電容量７５で示している。液晶静電容量７５にはＴＦＴ(Thin Film Transistor)スイッチ７２が接続され、ＴＦＴスイッチ７２のゲートには２入力ＡＮＤ論理回路７１の出力が入力されている。表示画素はマトリクス状に配列されており、２入力ＡＮＤ論理回路７１の一方の入力はＹ方向ゲート線３１を介してＹデコーダ４４に接続されており、２入力ＡＮＤ論理回路１１の他方の入力はＸ方向ゲート線８１を介してＸデコーダ８７に接続されている。またＴＦＴスイッチ７２のドレインは、信号線８２を経て、ＤＡ変換器８６を介して入力信号ラッチ回路８５に接続されている。Ｙデコーダ４４、Ｘデコーダ８７、及びラッチ回路８５は、ともに制御回路８８に接続され、制御回路８８には信号入力端子４６が設けられている。なお、ＴＮ液晶静電容量７５の他端は共通電極４７に接続されている。
【００５２】
次に図５の動作に関して説明する。制御回路８８は、所望の１行に関する表示信号を、Ｙデコーダ４４、Ｘデコーダ８７、入力信号ラッチ回路８５に入力する。この時Ｙデコーダ４４には所望の１行のアドレスが入力され、Ｘデコーダ８７には表示信号を書き替えるべき表示画素の列アドレス群が、入力信号ラッチ回路８５には書き替えるべき新たな表示信号と列アドレス群が入力される。次いでＹデコーダ４４が所望の行に相当するＹ方向ゲート線３１をオンに、Ｘデコーダ８７が表示信号を書き替えるべき表示画素のみのＸ方向ゲート線８１をオンにすることによって、所望の行内の特定の表示画素の２入力ＡＮＤ論理回路７１の出力がオンになり、その表示画素のＴＦＴスイッチ７２をオンさせる。このとき入力信号ラッチ回路８５からは書き替えるべき新たな表示信号が出力され、この表示信号はＤＡ変換器８６を介して信号線８２に入力される。
【００５３】
従ってこの表示信号は、前述の所望の行内の特定の表示画素に於いてのみ、ＴＮ液晶静電容量７５に入力される。本実施の形態に於いても、以上の動作をＹ方向の行アドレスを変えて繰り返すことにより、表示画素マトリクス内の任意の領域の表示画素の表示信号を書き替えることが可能であることは明らかである。
【００５４】
ＴＮ液晶は印加電圧によってその光学特性が制御されるため、図中には省略している偏光板及びバックライトと組合せることにより、表示画素マトリクスには画像情報を表示することができることも従来例で既に述べたとおりである。
【００５５】
上記の説明に於いては、ＴＦＴスイッチ７２、ＴＮ液晶静電容量７５、２入力ＡＮＤ論理回路７１を有する各表示画素の構造に関して簡単に述べたが、以下その詳細構造およびその動作に関して図６、図７を用いて説明する。
【００５６】
図６は本実施の形態における１表示画素分を取り出した回路構成図である。図５における２入力ＡＮＤ論理回路７１はＮＭＯＳトランジスタ８９とゲート容量７７、ゲート抵抗７８とで構成されており、ＮＭＯＳトランジスタ８９のゲートはＹ方向ゲート線３１により、ＮＭＯＳトランジスタ８９のドレインはＸ方向ゲート線８１により選択される。ＴＦＴスイッチ７２のソースには、ＴＮ液晶静電容量７５の他に信号電荷保持静電容量７６が設けられており、信号電荷保持静電容量７６の他端は定電圧バイアス線７９に接続されている。ＮＭＯＳトランジスタ８９のソースはＴＦＴスイッチ７２のゲートに接続されており、さらにＴＦＴスイッチ７２のゲートと定電圧バイアス線７９との間にはゲート静電容量７７及びゲート抵抗７８が接続されている。なお定電圧バイアス線７９は、例えば接地電位に固定されている。
【００５７】
図７は表示画素の選択パルスの説明図である。各パルスにおいてＨは高電圧、Ｌは低電圧を表しており、例えばＨは５Ｖ、Ｌは０Ｖである。図示したようにＹ方向ゲート線３１がＨレベルかつＸ方向ゲート線８１がＨレベルの場合には、上記ＮＭＯＳトランジスタ８９はＡＮＤ論理回路として動作する。すなわちＹ方向ゲート線３１及びＸ方向ゲート線８１は、共にＨレベルが選択を表現する。
【００５８】
基本的にはＹ方向ゲート線３１及びＸ方向ゲート線８１が共にＬレベルになった後、ＴＦＴスイッチ７２のゲート電位はゲート抵抗７８を流れる電流によって定電圧バイアス線７９の電圧にリセットされる。この場合にはゲート静電容量７７は無くても構わない。しかしながらこの場合、ＴＦＴスイッチ７２を高速に走査しようとすると、ゲート抵抗７８が小さくなり、Ｘ方向ゲート線８１を流れる電流値は大きくなる。
【００５９】
そこで他のＴＦＴスイッチ７２の制御方法として、Ｙ方向ゲート線３１がＨレベルである期間内にＸ方向ゲート線８１を介してＴＦＴスイッチ７２のゲートをＬレベルにリセットする方法がある。図７中のゲート入力パルス波形はこの時のものである。このときは、ＴＦＴスイッチ７２のゲート電圧が充分にリセットされるように、図７中にｂで示した期間を充分に取る必要がある。またＴＦＴスイッチ７２のゲート電圧を記憶するためのゲート静電容量７７は必須であるが、一方ゲート抵抗７８は可能な限り大きくすることが望ましい。
【００６０】
なお信号電荷保持静電容量７６の一端は、ゲート静電容量７７及びゲート抵抗７８と共に定電圧バイアス線７９に接続したが、別に新たな定電圧印加手段を設け、これに接続しても構わないこと、さらにＴＮ液晶静電容量７５が充分な大きさであれば、信号電荷保持静電容量７６は省略が可能である事等も第１の実施の形態と同様である。
【００６１】
さらに、本実施の形態においては、一つの２入力ＡＮＤ論理回路７１に対して、一つの表示画素、即ち一つのＴＮ液晶静電容量７５を設けているが、上記第１の実施の形態と同様に、一つの２入力ＡＮＤ論理回路７１に対して、複数個の表示画素即ち複数個のＴＮ液晶静電容量７５を設けても構わないことは明らかである。逆に第１の実施の形態においても、本実施の形態と同様に一つの２入力ＡＮＤ論理回路１１に対して１個の表示画素即ち１個のＴＮ液晶静電容量のみを設ける構成にすることも可能である。
【００６２】
ついで、本発明の第３の実施の形態について、図８、図９を用いて説明する。
【００６３】
本発明の第３の実施の形態の構成および動作は、前述の本発明の第２の実施の形態の構成および動作と表示画素部を除いては同一である。そこで全体構成及び全体の動作の説明は省略し、以下に表示画素部の詳細構造と動作に関して図８、図９を用いて説明する。
【００６４】
図８は本実施の形態における１表示画素部の回路構成図である。本実施の形態における２入力ＡＮＤ論理回路７１は、ＰＭＯＳトランジスタ９３，９４、ＮＭＯＳトランジスタ９１，９２とで２入力ＮＯＲ論理回路として構成されており、この２入力ＮＯＲ論理回路の２つの入力ゲートは、それぞれＹ方向ゲート線３１及びＸ方向ゲート線８１により選択される。ＴＦＴスイッチ７２のソースには、ＴＮ液晶静電容量７５の他に信号電荷保持静電容量７６が設けられており、信号電荷保持静電容量７６の他端は定電圧バイアス線７９に接続されている。上記２入力ＮＯＲ論理回路の出力はＴＦＴスイッチ７２のゲートに接続されており、さらにＰＭＯＳトランジスタ９３，９４のソースは共通電源線９５に、ＮＭＯＳトランジスタ９１，９２のソースは定電圧バイアス線７９に接続されている。なお定電圧バイアス線７９は、例えば接地電位に固定されている。
【００６５】
図９は表示画素の選択パルスの説明図である。各パルスにおいてＨは高電圧、Ｌは低電圧を表しており、例えばＨは５Ｖ、Ｌは０Ｖである。図示したようにＹ方向ゲート線３１がＬレベルかつＸ方向ゲート線８１がＬレベルの場合には、上記２入力ＮＯＲ論理回路はＡＮＤ論理回路として動作する。すなわちＹ方向ゲート線３１及びＸ方向ゲート線８１は、共にＬレベルが選択を表現する。
【００６６】
本実施の形態の場合には、新たに共通電源線９５が必要であり、さらにＡＮＤ論理回路には４トランジスタが必要であるという問題はあるが、設計が非常に楽であるという長所を有する。
【００６７】
なお信号電荷保持静電容量７６の一端は、ＮＭＯＳトランジスタ９１，９２のソースと共に定電圧バイアス線７９に接続したが、別に新たな定電圧印加手段を設け、これに接続しても構わないこと、さらにＴＮ液晶静電容量７５が充分な大きさであれば、信号電荷保持静電容量７６の省略も可能である事等も、第１、第２の実施の形態と同様である。
【００６８】
さらに、本実施の形態においては一個の２入力ＡＮＤ論理回路７１に対して、一個の表示画素即ち一個のＴＮ液晶静電容量を設けているが、上記第２の実施の形態と同様に、一個の２入力ＡＮＤ論理回路７１に対して、複数個の表示画像即ち複数個のＴＮ液晶静電容量７５を設けても構わないことは明らかである。
【００６９】
【発明の効果】
本発明においては、ポインタ等の動画像に相当する表示画素部分だけを選択的に表示し直すことが可能である。このために、従来のように全表示画素に対して高速に表示信号の入力を行う必要がなく、表示装置の高解像度化が容易である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である液晶表示装置の構成図である。
【図２】本発明の第１の実施の形態である液晶表示装置による表示画像の例と表示タイムチャ−トを示す図である。
【図３】本発明の第１の実施の形態である液晶表示装置における１表示画素の回路構成図である。
【図４】本発明の第１の実施の形態である液晶表示装置における表示画素の選択パルスの説明図である。
【図５】本発明の第２の実施の形態である液晶表示装置の構成図である。
【図６】本発明の第２の実施の形態である液晶表示装置における１表示画素の回路構成図である。
【図７】本発明の第２の実施の形態である液晶表示装置における表示画素の選択パルスの説明図である。
【図８】本発明の第３の実施の形態である液晶表示装置における１表示画素の回路構成図である。
【図９】本発明の第３の実施の形態である液晶表示装置における表示画素の選択パルスの説明図である。
【図１０】従来の技術による液晶表示装置の構成図である。
【図１１】従来の液晶表示装置による表示画像の例を示す図である。
【符号の説明】
１１…２入力ＡＮＤ論理回路、１２，１３，１４…ＴＦＴスイッチ、
１５，１６，１７…ＴＮ液晶静電容量、２１…Ｘ方向ゲ−ト線、
２２，２３，２４…信号線、３１…Ｙ方向ゲ−ト線、
４１…入力信号ラッチ回路、４２…ＤＡ変換器、４３…Ｘデコーダ、
４４…Ｙデコーダ、４５…制御回路、４６…入力端子、４７…共通電極、
ＰＲ…赤色表示画素、ＰＧ…緑色表示画素、ＰＢ…青色表示画素、
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…トリプレット
Claims (8)
- 二次元のマトリクス状に配列され、かつ異なる複数のものから構成される複数のグル−プに分けられた複数の表示画素電極と、前記複数の表示画素電極の各々に対応して設けられ、かつ第１，第２の二つの入出力端子及び制御信号入力端子の３個の端子を有し、該第１の入出力端子が対応する前記複数の表示画素電極の一つに接続された複数のスイッチング素子と、前記複数の表示画素電極を行単位で走査する信号を供給する複数の走査用信号線と、前記複数の表示画素電極グル−プの各々に対応して設けられ、一方の入力端子が、対応する前記複数の走査用信号線の一つに接続され、出力端子が、対応する前記複数の表示画素電極グル−プの同一グル−プに属する前記複数の表示画素電極に接続される前記複数のスイッチング素子の制御信号入力端子に共通に接続された複数の２入力ＡＮＤ回路と、前記行単位走査で同時にアドレスされる前記複数の表示画素電極に接続されている前記複数のスイッチング素子の前記第２の入出力端子の各々に接続される複数の表示信号線と、前記行単位走査で同時にアドレスされる前記複数の表示画素電極グル−プに対応して設けられている、複数の２入力ＡＮＤ回路の他方の入力端子の各々に接続された複数の画素選択用信号線とを備えた画像表示素子。
- 請求項１記載の画像表示素子と、前記複数の表示信号線に表示信号を供給する入力信号生成回路と、前記複数の走査用信号線を順次及びランダムにアドレスする走査用電圧を供給する第１のデコ−ダ手段と、前記第１のデコ−ダ手段によりアドレスされた前記複数の走査用信号線に対応する前記複数の２入力ＡＮＤ回路の内の、所望するものをランダムにアドレスする信号を出力する第２のデコ−ダ手段と備えた画像表示装置。
- 二次元のマトリクス状に配列された複数の表示画素と、該複数の表示画素の特定の一部を選択するための表示画素選択手段と、該表示画素選択手段によって選択された前記特定の一部の表示画素に、表示情報を入力するための表示情報入力手段と、該表示画素には、該表示情報を記憶し表示するための画像表示手段とを有する画像表示装置において、
前記表示画素選択手段は、前記二次元マトリクスの行方向、列方向にそれぞれ設けられており、前記複数の表示画素には、前記行方向及び列方向の前記表示画素選択手段から同時に選択された場合にのみ、該表示情報入力手段からの表示情報を受け付けるための、論理ゲート手段が設けられ、該論理ゲート手段１個に、前記複数の表示画素の中の３個が対応し、この対応する３個の表示画素の各々に設けられた入力スイッチが前記論理ゲート手段１個によって制御され、かつこの対応する３個の表示画素はそれぞれ赤色、緑色、および青色情報を表示することを特徴とする画像表示装置。 - 請求項３において、上記画像表示手段は、前記表示情報を電荷として記憶するための記憶容量を備えていることを特徴とする画像表示装置。
- 請求項３記載の画像表示装置の駆動方法において、前記行方向の表示画素選択手段により前記複数の表示画素を一行分、前記列方向の表示画素選択手段により前記複数の表示画素の複数列分を選択し、前記行方向及び列方向の表示画素選択手段により同時に選択された前記複数表示画素にのみ、該表示情報入力手段からの表示情報を入力することを特徴とする画像表示装置の駆動方法。
- 請求項３において、前記論理ゲート手段は、ＣＭＯＳインバータ回路とＮＭＯＳトランジスタスイッチを含み、該ＣＭＯＳインバータ回路の入力ゲートとＰＭＯＳのソースとがそれぞれ前記行方向と列方向の表示画素選択手段に接続され、該ＣＭＯＳインバータの出力が該ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする画像表示装置。
- 請求項３において、上記論理ゲート手段は、２つのＮＭＯＳトランジスタスイッチを含み、第１のＮＭＯＳトランジスタスイッチのゲートとドレインはそれぞれ前記行方向と列方向の表示画素選択手段に接続され、第１のＮＭＯＳトランジスタスイッチのソースが第２のＮＭＯＳトランジスタのゲートに接続されていることを特徴とする画像表示装置。
- 請求項３において、上記論理ゲート手段は、ＣＭＯＳの２入力ＮＯＲ論理回路とＮＭＯＳトランジスタスイッチを含み、該ＣＭＯＳの２入力ＮＯＲ論理回路の２つの入力ゲートはそれぞれ前記行方向と列方向の表示画素選択手段に接続され、該ＣＭＯＳの２入力ＮＯＲ論理回路の出力が該ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18026096A JP3947249B2 (ja) | 1996-07-10 | 1996-07-10 | 画像表示素子、画像表示装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18026096A JP3947249B2 (ja) | 1996-07-10 | 1996-07-10 | 画像表示素子、画像表示装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1026945A JPH1026945A (ja) | 1998-01-27 |
| JP3947249B2 true JP3947249B2 (ja) | 2007-07-18 |
Family
ID=16080152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18026096A Expired - Lifetime JP3947249B2 (ja) | 1996-07-10 | 1996-07-10 | 画像表示素子、画像表示装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3947249B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636194B2 (en) * | 1998-08-04 | 2003-10-21 | Seiko Epson Corporation | Electrooptic device and electronic equipment |
| JP3856027B2 (ja) * | 1998-08-04 | 2006-12-13 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR20000023618A (ko) * | 1999-01-08 | 2000-04-25 | 가나이 쓰토무 | 표시장치 |
| JP3428593B2 (ja) * | 2000-09-05 | 2003-07-22 | 株式会社東芝 | 表示装置及びその駆動方法 |
| JP2003050404A (ja) * | 2001-08-06 | 2003-02-21 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| KR100433934B1 (ko) * | 2002-04-19 | 2004-06-04 | 주식회사 하이닉스반도체 | 저전력 ｌｃｄ 제어 장치 및 방법 |
| US7295199B2 (en) * | 2003-08-25 | 2007-11-13 | Motorola Inc | Matrix display having addressable display elements and methods |
| CN103038808B (zh) * | 2010-03-15 | 2016-08-03 | 视瑞尔技术公司 | 用于空间光调制器的底板装置以及运行底板装置的方法 |
| JP6491408B2 (ja) * | 2013-12-25 | 2019-03-27 | エルジー ディスプレイ カンパニー リミテッド | 表示装置 |
| WO2017169406A1 (ja) * | 2016-03-31 | 2017-10-05 | カシオ計算機株式会社 | ドットマトリクス型表示装置および時刻表示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290490A (ja) * | 1985-06-18 | 1986-12-20 | 三菱電機株式会社 | マトリクス形表示素子 |
| JPH0746265B2 (ja) * | 1989-07-22 | 1995-05-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP3162013B2 (ja) * | 1992-08-28 | 2001-04-25 | 株式会社日立製作所 | インバータ駆動スクリュー圧縮機の運転方法 |
| JP3243583B2 (ja) * | 1992-12-29 | 2002-01-07 | キヤノン株式会社 | アクティブマトリクス型液晶表示装置 |
| JPH06317807A (ja) * | 1993-05-06 | 1994-11-15 | Sharp Corp | マトリクス表示装置およびその駆動方法 |
| JPH0792935A (ja) * | 1993-09-22 | 1995-04-07 | Sharp Corp | 画像表示装置 |
| JP3234131B2 (ja) * | 1995-06-23 | 2001-12-04 | 株式会社東芝 | 液晶表示装置 |
-
1996
- 1996-07-10 JP JP18026096A patent/JP3947249B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1026945A (ja) | 1998-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060110 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070413 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| EXPY | Cancellation because of completion of term |