JPH1026945A

JPH1026945A - 画像表示素子、画像表示装置およびその駆動方法

Info

Publication number: JPH1026945A
Application number: JP8180260A
Authority: JP
Inventors: Hajime Akimoto; 秋元　　肇; Yoshiyuki Kaneko; 好之金子; Kazuto Masuda; 和人増田; Yoshiaki Mikami; 佳朗三上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-07-10
Filing date: 1996-07-10
Publication date: 1998-01-27
Anticipated expiration: 2016-07-10
Also published as: JP3947249B2

Abstract

(57)【要約】【課題】テキスト等からなる画像にポインタ等動画が表
示された場合、ポインタの動きを滑らかにするためには
全表示画素に対して高速に書替えを行う必要があり、こ
のことが表示装置の高解像度化を困難にしていた。【解決手段】表示画素選択手段を、表示画素マトリクス
の行方向、列方向にそれぞれ設け、表示画素には、両手
段からの選択に対する論理ゲート手段を設ける。【効果】ポインタ等の動画像に相当する表示画素部分だ
けを選択的に書替えることが可能となり、表示装置の高
解像度化が容易である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は特に、表示信号入力
時間を十分確保し、かつ高解像度表示を可能とする、二
次元マトリクス状配列の複数の表示画素を備えた画像表
示素子、画像表示装置及び画像表示装置の駆動方法に関
する。

【０００２】

【従来の技術】従来の画像表示技術を、液晶画像表示装
置を例に採り、図１０を用いて説明する。

【０００３】図１０は、従来の技術による液晶画像表示
装置の構成図である。各表示画素には、透過光量を変調
するためのＴＮ（Twisted Nematic）液晶層が設けられ
ているが、これを静電容量１０５で示している。静電容
量１０５にはＴＦＴ(ThinFilm Transistor)スイッチ１
０２が接続されている。ＴＦＴスイッチ１０２のゲート
はゲート線１１１を介してシフトレジスタ１１４に接続
されている。またＴＦＴスイッチ１０２のドレインは信
号線１１２、ＤＡ変換器１１６を介してラッチ回路１１
５に接続されている。シフトレジスタ１１４とラッチ回
路１１５は、ともに制御回路１１８に接続され、制御回
路１１８には信号入力端子１１９が設けられている。な
お、ＴＮ液晶静電容量１０５の他端は共通電極１０７に
接続されている。

【０００４】シフトレジスタ１１４は、制御回路１１８
から入力されるクロックに従い、順次ゲート線１１１を
選択して高電圧レベルに設定する。ラッチ回路１１５に
は１行分の表示信号が入力されており、この表示信号は
ＤＡ変換器１１６を介して信号線１１２に入力される。
シフトレジスタ１１４によってゲート線１１１を介して
選択された行のＴＦＴスイッチ１０２はオン状態になる
ため、選択された行のＴＮ液晶静電容量１０５には、信
号線１１２を介して表示信号が入力される。ＴＮ液晶は
印加電圧によってその光学特性が制御されるため、図中
には省略している偏光板及びバックライトと組合せるこ
とにより、表示画素マトリクスには画像情報を表示する
ことができる。このような従来の画像表示装置の例とし
ては、例えばSID94, Digest of Technical Papers, pp.
359-362, (1994) 等が知られている。

【０００５】

【発明が解決しようとする課題】本発明が解決しようと
する従来例の課題について、以下に図１１を用いて説明
する。

【０００６】図１１は、従来の画像表示装置による表示
画像の例である。

【０００７】画像表示領域１２１には、テキスト等から
なる静止画像１２２，１２３と、ポインタ１２４，１２
５が表示されている。ここでポインタ１２４は、ある時
刻におけるフレーム（表示画像）内に表示されたもので
あり、一方ポインタ１２５はその次のフレームに表示さ
れたものであり、ポインタ１２４とポインタ１２５とは
異なった位置に表示されている。即ちポインタ１２４，
１２５は動画像に相当する。この際にポインタの動きを
視覚的に滑らかなものとするためには、一般にフレーム
間の表示間隔を１／６０秒以下にすることが好ましい。
そのためには全表示画素に対して１／６０秒以内に表示
信号の入力を行う必要があるが、このことは表示装置の
高解像度化を困難にしていた。表示画素が増加すると、
１行あたりの表示信号入力時間が少なくなってしまうか
らである。

【０００８】本発明の目的は、上記従来技術の問題点を
解消し、表示信号入力時間を十分確保し、かつ高解像度
表示を可能とする画像表示素子、画像表示装置及び画像
表示装置の駆動方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、１フレ−ム期間内に、二次元のマトリク
ス状に配列された複数の表示画素の全てに順次アドレス
しこれに信号を入力すると共に、前記複数の表示画素の
中の任意の特定の複数の表示画素のみについては、同一
フレ−ム期間内にさらに再度あるいは複数回アドレスし
これらに信号を入力することにより、高解像度化された
場合でも表示画素への表示信号入力時間を十分確保する
ものである。

【００１０】すなわち、請求項１に記載の第１の発明
は、二次元のマトリクス状に配列された複数の表示画素
電極と、前記複数の表示画素電極の各々に対応して設け
られ、かつ第１，第２の二つの入出力端子及び制御信号
入力端子の３個の端子を有し、該第１の入出力端子が対
応する前記複数の表示画素電極の一つに接続された複数
のスイッチング素子と、前記複数の表示画素電極を行単
位で走査する信号を供給する複数の走査用信号線と、前
記複数の表示画素電極の各々に対応して設けられ、一方
の入力端子が、対応する前記複数の走査用信号線の一つ
に接続され、出力端子が、対応する前記複数の表示画素
電極に接続された前記複数のスイッチング素子の制御信
号入力端子の一つに接続された複数の２入力ＡＮＤ回路
と、前記行単位走査で同時にアドレスされる前記複数の
表示画素電極に接続されている前記複数のスイッチング
素子の前記第２の入出力端子の各々に接続される複数の
表示信号線と、前記行単位走査で同時にアドレスされる
前記複数の表示画素電極に対応して設けられている、複
数の２入力ＡＮＤ回路の他方の入力端子の各々に接続さ
れた複数の画素選択用信号線とを備えた画像表示素子で
ある。

【００１１】また、請求項２に記載の第２の発明は、請
求項１記載の発明において、前記複数の表示画素電極、
前記複数のスイッチング素子、前記複数の走査用信号
線、前記複数の２入力ＡＮＤ回路、前記複数の表示信号
線、及び前記複数の画素選択用信号線が液晶層を挟持す
る一対のガラス基板上に形成されている。

【００１２】また、請求項３に記載の第３の発明は、二
次元のマトリクス状に配列され、かつ異なる複数のもの
から構成される複数のグル−プに分けられた複数の表示
画素電極と、前記複数の表示画素電極の各々に対応して
設けられ、かつ第１，第２の二つの入出力端子及び制御
信号入力端子の３個の端子を有し、該第１の入出力端子
が対応する前記複数の表示画素電極の一つに接続された
複数のスイッチング素子と、前記複数の表示画素電極を
行単位で走査する信号を供給する複数の走査用信号線
と、前記複数の表示画素電極グル−プの各々に対応して
設けられ、一方の入力端子が、対応する前記複数の走査
用信号線の一つに接続され、出力端子が、対応する前記
複数の表示画素電極グル−プの同一グル−プに属する前
記複数の表示画素電極に接続される前記複数のスイッチ
ング素子の制御信号入力端子に共通に接続された複数の
２入力ＡＮＤ回路と、前記行単位走査で同時にアドレス
される前記複数の表示画素電極に接続されている前記複
数のスイッチング素子の前記第２の入出力端子の各々に
接続される複数の表示信号線と、前記行単位走査で同時
にアドレスされる前記複数の表示画素電極グル−プに対
応して設けられている、複数の２入力ＡＮＤ回路の他方
の入力端子の各々に接続された複数の画素選択用信号線
とを備えた画像表示素子である。

【００１３】また、請求項４に記載の第４の発明は、請
求項３記載の発明において、前記複数の表示画素電極、
前記複数のスイッチング素子、前記複数の走査用信号
線、前記複数の２入力ＡＮＤ回路、前記複数の表示信号
線、及び前記複数の画素選択用信号線が液晶層を挟持す
る一対のガラス基板上に形成されている。

【００１４】また、請求項５に記載の第５の発明は、二
次元のマトリクス状に配列された複数の表示画素電極
と、前記複数の表示画素電極の各々に対応して設けら
れ、かつ第１，第２の二つの入出力端子及び制御信号入
力端子の３個の端子を有し、該第１の入出力端子が対応
する前記複数の表示画素電極の一つに接続された複数の
スイッチング素子と、前記複数の表示画素電極を行単位
で走査する信号を供給する複数の走査用信号線と、前記
複数の表示画素電極の各々に対応して設けられ、一方の
入力端子が、対応する前記複数の走査用信号線の一つに
接続され、出力端子が、対応する前記複数の表示画素電
極に接続された前記複数のスイッチング素子の制御信号
入力端子の一つに接続された複数の２入力ＡＮＤ回路
と、前記行単位走査で同時にアドレスされる前記複数の
表示画素電極に接続されている前記複数のスイッチング
素子の前記第２の入出力端子の各々に接続される複数の
表示信号線と、前記行単位走査で同時にアドレスされる
前記複数の表示画素電極に対応して設けられている、複
数の２入力ＡＮＤ回路の他方の入力端子の各々に接続さ
れた複数の画素選択用信号線と、前記複数の表示信号線
に表示信号を供給する入力信号生成回路と、前記複数の
走査用信号線を順次及びランダムにアドレスする走査用
電圧を供給する第１のデコ−ダ手段と、前記第１のデコ
−ダ手段によりアドレスされた前記複数の走査用信号線
に対応する前記複数の２入力ＡＮＤ回路の内の、所望す
るものをランダムにアドレスする信号を出力する第２の
デコ−ダ手段と備えた画像表示装置である。

【００１５】また、請求項６に記載の第６の発明は、二
次元のマトリクス状に配列され、かつ異なる複数のもの
から構成される複数のグル−プに分けられた複数の表示
画素電極と、前記複数の表示画素電極の各々に対応して
設けられ、かつ第１，第２の二つの入出力端子及び制御
信号入力端子の３個の端子を有し、該第１の入出力端子
が、対応する前記複数の表示画素電極の一つに接続され
た複数のスイッチング素子と、前記複数の表示画素電極
を行単位で走査する信号を供給する複数の走査用信号線
と、前記複数の表示画素電極グル−プの各々に対応して
設けられ、一方の入力端子が、対応する前記複数の走査
用信号線の一つに接続され、出力端子が、対応する前記
複数の表示画素電極グル−プの同一グル−プに属する前
記複数の表示画素電極に接続される前記複数のスイッチ
ング素子の制御信号入力端子に共通に接続された複数の
２入力ＡＮＤ回路と、前記行単位走査で同時にアドレス
される前記複数の表示画素電極に接続されている前記複
数のスイッチング素子の前記第２の入出力端子の各々に
接続される複数の表示信号線と、前記行単位走査で同時
にアドレスされる前記複数の表示画素電極グル−プに対
応して設けられている、複数の２入力ＡＮＤ回路の他方
の入力端子の各々に接続された複数の画素選択用信号線
と、前記複数の表示信号線に表示信号を供給する入力信
号生成回路と、前記複数の走査用信号線を順次及びラン
ダムにアドレスする走査用電圧を供給する第１のデコ−
ダ手段と、前記第１のデコ−ダ手段によりアドレスされ
た前記複数の走査用信号線に対応する前記複数の２入力
ＡＮＤ回路の内の、所望するものをランダムにアドレス
する信号を出力する第２のデコ−ダ手段とを備えた画像
表示装置である。

【００１６】また、請求項７に記載の第７の発明は、二
次元のマトリクス状に配列された複数の表示画素電極
と、前記複数の表示画素電極の各々に対応して設けら
れ、かつ第１，第２の二つの入出力端子及び制御信号入
力端子の３個の端子を有し、該第１の入出力端子が対応
する前記複数の表示画素電極の一つに接続された複数の
スイッチング素子と、前記複数の表示画素電極を行単位
で走査する信号を供給する複数の走査用信号線と、前記
複数の表示画素電極の各々に対応して設けられ、一方の
入力端子が、対応する前記複数の走査用信号線の一つに
接続され、出力端子が、対応する前記複数の表示画素電
極に接続された前記複数のスイッチング素子の制御信号
入力端子の一つに接続された複数の２入力ＡＮＤ回路
と、前記行単位走査で同時にアドレスされる前記複数の
表示画素電極に接続されている前記複数のスイッチング
素子の前記第２の入出力端子の各々に接続される複数の
表示信号線と、前記行単位走査で同時にアドレスされる
前記複数の表示画素電極に対応して設けられている、複
数の２入力ＡＮＤ回路の他方の入力端子の各々に接続さ
れた複数の画素選択用信号線と、前記複数の表示信号線
に表示信号を供給する入力信号生成回路と、前記複数の
走査用信号線を順次及びランダムにアドレスする走査用
電圧を供給する第１のデコ−ダ手段と、前記第１のデコ
−ダ手段によりアドレスされた前記複数の走査用信号線
に対応する前記複数の２入力ＡＮＤ回路の内の、所望す
るものをランダムにアドレスする信号を出力する第２の
デコ−ダ手段とを備えた画像表示装置の駆動方法におい
て、前記複数の走査用信号線の全てを順次アドレスして
画像表示するとともに、前記複数の走査用信号線の内の
任意の連続する幾つかのみを順次アドレスして画像表示
するために、走査周期Ｔlineで前記複数の走査用信号線
のすべてを１フレ−ム期間に順次アドレスし、その時の
一走査用信号線に対するアドレス期間をtseq、前記複数
の走査用信号線の内の任意に選択された連続する複数の
走査用信号線のみを順次アドレスして画像表示するため
に前記Ｔline時間中にこの任意に選択された連続する複
数の走査用信号線の内の一つの走査用信号線をアドレス
する期間をtranとした場合、tseq ＋ tran≦ Ｔline を
満足し、かつ期間tseqと期間tranとを重なり合わないよ
うに分布させ、前記任意に選択された連続する複数の走
査用信号線の各々は前記１フレ-ム期間中に複数回アド
レスされることを特徴とする画像表示装置の駆動方法で
ある。

【００１７】また、請求項８に記載の第８の発明は、請
求項７記載の発明において、前記複数の走査用信号線の
全てを順次アドレスすることにより静止画像を表示し、
前記複数の走査用信号線の内の任意の連続する幾つかの
みを順次アドレスすることにより動画画像表示をするこ
とを特徴とする。

【００１８】また、請求項９に記載の第９の発明は、二
次元のマトリクス状に配列され、かつ異なる複数のもの
から構成される複数のグル−プに分けられた複数の表示
画素電極と、前記複数の表示画素電極の各々に対応して
設けられ、かつ第１，第２の二つの入出力端子及び制御
信号入力端子の３個の端子を有し、該第１の入出力端子
が、対応する前記複数の表示画素電極の一つに接続され
た複数のスイッチング素子と、前記複数の表示画素電極
を行単位で走査する信号を供給する複数の走査用信号線
と、対応する前記複数の表示画素電極グル−プの各々に
対応して設けられ、一方の入力端子が、前記複数の走査
用信号線の一つに接続され、出力端子が、対応する前記
複数の表示画素電極グル−プの同一グル−プに属する前
記複数の表示画素電極に接続される前記複数のスイッチ
ング素子の制御信号入力端子に共通に接続された複数の
２入力ＡＮＤ回路と、前記行単位走査で同時にアドレス
される前記複数の表示画素電極に接続されている前記複
数のスイッチング素子の前記第２の入出力端子の各々に
接続される複数の表示信号線と、前記行単位走査で同時
にアドレスされる前記複数の表示画素電極グル−プに対
応して設けられている、複数の２入力ＡＮＤ回路の他方
の入力端子の各々に接続された複数の画素選択用信号線
と、前記複数の表示信号線に表示信号を供給する入力信
号生成回路と、前記複数の走査用信号線を順次及びラン
ダムにアドレスする走査用電圧を供給する第１のデコ−
ダ手段と、前記第１のデコ−ダ手段によりアドレスされ
た前記複数の走査用信号線に対応する前記複数の２入力
ＡＮＤ回路の内の、所望するものをランダムにアドレス
する信号を出力する第２のデコ−ダ手段とを備えた画像
表示装置の駆動方法において、前記複数の走査用信号線
の全てを順次アドレスして画像表示するとともに、前記
複数の走査用信号線の内の任意の連続する幾つかのみを
順次アドレスして画像表示するために、走査周期Ｔline
で前記複数の走査用信号線のすべてを１フレ−ム期間に
順次アドレスし、その時の一走査用信号線に対するアド
レス期間をtseq、前記複数の走査用信号線の内の任意に
選択された連続する複数の走査用信号線のみを順次アド
レスして画像表示するために前記Ｔline時間中にこの任
意に選択された連続する複数の走査用信号線の内の一つ
の走査用信号線をアドレスする期間をtranとした場合、
tseq ＋ tran ≦ Ｔlineを満足し、かつ期間tseqと期
間tranとを重なり合わないように分布させ、前記任意に
選択された連続する複数の走査用信号線の各々は前記１
フレ-ム期間中に複数回アドレスされることを特徴とす
る画像表示装置の駆動方法である。

【００１９】また、請求項１０に記載の第１０の発明
は、請求項９記載の発明において、前記複数の走査用信
号線の全てを順次アドレスすることにより静止画像を表
示し、前記複数の走査用信号線の内の任意の連続する幾
つかのみを順次アドレスすることにより動画画像表示を
することを特徴とする。

【００２０】また、請求項１１に記載の第１１の発明
は、二次元のマトリクス状に配列された複数の表示画素
と、該複数の表示画素の特定の一部を選択するための表
示画素選択手段と、該表示画素選択手段によって選択さ
れた前記特定の一部の表示画素に、表示情報を入力する
ための表示情報入力手段と、該表示画素には、該表示情
報を記憶し表示するための画像表示手段とを有する画像
表示装置において、前記表示画素選択手段は、前記二次
元マトリクスの行方向、列方向にそれぞれ設けられてお
り、前記複数の表示画素には、前記行方向及び列方向の
前記表示画素選択手段から同時に選択された場合にの
み、該表示情報入力手段からの表示情報を受け付けるた
めの、論理ゲート手段が設けられていることを特徴とす
る画像表示装置である。

【００２１】また、請求項１２に記載の第１２の発明
は、請求項１１記載の発明において、上記論理ゲート手
段１個に、前記複数の表示画素の中の複数個が対応して
いることを特徴とする。。

【００２２】また、請求項１３に記載の第１３の発明
は、請求項１２記載の発明において、上記論理ゲート手
段１個に、前記複数の表示画素の中の３個が対応し、そ
れら各々赤色、緑色、および青色情報を表示することを
特徴とする。

【００２３】また、請求項１４に記載の第１４の発明
は、請求項１１記載の発明において、上記画像表示手段
は、前記表示情報を電荷として記憶するための記憶容量
を備えていることを特徴とする。

【００２４】また、請求項１５に記載の第１５の発明
は、請求項１４記載の発明において、前記記憶容量の一
端が、定電圧印加手段に接続されていることを特徴とす
る。

【００２５】また、請求項１６に記載の第１６の発明
は、二次元のマトリクス状に配列された複数の表示画素
と、前記複数の表示画素の中の特定の一部を選択するた
めの表示画素選択手段と、該表示画素選択手段によって
選択された前記特定の一部の表示画素に、表示情報を入
力するための表示情報入力手段と、前記複数の表示画素
に対応して設けられ、前記表示情報を記憶し表示するた
めの画像表示手段とを備えた画像表示装置の駆動方法に
おいて、前記表示画素選択手段を、前記二次元のマトリ
クスの行方向、列方向にそれぞれ設け、前記行方向の表
示画素選択手段により前記複数の表示画素を一行分、前
記列方向の表示画素選択手段により前記複数の表示画素
の複数列分を選択し、前記行方向及び列方向の表示画素
選択手段により同時に選択された前記複数表示画素にの
み、該表示情報入力手段からの表示情報を入力すること
を特徴とする画像表示装置の駆動方法である。

【００２６】また、請求項１７に記載の第１７の発明
は、請求項１１記載の発明において、前記論理ゲート手
段は、ＣＭＯＳインバータ回路とＮＭＯＳトランジスタ
スイッチを含み、該ＣＭＯＳインバータ回路の入力ゲー
トとＰＭＯＳのソースとがそれぞれ前記行方向と列方向
の表示画素選択手段に接続され、該ＣＭＯＳインバータ
の出力が該ＮＭＯＳトランジスタのゲートに接続されて
いることを特徴とする。

【００２７】また、請求項１８に記載の第１８の発明
は、請求項１７記載の発明において、上記画像表示手
段は、前記表示情報を電荷として記憶するための記憶容
量を備えており、該記憶容量の一端は、定電圧印加手段
に接続されており、該ＣＭＯＳインバータのＮＭＯＳの
ソースが定電圧印加手段に接続されていることを特徴す
る。また、請求項１９に記載の第１９の発明は、請求
項１１記載の発明において、上記論理ゲート手段は、２
つのＮＭＯＳトランジスタスイッチを含み、第１のＮＭ
ＯＳトランジスタスイッチのゲートとドレインはそれぞ
れ前記行方向と列方向の表示画素選択手段に接続され、
第１のＮＭＯＳトランジスタスイッチのソースが第２の
ＮＭＯＳトランジスタのゲートに接続されていることを
特徴とする。

【００２８】また、請求項２０に記載の第２０の発明
は、請求項１１記載の発明において、上記論理ゲート手
段は、ＣＭＯＳの２入力ＮＯＲ論理回路とＮＭＯＳトラ
ンジスタスイッチを含み、該ＣＭＯＳの２入力ＮＯＲ論
理回路の２つの入力ゲートはそれぞれ前記行方向と列方
向の表示画素選択手段に接続され、該ＣＭＯＳの２入力
ＮＯＲ論理回路の出力が該ＮＭＯＳトランジスタのゲー
トに接続されていることを特徴とする。

【００２９】

【発明の実施の形態】先ず、本発明の第１の実施の形態
について、図１、図２Ａ、２Ｂ、２Ｃ、図３、図４を用
いて説明する。

【００３０】図１は本発明をカラ−液晶表示装置に適用
した第１の実施の形態の構成図であり、例えば三原色、
赤色，緑色，青色を表示する三種類の表示画素（ピクセ
ル，pixel）からなるトリプレット（triplet）Ｔ１１，
Ｔ１２，Ｔ１３，Ｔ１４．．．，Ｔ２１，Ｔ２２，Ｔ２
３，Ｔ２４．．．等が多数配列されて画像表示領域を形
成している場合を示す。各表示画素ＰＲ，ＰＧ，ＰＢに
は、少なくとも一方の基板が透明な一対の基板の間にサ
ンドイッチされた、透過光量を変調するためのＴＮ(Twi
sted Nematic)液晶層が設けられているが、図１では、
これらを静電容量１５，１６，１７で示している。静電
容量１５，１６，１７のそれぞれにはＴＦＴ(Thin Film
Transistor)スイッチ１２，１３，１４が接続され、そ
れらのゲートには２入力ＡＮＤ論理回路１１の出力が入
力されている。

【００３１】表示画素トリプレットＴ１１，Ｔ１２，Ｔ
１３，Ｔ１４．．．，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２
４．．．はマトリクス状に配列されており、２入力ＡＮ
Ｄ論理回路１１の一方の入力はＹ方向ゲート線３１を介
してＹデコーダ４４に接続されており、２入力ＡＮＤ論
理回路１１の他の一方の入力はＸ方向ゲート線２１を介
してＸデコーダ４３に接続されている。またＴＦＴスイ
ッチ１２，１３，１４のドレインは、それぞれ信号線２
２，２３，２４を経て、ＤＡ変換器４２を介して入力信
号ラッチ回路４１に接続されている。Ｙデコーダ４４、
Ｘデコーダ４３、及びラッチ回路４１は、ともに制御回
路４５に接続され、制御回路４５には信号入力端子４６
が設けられている。なお、ＴＮ液晶容量１５，１６，１
７の他端は共通電極４７に接続されている。

【００３２】次に図１の動作に関して説明する。制御回
路４５は、所望の１行に関する表示信号を、Ｙデコーダ
４４、Ｘデコーダ４３、入力信号ラッチ回路４１に入力
する。この時Ｙデコーダ４４には所望の１行のアドレス
が入力され、Ｘデコーダ４３には表示信号を書き替える
べき表示画素のアドレス群が、入力信号ラッチ回路４１
には書き替えるべき新たな表示信号と列アドレス群が入
力される。次いでＹデコーダ４４が所望の行に相当する
Ｙ方向ゲート線３１をオンに、Ｘデコーダ４３が表示信
号を書き替えるべき表示画素のみのＸ方向ゲート線２１
をオンにすることによって、所望の行内の特定のトリプ
レットの２入力ＡＮＤ論理回路１１の出力がオンにな
り、そのトリプレット内の表示画素のＴＦＴスイッチ１
２，１３，１４をオンさせる。このとき入力信号ラッチ
回路４１からは書き替えるべき新たな表示信号が出力さ
れ、この表示信号はＤＡ変換器４２を介して信号線２
２，２３，２４に入力される。従ってこの表示信号は、
前述の所望の行内の特定のトリプレット内の表示画素に
於いてのみ、ＴＮ液晶静電容量１５，１６，１７に入力
される。

【００３３】本実施の形態に於いては、以上の動作をＹ
方向の行アドレスを変えて繰り返すことにより、表示画
素マトリクス内の任意の領域の表示画素の表示信号を書
き替えることが可能である。なおＴＮ液晶は印加電圧に
よってその光学特性が制御されるため、図中には省略し
ている偏光板及びバックライトと組合せることにより、
表示画素マトリクスに画像情報を表示することができる
ことは従来例で既に述べたとおりである。

【００３４】本実施の形態においては、３つのＴＮ液晶
静電容量１５，１６，１７を介する光路中に、それぞれ
赤、緑、青の色フィルタを設けることにより、赤色，緑
色，青色を表示する表示画素ＰＲ，ＰＧ，ＰＢを形成す
ることができる。

【００３５】なお、図１においては、一つのトリプレッ
ト内の三個の表示画素ＰＲ，ＰＧ，ＰＢが、一つの直線
上に配列されているが、本発明はこれに限定されるもの
ではなく、トリプレットＴ１１では、緑色表示画素ＰＧ
を三角形の頂点に、赤色表示画素ＰＲ，青色表示画素Ｐ
Ｂをそれぞれ該三角形の底辺の左端，右端に配置し、こ
の右隣りのＴ１２では、該三角形を１８０度回転し、そ
の上辺の左端，右端に赤色表示画素ＰＲ，青色表示画素
ＰＢをそれぞれ配置し、これらの下方中央に緑色表示画
素ＰＧを配置し、以下Ｔ１３，Ｔ１４．．．についても
同様に繰り返してカラ−陰極線管同様のカラ−表示画素
配置とし、カラ−表示の解像度を向上させることも可能
である。

【００３６】さらに、本実施の形態においては、一つの
トリプレット内の三個の表示画素を、三原色表示に振り
分けたが、本発明はこれに限定されるものではなく、あ
る一つの表示画素を書き替える際には、同時に書替えの
必要がある他の表示画素など、互いに常に密接な関係を
有する表示画素群に振り分けることが出来る。さらに、
本実施の形態においては、３個の表示画素をまとめて１
つのグル−プとしトリプレットを形成しているが、本願
発明は、３個以外の複数の密接な関係を有する表示画素
群をまとめて１つのグル−プとした場合にも適用できる
ことは云うまでもない。例えば、２個の表示画素をまと
めてダブレット（doublet）とし、ある表示とその陰影
表示に振り分ける、または４個の表示画素をまとめてカ
ルテット（quartette）とし、３原色表示と輝度表示に
振り分けること等が出来る。

【００３７】さらに、上記一つの２入力ＡＮＤ回路に共
通に接続される複数の表示画素からなる一つのグル−プ
内におけるそれら表示画素の振り分けは、表示色基準ば
かりでなく、表示画素の形状，表示内容に依ってもよい
ことは勿論で、例えば、７個の表示画素を数字８を形成
するように配列して、一つのグル−プが一桁の数字を表
示するようにすることも出来る。

【００３８】次にここで、本実施の形態における画像の
表示方法に関してより詳しく説明する。

【００３９】図２（Ａ）は、本実施の形態による表示画
像の例である。画像表示領域５１には、テキスト等から
なる静止画像５２，５３と、ポインタ５４，５５が表示
されている。ここでポインタ５４は、ある時刻における
フレーム（表示画像）内に表示されたものであり、一方
ポインタ５５はその次のフレームに表示されたものであ
るが、ポインタ５４とポインタ５５とは異なった位置に
表示されている。即ちポインタ５４，５５は動画像に相
当する。この際にポインタの動きを視覚的に滑らかなも
のとするためには、ポインタ５４，５５の部分だけを１
／６０秒以下の時間間隔で表示し直せば良い。この際
に、信号入力端子４６には、表示を変更する部分のみの
表示信号を入力すれば十分である。このために本実施の
形態においては、画像表示装置の高解像度化を容易に実
現することが可能である。

【００４０】このような表示情報の書き込み方法に関し
て、以下に図２（Ｂ）を用いて詳しく説明する。図２
（Ｂ）は、本実施の形態による、表示画面上に於ける表
示タイムチャ−トの例である。

【００４１】簡単のために、図中では表示画面上のｙ方
向画素数を６画素（図１においてトリプレット群６行に
相当）と仮定し、各行には（１）から（６）迄の番号が
示されている。図２（Ｂ）に示された表示画面上には文
字を含む静止画が表示されているが、ハッチングを施し
た部分が動画を表示している領域である。図２（Ｂ）の
表示タイムチャ−トに、各行に於ける画像信号の書き込
み順序が示されている。ここで白い四角は文字を含む静
止画像の書き込み時間を、ハッチングされた四角は動画
像の書き込み時間を表している。静止画像は、（１）か
ら（６）までの行に順に書き込まれて行き、１／２０秒
で１画面の書き込みが完了する。即ち１／２０秒毎にリ
フレッシュされる。これに対して動画部分の書き込み
は、上記静止画の書き込みの合間に行われており、１／
６０秒で１画面の書き込みが完了する。即ち１／６０秒
毎にリフレッシュされる。この様にして本実施の形態
は、表示画面全体の書き込み速度の増加を抑えながら、
動画の書き込みには十分な速度を得ている。

【００４２】なお静止画像のリフレッシュ速度は、ＴＮ
液晶静電容量１５，１６，１７に於けるリ−ク電荷量が
無視できる速度に設定すべきである。また図２（Ｂ）に
於いては動画のフレ−ムレ−トを静止画のフレ−ムレ−
トの整数倍に設定しているが、この条件にこだわらず
に、任意のフレ−ムレ−ト比率に対しても本発明が適用
可能であることは自明である。

【００４３】また本実施の形態においては、表示情報の
書替え領域を工夫することにより制御回路４５の動作の
簡略化を図ることができる。例えば上記の画像表示方法
の説明ではポインタ５４，５５の部分のみの書替えにつ
いて述べたが、書替え部分をポインタを含む矩形部分５
６，５７とすることにより、列方向の選択アドレスが連
続的になり、列方向のアドレス出力の簡略化が可能であ
る。

【００４４】なお、以上の説明では、動画像としてポイ
ンタを例に用いて説明を行ったが、一般の動画像のウイ
ンドウ表示等に関しても、全く同様であることは言うま
でもない。

【００４５】上記の説明に於いては、ＴＦＴスイッチ１
２，１３，１４、ＴＮ液晶容量１５，１６，１７、２入
力ＡＮＤ論理回路１１を有する各表示画素の構造に関し
ては簡単に述べたが、以下その詳細構造およびその動作
に関して図３、図４を用いて説明する。

【００４６】図３は本実施の形態における１トリプレッ
トの回路構成図である。図１における２入力ＡＮＤ論理
回路１１はＰＭＯＳトランジスタ６１、ＮＭＯＳトラン
ジスタ６２から成るＣＭＯＳインバータで構成されてお
り、ＰＭＯＳトランジスタ６１のソースはＹ方向ゲート
線３１により、ＰＭＯＳトランジスタ６１、ＮＭＯＳト
ランジスタ６２のゲートはＸ方向ゲート線２１により選
択される。なお本発明の説明に出て来るＭＯＳトランジ
スタは、特にことわらないが、ＴＦＴトランジスタで構
成するのが自然である。ＴＦＴスイッチ１２，１３，１
４のソースには、ＴＮ液晶静電容量１５，１６，１７の
他に信号電荷保持静電容量１８，１９，２０が設けられ
ており、信号電荷保持静電容量１８，１９，２０の他端
はＮＭＯＳトランジスタ６２のソースとともにソース電
極４８に接続されている。なおソース電極４８は、例え
ば接地電位に固定されている。

【００４７】図４は表示画素の選択パルスの説明図であ
る。各パルスにおいてＨは高電圧、Ｌは低電圧を表して
おり、例えばＨは５Ｖ、Ｌは０Ｖである。図示したよう
にＹ方向ゲート線３１がＨレベルかつＸ方向ゲート線２
１がＬレベルの場合には、上記ＣＭＯＳインバータはＡ
ＮＤ論理回路として動作する。すなわちＹ方向ゲート線
３１はＨレベルが選択、Ｘ方向ゲート線２１はＬレベル
が選択を表現する。なお本実施の形態においてはＴＦＴ
スイッチ１２，１３，１４をＮＭＯＳであるとしたが、
これはＮＭＯＳＴＦＴの方が移動度が高く、トランジス
タの小型化が図り易いためである。しかしながらＴＦＴ
スイッチ１２，１３，１４はＰＭＯＳで構成することも
明らかに可能であり、この場合にはソ−ス電極４８をＨ
レベルに固定し、トランジスタ６１をＮＭＯＳ，トラン
ジスタ６２をＰＭＯＳに変更した上、でＹ方向ゲート線
３１はＬレベルが選択、Ｘ方向ゲート線２１はＨレベル
が選択を表現するものと規定すれば良い。

【００４８】なお信号電荷保持静電容量１８，１９，２
０の一端は、ＮＭＯＳトランジスタ６２のソースととも
にソース電極４８に接続したが、別に新たな定電圧印加
手段を設け、これに接続しても構わない。さらにＴＮ液
晶静電容量１５，１６，１７が充分な大きさであれば、
信号電荷保持静電容量１８，１９，２０は省略すること
も可能である。

【００４９】本実施の形態においては、液晶静電容量１
５，１６，１７への信号入力のスイッチング素子とし
て、ＭＯＳＴＦＴを使用しているが、本発明はこれに限
定されるものではなく、他の三端子タイプのスイッチン
グ素子に置き換えることができることは言うまでもな
い。

【００５０】次に、本発明の第２の実施の形態につい
て、図５、図６、図７を用いて説明する。

【００５１】図５は本発明の第２の実施の形態の構成図
である。各表示画素には透過光量を変調するためのＴＮ
（Twisted Nematic）液晶層が設けられているがこれを
静電容量７５で示している。液晶静電容量７５にはＴＦ
Ｔ(Thin Film Transistor)スイッチ７２が接続され、Ｔ
ＦＴスイッチ７２のゲートには２入力ＡＮＤ論理回路７
１の出力が入力されている。表示画素はマトリクス状に
配列されており、２入力ＡＮＤ論理回路７１の一方の入
力はＹ方向ゲート線３１を介してＹデコーダ４４に接続
されており、２入力ＡＮＤ論理回路１１の他方の入力は
Ｘ方向ゲート線８１を介してＸデコーダ８７に接続され
ている。またＴＦＴスイッチ７２のドレインは、信号線
８２を経て、ＤＡ変換器８６を介して入力信号ラッチ回
路８５に接続されている。Ｙデコーダ４４、Ｘデコーダ
８７、及びラッチ回路８５は、ともに制御回路８８に接
続され、制御回路８８には信号入力端子４６が設けられ
ている。なお、ＴＮ液晶静電容量７５の他端は共通電極
４７に接続されている。

【００５２】次に図５の動作に関して説明する。制御回
路８８は、所望の１行に関する表示信号を、Ｙデコーダ
４４、Ｘデコーダ８７、入力信号ラッチ回路８５に入力
する。この時Ｙデコーダ４４には所望の１行のアドレス
が入力され、Ｘデコーダ８７には表示信号を書き替える
べき表示画素の列アドレス群が、入力信号ラッチ回路８
５には書き替えるべき新たな表示信号と列アドレス群が
入力される。次いでＹデコーダ４４が所望の行に相当す
るＹ方向ゲート線３１をオンに、Ｘデコーダ８７が表示
信号を書き替えるべき表示画素のみのＸ方向ゲート線８
１をオンにすることによって、所望の行内の特定の表示
画素の２入力ＡＮＤ論理回路７１の出力がオンになり、
その表示画素のＴＦＴスイッチ７２をオンさせる。この
とき入力信号ラッチ回路８５からは書き替えるべき新た
な表示信号が出力され、この表示信号はＤＡ変換器８６
を介して信号線８２に入力される。

【００５３】従ってこの表示信号は、前述の所望の行内
の特定の表示画素に於いてのみ、ＴＮ液晶静電容量７５
に入力される。本実施の形態に於いても、以上の動作を
Ｙ方向の行アドレスを変えて繰り返すことにより、表示
画素マトリクス内の任意の領域の表示画素の表示信号を
書き替えることが可能であることは明らかである。

【００５４】ＴＮ液晶は印加電圧によってその光学特性
が制御されるため、図中には省略している偏光板及びバ
ックライトと組合せることにより、表示画素マトリクス
には画像情報を表示することができることも従来例で既
に述べたとおりである。

【００５５】上記の説明に於いては、ＴＦＴスイッチ７
２、ＴＮ液晶静電容量７５、２入力ＡＮＤ論理回路７１
を有する各表示画素の構造に関して簡単に述べたが、以
下その詳細構造およびその動作に関して図６、図７を用
いて説明する。

【００５６】図６は本実施の形態における１表示画素分
を取り出した回路構成図である。図５における２入力Ａ
ＮＤ論理回路７１はＮＭＯＳトランジスタ８９とゲート
容量７７、ゲート抵抗７８とで構成されており、ＮＭＯ
Ｓトランジスタ８９のゲートはＹ方向ゲート線３１によ
り、ＮＭＯＳトランジスタ８９のドレインはＸ方向ゲー
ト線８１により選択される。ＴＦＴスイッチ７２のソー
スには、ＴＮ液晶静電容量７５の他に信号電荷保持静電
容量７６が設けられており、信号電荷保持静電容量７６
の他端は定電圧バイアス線７９に接続されている。ＮＭ
ＯＳトランジスタ８９のソースはＴＦＴスイッチ７２の
ゲートに接続されており、さらにＴＦＴスイッチ７２の
ゲートと定電圧バイアス線７９との間にはゲート静電容
量７７及びゲート抵抗７８が接続されている。なお定電
圧バイアス線７９は、例えば接地電位に固定されてい
る。

【００５７】図７は表示画素の選択パルスの説明図であ
る。各パルスにおいてＨは高電圧、Ｌは低電圧を表して
おり、例えばＨは５Ｖ、Ｌは０Ｖである。図示したよう
にＹ方向ゲート線３１がＨレベルかつＸ方向ゲート線８
１がＨレベルの場合には、上記ＮＭＯＳトランジスタ８
９はＡＮＤ論理回路として動作する。すなわちＹ方向ゲ
ート線３１及びＸ方向ゲート線８１は、共にＨレベルが
選択を表現する。

【００５８】基本的にはＹ方向ゲート線３１及びＸ方向
ゲート線８１が共にＬレベルになった後、ＴＦＴスイッ
チ７２のゲート電位はゲート抵抗７８を流れる電流によ
って定電圧バイアス線７９の電圧にリセットされる。こ
の場合にはゲート静電容量７７は無くても構わない。し
かしながらこの場合、ＴＦＴスイッチ７２を高速に走査
しようとすると、ゲート抵抗７８が小さくなり、Ｘ方向
ゲート線８１を流れる電流値は大きくなる。

【００５９】そこで他のＴＦＴスイッチ７２の制御方法
として、Ｙ方向ゲート線３１がＨレベルである期間内に
Ｘ方向ゲート線８１を介してＴＦＴスイッチ７２のゲー
トをＬレベルにリセットする方法がある。図７中のゲー
ト入力パルス波形はこの時のものである。このときは、
ＴＦＴスイッチ７２のゲート電圧が充分にリセットされ
るように、図７中にｂで示した期間を充分に取る必要が
ある。またＴＦＴスイッチ７２のゲート電圧を記憶する
ためのゲート静電容量７７は必須であるが、一方ゲート
抵抗７８は可能な限り大きくすることが望ましい。

【００６０】なお信号電荷保持静電容量７６の一端は、
ゲート静電容量７７及びゲート抵抗７８と共に定電圧バ
イアス線７９に接続したが、別に新たな定電圧印加手段
を設け、これに接続しても構わないこと、さらにＴＮ液
晶静電容量７５が充分な大きさであれば、信号電荷保持
静電容量７６は省略が可能である事等も第１の実施の形
態と同様である。

【００６１】さらに、本実施の形態においては、一つの
２入力ＡＮＤ論理回路７１に対して、一つの表示画素、
即ち一つのＴＮ液晶静電容量７５を設けているが、上記
第１の実施の形態と同様に、一つの２入力ＡＮＤ論理回
路７１に対して、複数個の表示画素即ち複数個のＴＮ液
晶静電容量７５を設けても構わないことは明らかであ
る。逆に第１の実施の形態においても、本実施の形態と
同様に一つの２入力ＡＮＤ論理回路１１に対して１個の
表示画素即ち１個のＴＮ液晶静電容量のみを設ける構成
にすることも可能である。

【００６２】ついで、本発明の第３の実施の形態につい
て、図８、図９を用いて説明する。

【００６３】本発明の第３の実施の形態の構成および動
作は、前述の本発明の第２の実施の形態の構成および動
作と表示画素部を除いては同一である。そこで全体構成
及び全体の動作の説明は省略し、以下に表示画素部の詳
細構造と動作に関して図８、図９を用いて説明する。

【００６４】図８は本実施の形態における１表示画素部
の回路構成図である。本実施の形態における２入力ＡＮ
Ｄ論理回路７１は、ＰＭＯＳトランジスタ９３，９４、
ＮＭＯＳトランジスタ９１，９２とで２入力ＮＯＲ論理
回路として構成されており、この２入力ＮＯＲ論理回路
の２つの入力ゲートは、それぞれＹ方向ゲート線３１及
びＸ方向ゲート線８１により選択される。ＴＦＴスイッ
チ７２のソースには、ＴＮ液晶静電容量７５の他に信号
電荷保持静電容量７６が設けられており、信号電荷保持
静電容量７６の他端は定電圧バイアス線７９に接続され
ている。上記２入力ＮＯＲ論理回路の出力はＴＦＴスイ
ッチ７２のゲートに接続されており、さらにＰＭＯＳト
ランジスタ９３，９４のソースは共通電源線９５に、Ｎ
ＭＯＳトランジスタ９１，９２のソースは定電圧バイア
ス線７９に接続されている。なお定電圧バイアス線７９
は、例えば接地電位に固定されている。

【００６５】図９は表示画素の選択パルスの説明図であ
る。各パルスにおいてＨは高電圧、Ｌは低電圧を表して
おり、例えばＨは５Ｖ、Ｌは０Ｖである。図示したよう
にＹ方向ゲート線３１がＬレベルかつＸ方向ゲート線８
１がＬレベルの場合には、上記２入力ＮＯＲ論理回路は
ＡＮＤ論理回路として動作する。すなわちＹ方向ゲート
線３１及びＸ方向ゲート線８１は、共にＬレベルが選択
を表現する。

【００６６】本実施の形態の場合には、新たに共通電源
線９５が必要であり、さらにＡＮＤ論理回路には４トラ
ンジスタが必要であるという問題はあるが、設計が非常
に楽であるという長所を有する。

【００６７】なお信号電荷保持静電容量７６の一端は、
ＮＭＯＳトランジスタ９１，９２のソースと共に定電圧
バイアス線７９に接続したが、別に新たな定電圧印加手
段を設け、これに接続しても構わないこと、さらにＴＮ
液晶静電容量７５が充分な大きさであれば、信号電荷保
持静電容量７６の省略も可能である事等も、第１、第２
の実施の形態と同様である。

【００６８】さらに、本実施の形態においては一個の２
入力ＡＮＤ論理回路７１に対して、一個の表示画素即ち
一個のＴＮ液晶静電容量を設けているが、上記第２の実
施の形態と同様に、一個の２入力ＡＮＤ論理回路７１に
対して、複数個の表示画像即ち複数個のＴＮ液晶静電容
量７５を設けても構わないことは明らかである。

【００６９】

【発明の効果】本発明においては、ポインタ等の動画像
に相当する表示画素部分だけを選択的に表示し直すこと
が可能である。このために、従来のように全表示画素に
対して高速に表示信号の入力を行う必要がなく、表示装
置の高解像度化が容易である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である液晶表示装置
の構成図である。

【図２】本発明の第１の実施の形態である液晶表示装置
による表示画像の例と表示タイムチャ−トを示す図であ
る。

【図３】本発明の第１の実施の形態である液晶表示装置
における１表示画素の回路構成図である。

【図４】本発明の第１の実施の形態である液晶表示装置
における表示画素の選択パルスの説明図である。

【図５】本発明の第２の実施の形態である液晶表示装置
の構成図である。

【図６】本発明の第２の実施の形態である液晶表示装置
における１表示画素の回路構成図である。

【図７】本発明の第２の実施の形態である液晶表示装置
における表示画素の選択パルスの説明図である。

【図８】本発明の第３の実施の形態である液晶表示装置
における１表示画素の回路構成図である。

【図９】本発明の第３の実施の形態である液晶表示装置
における表示画素の選択パルスの説明図である。

【図１０】従来の技術による液晶表示装置の構成図であ
る。

【図１１】従来の液晶表示装置による表示画像の例を示
す図である。

【符号の説明】

１１…２入力ＡＮＤ論理回路、１２，１３，１４…ＴＦ
Ｔスイッチ、１５，１６，１７…ＴＮ液晶静電容量、２
１…Ｘ方向ゲ−ト線、２２，２３，２４…信号線、３１
…Ｙ方向ゲ−ト線、４１…入力信号ラッチ回路、４２…
ＤＡ変換器、４３…Ｘデコーダ、４４…Ｙデコーダ、４
５…制御回路、４６…入力端子、４７…共通電極、ＰＲ
…赤色表示画素、ＰＧ…緑色表示画素、ＰＢ…青色表示
画素、Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…トリプレット

───────────────────────────────────────────────────── フロントページの続き (72)発明者三上佳朗茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】二次元のマトリクス状に配列された複数の
表示画素電極と、前記複数の表示画素電極の各々に対応
して設けられ、かつ第１，第２の二つの入出力端子及び
制御信号入力端子の３個の端子を有し、該第１の入出力
端子が対応する前記複数の表示画素電極の一つに接続さ
れた複数のスイッチング素子と、前記複数の表示画素電
極を行単位で走査する信号を供給する複数の走査用信号
線と、前記複数の表示画素電極の各々に対応して設けら
れ、一方の入力端子が、対応する前記複数の走査用信号
線の一つに接続され、出力端子が、対応する前記複数の
表示画素電極に接続された前記複数のスイッチング素子
の制御信号入力端子の一つに接続された複数の２入力Ａ
ＮＤ回路と、前記行単位走査で同時にアドレスされる前
記複数の表示画素電極に接続されている前記複数のスイ
ッチング素子の前記第２の入出力端子の各々に接続され
る複数の表示信号線と、前記行単位走査で同時にアドレ
スされる前記複数の表示画素電極に対応して設けられて
いる、複数の２入力ＡＮＤ回路の他方の入力端子の各々
に接続された複数の画素選択用信号線とを備えた画像表
示素子。
【請求項２】前記複数の表示画素電極、前記複数のスイ
ッチング素子、前記複数の走査用信号線、前記複数の２
入力ＡＮＤ回路、前記複数の表示信号線、及び前記複数
の画素選択用信号線が液晶層を挟持する一対のガラス基
板上に形成されている請求項１記載の画像表示素子。
【請求項３】二次元のマトリクス状に配列され、かつ異
なる複数のものから構成される複数のグル−プに分けら
れた複数の表示画素電極と、前記複数の表示画素電極の
各々に対応して設けられ、かつ第１，第２の二つの入出
力端子及び制御信号入力端子の３個の端子を有し、該第
１の入出力端子が対応する前記複数の表示画素電極の一
つに接続された複数のスイッチング素子と、前記複数の
表示画素電極を行単位で走査する信号を供給する複数の
走査用信号線と、前記複数の表示画素電極グル−プの各
々に対応して設けられ、一方の入力端子が、対応する前
記複数の走査用信号線の一つに接続され、出力端子が、
対応する前記複数の表示画素電極グル−プの同一グル−
プに属する前記複数の表示画素電極に接続される前記複
数のスイッチング素子の制御信号入力端子に共通に接続
された複数の２入力ＡＮＤ回路と、前記行単位走査で同
時にアドレスされる前記複数の表示画素電極に接続され
ている前記複数のスイッチング素子の前記第２の入出力
端子の各々に接続される複数の表示信号線と、前記行単
位走査で同時にアドレスされる前記複数の表示画素電極
グル−プに対応して設けられている、複数の２入力ＡＮ
Ｄ回路の他方の入力端子の各々に接続された複数の画素
選択用信号線とを備えた画像表示素子。
【請求項４】前記複数の表示画素電極、前記複数のスイ
ッチング素子、前記複数の走査用信号線、前記複数の２
入力ＡＮＤ回路、前記複数の表示信号線、及び前記複数
の画素選択用信号線が液晶層を挟持する一対のガラス基
板上に形成されている請求項３記載の画像表示素子。
【請求項５】二次元のマトリクス状に配列された複数の
表示画素電極と、前記複数の表示画素電極の各々に対応
して設けられ、かつ第１，第２の二つの入出力端子及び
制御信号入力端子の３個の端子を有し、該第１の入出力
端子が対応する前記複数の表示画素電極の一つに接続さ
れた複数のスイッチング素子と、前記複数の表示画素電
極を行単位で走査する信号を供給する複数の走査用信号
線と、前記複数の表示画素電極の各々に対応して設けら
れ、一方の入力端子が、対応する前記複数の走査用信号
線の一つに接続され、出力端子が、対応する前記複数の
表示画素電極に接続された前記複数のスイッチング素子
の制御信号入力端子の一つに接続された複数の２入力Ａ
ＮＤ回路と、前記行単位走査で同時にアドレスされる前
記複数の表示画素電極に接続されている前記複数のスイ
ッチング素子の前記第２の入出力端子の各々に接続され
る複数の表示信号線と、前記行単位走査で同時にアドレ
スされる前記複数の表示画素電極に対応して設けられて
いる、複数の２入力ＡＮＤ回路の他方の入力端子の各々
に接続された複数の画素選択用信号線と、前記複数の表
示信号線に表示信号を供給する入力信号生成回路と、前
記複数の走査用信号線を順次及びランダムにアドレスす
る走査用電圧を供給する第１のデコ−ダ手段と、前記第
１のデコ−ダ手段によりアドレスされた前記複数の走査
用信号線に対応する前記複数の２入力ＡＮＤ回路の内
の、所望するものをランダムにアドレスする信号を出力
する第２のデコ−ダ手段と備えた画像表示装置。
【請求項６】二次元のマトリクス状に配列され、かつ異
なる複数のものから構成される複数のグル−プに分けら
れた複数の表示画素電極と、前記複数の表示画素電極の
各々に対応して設けられ、かつ第１，第２の二つの入出
力端子及び制御信号入力端子の３個の端子を有し、該第
１の入出力端子が、対応する前記複数の表示画素電極の
一つに接続された複数のスイッチング素子と、前記複数
の表示画素電極を行単位で走査する信号を供給する複数
の走査用信号線と、前記複数の表示画素電極グル−プの
各々に対応して設けられ、一方の入力端子が、対応する
前記複数の走査用信号線の一つに接続され、出力端子
が、対応する前記複数の表示画素電極グル−プの同一グ
ル−プに属する前記複数の表示画素電極に接続される前
記複数のスイッチング素子の制御信号入力端子に共通に
接続された複数の２入力ＡＮＤ回路と、前記行単位走査
で同時にアドレスされる前記複数の表示画素電極に接続
されている前記複数のスイッチング素子の前記第２の入
出力端子の各々に接続される複数の表示信号線と、前記
行単位走査で同時にアドレスされる前記複数の表示画素
電極グル−プに対応して設けられている、複数の２入力
ＡＮＤ回路の他方の入力端子の各々に接続された複数の
画素選択用信号線と、前記複数の表示信号線に表示信号
を供給する入力信号生成回路と、前記複数の走査用信号
線を順次及びランダムにアドレスする走査用電圧を供給
する第１のデコ−ダ手段と、前記第１のデコ−ダ手段に
よりアドレスされた前記複数の走査用信号線に対応する
前記複数の２入力ＡＮＤ回路の内の、所望するものをラ
ンダムにアドレスする信号を出力する第２のデコ−ダ手
段とを備えた画像表示装置。
【請求項７】二次元のマトリクス状に配列された複数の
表示画素電極と、前記複数の表示画素電極の各々に対応
して設けられ、かつ第１，第２の二つの入出力端子及び
制御信号入力端子の３個の端子を有し、該第１の入出力
端子が対応する前記複数の表示画素電極の一つに接続さ
れた複数のスイッチング素子と、前記複数の表示画素電
極を行単位で走査する信号を供給する複数の走査用信号
線と、前記複数の表示画素電極の各々に対応して設けら
れ、一方の入力端子が、対応する前記複数の走査用信号
線の一つに接続され、出力端子が、対応する前記複数の
表示画素電極に接続された前記複数のスイッチング素子
の制御信号入力端子の一つに接続された複数の２入力Ａ
ＮＤ回路と、前記行単位走査で同時にアドレスされる前
記複数の表示画素電極に接続されている前記複数のスイ
ッチング素子の前記第２の入出力端子の各々に接続され
る複数の表示信号線と、前記行単位走査で同時にアドレ
スされる前記複数の表示画素電極に対応して設けられて
いる、複数の２入力ＡＮＤ回路の他方の入力端子の各々
に接続された複数の画素選択用信号線と、前記複数の表
示信号線に表示信号を供給する入力信号生成回路と、前
記複数の走査用信号線を順次及びランダムにアドレスす
る走査用電圧を供給する第１のデコ−ダ手段と、前記第
１のデコ−ダ手段によりアドレスされた前記複数の走査
用信号線に対応する前記複数の２入力ＡＮＤ回路の内
の、所望するものをランダムにアドレスする信号を出力
する第２のデコ−ダ手段とを備えた画像表示装置の駆動
方法において、前記複数の走査用信号線の全てを順次アドレスして画像
表示するとともに、前記複数の走査用信号線の内の任意
の連続する幾つかのみを順次アドレスして画像表示する
ために、走査周期Ｔlineで前記複数の走査用信号線のす
べてを１フレ−ム期間に順次アドレスし、その時の一走
査用信号線に対するアドレス期間をtseq、前記複数の走
査用信号線の内の任意に選択された連続する複数の走査
用信号線のみを順次アドレスして画像表示するために前
記Ｔline時間中にこの任意に選択された連続する複数の
走査用信号線の内の一つの走査用信号線をアドレスする
期間をtranとした場合、 tseq ＋ tran ≦ Ｔline を
満足し、かつ期間tseqと期間 tranとを重なり合わない
ように分布させ、前記任意に選択された連続する複数の
走査用信号線の各々は前記１フレ-ム期間中に複数回ア
ドレスされることを特徴とする画像表示装置の駆動方
法。
【請求項８】前記複数の走査用信号線の全てを順次アド
レスすることにより静止画像を表示し、前記複数の走査
用信号線の内の任意の連続する幾つかのみを順次アドレ
スすることにより動画画像表示をすることを特徴とする
請求項７記載の画像表示装置。
【請求項９】二次元のマトリクス状に配列され、かつ異
なる複数のものから構成される複数のグル−プに分けら
れた複数の表示画素電極と、前記複数の表示画素電極の
各々に対応して設けられ、かつ第１，第２の二つの入出
力端子及び制御信号入力端子の３個の端子を有し、該第
１の入出力端子が、対応する前記複数の表示画素電極の
一つに接続された複数のスイッチング素子と、前記複数
の表示画素電極を行単位で走査する信号を供給する複数
の走査用信号線と、対応する前記複数の表示画素電極グ
ル−プの各々に対応して設けられ、一方の入力端子が、
前記複数の走査用信号線の一つに接続され、出力端子
が、対応する前記複数の表示画素電極グル−プの同一グ
ル−プに属する前記複数の表示画素電極に接続される前
記複数のスイッチング素子の制御信号入力端子に共通に
接続された複数の２入力ＡＮＤ回路と、前記行単位走査
で同時にアドレスされる前記複数の表示画素電極に接続
されている前記複数のスイッチング素子の前記第２の入
出力端子の各々に接続される複数の表示信号線と、前記
行単位走査で同時にアドレスされる前記複数の表示画素
電極グル−プに対応して設けられている、複数の２入力
ＡＮＤ回路の他方の入力端子の各々に接続された複数の
画素選択用信号線と、前記複数の表示信号線に表示信号
を供給する入力信号生成回路と、前記複数の走査用信号
線を順次及びランダムにアドレスする走査用電圧を供給
する第１のデコ−ダ手段と、前記第１のデコ−ダ手段に
よりアドレスされた前記複数の走査用信号線に対応する
前記複数の２入力ＡＮＤ回路の内の、所望するものをラ
ンダムにアドレスする信号を出力する第２のデコ−ダ手
段とを備えた画像表示装置の駆動方法において、前記複数の走査用信号線の全てを順次アドレスして画像
表示するとともに、前記複数の走査用信号線の内の任意
の連続する幾つかのみを順次アドレスして画像表示する
ために、走査周期Ｔlineで前記複数の走査用信号線のす
べてを１フレ−ム期間に順次アドレスし、その時の一走
査用信号線に対するアドレス期間をtseq、前記複数の走
査用信号線の内の任意に選択された連続する複数の走査
用信号線のみを順次アドレスして画像表示するために前
記Ｔline時間中にこの任意に選択された連続する複数の
走査用信号線の内の一つの走査用信号線をアドレスする
期間をtranとした場合、 tseq ＋ tran ≦ Ｔline を
満足し、かつ期間tseqと期間tranとを重なり合わないよ
うに分布させ、前記任意に選択された連続する複数の走
査用信号線の各々は前記１フレ-ム期間中に複数回アド
レスされることを特徴とする画像表示装置の駆動方法。
【請求項１０】前記複数の走査用信号線の全てを順次ア
ドレスすることにより静止画像を表示し、前記複数の走
査用信号線の内の任意の連続する幾つかのみを順次アド
レスすることにより動画画像表示をすることを特徴とす
る請求項９記載の画像表示装置。
【請求項１１】二次元のマトリクス状に配列された複数
の表示画素と、該複数の表示画素の特定の一部を選択す
るための表示画素選択手段と、該表示画素選択手段によ
って選択された前記特定の一部の表示画素に、表示情報
を入力するための表示情報入力手段と、該表示画素に
は、該表示情報を記憶し表示するための画像表示手段と
を有する画像表示装置において、前記表示画素選択手段は、前記二次元マトリクスの行方
向、列方向にそれぞれ設けられており、前記複数の表示
画素には、前記行方向及び列方向の前記表示画素選択手
段から同時に選択された場合にのみ、該表示情報入力手
段からの表示情報を受け付けるための、論理ゲート手段
が設けられていることを特徴とする画像表示装置。
【請求項１２】請求項１１において、上記論理ゲート手
段１個に、前記複数の表示画素の中の複数個が対応して
いることを特徴とする画像表示装置。
【請求項１３】請求項１２において、上記論理ゲート手
段１個に、前記複数の表示画素の中の３個が対応し、そ
れら各々赤色、緑色、および青色情報を表示することを
特徴とする画像表示装置。
【請求項１４】請求項１１において、上記画像表示手段
は、前記表示情報を電荷として記憶するための記憶容量
を備えていることを特徴とする画像表示装置。
【請求項１５】請求項１４において、前記記憶容量の一
端が、定電圧印加手段に接続されていることを特徴とす
る画像表示装置。
【請求項１６】二次元のマトリクス状に配列された複数
の表示画素と、前記複数の表示画素の中の特定の一部を
選択するための表示画素選択手段と、該表示画素選択手
段によって選択された前記特定の一部の表示画素に、表
示情報を入力するための表示情報入力手段と、前記複数
の表示画素に対応して設けられ、前記表示情報を記憶し
表示するための画像表示手段とを備えた画像表示装置の
駆動方法において、前記表示画素選択手段を、前記二次元のマトリクスの行
方向、列方向にそれぞれ設け、前記行方向の表示画素選
択手段により前記複数の表示画素を一行分、前記列方向
の表示画素選択手段により前記複数の表示画素の複数列
分を選択し、前記行方向及び列方向の表示画素選択手段
により同時に選択された前記複数表示画素にのみ、該表
示情報入力手段からの表示情報を入力することを特徴と
する画像表示装置の駆動方法。
【請求項１７】請求項１１において、前記論理ゲート手
段は、ＣＭＯＳインバータ回路とＮＭＯＳトランジスタ
スイッチを含み、該ＣＭＯＳインバータ回路の入力ゲー
トとＰＭＯＳのソースとがそれぞれ前記行方向と列方向
の表示画素選択手段に接続され、該ＣＭＯＳインバータ
の出力が該ＮＭＯＳトランジスタのゲートに接続されて
いることを特徴とする画像表示装置。
【請求項１８】請求項１７において、上記画像表示手段
は、前記表示情報を電荷として記憶するための記憶容量
を備えており、該記憶容量の一端は、定電圧印加手段に
接続されており、該ＣＭＯＳインバータのＮＭＯＳのソ
ースが定電圧印加手段に接続されていることを特徴とす
る画像表示装置。
【請求項１９】請求項１１において、上記論理ゲート手
段は、２つのＮＭＯＳトランジスタスイッチを含み、第
１のＮＭＯＳトランジスタスイッチのゲートとドレイン
はそれぞれ前記行方向と列方向の表示画素選択手段に接
続され、第１のＮＭＯＳトランジスタスイッチのソース
が第２のＮＭＯＳトランジスタのゲートに接続されてい
ることを特徴とする画像表示装置。
【請求項２０】請求項１１において、上記論理ゲート手
段は、ＣＭＯＳの２入力ＮＯＲ論理回路とＮＭＯＳトラ
ンジスタスイッチを含み、該ＣＭＯＳの２入力ＮＯＲ論
理回路の２つの入力ゲートはそれぞれ前記行方向と列方
向の表示画素選択手段に接続され、該ＣＭＯＳの２入力
ＮＯＲ論理回路の出力が該ＮＭＯＳトランジスタのゲー
トに接続されていることを特徴とする画像表示装置。