JPWO2017169406A1 - ドットマトリクス型表示装置および時刻表示装置 - Google Patents

Abstract

静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力でもって実行でき、また信号を入力するための端子数を少なくして配線構造を簡素化し、また信号の転送時間を短くすることが可能なドットマトリクス型表示装置等を提供する。 ドットマトリクス型表示装置１１は、画素書換制御部５とデコーダ部１２，１３，１４とを備える。画素書換制御部５は、画素電極部４のアドレスを特定するアドレス信号と、画素電極部４に供給される画像信号とを含むシリアル信号に基づいて、画素電極部４に対応する、一方向のアドレスを特定するゲート選択信号と、一方向に交差する方向におけるアドレスを特定するソース選択信号と、画像データとを生成する。デコーダ部１２，１３，１４は、ゲート選択信号に基づいて画素電極部４に対応するゲート信号線に活性化するゲート信号を供給し、かつ、ソース選択信号に基づいて画素電極部４に対応するソース信号線に活性化するソース信号を生成し、かつ、画像データを活性化されたソース信号線に対応する画素電極部４に供給する。

Description

本発明は、基板上に薄膜トランジスタ(Thin Film Transistor :ＴＦＴ)素子を含む画素電極部が多数形成されているドットマトリクス型表示装置および時刻表示装置に関する。

従来、各種のドットマトリクス型表示装置が作製されている。例えば、液晶表示装置(Liquid Crystal Display :ＬＣＤ )は、ＴＦＴ素子を含む画素電極部が多数形成されたＴＦＴアレイ側基板と、カラーフィルタおよびブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。

従来のドットマトリクス型表示装置の構成について説明する（例えば、特許文献１を参照されたい）。図１４は、従来のドットマトリクス型表示装置の基本構成を示すブロック回路図である。図１４は、６５５３６ドット(縦２５６ドット×横２５６ドット)の画素数を有する白黒表示のＬＣＤパネル１１１の構成を示したものである。図１４において、ＬＣＤパネル１１１の一方の横側にゲート信号線駆動回路１０３が設けられ、ＬＣＤパネル１１１の下側に画像信号(ソース信号)線駆動回路１０４が設けられている。なお、図１４に示されるように、表示部１１０の各々の画素電極部１００（Ｐ１１〜Ｐｍｎ）は画素電極部選択用の２個のＴＦＴ素子１０１が形成されており、それぞれの画素電極部１００には、共通電圧Ｖｃｏｍを供給する共通電圧線１０２、ゲート信号線を選択するための信号（ゲート信号）が供給されるゲート信号線１（ＧＬ１〜ＧＬ２５６）、画像データが供給されるソース信号線２（ＤＬ１〜ＤＬ２５６）、およびソース信号線２を選択するための信号（ソース信号）が供給されるソース信号線選択線３（ＳＬ１〜ＳＬ２５６）が接続されている。

ここで、ＴＦＴ素子１０１は、例えば、アモルファスシリコン（ａ−Ｓｉ）等から成る半導体膜を有し、ゲート電極部、ソース電極部、ドレイン電極部の３端子部を有する。そして、ＴＦＴ素子１０１は、ゲート電極部に所定電位の電圧(例えば、３Ｖまたは６Ｖ)を印加することにより、ソース電極部とドレイン電極部の間の半導体膜（チャンネル）に電流を流す、スイッチング素子（ゲートトランスファ素子）として機能する。また、画素電極部１００は、一般に酸化インジウムスズ(Indium Tin Oxide :ＩＴＯ)等から成る透明導電体層から成る。

また、カラーフィルタ側基板は、共通電極および共通電圧線が形成された面またはそれと反対側の面に、各画素に対応する赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが形成されており、各画素を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。尚、カラーフィルタおよびブラックマトリクスは、カラー表示を行わない場合は形成されない。また、透過型ＬＣＤの場合はバックライトが設けられているが、反射型ＬＣＤの場合はバックライトは設けられていない。

図１５Ａおよび図１５Ｂは、従来のドットマトリクス型表示装置における動作の概略を示すタイミングチャートである。最初に、ゲート信号線駆動回路１０３には、１画面の先頭タイミングを示す垂直同期信号ＳＴＶおよび１水平期間毎に水平同期信号ＳＴＨが入力される。すると、ゲート信号線駆動回路１０３は、外部装置（図示せず）から入力したゲート選択信号に基づいて、第１行のゲート信号線ＧＬ１を選択するための信号を生成し、このゲート信号線ＧＬ１を活性化（Ｌ→Ｈに変化）する。これと同時に、第１行における最初の８画素の表示（８画素についての画素データの更新）を可能にするために、ソース信号線選択線ＳＬ１〜ＳＬ８を活性化する。これにより、ソース信号線駆動回路１０４は、第１行の８個の画素電極部１００（Ｐ(１，１)〜Ｐ(１，８)）に対応する画像データ（ＤＡＴＡ(１，１)）をソース信号線ＤＬ１〜ＤＬ８に供給する。これにより、８個の画素電極部１００（Ｐ(１，１)〜Ｐ(１，８)）には、それぞれ対応するソース信号線ＤＬ１〜ＤＬ８を介して画素データが供給される。

この後、次の右方向の８個の画素電極部１００（Ｐ(１，９)〜Ｐ(１，１６)）についても、同様にソース信号線選択線ＳＬ９〜ＳＬ１６が活性化され、画像データＤＡＴＡ(１，９)が取り込まれて、これらの画素電極部１００（Ｐ(１，９)〜Ｐ(１，１６)）にも画像データが供給される。このように、第１行目の全ての画素電極部１００に画素データが供給され、順次下位の行の画素電極部１００に対しても同様の制御が実行され、１画面分の画素データの供給が完了する。

特開２０１５−８７４３７号公報

しかしながら、上記従来の構成のドットマトリクス型表示装置は、以下の問題点がある。即ち、オン状態とするゲート信号線ＧＬｎを選択するための垂直アドレス信号と、オン状態とするソース信号線選択線ＳＬｎを選択するための水平アドレス信号と、選択される画素電極部１００に入力される画像信号（画像データ）とを、ＬＣＤパネル１１１に並列的（パラレル）に入力しているために、各信号を入出力させるための端子数が多くなり、配線構造が複雑化するという問題点がある。すなわち、図１４に示すように、外部の信号供給部１２０から、ゲート選択信号ＧＳ［７：０］がゲート信号線駆動回路１０３に、ソース選択信号ＳＳ［７：３］および画像データＤＡＴＡ［７：０］がソース信号線駆動回路１０４に、パラレルに入力されるので、ゲート選択信号ＧＳ［７：０］用の８本の配線、ソース選択信号ＳＳ［７：３］用の５本の配線、画像データＤＡＴＡ［７：０］用の８本の配線を、ＬＣＤパネル１１１の周縁部において引き回す必要があるからである。

このような問題点を解消するために、垂直アドレス信号と水平アドレス信号と画像信号とを、ＬＣＤパネル１１１に直列的に（シリアル）入力する構成が考えられるが、この構成では信号の転送時間が長くなり、結果として動作が遅くなるという問題点が生じてしまう。

そこで、本発明は、上記従来の問題点に鑑みて完成されたものであり、その目的は、静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力で可能とするドットマトリクス型表示装置および時刻表示装置を提供することであり、さらに、信号を入力するための端子数を少なくして配線構造を簡素化するとともに、信号の転送時間を短くすることが可能なドットマトリクス型表示装置および時刻表示装置を提供することである。

本発明のドットマトリクス型表示装置は、一方向に配設された複数のゲート信号線と、前記一方向と交差する方向に配設された複数のソース信号線と、表示のための制御を行うマトリクス状に配設された複数の画素電極部から成る表示部とを備え、前記複数の画素電極部のうち、一部の画素電極部が前記ゲート信号線と前記ソース信号線とに基づいて選択される、ドットマトリクス型表示装置であって、１または複数の画素電極部のアドレスを特定するアドレス信号と、前記１または複数の画素電極部に供給される画像信号とを含むシリアル信号に基づいて、前記１または複数の画素電極部に対応する、前記一方向のアドレスを特定するゲート選択信号と、前記一方向に交差する方向におけるアドレスを特定するソース選択信号と、画像データとを生成する画素書換制御部と、前記画素書換制御部において生成された前記ゲート選択信号に基づいて前記１または複数の画素電極部に対応するゲート信号線に活性化するゲート信号を生成し、かつ、前記画素書換制御部において生成された前記ソース選択信号に基づいて前記１または複数の画素電極部に対応するソース信号線に活性化するソース信号を生成し、かつ、前記画素書換制御部において生成された前記画像データを前記活性化されたソース信号線に対応する画素電極部に供給するデコーダ部と、を備える。

また、本発明のドットマトリクス型表示装置においては、さらに、外部から供給された映像信号に基づいて、前記アドレス信号と前記画像信号とを含むシリアル信号と、前記シリアル信号における前記画像信号の処理に関するタイミングを規定する制御信号とを生成し、前記シリアル信号と前記制御信号とを前記画素書換制御部に出力する信号供給部を備えることが好ましい。

また、本発明においては、前記信号供給部は、前記映像信号に基づいて、前記画像データの書き換え駆動が実行される１または複数の画素電極部に関するシリアル信号のみを生成して、前記画素書換制御部に出力することが好ましい。

また、本発明においては、前記画素書換制御部は、前記信号供給部から入力した前記シリアル信号と前記制御信号とに基づいて、前記１または複数の画素電極部に対応するゲート選択信号とソース選択信号とを生成するアドレス演算回路と、前記信号供給部から入力した前記シリアル信号と前記制御信号とに基づいて、前記１または複数の画素電極部に供給される画像データを生成するデータレジスタ回路とを備えることが好ましい。

また、本発明においては、前記画素電極部は、供給された前記画像データを保持する保持回路と、生成された前記ゲート信号と生成された前記ソース信号とに基づいて、書き換え駆動と静止画駆動の何れを実行するかを選択する駆動選択回路とを備え、前記書き換え駆動が選択された場合は、供給された前記画像データで前記保持回路における画像データを書き換え、前記静止画駆動が選択された場合は、前記保持回路に保持されている画像データの保持を継続することが好ましい。

また、本発明においては、前記アドレス演算回路は、前記書き換え駆動が選択された場合に、書き換え駆動が実行される前記画素電極部が前記一方向に連続している場合は、一つのソースアドレス信号に基づいて、前記複数の画素電極部に対応する前記ソース選択信号を生成することが好ましい。

また、本発明においては、前記アドレス演算回路は、前記書き換え駆動が選択された場合に、書き換え駆動が実行される前記画素電極部が前記一方向に交差する方向に連続している場合は、一つのゲートアドレス信号に基づいて、前記複数の画素電極部に対応する前記ゲート選択信号を生成することが好ましい。

また、本発明においては、前記アドレス演算回路は、前記書き換え駆動が選択された場合に、書き換え駆動が実行される前記画素電極部が前記一方向および前記一方向に交差する方向に連続している場合は、それぞれ一つのソースアドレス信号およびゲートアドレス信号に基づいて、それぞれの前記複数の画素電極部に対応する前記ソース選択信号および前記ゲート選択信号を生成することが好ましい。

また、本発明の時刻表示装置は、前記ドットマトリクス型表示装置と、時刻を計時し、前記計時された時刻の表示に係る、少なくとも映像信号を生成して前記信号供給部に出力する時計制御部と、を備える。

本発明のドットマトリクス型表示装置は、以下の効果を奏する。

すなわち、本発明のドットマトリクス型表示装置によれば、画素書換制御部は、静止画駆動が選択された画素電極部に対しては、画像データを非入力とし、また静止画駆動が選択された画素電極部は、保持回路に保持されている画像データによって静止画駆動されるので、静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力でもって実行できる。また、画素書換制御部は、ゲートアドレス信号とソースアドレス信号と画像信号とがシリアル入力される入力部を有しているので、信号を入力するための端子数を少なくして配線構造を簡素化することができる。さらに、画素書換制御部は、ゲート選択信号とソース選択信号と画像データとをパラレル出力する出力部を有しているので、これらの信号の転送時間を短く維持することができる。

また、本発明のドットマトリクス型表示装置によれば、アドレス演算回路は、書き換え駆動が実行される画素電極部が一方向に連続している場合、ソースアドレス信号に基づいて複数の画素電極部のそれぞれに出力するソース選択信号を生成する際に、画素書換制御部にシリアル入力されるソースアドレス信号は、書き換え駆動が実行される画素電極部が複数あるにも拘らず、一つで済むので、信号の転送時間を短くすることができる。

また、本発明のドットマトリクス型表示装置によれば、アドレス演算回路は、書き換え駆動が実行される画素電極部が一方向に交差する方向に連続している場合、ゲートアドレス信号に基づいて複数の画素電極部のそれぞれに出力するゲート選択信号を生成する際に、画素書換制御部にシリアル入力されるゲートアドレス信号は、書き換え駆動が実行される画素電極部が複数あるにも拘らず、一つで済むので、信号の転送時間を短くすることができる。

さらに、本発明のドットマトリクス型表示装置によれば、アドレス演算回路は、書き換え駆動が実行される画素電極部が一方向および一方向に交差する方向にそれぞれ連続している場合、ゲートアドレス信号およびソースアドレス信号に基づいて複数の画素電極部のそれぞれに出力するゲート選択信号およびソース選択信号を生成する際に、画素書換制御部にシリアル入力されるゲートアドレス信号およびソースアドレス信号は、書き換え駆動が実行される画素電極部が多数あるにも拘らず、それぞれ一つで済むので、信号の転送時間を短くすることができる。

さらに、本発明の時刻表示装置によれば、上記のドットマトリクス型表示装置を備えているので、静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力で実現可能にするとともに、信号を入力するための端子数を少なくして配線構造を簡素化したことにより、これらの信号の転送時間を短く維持することができる。

本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本発明に係るドットマトリクス型表示装置の構成の一例を示すブロック回路図である。 図１のドットマトリクス型表示装置における信号供給部の構成の一例を示すブロック図である。 図１のドットマトリクス型表示装置における画素書換制御部の全体構成を示すブロック回路図である。 図３Ａの画素書換制御部におけるアドレスコントロール回路の構成の一例を示す回路図である。 図３Ａの画素書換制御部におけるアドレス演算回路の構成の一例を示す回路図である。 図３Ａの画素書換制御部におけるシフトレジスタ回路の構成の一例を示す回路図である。 図３Ａの画素書換制御部におけるデータレジスタ回路の構成の一例を示す回路図である。 ドットマトリクス型表示装置における保持回路と画素電極制御回路を有する駆動選択回路を含む画素電極部の構成の一例を示すブロック回路図である。 図６の画素電極部における各ブロックを構成するＴＦＴ素子群の接続関係を描いた詳細な回路図である。 ドットマトリクス型表示装置における画素電極制御回路を構成するＴＦＴ素子群の接続関係を描いた詳細な回路図である。 ドットマトリクス型表示装置における画素電極制御回路について、共通電圧Ｖｃｏｍ（Ａ）と画像信号ｄａｔａ（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。 本発明に係るドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルの一例を示す図である。 本発明に係るドットマトリクス型表示装置の全体動作を説明するためのタイミングチャートの一部である。 図１１Ａに対応する、本発明に係るドットマトリクス型表示装置の全体動作を説明するためのタイミングチャートの一部である。 本発明の第１の実施の形態に係るドットマトリクス型表示装置における動作を説明するためのタイミングチャートの一部である。 図１２Ａに対応する、本発明の第２の実施の形態に係るドットマトリクス型表示装置における動作を説明するためのタイミングチャートの一部である。 本発明の第２の実施の形態に係るドットマトリクス型表示装置における動作を説明するためのタイミングチャートの一部である。 図１３Ａに対応する、本発明の第２の実施の形態に係るドットマトリクス型表示装置における動作を説明するためのタイミングチャートの一部である。 従来のドットマトリクス型表示装置の基本構成を示すブロック回路図である。 従来のドットマトリクス型表示装置の動作を説明するためのタイミングチャートの一部である。 図１５Ａに対応する、従来のドットマトリクス型表示装置の動作を説明するためのタイミングチャートの一部である。

以下、本発明に係るドットマトリクス型表示装置の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図には、本発明のドットマトリクス型表示装置の構成部材のうち、本発明の特徴を説明するために必要な主要な構成部材を示している。従って、本発明に係るドットマトリクス型表示装置は、各図に示されていない、配線導体、回路基板、制御ＩＣ、制御ＬＳＩ等の周知の構成部材を備えていてもよい。

（第１の実施の形態）
図１〜図１３Ｂを参照しながら、本実施の形態に係るドットマトリクス型表示装置１１について説明する。図１は、ドットマトリクス型表示装置１１の全体構成を示すブロック回路図である。図１では、６５５３６ドット(縦２５６ドット×横２５６ドット)の画素数を有する白黒表示の表示部１０を備えるドットマトリクス型表示装置１１の構成例を示したものである。

本実施の形態に係るドットマトリクス型表示装置１１は、図１に示すように、信号供給部６と、画素書換制御部５と、保持回路（メモリ）を含むマトリクス状に配置された画素電極部４を有する表示部１０と、一方向と交差する方向（例えば、図１の上から下の方向）に配列されたゲート信号線１（ＧＬ１〜ＧＬ２５６）を選択させる（オン状態にさせる）ゲート信号を生成するゲートデコーダ回路１２と、一方向（例えば、図１の左から右の方向）に配列されたソース信号線選択線３を選択させる（オン状態にさせる）ソース信号を生成するソースデコーダ回路１３と、選択されたソース信号線選択線３に対応させて選択的に画像データＤＡＴＡ[７:０]をソース信号線２（ＤＬ１〜ＤＬ２５６）に供給するソース信号線セレクタ回路１４とを備えている。なお、ゲートデコーダ回路１２、ソースデコーダ回路１３およびソース信号線セレクタ回路１４は、デコーダ部の一例である。以下、詳細に説明する。

信号供給部６は、ＴＶ受像機やパソコン等の外部装置から入力した映像信号、同期信号およびクロック信号等に基づいて、シリアル信号ＳＩ[７:０]、シフトクロック信号ＳＣＬＫ、データ識別信号ＤＥＮおよびイネーブル信号ＥＮＢを生成して、画素書換制御部５、またはゲートデコーダ回路１２およびソースデコーダ回路１３に出力する。ここで、画素書換制御部５に出力されるシリアル信号ＳＩ[７:０]は、ゲートアドレス信号とソースアドレス信号と画像信号とを含むシリアル構成の信号である。このシリアル信号ＳＩ[７:０]の具体例としては、ゲート信号線ＧＬ１およびソース信号線選択線ＳＬ１〜ＳＬ８を選択し、ソース信号線ＤＬ１〜ＤＬ８に全て“１”データを書込む場合、シリアル信号ＳＩ［７：０］の第１サイクルから第３サイクルまでの入力データは、００ｈ，００ｈ，ＦＦｈとなる。

画素書換制御部５は、本発明の特徴的な構成の一つであり、信号供給部６から入力したシリアル信号ＳＩ[７:０]から、表示部１０におけるマトリクス状に配置された画素電極部４を制御するために必要なゲート選択信号ＧＳ[７:０]、ソース選択信号ＳＳ[７:３]および画像データＤＡＴＡ[７:０]を抽出し、または生成する。具体的には、画素書換制御部５は、ゲート信号線１を選択するためのゲート選択信号ＧＳ[７:０]をシリアル信号ＳＩ[７:０]のゲートアドレス信号から抽出し、または生成する。同様に、ソース信号線選択線３を選択するためのソース選択信号ＳＳ[７:３]をシリアル信号ＳＩ[７:０]のソースアドレス信号から、さらに、ソース信号線２に入力する画像データＤＡＴＡ[７:０]をシリアル信号ＳＩ[７:０]の画像信号から、それぞれ抽出し、または生成する。ここで、上記の表記のうち、[７:３]は７ビットから３ビットまでの５ビット幅のデータを表し、[７:０]は７ビットから０ビットまでの８ビット幅のデータを表す。なお、上記ゲート選択信号ＧＳ[７:０]およびソース選択信号ＳＳ[７:３]の具体例としては、ゲート信号線ＧＬ１およびソース信号線選択線ＳＬ１〜ＳＬ８を選択する場合、ゲート選択信号ＧＳ［７：０］は００ｈ、ソース選択信号ＳＳ［７：３］は００ｈとなる。

さらに、画素書換制御部５は、（図６で後述する）書き換え駆動が選択された画素電極部４に対しては、オン状態とするゲート信号線１およびオン状態とするソース信号線２を選択するとともに画像データＤＡＴＡ[７:０]を選択的に入力させ、一方、（図６で後述する）静止画駆動が選択された画素電極部４に対しては、画像データを非入力にして、画素電極部４における（図６で後述する）保持回路に保持されている画像データによって表示を行うように制御する。

なお、画素書換制御部５には、信号供給部６から出力された、シリアル信号ＳＩ[７:０]、シフトクロック信号ＳＣＬＫおよびデータ識別信号ＤＥＮが入力部５ａを介して入力される。また、画素書換制御部５の出力部５ｂ１からは、ソース選択信号ＳＳ[７:３]が、出力部５ｂ２からは画像データＤＡＴＡ[７:０]が、さらに、出力部５ｂ３からはゲート選択信号ＧＳ[７:０]が、それぞれ出力される。

ここで、シフトクロック信号ＳＣＬＫは、画素書換制御部５において生成るソース選択信号ＳＳ[７:０]、画像データＤＡＴＡ[７:０]およびゲート選択信号ＧＳ[７：０]（なお、それぞれ単に「ソース選択信号」、「画像データ」および「ゲート選択信号」とも表記する。）をパラレル出力する際のタイミングを制御するために使用するクロック信号である。また、データ識別信号ＤＥＮは、画像データを生成する際のタイミングを制御するために使用される制御信号である。

ゲートデコーダ回路１２は、画素書換制御部５において生成された８ビットのゲート選択信号ＧＳ[７:０]とその反転信号（「否定信号」ともいう。）に基づき、表示部１０に接続されるゲート信号線１（ＧＬ１〜ＧＬ２５６）について、順次何れか（ＧＬｎ）を選択するためのゲート信号を生成する。ここで、信号供給部６から出力されるイネーブル信号ＥＮＢは、ゲートデコーダ回路１２における各ＡＮＤ素子に入力され、上記の各画素電極部４に画像データを供給するタイミングを制御する。

ソースデコーダ回路１３は、画素書換制御部５において生成された５ビットのソース選択信号ＳＳ[７:３]とその反転信号に基づき、表示部１０に接続されるソース信号線選択線３（ＳＬ１〜ＳＬ２５６）について、水平方向に８本単位で順次選択するためのソース信号を生成する。具体的には、ソースデコーダ回路１３における各ＡＮＤ素子は、信号供給部６から入力される５ビット幅のソース選択信号ＳＳ[７:３]とその反転信号の内容に基づいて、８本単位でソース信号線選択線３（ＳＬｎ〜ＳＬｎ＋７）を選択する。例えば、ＡＮＤ素子１３ａの場合は、ソース選択信号ＳＳ[７:３]とその反転信号に基づいて、ソース信号線選択線３（ＳＬ１〜ＳＬ８）を活性化するようにソース信号を生成する。なお、上記のゲートデコーダ回路１２と同様に、信号供給部６から出力されるイネーブル信号ＥＮＢは、ソースデコーダ回路１３の各ＡＮＤ素子に入力され、上記の各画素電極部４に画像データを供給するタイミングを制御する。

ソース信号線セレクタ回路１４は、書き換え駆動が選択された（即ち、ゲート信号線ＧＬｎとソース信号線選択線ＳＬｎが活性化した）場合に、画素電極部４に対して画像データＤＡＴＡ[７:０]を供給する。

表示部１０は、マトリクス状に配置された画素電極部４を備え、各画素電極部４は、ゲート信号線ＧＬｎおよびソース信号線選択線ＳＬｎによって選択され、選択された個々の画素電極部４には、ソース信号線ＤＬｎを介して画像データＤＡＴＡ[７:０]が供給される。ここで、表示部１０の各画素電極部４（Ｐ１１〜Ｐｍｎ）は画素電極部選択用の２個のＴＦＴ素子１０１を備え、それぞれの画素電極部４には、共通電圧Ｖｃｏｍを供給する共通電圧線７、ゲート信号が供給されるゲート信号線１（ＧＬ１〜ＧＬ２５６）、画像データが供給されるソース信号線２（ＤＬ１〜ＤＬ２５６）、およびソース信号線２（ＤＬ１〜ＤＬ２５６）を選択するためのソース信号が供給されるソース信号線選択線３（ＳＬ１〜ＳＬ２５６）が接続されている。

また、表示部１０においては、オン状態とされたゲート信号線１と、オン状態とされたソース信号線２との交差部に対応して配置されている画素電極部４において、書き換え駆動が実行される。一方、書き換え駆動が実行されない画素電極部４に対しては、画像データは非入力とされて、静止画駆動が選択される。静止画駆動が選択された画素電極部４は、保持回路（図６における保持回路１６２）に保持されている画像データによって静止画駆動される。

時計制御部２０は、本発明のドットマトリクス型表示装置に接続される外部装置の一例であり、計時機能を内蔵するとともに、時間表示を行うために必要な、少なくとも映像信号を生成して上記信号供給部６に出力する。

上記のように、本実施の形態に係るドットマトリクス型表示装置を構成することにより、以下の効果を奏する。すなわち、画素書換制御部５は、静止画駆動が選択された画素電極部４に対しては、画像データを非入力とし、また静止画駆動が選択された画素電極部４は、保持回路に保持されている画像データによって静止画駆動されるので、静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力でもって実行できる。また、画素書換制御部５は、ゲートアドレス信号とソースアドレス信号と画像信号とがシリアルで入力される入力部５ａを有しているので、信号を入力するための端子数を少なくして配線構造を簡素化することができる。さらに、画素書換制御部５は、ゲート選択信号ＧＳ[７:０]とソース選択信号ＳＳ[７:３]と画像データＤＡＴＡ[７:０]とをパラレルで出力する出力部５ｂ１，５ｂ２，５ｂ３を有しているので、これらの信号の転送時間を短く維持することができる。

なお、以下の説明においては、画素書換制御部をインターフェース回路と、ゲートアドレスを垂直アドレスと、ソースアドレスを水平アドレスと、それぞれ称する場合もある。また、図１において、共通電圧線７は、各画素電極部４に共通電圧（Ｖｃｏｍ）を印加するための電圧線である。

図２は、信号供給部６の構成の一例を示すブロック図である。この図に示すように、信号供給部６は、クロック信号ＣＬＫを伝送するクロック信号線、垂直同期信号ＳＴＶを伝送する垂直同期信号線、水平同期信号ＳＴＨを伝送する水平同期信号線にそれぞれ並列的に接続されている、クロック生成回路１５、アドレス生成回路１６、画像信号生成回路１７および制御信号生成回路１８と、パラレル−シリアル変換回路１９と、を有している。クロック生成回路１５は、クロック信号ＣＬＫ、垂直同期信号ＳＴＶ、水平同期信号ＳＴＨに基づいて、シフトクロック信号ＳＣＬＫを生成し出力する。アドレス生成回路１６は、クロック信号ＣＬＫ、垂直同期信号ＳＴＶ、水平同期信号ＳＴＨに基づいて、書き換え駆動が実行されるアドレスを指定するアドレス信号（ゲートアドレス信号、ソースアドレス信号）を、パラレル−シリアル変換回路１９に出力する。画像信号生成回路１７は、クロック信号ＣＬＫ、垂直同期信号ＳＴＶ、水平同期信号ＳＴＨおよび映像信号Ｄに基づいて、画像信号を生成し、パラレル−シリアル変換回路１９に出力する。制御信号生成回路１８は、クロック信号ＣＬＫ、垂直同期信号ＳＴＶ、水平同期信号ＳＴＨに基づいて、データ識別信号ＤＥＮおよびイネーブル信号ＥＮＢを出力する。さらに、パラレル−シリアル変換回路１９は、ゲートアドレス信号、ソースアドレス信号および画像信号から成るシリアル信号ＳＩ［７：０］を出力する。

図３Ａは、上記図１のドットマトリクス型表示装置１１における画素書換制御部５の全体構成を示すブロック図である。図３Ａに示すように、画素書換制御部５は、アドレスコントロール回路２１、シフトレジスタ回路２２、アドレス演算回路２３およびデータレジスタ回路２４を備えている。アドレスコントロール回路２１は、信号供給部６で生成されたシフトクロック信号ＳＣＬＫおよびデータ識別信号ＤＥＮに基づいて、アドレス演算回路２３の動作の制御を行うための、互いに排他的な（即ち、同時期に活性化しない）制御信号ＡＥＮ，ＡＩＮＣ，ＡＨＯＬＤを生成し、このうち１個の制御信号を選択してアドレス演算回路２３に出力する。

図３Ｂは、上記図３Ａに示されるアドレスコントロール回路２１の構成の一例を示す回路図である。アドレスコントロール回路２１は、Ｄ型フリップフロップから成るレジスタ回路、Ｄ型ラッチ回路、インバータ、および論理積（アンド）回路から構成されており、アドレス演算回路２３の動作を制御する制御信号ＡＥＮ，ＡＩＮＣ、およびＡＨＯＬＤを生成する。制御信号ＡＥＮは、シフトレジスタ回路２２の出力信号ＧＳ＿ＳＦＴ，ＳＳ＿ＳＦＴをアドレス演算回路２３に取り込ませる際に活性化する信号であり、後述の図１２Ａ〜図１３Ｂに示すように、データ識別信号ＤＥＮのＬ（ロー）からＨ（ハイ）への遷移後、次のシフトクロック信号ＳＣＬＫのＬエッジまでの期間、活性状態（Ｈ）を保持する。制御信号ＡＩＮＣは、アドレスの演算結果をアドレス演算回路２３に反映させる際に活性化する信号であり、後述の図１２Ａ〜図１３Ｂに示すように、データ識別信号ＤＥＮが「Ｈ」であり、かつ制御信号ＡＩＮＣが「Ｌ」である期間、活性化する。制御信号ＡＨＯＬＤは、現アドレス信号を保持する際に活性化する信号であり、制御信号ＡＥＮが「Ｌ」であり、かつ制御信号ＡＩＮＣが「Ｌ」である期間、活性化する。なお、制御信号ＡＥＮ，ＡＩＮＣ，およびＡＨＯＬＤは同時に活性化することはない。

図５Ａは、上記図３Ａに示されるシフトレジスタ回路２２の構成の一例を示す回路図である。シフトレジスタ回路２２は、入力部５ａを介してシリアルで入力された、ゲートアドレス信号とソースアドレス信号と画像信号とを含むシリアル信号ＳＩ[７:０]を、シリアル−パラレル（シリアル・ツー・パラレル）変換する。そして、ゲート選択信号ＧＳ[７:０]を生成するためのゲート選択信号シフト信号ＧＳ＿ＳＦＴ[７:０]と、ソース選択信号ＳＳ[７:３] を生成するためのソース選択信号シフト信号ＳＳ＿ＳＦＴ[７:３]とを、アドレス演算回路２３に出力する。なお、以下、単に「アドレス」という場合は、ゲートアドレスとソースアドレスの双方を示すものとする。

さらに、シフトレジスタ回路２２は、シリアル信号ＳＩ[７:０]の各アドレスビット毎に、セレクタ、Ｄ型フリップフロップから成るレジスタ回路から構成される１組の回路が直列に接続されている。シリアル入力される垂直アドレス信号、水平アドレス信号をシフトクロック信号ＳＣＬＫに同期してシフトさせて、ゲート選択信号シフト信号ＧＳ＿ＳＦＴとソース選択信号シフト信号ＳＳ＿ＳＦＴを生成し、それらをアドレス演算回路２３内の各アドレスビットに対応する回路部に出力する。シフト動作を行うのは、データ識別信号ＤＥＮが非活性の時である。

図４は、上記図３Ａに示されるアドレス演算回路２３の構成の一例を示す回路図である。アドレス演算回路２３は、各アドレスビット毎に、演算回路と、セレクタと、Ｄ型フリップフロップ( Flip-Flop )から成るレジスタ回路とを有する。セレクタは、互いに排他的な制御信号ＡＥＮ，ＡＩＮＣおよびＡＨＯＬＤの中から選択された１個の制御信号に基づいて、レジスタ回路への入力信号ＳＳ＿ＩＮまたはＧＳ＿ＩＮを生成する。さらに、各セレクタは、制御信号ＡＥＮが活性化した時には、シフトレジスタ回路２２の出力信号であるゲート選択信号シフト信号ＧＳ＿ＳＦＴまたはソース選択信号シフト信号ＳＳ＿ＳＦＴを選択し、制御信号ＡＩＮＣが活性化した時には、演算回路の出力信号Ｎ＿ＳＳまたはＮ＿ＧＳを選択し、制御信号ＡＨＯＬＤが活性化した時には、レジスタ回路の現在値ＳＳまたはＧＳを選択する。各セレクタによって選択されたこれらの信号の何れかが、次のシフトクロック信号ＳＣＬＫの立上りエッジで、次段のレジスタ回路に、入力信号ＳＳ＿ＩＮまたは入力信号ＧＳ＿ＩＮとして取込まれる。なお、「信号が活性化する」というときは、信号がオン状態（Ｈ：ハイ，Ｈｉｇｈの状態）となることを意味し、「信号が非活性になる」というときは、信号がオフ状態（Ｌ：ロー，Ｌｏｗの状態）となることを意味する。

さらに、アドレス演算回路２３は、上記シフトレジスタ回路２２で生成されたゲート選択信号シフト信号ＧＳ＿ＳＦＴ[７:０]に基づいてゲート選択信号ＧＳ[７:０]を生成するとともに、ソース選択信号シフト信号ＳＳ＿ＳＦＴ[７:３]に基づいてソース選択信号ＳＳ[７:３]を生成し、それらを出力部５ｂ１，５ｂ２からパラレル出力する。また、アドレス演算回路２３は、連続する複数の画素電極部４にアクセスする時（連続アクセス時）には、最初に取り込んだゲートアドレス信号、ソースアドレス信号から、次の画素電極部４のアドレスに対応するゲートアドレス信号、ソースアドレス信号を演算し、生成してゲートデコーダ回路１２、ソースデコーダ回路１３に出力し、再びその次の画素電極部４のアドレスに対応するゲートアドレス信号およびソースアドレス信号を演算し、生成してゲートデコーダ回路１２、ソースデコーダ回路１３に出力し、最後の画素電極部４に至るまで繰り返す。すなわち、アドレス演算回路２３は、書き換え駆動が実行される画素電極部４の複数が所定方向に連続している場合、一つのソースアドレス信号に基づいて複数の画素電極部４のそれぞれに出力するソース選択信号ＳＳ[７:３]を生成することが好ましい。この場合、画素書換制御部５にシリアル入力されるソースアドレス信号は、書き換え駆動が実行される画素電極部４が複数あるにも拘らず、一つで済むので、信号の転送時間をより短くすることができる。また、アドレス演算回路２３は、書き換え駆動が実行される画素電極部４の複数が所定方向に交差する方向に連続している場合、一つのゲートアドレス信号に基づいて複数の画素電極部４のそれぞれに出力するゲート選択信号ＧＳ[７:０]を生成することが好ましい。この場合、画素書換制御部５にシリアル入力されるゲートアドレス信号は、書き換え駆動が実行される画素電極部４が複数あるにも拘らず、一つで済むので、信号の転送時間をより短くすることができる。

また、アドレス演算回路２３における演算回路は、連続アクセス時に、連続するアドレスの仕様に応じて、現在のアドレス値から次のアドレス値を演算し生成する。各アドレスビットで異なる論理回路になり、アドレス値のインクリメント（加算）、アドレス値のデクリメント（減算）等は、連続するアドレスの仕様により異なる。水平アドレス、垂直アドレスを合わせて演算回路の演算処理の対象としているが、水平アドレス、垂直アドレスのうちの片方のみを演算処理の対象としても良い。なお、水平アドレスを演算処理の対象とする場合、水平アドレスの一行の範囲内が対象となり、垂直アドレスを演算処理の対象とする場合、垂直アドレスの一列の範囲内が対象となる。

図５Ｂは、上記図３Ａに示されるデータレジスタ回路２４の構成の一例を示す回路図である。なお、データレジスタ回路２４におけるデータとは、画像データ（画像信号）を意味する。このデータレジスタ回路２４は、入力されたシリアル信号ＳＩ[７:０]の各アドレスビットに対応して、セレクタ、Ｄ型フリップフロップから成るレジスタ回路から構成されている。データレジスタ回路２４は、入力される書き換え信号としてのシリアル信号ＳＩ[７:０]を保持する。データ識別信号ＤＥＮが活性化した時に、入力されるシリアル信号ＳＩ[７:０]をレジスタ回路に取り込み、後述の図１２Ａ〜図１３Ｂに示すように、データ識別信号ＤＥＮの活性期間におけるシフトクロック信号ＳＣＬＫが「Ｌ」から「Ｈ」となる立ち上がりエッジのタイミングで、画像データＤＡＴＡ[７:０]をソース信号線セレクタ回路１４に出力する。

図６および図７は、本実施の形態に係る画素電極部４の一例を示す回路図である。図６は画素電極部４のブロック回路図の一例であり、図７は画素電極部４における各ブロックを構成するＴＦＴ素子群を含む詳細な回路図の一例である。ここで、駆動選択回路１６４は、ゲート信号線１３９（ＧＬｎ）を伝送されてきた信号（ゲート信号）とソース信号線選択線１３８（ＳＬｎ）を伝送されてきた信号（ソース信号）とに基づいて、静止画駆動と書き換え駆動の何れかを選択する回路であり、保持回路１６２、画素電極制御回路１６３を有している。

これらの図に示されるように、駆動選択回路１６４の前段の入力部１６１には、第１および第２のｎチャンネルＴＦＴ素子１６１ａおよび１６１ｂを直列的に接続させて成るトランスファゲート回路が設けられている。ソース信号線１３７（ＤＬｎ）側の第１のｎチャンネルＴＦＴ素子１６１ａには、そのゲート電極部にソース信号線選択線１３８（ＳＬｎ）を伝送されてきた信号が入力される。その信号が「Ｈ」の場合に第１のｎチャンネルＴＦＴ素子１６１ａはオンとなり、「Ｌ」の場合に第１のｎチャンネルＴＦＴ素子１６１ａはオフとなる。ゲート信号線１３９（ＧＬｎ）側の第２のｎチャンネルＴＦＴ素子１６１ｂには、そのゲート電極部にゲート信号線１３９（ＧＬｎ）を伝送されてきた信号が入力される。その信号が「Ｈ」の場合に第２のｎチャンネルＴＦＴ素子１６１ｂはオンとなり、「Ｌ」の場合に第２のｎチャンネルＴＦＴ素子１６１ｂはオフとなる。

従って、ゲート信号線１３９（ＧＬｎ）を伝送されてきた信号（ゲート信号）が「Ｈ」であり、かつソース信号線選択線１３８（ＳＬｎ）を伝送されてきた信号（ソース信号）が「Ｈ」である場合にのみ、トランスファゲート回路は等価回路的に閉(クローズ)状態となり、ソース信号線１３７（ＤＬｎ）を伝送されてきた信号が保持回路１６２へ伝送されて、書換データである画像データが更新される書き換え駆動となり、その他の場合は、それまでに保持回路に保持されている画像データに基づいて画素が制御される静止画駆動となる。

図６は、保持回路１６２としてのスタティック型メモリの構成も示している。保持回路１６２は、第１および第２のＣＭＯＳインバータ１６２ａ，１６２ｂを直列に接続し、第２（後段側）のＣＭＯＳインバータ１６２ｂのドレイン共通接続点からの出力を、第１（前段側）のＣＭＯＳインバータ１６２ａのゲート共通接続点に帰還入力させている。これにより、第１のＣＭＯＳインバータ１６２ａのゲート共通接続点に「Ｈ」の信号が入力されると、次に第１のＣＭＯＳインバータ１６２ａのドレイン共通接続点から「Ｌ」の信号が出力され、次にその「Ｌ」の信号が第２のＣＭＯＳインバータ１６２ｂのゲート共通接続点に入力され、次に第２のＣＭＯＳインバータ１６２ｂのドレイン共通接続点から「Ｈ」の信号が出力され、次にその「Ｈ」の信号が第１のＣＭＯＳインバータ１６２ａのゲート共通接続点に帰還入力される。その結果、例えば、常時「Ｈ，Ｌ，Ｈ」の信号が、ループ状の伝送線上において保持される。

図８は、画素電極制御回路１６３を構成するＴＦＴ素子群の接続関係を描いた回路図である。画素電極制御回路１６３は、保持回路１６２の第１のＣＭＯＳインバータ１６２ａを共用しており、画像信号Ｂの反転信号ｉＢ(図８では符号に上付きバー（−）の反転記号を付している)を出力する第１のＣＭＯＳインバータ１６２ａと、ｐチャンネルＴＦＴ素子１８１ａとｎチャンネルＴＦＴ素子１８１ｂとから成り、共通電圧Ｖｃｏｍ（Ａ）と画像信号ｄａｔａ（Ｂ）と第１のＣＭＯＳインバータ１６２ａの出力(ｉＢ)が入力されることによって２値データを出力する第１の２値選択回路１８１と、ｐチャンネルＴＦＴ素子１８２ａとｎチャンネルＴＦＴ素子１８２ｂとから成り、共通電圧Ｖｃｏｍ（Ａ）と画像信号ｄａｔａ（Ｂ）と第１のＣＭＯＳインバータ１６２ａの出力（ｉＢ）が入力されることによって２値データを出力する、出力線が第１の２値選択回路１８１の出力線に並列的に接続されている第２の２値選択回路１８２と、を有している。そして、第１の２値選択回路１８１の出力および第２の２値選択回路１８２の出力が、共通電圧Ｖｃｏｍ（Ａ）と画像信号ｄａｔａ（Ｂ）について排他的論理和(Exclusive OR : ＥＸＯＲ)の論理ゲート出力を構成している。

第１の２値選択回路１８１は、ｐチャンネルＴＦＴ素子１８１ａとｎチャンネルＴＦＴ素子１８１ｂを、ゲート電極部を共通接続するとともにドレイン電極部を共通接続したＣＭＯＳインバータであり、画像信号ｄａｔａ（Ｂ）が「Ｈ（１）」の信号である場合にのみ、２値データ（Ｙ）を出力する。逆に、画像信号ｄａｔａ（Ｂ）が「Ｌ（０）」の信号である場合、第１の２値選択回路１８１はインバータとして機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。第２の２値選択回路１８２は、ｐチャンネルＴＦＴ素子１８２ａとｎチャンネルＴＦＴ素子１８２ｂを、ソース電極部同士およびドレイン電極部同士を接続した４端子型のトランスファゲート回路であり、ｎチャンネルＴＦＴ素子１８２ｂのゲート電極部に入力される第１のＣＭＯＳインバータ１６２ａの出力（ｉＢ）を制御入力としている。そして、第１のＣＭＯＳインバータ１６２ａの出力（ｉＢ）が「Ｈの（１）」である場合、即ち、画像信号ｄａｔａ（Ｂ）が「Ｌ（０）」である場合にのみ、２値データ（Ｙ）を出力する。逆に、第１のＣＭＯＳインバータの出力（ｉＢ）が「Ｌ（０）」である場合、第２の２値選択回路１８２はトランスファゲート回路として機能せず、ハイインピーダンスの状態、即ち、等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。このように、第２の２値選択回路１８２の出力線が第１の２値選択回路１８１の出力線に並列的に接続されているので、第１の２値選択回路１８１の出力および第２の２値選択回路１８２の出力が、共通電圧Ｖｃｏｍ（Ａ）と画像信号ｄａｔａ（Ｂ）について排他的論理和の論理ゲート出力を構成することになる。即ち、画素電極制御回路１６３は、共通電圧Ｖｃｏｍ（Ａ）と画像信号ｄａｔａ（Ｂ）について排他的論理和の論理ゲート回路となっている。

図９は、共通電圧Ｖｃｏｍ（Ａ）と画像信号ｄａｔａ（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。画像信号ｄａｔａ（Ｂ）が画素電極部に入力された場合、即ち、画像信号ｄａｔａ（Ｂ）がＨ(３Ｖ:「１」)の信号である場合に、画素電圧Ｐｉｘｅｌと共通電圧Ｖｃｏｍ（Ａ）との間に電位差が生じて、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。このように共通電圧Ｖｃｏｍ（Ａ）を反転駆動させても、画素電圧Ｐｉｘｅｌと共通電圧Ｖｃｏｍ（Ａ）との間の電位差は保持されるので、画素電極部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。一方、画像信号ｄａｔａ（Ｂ）が画素電極部に入力されない場合、即ち、画像信号ｄａｔａ（Ｂ）がＬ(０Ｖ:「０」)の信号である場合に、画素電圧Ｐｉｘｅｌと共通電圧Ｖｃｏｍ（Ａ）との間には電位差が生じず、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となる。このように共通電圧Ｖｃｏｍ（Ａ）を反転駆動させても、画素電圧Ｐｉｘｅｌと共通電圧Ｖｃｏｍ（Ａ）との間の電位差がない状態が保持されるので、画素電極部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。

また、画素電極部における表示を書き換える場合、上記図６に示す駆動選択回路１６４の前段の入力部１６１における、第１および第２のｎチャンネルＴＦＴ素子１６１ａ,１６１ｂを直列的に接続させて成るトランスファゲート回路をオンにする。即ち、ゲート信号線１３９（ＧＬｎ）を伝送されてきた信号を「Ｈ」とし、ソース信号線選択線１３８（ＳＬｎ）を伝送されてきた信号を「Ｈ」とする。この状態で、ソース信号線１３７（ＤＬｎ）を伝送されてきた信号（ｄａｔａ）を保持回路１６２へ伝送させる。例えば、信号（ｄａｔａ）が「Ｈ」である場合、保持回路１６２は「Ｈ」の信号（ｄａｔａ）を保持する。そして、図９におけるｄａｔａ（Ｂ）が「Ｈ」の場合に相当する表示が画素電極部４で実行される。即ち、画素電極部４の表示は、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。

一方、信号（ｄａｔａ）が「Ｌ」である場合、保持回路１６２は「Ｌ」の信号（ｄａｔａ）を保持する。そして、図９におけるｄａｔａ（Ｂ）が「Ｌ」の場合に相当する表示が画素電極部４で実行される。即ち、画素電極部４の表示は、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となるように、書き換えられる。

上述の構成により、本実施の形態に係るドットマトリクス型表示装置１１は、表示領域における書き換え駆動を１画素（ドット）毎に行うことができ、それ以外の全ての画素を静止画駆動させることができるので、消費電力が極めて低いものとなる。例えば、腕時計用の白黒表示のＬＣＤにおいて、静止画駆動および書き換え駆動を全画面走査して行う場合に１００μＷ程度の消費電力であったものが、上記のドットマトリクス型表示装置においては１０μＷ程度以下、さらには３μＷ程度以下にまで抑えることができる。これにより、複雑な表示構成のＬＣＤであっても、例えば、１回の電池交換で駆動可能な期間を１０倍以上に延ばすことが可能となる。

以下、上記のように構成される、本実施の形態に係るドットマトリクス型表示装置１１の動作について説明する。図１１Ａおよび図１１Ｂは、本発明に係るドットマトリクス型表示装置１１における全体動作を説明するためのタイミングチャートである。

最初に、従来の場合と同様に、垂直同期信号ＳＴＶと水平同期信号ＳＴＨが入力されると（図示せず）、画素書換制御部５は、信号供給部６からシリアル信号ＳＩ[７:０]、データ識別信号ＤＥＮおよびシフトクロック信号ＳＣＬＫを受信した後（図示せず）、シリアル信号ＳＩ[７:０]に含まれているゲートアドレス信号(ＧＳｎ）とソースアドレス信号(ＳＳｍ)を取り込み、書き換え対象となる画素に対応するゲート信号線ＧＬｎを選択するための垂直アドレスと、ソース信号線選択線ＳＬｍを選択するための水平アドレスとを特定する。次に、画素書換制御部５は、データ識別信号ＤＥＮが活性化している期間に、イネーブル信号ＥＮＢ、ゲート信号線ＧＬｎおよびソース信号線選択線ＳＬｍ〜ＳＬｍ＋７が活性化され、上記イネーブル信号ＥＮＢが活性化されるタイミングに合わせて、対応する画像データＤＡＴＡ(ｎ，ｍ)が取り込まれて、それぞれの画素電極部４（この場合、Ｐ（ｎ，ｍ)〜Ｐ（ｎ，ｍ＋７)）の保持回路に供給され、画像データの書き換えが行われる。以下、同様に、１水平期間における画像データＤＡＴＡ(ｎ，ｍ＋８)〜ＤＡＴＡ(ｎ，ｍ＋２４８)が順次取り込まれ、それぞれ対応する画素電極部４（Ｐ（ｎ，ｍ＋８)〜Ｐ（ｎ，ｍ＋２５５)）における画像データの書き換えが実行される。

具体的には、まず、データ識別信号ＤＥＮが活性化すると、その後にイネーブル信号ＥＮＢ、ゲート信号線ＧＬ１およびソース信号線選択線ＳＬ１が活性化されるタイミングで画像データＤＡＴＡ(１，１)が取り込まれて、対応する水平方向に８個の画素電極部４（Ｐ（１，１)〜Ｐ（１，８)）の保持回路に供給され、それぞれの画像データの書き換えが行われる。以下、同様に、１水平期間における画像データＤＡＴＡ(１，９)〜ＤＡＴＡ(１，２４９)が順次取り込まれ、水平方向に８画素づつ、それぞれ対応する画素電極部４（Ｐ（１，９)〜Ｐ（１，１６)，・・・，Ｐ（１，２４９)〜Ｐ（１，２５６)）の保持回路における画像データの書き換えが実行される。その後、同様に、最後の水平期間においても、対応する各画素電極部４における画像データの書き換えが実行され、１画面の表示のための制御が終了する。

（第２の実施の形態）
上記の第１の実施の形態では、本発明に係るドットマトリクス型表示装置における一般的な全体動作について説明したが、本実施の形態では、特に、画素書換制御部５における駆動制御を１画素単位で行う場合について説明する。

図１２Ａおよび図１２Ｂは、本実施の形態に係るドットマトリクス型表示装置１１の画素書換制御部５における動作を説明するためのタイミングチャートである。すなわち、図１２Ａおよび図１２Ｂは、一つ々のアドレスにランダムにアクセスして書き換え駆動するランダムアクセスのタイミングチャートである。まず、データ識別信号ＤＥＮが非活性の期間の第１サイクルおよび第２サイクルで、ゲートアドレス信号、ソースアドレス信号を含むシリアル信号ＳＩ[７:０]を、信号供給部６から画素書換制御部５のシフトレジスタ回路２２に入力する。その後、データ識別信号ＤＥＮを活性化させ、第３サイクルで書き換え駆動に供される画像データＤＡＴＡ[７:０]を画素書換制御部５のデータレジスタ回路２４に入力する。第１サイクルおよび第２サイクルでシフトレジスタ回路２２に取り込まれたゲートアドレス信号およびソースアドレス信号は、データ識別信号ＤＥＮが活性化し、かつ制御信号ＡＥＮが活性化すると、アドレス演算回路２３に取り込まれる。また、画像データＤＡＴＡ[７:０]はデータ識別信号ＤＥＮが活性化した時に、データレジスタ回路２４に取り込まれる。したがって、第３サイクルにおけるシフトクロック信号ＳＣＬＫの「Ｈ」の立ち上がりエッジのタイミングで、ゲート選択信号ＧＳ[７:０]となる入力信号ＧＳ＿ＩＮがアドレス演算回路２３内部にあるレジスタ回路（Ｄ型フリップフロップ）に、ソース選択信号ＳＳ[７:３]となる入力信号ＳＳ＿ＩＮがアドレス演算回路２３内部にあるレジスタ回路（Ｄ型フリップフロップ）に、画像データＤＡＴＡ[７:０]となるシリアル信号ＳＩ[７:０]がデータレジスタ回路２４内部にあるレジスタ回路（Ｄ型フリップフロップ）に、それぞれ同時に取り込まれる。この後、書き換えを実行させるイネーブル信号ＥＮＢを活性化することにより、画素電極部４の保持回路１６２に画像データＤＡＴＡ[７:０]が書き込まれる。次に、イネーブル信号ＥＮＢを非活性とすることにより保持回路１６２への書き込みが終了する。その後、次のシフトクロック信号ＳＣＬＫから再び上記の第１サイクル〜第３サイクルを繰り返すことにより、別のアドレスに対する書き換え動作が実施される。

（第３の実施の形態）
上記の第２の実施の形態では、１画素単位で駆動制御を行う様子について説明したが、本実施の形態では、特に、画素書換制御部５における制御対象の画素が部分的に連続する場合について説明する。

図１３Ａおよび図１３Ｂは、本実施の形態に係るドットマトリクス型表示装置の画素書換制御部５における動作を説明するためのタイミングチャートである。すなわち、図１３Ａおよび１３Ｂは、連続するアドレスにアクセスして書き換え駆動を行う場合のタイミングチャートである。第１サイクルから第３サイクルまでは、上記１２Ａおよび図１２Ｂに示すランダムアクセスの場合と同じ動作である。第３サイクルでシリアル入力されたゲートアドレス(ＧＳ(Ａ))、ソースアドレス(ＳＳ(Ｂ))、画像信号(ＤＡＴＡ(Ａ，Ｂ))が内部レジスタに取り込まれ、書き換えを実行させるイネーブル信号ＥＮＢを活性化することにより、画素電極部４の保持回路１６２に画像データ(ＤＡＴＡ(Ａ，Ｂ)）が書き込まれる。次に、アドレス演算回路２３は、内部レジスタに取り込まれたアドレス値に基づいて次のアドレス値の演算を行う。第３サイクルの後もデータ識別信号ＤＥＮを活性化したままに保持すると、制御信号ＡＩＮＣが活性化し、次のシフトクロック信号ＳＣＬＫのＨの立ち上がりエッジ(第４サイクル)で、アドレス演算回路２３の演算結果が内部レジスタにおいて更新される。第４サイクルでは、演算して得られた次アドレスに対応する画像データ(ＤＡＴＡ(Ａ，Ｂ＋８)のみを入力部５ａから入力する。この後、イネーブル信号ＥＮＢを活性化することにより、画像データ(ＤＡＴＡ(Ａ，Ｂ＋８))が保持回路１６２に書き込まれる。

第５サイクル以降も第４サイクルと同様に、演算して得られた次アドレスに対応する画像データ(ＤＡＴＡ(Ａ，Ｂ＋１６)）のみを入力部５ａから入力することにより、保持回路１６２の書き換えを実行することができる。以上より、連続したアドレスへアクセスする場合、アドレス信号の入力は開始アドレスのみでよく、その後のアドレスはアドレス演算回路２３により生成されるため、書き換え駆動のためのアドレス信号の転送時間を短縮することができる。

上記の第１の実施の形態および第２の実施の形態の説明においては、図１２Ａおよび図１２Ｂ並びに図１３Ａおよび図１３Ｂに示すように、アドレスの演算対象範囲について、水平アドレスと垂直アドレスを併せて演算し、垂直アドレスを上位としたが、水平アドレスのみ、あるいは垂直アドレスのみを演算対象としてもよい。

また、アドレス演算の内容ついては、アドレスを加算（８ビット分ずつ増加）する場合（加算数を１：８ビット分）について説明したが、アドレスを減算することとしてもよく、また、加減算数を１（８ビット分）以外の値に設定してもよい。

また、アドレスの演算対象範囲、演算内容について、画素書換制御部５に追加したレジスタ等によって、ダイナミックに切替えられるようにしてもよい。

シリアル入力する入力信号ＳＩのビット幅について、８ビット([７:０])としているが、８ビットでない場合でも、本発明と同様の構成をとることによって同様の効果を得ることができる。

また、本発明のドットマトリクス型表示装置は、以下のような好適な構成を採用し得る。１つの表示パネルにおいて、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができる。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。

さらに、書き換え駆動を適用する表示領域を書き換え周期を相違させて複数設け、相違する書き換え周期の比を１０倍以上とすることが良い。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御をきめ細かく高い精度で行うことができる。その結果、消費電力をより低減させることができる。さらに、相違する書き換え周期の比を１０倍以上とすることにより、消費電力をより低減させる効果が高まる。

図１０は、ドットマトリクス型表示装置１１を適用したデジタル表示式腕時計１９５の表示パネル１９０の一例を示す図である。本発明に係る時刻表示装置としてのデジタル表示式腕時計１９５は、計時機能を内蔵しており、時間、分および秒などの時刻表示に必要な、少なくとも映像信号を生成し、各表示内容の書き換え周期に合わせてドットマトリクス型表示装置１１に出力する（なお、上記映像信号とともに同期信号やクロック信号を生成して、ドットマトリクス型表示装置１１に出力することとしてもよい）。例えば、図１０に示すように、表示パネル１９０において、時間を表示させる表示領域１９１と、分を表示させる表示領域１９２と、秒を表示させる表示領域１９３とで、書き換え周期を大きく相違させることができる。秒を表示させる表示領域１９３では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域１９２では、１分毎に書き換え駆動し、時間を表示させる表示領域１９１では、１時間毎に書き換え駆動すればよい。従って、表示領域１９１〜１９３以外の表示領域は静止画の表示領域１９４である。好適な実施形態として、分を表示させる表示領域１９２と秒を表示させる表示領域１９３の書き換え駆動の周期の比は６０倍となる。換言すれば、１／６０になるともいえる。また、時間を表示させる表示領域１９１では、１時間毎に書き換え駆動すればよいので、秒を表示させる表示領域１９３と時間を表示させる表示領域１９１との書き換え駆動の周期の比は３６００倍となる。換言すれば、１／３６００になるともいえる。また、表示領域１９１〜１９３において、書き換え駆動を１画素(ドット)毎に行うことができるが、複数画素毎に書き換え駆動してもよい。また、表示領域１９１〜１９３において、全ての画素を書き換えてもよいし、書き換えに必要な画素のみを書き換えてもよい。例えば、１つの表示領域において、「５」の表示を「６」に書き換える場合、書き換え不要な画素と書き換え必要な画素を区別することができるので、書き換えが必要な画素のみを書き換えることができる。

また、携帯電話、スマートフォン、タブレット端末、パーソナルコンピュータ等からのメール着信の電波信号を腕時計で受信した際に、その腕時計のＬＣＤ等から成る表示パネルに、メール受信の表示を上述した画素選択駆動方式の書き換え駆動によって行わせることができる。このような複雑な表示機能を極めて低い消費電力でもって行うことができる。例えば、気温、湿度、高度、方位、照度、気圧、水深、水圧、天気予報、外国との時差、歩数計、潮汐時間、日の出・日没の時間、血圧、脈拍、メールの内容、ニュース速報、緊急地震速報等の告知などの表示を、それらの最適な書き換え周期または任意のタイミングでもって表示することができる。また、それらの書き換え周期または表示のタイミングを、外部から人が入力、変更等して制御することもできる。書き換え周期の変更、制御または表示のタイミングの制御は、ドットマトリクス型表示装置１１の周辺に設けられた制御ＬＳＩ等によって行うことができる。

本発明のドットマトリクス型表示装置１１において、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間およびそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長いことが好ましい。この構成により、書き換えによる表示の切り換え動作が素早くなり、表示の切り換えプロセスが視認されなくなるので、表示の切り換えが見やすくなる。例えば、時計の秒の表示を書き換える場合、書き換え期間を１秒とし、書き換えを実行する動作期間を０.１〜０.３秒(１０％〜３０％)程度とし、それ以外の０.７〜０.９秒程度の期間を書き換え休止期間とすれば良い。

また、時計の秒を表示する表示領域のように書き換え周期が短い表示領域の画素数を、時計の分、時間を表示する表示領域のように書き換え周期が長い表示領域の画素数よりも少なくすることが好ましい。これにより、消費電力をさらに低減させることができる。例えば、好ましくは、書き換え周期が短い表示領域の画素数を、書き換え周期が長い表示領域の画素数の３０％以下、より好ましくは、１０％以下とすることが良い。

また、本発明のドットマトリクス型表示装置１１は、画素電極を反射型電極とした反射型ＬＣＤであることが好ましい。この場合、保持回路等を画素電極の下方に配置することができ、保持回路等による光反射率の低下をなくすことができる。一方、透過型ＬＣＤにおいて、透明な画素電極と保持回路１６２とを重ねて配置すると、透過光によって保持回路１６２等を構成するＴＦＴ素子が誤作動する可能性がある。そのため、ＴＦＴ素子のゲート電極部を遮光膜で覆う必要があり、開口率が低下し易い。また、反射型ＬＣＤは、バックライトを設ける必要がないため、消費電力の低減に有効である。また、本発明のドットマトリクス型表示装置１１は、画素電極の領域に上記の反射型電極を有する反射領域と透過型電極を有する透過領域を備えた、半透過型液晶表示装置であってもよい。

また、保持回路によって保持されるビット数を１以上とすることが好ましい。このビット数を複数として多ビット化した場合、静止画表示の際に階調表示を行うことができる。また、アナログ信号を記憶する保持回路とすれば、フルカラー表示を行うこともできる。

また、画素電極制御回路は、図９の真理値表に示すように、共通電圧ＶｃｏｍのＨ／Ｌのいずれの信号に対しても静止画駆動と書き換え駆動を行うものとされている。即ち、共通電圧Ｖｃｏｍ（Ａ）がＨ（３Ｖ）で画像信号ｄａｔａ（Ｂ）がＨ（３Ｖ）である場合、共通電圧Ｖｃｏｍ（Ａ）と画素電圧Ｐｉｘｅｌ（Ｌ：０Ｖ）との間に電位差が形成され、共通電圧Ｖｃｏｍ（Ａ）がＬ（０Ｖ）で画像信号ｄａｔａ（Ｂ）がＨ（３Ｖ）である場合にも同様に共通電圧Ｖｃｏｍ（Ａ）と画素電圧Ｐｉｘｅｌ（Ｈ：３Ｖ）との間に電位差が形成されて、液晶が交流駆動されている。これにより、例えば、秒表示の書き換え周期に合わせて１秒毎に共通電圧Ｖｃｏｍ（Ａ）のＨ／Ｌを反転させることができ、液晶分子の劣化を抑えることができる。即ち、液晶分子に直流電圧成分が長時間印加されることによって、液晶分子が画素電極表面で正負の電荷の偏り（微量不純物の固定化）を起こして寿命が短くなることを抑えることができる。

このように、共通電圧ＶｃｏｍのＨ／Ｌの反転を、書き換え周期に連動させて定期的に反転させることが好ましい。この場合、共通電圧ＶｃｏｍのＨ／Ｌの反転を、書き換え周期に連動させない場合と比較して、共通電圧Ｖｃｏｍを個別に制御するための制御回路等を付加する必要がなく、消費電力のさらなる低下に有効である。また、共通電圧ＶｃｏｍのＨ／Ｌの反転駆動は、液晶分子の劣化を抑制するための反転駆動と、ＥＸＯＲの論理ゲート回路を構成する画素電極制御回路の制御入力としての画素電圧制御信号との、２つの役割を果たしており、これによっても消費電力のさらなる低下に寄与している。

また、本発明のドットマトリクス型表示装置１１において、静止画駆動が適用される表示領域において、各画素電極部に供給される共通電圧のハイ／ローを定期的に反転させることが好ましい。これにより、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される領域においても液晶分子の劣化が抑制される。また、共通電圧Ｖｃｏｍの反転の定期的な周期は、制御ＬＳＩ等によって、１秒毎、数十秒毎、分単位、時間単位で適宜設定することもできる。さらに、共通電圧Ｖｃｏｍの反転の周期をｎ秒毎（ｎは自然数）にしてもよく、その場合、秒表示の書き換え周期を共通電圧Ｖｃｏｍの反転の制御のベースに用いることができ、共通電圧Ｖｃｏｍの反転の制御が容易になる。

本発明のドットマトリクス型表示装置１１において、画素電極制御回路と画素電極との間に１〜３ｐＦ程度の補助容量を並列的に接続してもよい。これにより、書き換え駆動する際に、画素電圧が次第に低下して１フィールド期間保持されにくくなるのを抑え、画素電圧を１フィールド期間保持することができる。

また、低温多結晶シリコン（Low-Temperature Poly Silicon：ＬＴＰＳ）を用いてｎチャンネルＴＦＴ素子およびｐチャンネルＴＦＴ素子を形成してもよい。この場合、ＣＭＯＳ回路を基礎とした駆動回路、ＳＲＡＭ回路、Ｄ／Ａ変換器、画像表示部等をガラス基板上に一体的に集積化することができる。従って、音声処理回路、マイクロプロセッサを搭載したＬＣＤをも、ＬＴＰＳを用いて作製することができる。ガラス基板上に液晶表示パネルとその周辺駆動回路を一体的に形成できるので、電気的な信頼性が向上する。即ち、液晶表示パネルと駆動回路との電気的接続数を大幅に低減させることができ、振動に強く、軽量化がなされるので、携帯情報端末にとって好適なものとなる。また、電流駆動能力が高いので、高精細な画素、開口率の高い画素を有するＬＣＤを作製することができる。

ＬＴＰＳの製造方法を以下に示す。まず、ガラス基板上に、プラズマＣＶＤ（Chemical Vapor Depositioｎ）法によって、アモルファスシリコン膜を形成する。次に、アモルファスシリコン膜を多結晶化するために、４５０℃以下のガラス基板の温度でアモルファスシリコン膜にエキシマレーザ光を照射する。エキシマレーザ装置としては、例えば、ガスレーザ光源にＡｒＦ（波長１９３ｎ，ｍ），ＫｒＦ（波長２４８ｎｍ）等を用いた、アモルファスシリコン膜の吸収が大きい紫外光を発振するものが使用できる。レーザ発振周波数約３００Hz、レーザ光エネルギー約３００Ｗ、パルス幅約２０ｎｓ〜約６０ｎｓ、照射エネルギー密度５００ｍＪ／ｃｍ^２〜１J／ｃｍ^２程度のパルスレーザ光をアモルファスシリコン膜に照射し、アモルファスシリコン膜を瞬間的に溶融し過冷却状態にした後に凝固させる。その結果、平均粒径０.３μｍ程度の結晶粒径を有する多結晶シリコンの膜に変化する。

また、画素電極は、透光性を有する場合、酸化インジウムスズ（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、リンやボロンが含まれるシリコン（Ｓｉ）等の透光性を有する導電性材料を用いて形成することができる。

画素電極部に配置する表示素子としては、ＬＣＤ素子、有機ＥＬ（Electro Luminescence）素子、無機EL素子、ＰＤＰ（ Plasma Display ）素子などの表示素子を用いることができる。また、本発明のドットマトリクス型表示装置は、ＬＣＤである場合、ＴＮ（Twisted Nematic）方式、インプレーンスイッチング（In-plane Switching: ＩＰＳ）方式、フリンジフィールドスイッチング（Fringe Field Switching ：ＦＦＳ ）方式のものなどを採用できる。ＩＰＳ方式のＬＣＤ、ＦＦＳ方式のＬＣＤである場合、画素電極が形成されているアレイ側基板（ＴＦＴ素子が形成された基板）の主面に、共通電極を画素電極部毎に形成することによって、共通電圧の制御を画素電極部毎に独立して行うことが可能となる。

また、本発明のドットマトリクス型表示装置は各種の電子機器に適用できる。その電子機器としては、スマートウォッチ等のデジタル表示式腕時計、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、ヘッドアップディスプレイ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、コピー機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、頭部装着型画像表示装置（Head Mounted Display device ：ＨＭＤ）などがある。

本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本発明の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本発明の範囲内のものである。

１ ゲート信号線
２ ソース信号線
３ ソース信号線選択線
４，１００ 画素電極部
５ 画素書換制御部
５ａ 入力部
５ｂ１，５ｂ２，５ｂ３ 出力部
６ 信号供給部
７ 共通電圧線
１０ 表示部
１１ ドットマトリクス型表示装置
１２ ゲートデコーダ回路
１３ ソースデコーダ回路
１３ａ ＡＮＤ素子
１４ ソース信号線セレクタ回路
１５ クロック生成回路
１６ アドレス生成回路
１７ 画像信号生成回路
１８ 制御信号生成回路
１９ パラレル−シリアル変換回路
２０ 時計制御部
２１ アドレスコントロール回路
２２ シフトレジスタ回路
２３ アドレス演算回路
２４ データレジスタ回路
１０１ ＴＦＴ素子
１０２ 共通電圧線
１０３ ゲート信号線駆動回路
１０４ ソース信号線駆動回路
１１０ 表示部
１１１ ＬＣＤパネル
１６１ 入力部
１６１ａ ソース信号線側の第１のｎチャンネルＴＦＴ素子
１６１ｂ ゲート信号線側の第２のｎチャンネルＴＦＴ素子
１６２ 保持回路
１６２ａ 第１のＣＭＯＳインバータ
１６２ｂ 第２のＣＭＯＳインバータ
１６３ 画素電極制御回路
１６４ 駆動選択回路
１８１ 第１の２値選択回路
１８１ａ ｐチャンネルＴＦＴ素子
１８１ｂ ｎチャンネルＴＦＴ素子
１８２ 第２の２値選択回路
１８２ａ ｐチャンネルＴＦＴ素子
１８２ｂ ｎチャンネルＴＦＴ素子
１９０ 表示パネル
１９１ 時間を表示させる表示領域
１９２ 分を表示させる表示領域
１９３ 秒を表示させる表示領域
１９４ 静止画を表示させる表示領域
１９５ デジタル表示式腕時計

Claims (9)

1. 一方向に配設された複数のゲート信号線と、前記一方向と交差する方向に配設された複数のソース信号線と、表示のための制御を行うマトリクス状に配設された複数の画素電極部から成る表示部とを備え、前記複数の画素電極部のうち、一部の画素電極部が前記ゲート信号線と前記ソース信号線とに基づいて選択される、ドットマトリクス型表示装置であって、
   １または複数の画素電極部のアドレスを特定するアドレス信号と、前記１または複数の画素電極部に供給される画像信号とを含むシリアル信号に基づいて、前記１または複数の画素電極部に対応する、前記一方向のアドレスを特定するゲート選択信号と、前記一方向に交差する方向におけるアドレスを特定するソース選択信号と、画像データとを生成する画素書換制御部と、
   前記画素書換制御部において生成された前記ゲート選択信号に基づいて前記１または複数の画素電極部に対応するゲート信号線に活性化するゲート信号を生成し、かつ、前記画素書換制御部において生成された前記ソース選択信号に基づいて前記１または複数の画素電極部に対応するソース信号線に活性化するソース信号を生成し、かつ、前記画素書換制御部において生成された前記画像データを前記活性化されたソース信号線に対応する画素電極部に供給するデコーダ部と、を備えることを特徴とするドットマトリクス型表示装置。
2. 外部から供給された映像信号に基づいて、前記アドレス信号と前記画像信号とを含むシリアル信号と、前記シリアル信号における前記画像信号の処理に関するタイミングを規定する制御信号とを生成し、前記シリアル信号と前記制御信号とを前記画素書換制御部に出力する信号供給部を備えることを特徴とする請求項１記載のドットマトリクス型表示装置。
3. 前記信号供給部は、
   前記映像信号に基づいて、前記画像データの書き換え駆動が実行される１または複数の画素電極部に関するシリアル信号のみを生成して、前記画素書換制御部に出力することを特徴とする請求項２に記載のドットマトリクス型表示装置。
4. 前記画素書換制御部は、
   前記信号供給部から入力した前記シリアル信号と前記制御信号とに基づいて、前記１または複数の画素電極部に対応するゲート選択信号とソース選択信号とを生成するアドレス演算回路と、
   前記信号供給部から入力した前記シリアル信号と前記制御信号とに基づいて、前記１または複数の画素電極部に供給される画像データを生成するデータレジスタ回路とを備えることを特徴とする請求項２または３に記載のドットマトリクス型表示装置。
5. 前記画素電極部は、
   供給された前記画像データを保持する保持回路と、
   生成された前記ゲート信号と生成された前記ソース信号とに基づいて、書き換え駆動と静止画駆動の何れを実行するかを選択する駆動選択回路とを備え、
   前記書き換え駆動が選択された場合は、供給された前記画像データで前記保持回路における画像データを書き換え、前記静止画駆動が選択された場合は、前記保持回路に保持されている画像データの保持を継続することを特徴とする請求項１または２に記載のドットマトリクス型表示装置。
6. 前記アドレス演算回路は、
   前記書き換え駆動が選択された場合に、書き換え駆動が実行される前記画素電極部が前記一方向に連続している場合は、一つのソースアドレス信号に基づいて、前記複数の画素電極部に対応する前記ソース選択信号を生成することを特徴とする請求項４に記載のドットマトリクス型表示装置。
7. 前記アドレス演算回路は、
   前記書き換え駆動が選択された場合に、書き換え駆動が実行される前記画素電極部が前記一方向に交差する方向に連続している場合は、一つのゲートアドレス信号に基づいて、前記複数の画素電極部に対応する前記ゲート選択信号を生成することを特徴とする請求項４に記載のドットマトリクス型表示装置。
8. 前記アドレス演算回路は、
   前記書き換え駆動が選択された場合に、書き換え駆動が実行される前記画素電極部が前記一方向および前記一方向に交差する方向に連続している場合は、それぞれ一つのソースアドレス信号およびゲートアドレス信号に基づいて、前記複数の画素電極部のそれぞれに対応する前記ソース選択信号および前記ゲート選択信号を生成することを特徴とする請求項４に記載のドットマトリクス型表示装置。
9. 請求項２〜４および請求項６〜８のいずれか１項に記載のドットマトリクス型表示装置と、
   時刻を計時し、前記計時された時刻の表示に係る、少なくとも映像信号を生成して前記信号供給部に出力する時計制御部と、を備えることを特徴とする時刻表示装置。

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