JP6608730B2

JP6608730B2 - ドットマトリクス型表示装置

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Publication number: JP6608730B2
Application number: JP2016036984A
Authority: JP
Inventors: 隆信鈴木
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2016-02-29
Filing date: 2016-02-29
Publication date: 2019-11-20
Anticipated expiration: 2036-02-29
Also published as: JP2017156401A

Description

本発明は、基板上に薄膜トランジスタ(Thin Film Transistor :TFT)素子を含む画素電極部が多数形成されているドットマトリクス型表示装置に関する。

従来、例えば液晶表示装置(Liquid Crystal Display :LCD)は、TFT素子を含む画素電極部が多数形成されたTFTアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。

従来のドットマトリクス型表示装置の構成について説明する（例えば、特許文献１を参照）。図６は、ドットマトリクス型表示装置の基本構成のブロック回路図であり、表示パネルは16384ドット(縦128ドット×横128ドット)の画素数を有する白黒表示のLCDである。図６において、LCDパネルの一方の横側にゲート信号線駆動回路103が設けられ、LCDパネルの下側に画像信号(ソース信号)線駆動回路104が設けられている。なお、図６において、101はTFT素子、102は共通電圧Vcomを画素部の共通電極に供給する共通電圧線、110は表示部、111はLCDパネルである。TFT素子101は、例えば、アモルファスシリコン（a-Si）等から成る半導体膜を有し、ゲート電極部、ソース電極部、ドレイン電極部の３端子部を有する。そして、ゲート電極部に所定電位の電圧(例えば、３Ｖ，６Ｖ)を印加することにより、ソース電極部とドレイン電極部の間の半導体膜（チャンネル）に電流を流す、スイッチング素子（ゲートトランスファ素子）として機能する。また、画素電極は、一般に酸化インジウムスズ(Indium Tin Oxide :ITO)等から成る透明導電体層から成る。

また、カラーフィルタ側基板は、共通電極及び共通電圧線が形成された面またはそれと反対側の面に、各画素に対応する赤（R）、緑（G）、青（B）のカラーフィルタが形成されており、各画素部を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。尚、カラーフィルタ及びブラックマトリクスは、カラー表示を行わない場合はない。また、透過型LCDの場合はバックライトが設けられており、反射型LCDの場合はバックライトはない。

図７は、ゲート信号線駆動回路103の詳細な構成を示す回路図である。ゲート信号線駆動回路103は、ゲート選択信号線GS1〜GS7、ゲート選択信号線GS1〜GS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ121からの反転出力を伝送する反転ゲート選択信号線iGS1〜iGS7（図７では符号に上付きバーの反転記号を付している）、ゲート選択信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7から成る１４個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路122、論理ゲート回路122の出力の電圧振幅を昇圧させて画素部のゲート信号線139（GLn）（図１１）側の第２のｎチャンネルTFT素子161b（図１１）を動作させるための昇圧回路(レベルシフタ(Level/Shifter :Ｌ／Ｓ))123、昇圧回路123の出力を反転させるCMOSインバータ等から成るインバータ124、を有している。尚、図７において110は表示部である。

このゲート信号線駆動回路103において、論理ゲート回路122は、それに入力される７個の信号の全てがロー(「Ｌ」で表し、例えば０Ｖの信号)である場合に、ハイ(「Ｈ」で表し、例えば３Ｖの信号)を出力する。そして、論理ゲート回路122に入力される、ゲート選択信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7の配線の組合せは２⁷＝128通りあり、ゲート選択信号線GS1〜GS7に入力する７個で１組の信号によって、１つの論理ゲート回路122を選択することができる。これにより、ゲート信号線GL1〜GL128のうちの１本を任意に選択してオンすることができる。尚、ゲート選択信号線GS1〜GS7に入力する７個で１組の信号の制御は、LCDパネル111上または外部に設けられた制御LSI(Large Scale lntegrated circuit)等によって行う。

図８は、画像信号線駆動回路104の詳細な構成を示す回路図である。画像信号線駆動回路104は、画像選択信号線SS1〜SS7、画像選択信号線SS1〜SS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ131、インバータ131からの反転出力を伝送する反転画像選択信号線iSS1〜iSS7、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7から成る１４個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路132、論理ゲート回路132の出力の電圧振幅を昇圧させて画素部の画像信号線137（DLn）（図１１）側の第１のｎチャンネルTFT素子161a（図１１）を動作させるための昇圧回路（Ｌ／Ｓ)133、昇圧回路133の出力を反転させるCMOSインバータ等から成るインバータ134、を有している。さらに、画像信号(Data)（１ビット）を伝送させる画像信号線136、インバータ134からの出力によってオンされ、画像信号線136からの画像信号Dataを画素部に出力するトランスファゲート素子である第４のｎチャンネルTFT素子135、を有している。

この画像信号線駆動回路104において、論理ゲート回路132は、それに入力される7個の信号の全てがＬ(例えば０Ｖの信号)である場合に、Ｈ(例えば３Ｖの信号)を出力する。そして、論理ゲート回路132に入力される、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7の配線の組合せは２⁷＝128通りあり、画像選択信号線SS1〜SS7に入力する７個で１組の信号によって、１つの論理ゲート回路132を選択することができる。これにより、画像信号線選択線SL1〜SL128のうちの１本を任意に選択してオンすることができる。尚、画像選択信号線SS1〜SS7に入力する７個で１組の信号の制御は、LCDパネル111上または外部に設けられた制御LSI等によって行う。さらに、任意に選択された１本の画像信号線選択線SLnが１個の第４のｎチャンネルTFT素子135をオンし、その第４のｎチャンネルTFT素子135が１つの画像信号Dataを画像信号線137（DLn）上を伝送させて画素部に伝達させる。このような画像信号Dataの入力の制御は、制御LSI等によって行う。

図９（ａ），（ｂ）は、ゲート信号線駆動回路103における１本のゲート信号線GL128をオンオフさせる駆動回路部の例を示す回路図である。反転ゲート選択信号線iGS1〜iGS6(図９（ａ），（ｂ）では符号に上付きバーの反転記号を付している)及びゲート選択信号線GS7のそれぞれに、ｐチャンネルTFT素子141とｎチャンネルTFT素子142とから成るインバータが接続されている。これらの７個のインバータは、それぞれのゲート共通接続点は、反転ゲート選択信号線iGS1〜iGS6及びゲート選択信号線GS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転ゲート選択信号線iGS1〜iGS6及びゲート選択信号線GS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路122として機能する。

NORの論理ゲート回路122の出力(Ｈの信号)は、インバータ143と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路144と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路145とから成る昇圧回路(Ｌ／Ｓ)123に入力される。一方のトランスファゲート回路144のドレイン共通接続点は、他方のトランスファゲート回路145のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトランスファゲート回路145のドレイン共通接続点は、一方のトランスファゲート回路144のｐチャンネルTFT素子のゲート電極部に接続されている。

そして、一方のトランスファゲート回路144のｎチャンネルTFT素子のゲート電極部にＨの信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲート回路144のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ124のゲート共通接続点に入力される。これにより、インバータ124のドレイン共通接続点からゲート信号線GL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランスファゲート回路145のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、ｐチャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ124へは伝達されない。また、他方のトランスファゲート回路145のｎチャンネルTFT素子のゲート電極部には、インバータ143のドレイン共通接続点からＬの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。

図１０（ａ），（ｂ）は、画像信号線駆動回路104における１本の画像信号線選択線SL128をオンオフさせる駆動回路部の例を示す回路図である。反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7のそれぞれに、ｐチャンネルTFT素子151とｎチャンネルTFT素子152とから成るインバータが接続されている。これらの７個のインバータは、それぞれのゲート共通接続点は、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路132として機能する。

NORの論理ゲート回路132の出力(Ｈの信号)は、インバータ153と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路154と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路155とから成る昇圧回路(Ｌ／Ｓ)133に入力される。一方のトランスファゲート回路154のドレイン共通接続点は、他方のトランスファゲート回路155のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトランスファゲート回路155のドレイン共通接続点は、一方のトランスファゲート回路154のｐチャンネルTFT素子のゲート電極部に接続されている。

そして、一方のトランスファゲート回路154のｎチャンネルTFT素子のゲート電極部にＨの信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲート回路154のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ134のゲート共通接続点に入力される。これにより、インバータ134のドレイン共通接続点から画像信号線選択線SL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランスファゲート回路155のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、ｐチャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ134へは伝達されない。また、他方のトランスファゲート回路155のｎチャンネルTFT素子のゲート電極部には、インバータ153のドレイン共通接続点からＬの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。

さらに、画像信号線選択線SL128には、画像信号線選択線SL128を伝送する信号をゲート電極部への制御入力とする第４のｎチャンネルTFT素子135が接続されており、第４のｎチャンネルTFT素子135のソース電極部には画像信号線136が接続されている。これにより、画像信号線選択線SL128を伝送する信号がＨのときに第４のｎチャンネルTFT素子135がオンとなり、画像信号線DL128によって画像信号Dataが画素部に伝達される。

図１１及び図１２は、保持回路162と画素電極制御回路163を有する駆動選択回路164を含む画素電極部の例を示す回路図である。図１１はブロック回路図、図１２は各ブロック回路を構成するTFT素子群を措いた詳細な回路図である。駆動選択回路164は、静止画駆動と書き換え駆動のいずれかを選択する回路であり、保持回路162、画素電極制御回路163を有している。これらの図に示すように、駆動選択回路164の前段の入力部161には、第１及び第２のｎチャンネルTFT素子161a,161bを直列的に接続させて成るトランスファゲート回路が設けられている。画像信号線137（DLn）側の第１のｎチャンネルTFT素子61aは、そのゲート電極部に画像信号線選択線138（SLn）を伝送されてきた信号が制御入力される。その信号がＨの場合に第１のｎチャンネルTFT素子161aはオンとなり、Ｌの場合に第１のｎチャンネルTFT素子161aはオフとなる。ゲート信号139（GLn）側の第２のｎチャンネルTFT素子161bは、そのゲート電極部にゲート信号線139（GLn）を伝送されてきた信号が制御入力される。その信号がＨの場合に第２のｎチャンネルTFT素子161bはオンとなり、Ｌの場合に第２のｎチャンネルTFT素子161bはオフとなる。従って、ゲート信号線139（GLn）を伝送されてきた信号がＨであり、かつ画像信号線選択線138（SLn）を伝送されてきた信号がＨである場合にのみ、トランスファゲート回路は等価回路的に閉(クローズ)状態となり、画像信号線137（DLn）を伝送されてきた信号が保持回路162へ伝送される。

図１２は、保持回路162としてのスタティック型メモリの構成を示すものである。保持回路162は、第１及び第２のCMOSインバータ162a,162bを直列に接続し、第２（後段側）のCMOSインバータ162bのドレイン共通接続点からの出力を、第１（前段側）のCMOSインバータ162aのゲート共通接続点に帰還入力させている。これにより、第１のCMOSインバータ162aのゲート共通接続点にＨの信号が入力されると、次に第１のCMOSインバータ162aのドレイン共通接続点からＬの信号が出力され、次にそのＬの信号が第２のCMOSインバータ162bのゲート共通接続点に入力され、次に第２のCMOSインバータ162bのドレイン共通接続点からＨの信号が出力され、次にそのＨの信号が第１のCMOSインバータ162aのゲート共通接続点に帰還入力される。その結果、例えば常時Ｈ,Ｌ,Ｈの信号がループ状の伝送線上において保持される。

図１３は、画素電極制御回路163を構成するTFT素子群の接続関係を描いた回路図である。画素電極制御回路163は、保持回路162の第１のCMOSインバータ162aを共用しており、画像信号Ｂの反転信号ｉＢ(図では符号に上付きバーの反転記号を付している)を出力する第１のCMOSインバータ162aと、ｐチャンネルTFT素子181aとｎチャンネルTFT素子181bとから成り、共通電圧Vcom（Ａ）と画像信号data（Ｂ）と第１のCMOSインバータ162aの出力(ｉＢ)が参照入力されることによって２値データを出力する第１の２値選択回路181と、ｐチャンネルTFT素子182aとｎチャンネルTFT素子182bとから成り、共通電圧Vcom（Ａ）と画像信号data（Ｂ）と第１のCMOSインバータ162aの出力（ｉＢ）が参照入力されることによって２値データを出力する、出力線が第１の２値選択回路181の出力線に並列的に接続されている第２の２値選択回路182と、を有している。そして、第１の２値選択回路181の出力及び第２の２値選択回路182の出力が、共通電圧Vcom（Ａ）と画像信号data（Ｂ）について排他的論理和(Exclusive OR :EXOR)の論理ゲート出力を構成している。

第１の２値選択回路181は、ｐチャンネルTFT素子181aとｎチャンネルTFT素子181bを、ゲート電極部を共通接続するとともにドレイン電極部を共通接続したCMOSインバータであり、画像信号data（Ｂ）がＨ（１）の信号である場合にのみ、２値データ（Ｙ）を出力する。逆に、画像信号data（Ｂ）がＬ（０）の信号である場合、第１の２値選択回路181はインバータとして機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。第２の２値選択回路182は、ｐチャンネルTFT素子182aとｎチャンネルTFT素子182bを、ソース電極部同士及びドレイン電極部同士を接続した４端子型のトランスファゲート回路であり、ｎチャンネルTFT素子182bのゲート電極部に入力される第１のインバータ162aの出力（ｉＢ）を制御入力としている。そして、第１のインバータ162aの出力（ｉＢ）がＨの信号（１）である場合、即ち画像信号data（Ｂ）がＬの信号（０）である場合にのみ、２値データ（Ｙ）を出力する。逆に、第１のインバータ162aの出力（ｉＢ）がＬの信号（０）である場合、第２の２値選択回路182はトランスファゲート回路として機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。このように、第２の２値選択回路182の出力線が第１の２値選択回路181の出力線に並列的に接続されているので、第１の２値選択回路181の出力及び第２の２値選択回路182の出力が、共通電圧Vcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート出力を構成することになる。即ち、画素電極制御回路163は、共通電圧Vcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート回路となっている。

図１４は、共通電圧Vcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。画像信号data（Ｂ）が画素部に入力された場合、即ち画像信号data（Ｂ）がＨ(３Ｖ:「１」)の信号である場合に、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間に電位差が生じて、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。このように共通電圧Vcom（Ａ）を反転駆動させても、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間の電位差は保持されるので、画素部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。一方、画像信号data（Ｂ）が画素部に入力されない場合、即ち画像信号data（Ｂ）がＬ(０Ｖ:「０」)の信号である場合に、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間には電位差が生じず、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となる。このように共通電圧Vcom（Ａ）を反転駆動させても、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間の電位差がない状態が保持されるので、画素部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。

また、画素部における表示を書き換える場合、図１１に示す駆動選択回路164の前段の入力部161における、第１及び第２のｎチャンネルTFT素子161a,161bを直列的に接続させて成るトランスファゲート回路をオンにする。即ち、ゲート信号線139（GLn）を伝送されてきた信号をＨとし、画像信号線選択線138（SLn）を伝送されてきた信号をＨとする。この状態で、画像信号線137（DLn）を伝送されてきた信号（data）を保持回路162へ伝送させる。例えば、信号（data）がＨである場合、保持回路162はＨの信号（data）を保持する。そして、図１４におけるdata（Ｂ）がＨの場合に相当する表示が画素部で実行される。即ち、画素部の表示は、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。一方、信号（data）がＬである場合、保持回路162はＬの信号（data）を保持する。そして、図１４におけるdata（Ｂ）がＬの場合に相当する表示が画素部で実行される。即ち、画素部の表示は、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となるように、書き換えられる。

上述の構成により、ドットマトリクス型表示装置は、表示領域における書き換え駆動を１画素（ドット）毎に行うことができ、それ以外の全ての画素を静止画駆動させることができるので、消費電力が極めて低いものとなる。例えば、腕時計用の白黒表示のLCDにおいて、静止画駆動及び書き換え駆動を全画面走査して行う場合に100μＷ程度の消費電力であったものが、上記のドットマトリクス型表示装置においては10μＷ程度以下、さらには３μＷ程度以下にまで抑えることができる。これにより、複雑な表示構成のLCDであっても、例えば、１回の電池交換で駆動可能な期間を10倍以上に伸ばすことが可能となる。

図１５は、従来のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルを示すものである。図１５に示すように、例えば、表示パネルにおいて、時間を表示させる表示領域191と、分を表示させる表示領域192と、秒を表示させる表示領域193とで、書き換え周期を相違させている。秒を表示させる表示領域193では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域192では、１分毎に書き換え駆動し、時間を表示させる表示領域191では、１時間毎に書き換え駆動する。従って、表示領域191〜193以外の表示領域は静止画の表示領域194である。

特開２０１５−８７４３７号公報特開２００８−３０４５１２号公報

しかしながら、上記従来の構成のドットマトリクス型表示装置は以下の問題点があった。すなわち、ドットマトリクス型表示装置の画面表示を停止した際に、保持回路162に残留する画像信号、すなわちハイ（Ｈ）またはロー（Ｌ）のデータが、各画素部で異なる状態で残留していた。その結果、ドットマトリクス型表示装置の画面表示を停止し再起動した際に、保持回路162に残留していた画像信号の影響により、白表示の画素部と黒表示の画素部が混ざった画面表示が最初に現れるという問題点があった。

このような問題点を解消するために、表示装置の電源をオフするときに、画素電極に印加される、第１の映像電圧と第２の映像電圧を、同一の電圧とするリセット回路を有する表示装置が提案されている（例えば、特許文献２を参照）。しかしながら、この構成では、画素部のそれぞれに対して、画素電極に接続される第１のリセット信号線と、対向電極に接続される第２のリセット信号線とを接続する必要があるために、配線構造が複雑化するという問題点があった。上記リセット回路はＡＮＤ回路等の組合せ論理回路を２個用いて構成されており、それぞれの組合せ論理回路の出力線が第１のリセット信号線と第２のリセット信号線とされている。すなわち、表示部の外側にある、組合せ論理回路から成るリセット回路を有する構成の場合、リセット信号線が２本必要となっていた。

さらに、表示部の外側にある、外付けのリセット回路を有する構成の場合、リセット回路から離れるに伴ってリセット信号の電圧降下が生じるので、リセット回路から離れた位置にある画素部の表示をリセットすることがむつかしくなるという問題点もあった。特に、大画面の表示装置の場合に、上記の問題点が生じやすかった。

従って、本発明は、上記従来の問題点に鑑みて完成されたものであり、その目的は、静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力でもって実行できるドットマトリクス型表示装置について、簡易な配線構造でもって画面表示をリセットでき、また各画素部の表示のリセットを確実に行えるようにすることである。

本発明のドットマトリクス型表示装置は、基板上の所定方向に配置された複数本のゲート信号線と、前記ゲート信号線と交差させて配置された複数本の画像信号線と、前記ゲート信号線と前記画像信号線の交差部に対応して配置された薄膜トランジスタと、前記薄膜トランジスタに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路と、前記駆動選択回路に接続された画素電極と、前記画素電極に共通電圧を供給する共通電圧線と、を有しており、前記駆動選択回路は、前記書き換え駆動が選択された前記画素電極を、入力された画像信号によって書き換え駆動する画素電極制御回路と、前記書き換え駆動が非選択の前記画素電極を、保持されている前記画像信号によって静止画駆動する保持回路と、を有しているドットマトリクス型表示装置であって、前記画素電極制御回路は、前記画素電極に印加される画素電極電圧と前記共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線が接続されており、前記画像信号と前記共通電圧と前記リセット指令信号を入力とし、前記画素電極電圧と前記共通電圧の電位差を制御する制御信号を出力とする論理回路を有している構成である。

本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記リセット指令信号が前記画素電極制御回路に非入力の場合、前記画像信号と前記共通電圧を入力とし前記制御信号を出力とする排他的論理和の第１論理回路として機能する。

また本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記リセット指令信号が前記画素電極制御回路に入力された場合、前記画素電極電圧と前記共通電圧を常に同電位とする第２論理回路として機能する。

また本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記駆動選択回路の電源電圧の遮断開始前に前記リセット指令信号が入力されるとともにその入力が保持される。

また本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記駆動選択回路の電源電圧の印加開始後であって前記画素電極に前記画素電極電圧が入力された後に、前記リセット指令信号が非入力とされる。

本発明のドットマトリクス型表示装置は、基板上の所定方向に配置された複数本のゲート信号線と、ゲート信号線と交差させて配置された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に対応して配置された薄膜トランジスタと、薄膜トランジスタに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路と、駆動選択回路に接続された画素電極と、画素電極に共通電圧を供給する共通電圧線と、を有しており、駆動選択回路は、書き換え駆動が選択された画素電極を、入力された画像信号によって書き換え駆動する画素電極制御回路と、書き換え駆動が非選択の画素電極を、保持されている画像信号によって静止画駆動する保持回路と、を有しているドットマトリクス型表示装置であって、画素電極制御回路は、画素電極に印加される画素電極電圧と共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線が接続されており、画像信号と共通電圧とリセット指令信号を入力とし、画素電極電圧と共通電圧の電位差を制御する制御信号を出力とする論理回路を有している構成であることから、以下の効果を奏する。

すなわち、各画素部の画素電極制御回路に一本のリセット指令線を接続して画面表示をリセットできるので、配線構造が簡易化される。また、各画素部に画素表示をリセットする論理回路があるので、画素表示及び画面表示のリセット動作を確実に実行できる。

本発明のドットマトリクス型表示装置は、論理回路は、リセット指令信号が画素電極制御回路に非入力の場合、画像信号と共通電圧を入力とし制御信号を出力とする排他的論理和の第１論理回路として機能する場合、リセット駆動しないときは書き換え駆動を実行する。すなわち、論理回路は、書き換え駆動とリセット駆動の双方の機能を有する。その結果、各画素部は、書き換え駆動、静止画駆動、リセット駆動が可能な多機能なものとなる。

また本発明のドットマトリクス型表示装置は、論理回路は、リセット指令信号が画素電極制御回路に入力された場合、画素電極電圧と共通電圧を常に同電位とする第２論理回路として機能する場合、書き換え駆動しないときはリセット駆動を実行する。すなわち、論理回路は、書き換え駆動とリセット駆動の双方の機能を有する。その結果、各画素部は、書き換え駆動、静止画駆動、リセット駆動が可能な多機能なものとなる。

また本発明のドットマトリクス型表示装置は、論理回路は、駆動選択回路の電源電圧の遮断開始前にリセット指令信号が入力されるとともにその入力が保持される場合、駆動選択回路の電源電圧の遮断後にもリセット指令信号の入力が保持される。その結果、駆動選択回路の電源電圧の印加開始が任意のタイミングで実行されても、白表示の画素部と黒表示の画素部が混ざった画面表示が最初に現れることがなく、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、常に最初に表示させることができる。

また本発明のドットマトリクス型表示装置は、論理回路は、駆動選択回路の電源電圧の印加開始後であって画素電極に画素電極電圧が入力された後に、リセット指令信号が非入力とされる場合、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、最初に表示させた後に、リセット指令信号が非入力となるので、確実な初期画面表示の動作が行える。

図１は、本発明のドットマトリクス型表示装置について実施の形態の一例を示す図であり、全体構成のブロック回路図である。図２の（ａ），（ｂ）は、図１のドットマトリクス型表示装置における画素部内の回路構成を示すものであり、（ａ）は、画素部内の回路のブロック回路図、（ｂ）は、画素部内の回路の詳細な構成を示す回路図である。図３は、画素部内の画素電極制御回路に含まれる論理回路の真理値表である。図４は、図２に示す画素部内の画素電極制御回路のリセット動作を説明するためのタイミングチャートである。図５は、図２に示す画素部内の画素電極制御回路のリセット動作を説明するためのフローチャートである。図６は、従来のドットマトリクス型表示装置の基本構成を示すブロック回路図である。図７は、従来のドットマトリクス型表示装置におけるゲート信号線駆動回路の構成を示す回路図である。図８は、従来のドットマトリクス型表示装置における画像信号線駆動回路の構成を示す回路図である。図９の（ａ）は、従来のドットマトリクス型表示装置におけるゲート信号線駆動回路について、１本のゲート信号線をオンオフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。図１０の（ａ）は、従来のドットマトリクス型表示装置における画像信号線駆動回路について、１本の画像信号線をオンオフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。図１１は、従来のドットマトリクス型表示装置における保持回路と画素電極制御回路を有する駆動選択回路を含む画素部の構成を示すブロック回路図である。図１２は図１１の各ブロック回路を構成するTFT素子群の接続関係を措いた詳細な回路図である。図１３は、従来のドットマトリクス型表示装置における画素電極制御回路を構成するTFT素子群の接続関係を描いた詳細な回路図である。図１４は、従来のドットマトリクス型表示装置における画素電極制御回路について、共通電圧Vcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。図１５は、従来のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルの平面図である。

以下、本発明のドットマトリクス型表示装置の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明のドットマトリクス型表示装置の構成部材のうち、本発明の構成を説明するために必要な主要な部材を示している。従って、本発明に係るドットマトリクス型表示装置は、各図に示されていない、配線導体、回路基板、制御IC、制御LSI等の周知の構成部材を備えていてもよい。

図１〜図５を参照して、本発明のドットマトリクス型表示装置の実施の形態について説明する。本発明のドットマトリクス型表示装置は、ガラス基板等の基板上の所定方向（例えば、行方向）に配置されたゲート信号線１（GL1〜GL256）と、所定方向に交差する方向（例えば、列方向）にゲート信号線１（GL1〜GL256）と交差させて配置されたソース信号線２（DL1〜DL256）及びそれに並行するソース信号線選択線３（SL1〜SL256）と、ゲート信号線１とソース信号線２の交差部に対応して配置されたTFTと、TFTに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路２１と、駆動選択回路２１に接続された画素電極２４と、画素電極２４に共通電圧（Vcom）を供給する共通電圧線７と、を有しており、駆動選択回路２１は、書き換え駆動が選択された画素電極２４を、入力された画像信号（Data）によって書き換え駆動する画素電極制御回路２３と、書き換え駆動が非選択の画素電極２４を、保持されている画像信号によって静止画駆動する保持回路２２と、を有しているドットマトリクス型表示装置であって、画素電極制御回路２３は、画素電極に印加される画素電極電圧と共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線５が接続されており、画像信号と共通電圧とリセット指令信号を入力とし、画素電極電圧と共通電圧の電位差を制御する制御信号Vpcを出力とする論理回路23Lを有している構成である。

上記の構成により、以下の効果を奏する。すなわち、各画素部４の画素電極制御回路２３に一本のリセット指令線５を接続して画面表示をリセットできるので、配線構造が簡易化される。また、各画素部４に画素表示をリセットする論理回路23Lがあるので、画素表示及び画面表示のリセット動作を確実に実行できる。

本発明のドットマトリクス型表示装置は、図１に示すように、保持回路（メモリ）２２を含む画素部４を有する表示部１１と、所定方向と交差する方向としての垂直方向において、オン状態とするゲート信号線１を選択するためのゲートデコーダ回路（ゲート信号線駆動回路）１２と、所定方向としての水平方向において、オン状態とするソース信号線２を選択するためのソースデコーダ回路（画像信号線駆動回路）１３と、ソース信号線選択線３にゲート電極部が接続されたｎチャンネルTFT素子をオン状態とすることによって、書き換え駆動が選択された画素部４へ画像信号DATA[7:0]を選択的に入力するソース信号線セレクタ回路１４と、を有している。

ゲートデコーダ回路１２は、書き換え駆動が選択された画素部４に対応してオン状態とされるゲート信号線１を選択するためのゲート選択信号GS[7:0]が、入力される。ソースデコーダ回路１３は、書き換え駆動が選択された画素部４に対応してオン状態とされるソース信号線選択線３を選択するためのソース選択信号SS[7:3]が、入力される。ソース信号線セレクタ回路１４は、書き換え駆動が選択された画素部４に画像信号DATA[7:0]を入力する。

表示部１１においては、オン状態とされたゲート信号線１と、オン状態とされたソース信号線２との交差部に対応して配置されているTFTを含む画素部４において、書き換え駆動が実行される。一方、書き換え駆動が実行されない画素部４に対しては、画像信号は非入力とされて、静止画駆動が選択される。静止画駆動が選択された画素部４は、保持回路２２に保持されている画像信号によって静止画駆動される。このような書き換え駆動と静止画駆動の駆動制御は、上述した従来例と同様であるので、詳細な説明は省略する。なお、イネーブル信号線６は、書き換えを実行させるイネーブル信号ENBを、ゲートデコーダ回路１２及びソースデコーダ回路１３に伝達し入力するためのものであり、イネーブル信号６を活性（入力）することにより、画素部４の保持回路２２に画像信号（Data）が書き込まれる。また、イネーブル信号ENBを非活性（非入力）とすることにより、保持回路２２への書き込みが終了する。

図２の（ａ），（ｂ）は、図１のドットマトリクス型表示装置における画素部４内の回路構成を示すものであり、（ａ）は、画素部４内の回路のブロック回路図、（ｂ）は、画素部４内の回路の詳細な構成を示す回路図である。これらの図に示すように、まず書き込み駆動が選択された画素部４に対して、画像信号Dataが入力される。書き込み駆動が選択された画素部４において、入力部２０は、ゲート信号線GLnにゲート電極部が接続された第１のTFT20aがオン状態であり、かつソース信号線選択線SLnにゲート電極部が接続された第２のTFT20bがオン状態である。その結果、画像信号Dataは、駆動選択回路２１の保持回路２２に入力される。

保持回路（ラッチ回路ともいう）２２は、インバータ22aとインバータ22bを直列的に接続したものであり、スタティックメモリー（Static Random Access Memory：SRAM）と呼ばれるものである。例えば、画像信号Dataがハイ（Ｈ）信号であれば、保持回路２２から出力される第１画像信号Data1（LAT_1）はＨ信号であり、かつ第２画像信号Data2（LAT_2）はロー（Ｌ）信号である。そして、次の書き込み駆動があるまで、これらの信号の状態が保持（メモリー）される。一方、画像信号DataがＬ信号であれば、保持回路２２から出力される第１画像信号Data1はＬ信号であり、かつ第２画像信号Data2はＨ信号である。そして、次の書き込み駆動があるまで、これらの信号の状態が保持（メモリー）される。

画素電極制御回路２３は、画素電極２４に印加される画素電極電圧と共通電圧Vcomを同電位とするためのリセット指令信号RSTを伝達するリセット指令線５が接続されている。なお、図２（ｂ）において、画素電極２４に印加される画素電極電圧は、制御信号Vpcで表される。また画素電極制御回路２３は、画像信号、図２の例では第１画像信号Data1，第２画像信号Data2と、共通電圧Vcomと、リセット指令信号RSTと、を入力とし、画素電極２４に印加される画素電極電圧、図２の例では第１画像信号Data1または第２画像信号Data2と、共通電圧Vcomとの電位差を制御する制御信号Vpcを出力とする論理回路23Lを有している。

本発明のドットマトリクス型表示装置において、論理回路23Lは好適には、リセット指令信号RSTが画素電極制御回路２３に非入力の場合、画像信号、図２の例では第１画像信号Data1，第２画像信号Data2と、共通電圧Vcomを入力とし、制御信号Vpcを出力とする排他的論理和の第１論理回路23L1として機能する。すなわち、論理回路23Lは、リセット駆動しないときは書き換え駆動用の論理回路となり、書き換え駆動を実行する。また論理回路23Lは好適には、リセット指令信号RSTが画素電極制御回路２３に入力された場合、画素電極電圧と共通電圧Vcomを常に同電位とする第２論理回路23L2として機能する。すなわち、論理回路23Lは、リセット指令信号RSTが入力されて書き換え駆動しないときはリセット駆動用の論理回路となり、リセット駆動を実行する。従って、論理回路23Lは、書き換え駆動とリセット駆動の双方の機能を有するものとなり、その結果、各画素部４は、書き換え駆動、静止画駆動、リセット駆動が可能な多機能なものとなる。なお、図２において、２５は液晶に電圧を印加するための対向電極であり、共通電圧Vcomが印加され、液晶には保持容量Clcが発生する。

論理回路23Lが第１論理回路23L1として機能する場合、リセット指令信号RSTは非入力（Ｌ信号、例えば０Ｖの信号）であり、ｐチャンネルTFT23bは機能し、ｎチャンネルTFT23cは機能しない。また、第１画像信号Data1がＬ信号、第２画像信号Data2がＨ信号であるときには、インバータ23aは機能せず、４端子型のトランスファゲート回路23dは機能する。そして、共通電圧VcomがＬ信号であれば、その共通電圧Vcom（Ｌ信号）がトランスファゲート回路23dを通過し、それが制御信号Vpcとなる。これは、図３の状態１に相当し、ノーマリホワイトであれば白表示、ノーマリブラックであれば黒表示となる。またこの場合、入力部２０に入力された画像信号DataはＬ信号である。

同様に、第１画像信号Data1がＨ信号、第２画像信号Data2がＬ信号であるときには、インバータ23aは機能し、４端子型のトランスファゲート回路23dは機能しない。そして、共通電圧VcomがＬ信号であれば、その共通電圧Vcom（Ｌ信号）の反転信号（Ｈ信号、例えば３Ｖの信号）がインバータ23aから出力され、それが制御信号Vpcとなる。これは、図３の状態２に相当し、ノーマリホワイトであれば黒表示、ノーマリブラックであれば白表示となる。またこの場合、入力部２０に入力された画像信号DataはＨ信号である。

同様に、第１画像信号Data1がＬ信号、第２画像信号Data2がＨ信号であるときには、インバータ23aは機能せず、４端子型のトランスファゲート回路23dは機能する。そして、共通電圧VcomがＨ信号であれば、その共通電圧Vcom（Ｈ信号）がトランスファゲート回路23dを通過し、それが制御信号Vpcとなる。これは、図３の状態３に相当し、ノーマリホワイトであれば白表示、ノーマリブラックであれば黒表示となる。またこの場合、入力部２０に入力された画像信号DataはＬ信号である。

同様に、第１画像信号Data1がＨ信号、第２画像信号Data2がＬ信号であるときには、インバータ23aは機能し、４端子型のトランスファゲート回路23dは機能しない。そして、共通電圧VcomがＨ信号であれば、その共通電圧Vcom（Ｈ信号）の反転信号（Ｌ信号）がインバータ23aから出力され、それが制御信号Vpcとなる。これは、図３の状態４に相当し、ノーマリホワイトであれば黒表示、ノーマリブラックであれば白表示となる。またこの場合、入力部２０に入力された画像信号DataはＨ信号である。

図３の状態１〜４に相当する第１論理回路は、画像信号Dataとしての第１画像信号Data1と、共通電圧Vcomを入力とし、制御信号Vpcを出力とする排他的論理和の論理回路を構成している。この場合、共通電圧Vcomの極性反転駆動を行っても、その極性反転駆動に拘らず画素電極２４の書き換え駆動を実行できるものとなる。

論理回路23Lが第２論理回路23L2として機能する場合、リセット指令信号RSTは入力されており（Ｈ信号状態であり）、ｐチャンネルTFT23bは機能せず、ｎチャンネルTFT23cは機能する。その結果、ｎチャンネルTFT23cがＬ信号を通過させて、それが制御信号Vpcとなる。これは、図３の状態５，６に相当し、ノーマリホワイトであれば白表示、ノーマリブラックであれば黒表示となる。この場合、共通電圧VcomはＬ信号とされている。

また、図３の状態５である場合、すなわち第１画像信号Data1がＬ信号、第２画像信号Data2がＨ信号である場合、インバータ23aは機能せず、４端子型のトランスファゲート回路23dは機能する。そして、共通電圧Vcom（Ｌ信号）はトランスファゲート回路23dを通過するが、それは制御信号Vpc（Ｌ信号）と同電位である。なお、この場合、入力部２０に入力された画像信号DataはＬ信号である。図３の状態６である場合、すなわち第１画像信号Data1がＨ信号、第２画像信号Data2がＬ信号である場合、インバータ23aは機能せず、４端子型のトランスファゲート回路23dも機能しないので、共通電圧Vcom（Ｌ信号）はインバータ23a及びトランスファゲート回路23dを通過しない。なお、この場合、入力部２０に入力された画像信号DataはＨ信号である。

また本発明のドットマトリクス型表示装置は、図４に示すように、論理回路23Lは好適には、駆動選択回路21の電源電圧VDDの遮断開始（TW2のタイミング）前にリセット指令信号RSTが入力されるとともにその入力が保持される。この場合、駆動選択回路２１の電源電圧VDDの遮断後にもリセット指令信号RSTの入力が保持される。その結果、駆動選択回路２１の電源電圧VDDの印加開始（TW1のタイミング）が任意のタイミングで実行されても、白表示の画素部４と黒表示の画素部４が混ざった画面表示が最初に現れることがなく、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、常に最初に表示させることができる。また論理回路23Lは好適には、駆動選択回路２１の電源電圧VDDの印加開始（TW1のタイミング）後であって画素電極２４に画素電極電圧（制御信号Vpc）が入力された後に、リセット指令信号RSTが非入力とされる。この場合、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、最初に表示させた後に、リセット指令信号RSTが非入力となるので、確実な初期画面表示の動作が行える。

次に、図４のタイミングチャートについて具体的に説明する。従来、駆動選択回路２１の電源電圧VDDをタイミングTW1でオンすると、タイミングＴ１で、画素部４内の保持回路２２の第１画像信号Data1（LAT_1），第２画像信号Data2（LAT_2）は、電源電圧VDDオン前の残留画像信号（残留データ）に影響されて、画素部４によってＨ信号（１）とＬ信号（０）のどちらかになっていた。そのため、画面表示全体では白表示の画素部４と黒表示の画素部４が混ざったランダムな画面表示となっていた。すなわち、タイミングＴ１とタイミングＴ２との間の期間は、画素部４によってＨ信号（１）とＬ信号（０）のどちらかになっている「データ不定」の期間であり、その影響を受けていたのである。しかし本発明においては、リセット指令信号RSTが活性しているために、画素電極２４に印加される画素電極電圧である制御信号Vpcは、第２論理回路23L2によってＬ信号と一定になっており、画面表示は最初から白となる。

次に、電源電圧VDDの起動が完了し、タイミングＴ２で白の画像信号、すなわちＬ信号の画像信号Dataを保持回路２２に入力する。すると、保持回路２２は、Ｌ信号の第１画像信号Data1（LAT_1）とＨ信号の第２画像信号Data2（LAT_2）を、画素電極制御回路２３の論理回路23Lへ出力する。

次に、タイミングＴ３でリセット指令信号RSTを非活性にすると、論理回路23Lは第１論理回路23L1に切り替わり、画素電極２４に印加される画素電極電圧である制御信号Vpcは、タイミングＴ２における第１画像信号Data1（LAT_1）（Ｌ信号）となり、画面表示は白となる。

その後、タイミングＴ４までは、書き込み駆動が選択された画素部４においては、保持回路２２に入力された画像信号Dataに従った画素表示となる。なお、書き込み駆動が非選択の画素部４においては静止画駆動が実行される。

次に、タイミングＴ４でリセット指令信号RSTを活性すると、制御信号VpcはＬ信号となり、画面表示は白となる。その後、タイミングTW2で電源電圧VDDの遮断が開始され、その後のタイミングＴ５で、各画素部４の保持回路２２における残留画像信号は第１画像信号Data1（LAT_1）と第２画像信号Data2（LAT_2）のいずれかとなり、データ不定となる。しかし、リセット指令信号RSTが活性なので、第２論理回路23L2により制御信号VpcはＬ信号に維持され、画面表示は白となる。

以上より、本発明のドットマトリクス型表示装置は、電源電圧VDDのオン時、オフ時に、各画素部４の保持回路２２に保持されている画像信号が異なっていても、ランダムな画面表示とせずに、画面表示をノーマリホワイトであれば白の画面表示とし、ノーマリブラックであれば黒の画面表示とすることができる。また、電源電圧VDDの起動後に、各画素部４の保持回路２２に保持されている画像信号を書き換えることなく、画面表示をノーマリホワイトであれば白の画面表示とし、ノーマリブラックであれば黒の画面表示とすることができる。

図５は、図２に示す画素部４内の画素電極制御回路２３のリセット動作を説明するためのフローチャートである。ステップ３１は、画面表示開始であり、このとき既に論理回路23LにＨ状態のリセット指令信号RSTが入力された状態が保持されており、ノーマリホワイトにおける白の画面表示が保持されている。また、論理回路23Lは第２論理回路23L2として機能する状態になっている。

ステップ３２において、タイミングTW1に駆動選択回路２１の電源電圧VDDの印加を開始する。ステップ３３において、タイミングＴ１〜Ｔ２に各画素部４の保持回路２２に保持されている画像信号Dataがそれぞれ異なっていても、すなわちデータ不定であっても、第２論理回路23L2が働き白の画面表示が保持される。

ステップ３４において、各画素部４の保持回路２２に画像信号Dataを入力し、初期画面表示を白表示に確定する。これは、各画素部４の保持回路２２に保持されている画像信号Dataが不定であるときにリセット指令信号RSTを非入力としないようにするためである。すなわち、画像信号Dataが不定であるときにリセット指令信号RSTを非入力とすると、画面表示が黒い画素部４と白い画素部４が混ざった表示になるので、これを回避するためである。ステップ３５において、画像信号の不定期間（タイミングＴ１〜Ｔ２）が経過した後のタイミングＴ３で、リセット指令信号RSTを非入力とする。これにより、論理回路23Lは第１論理回路23L1として機能し、書き換え駆動が可能な状態となる。なお、タイミングＴ３まで白表示が継続する。そして、ステップ３５で画像表示が開始される。

ステップ３６において、ドットマトリクス型表示装置の電源オフを検出する。この検出は、表示パネルの外部に設けられた外部駆動制御部等によって行うことができる。ステップ３７において、電源電圧VDDの遮断開始前のタイミングＴ４で、Ｈ状態のリセット指令信号RSTを各画素部４の画素電極制御回路２３の論理回路23Lに入力して、論理回路23Lを第２論理回路23L2に切り替えて白表示を開始し、それを保持する。なお、リセット指令信号RSTの入力、非入力は上記の外部駆動制御部等によって行うことができる。

ステップ３８において、タイミングTW2で駆動選択回路２１の電源電圧VDDの遮断が開始される。ステップ３９において、タイミングＴ５で各画素部４の保持回路２２に保持されている画像信号Dataが不定であっても、第２論理回路23L2が働き画面表示は白になり、その後も白表示が保持される。ステップ４０において、画面表示が終了する。

本発明のドットマトリクス型表示装置は、例えばスマートウォッチ等のデジタル表示式腕時計において、電池交換する場合、画面表示を設定し直す場合などに画面表示をリセットする際に有効である。また、スマートフォン端末、携帯電話、タブレット端末、パーソナルコンピュータ等においても、画面表示をリセットする際に有効である。

また、本発明のドットマトリクス型表示装置は、以下のような好適な構成を採用し得る。１つの表示パネルにおいて、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができる。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。

さらに、書き換え駆動を適用する表示領域を書き換え周期を相違させて複数設け、相違する書き換え周期の比を10倍以上とすることが良い。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御をきめ細かく高い精度で行うことができる。その結果、消費電力をより低減させることができる。さらに、相違する書き換え周期の比を10倍以上とすることにより、消費電力をより低減させる効果が高まる。

例えば、図１５に示す例等のように、表示パネルにおいて、時間を表示させる表示領域191と、分を表示させる表示領域192と、秒を表示させる表示領域193とで、書き換え周期を大きく相違させることができる。秒を表示させる表示領域193では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域192では、１分毎に書き換え駆動し、時間を表示させる表示領域191では、１時間毎に書き換え駆動すればよい。従って、表示領域191〜193以外の表示領域は静止画の表示領域194である。好適な実施形態として、分を表示させる表示領域192と秒を表示させる表示領域193の書き換え駆動の周期の比は60倍となる。換言すれば、1/60になるともいえる。また、時間を表示させる表示領域191では、１時間毎に書き換え駆動すればよいので、秒を表示させる表示領域193と時間を表示させる表示領域191との書き換え駆動の周期の比は3600倍となる。換言すれば、1/3600になるともいえる。また、表示領域191〜193において、書き換え駆動を１画素(ドット)毎に行うことができるが、複数画素毎に書き換え駆動してもよい。また、表示領域191〜193において、全ての画素を書き換えてもよいし、書き換えに必要な画素のみを書き換えてもよい。例えば、１つの表示領域において、「５」の表示を「６」に書き換える場合、書き換え不要な画素と書き換え必要な画素を区別することができるので、書き換えが必要な画素のみを書き換えることができる。

また、携帯電話、スマートフォン、タブレット端末、パーソナルコンピュータ等からのメール着信の電波信号を腕時計で受信した際に、その腕時計のLCD等から成る表示パネルに、メール受信の表示を上述した画素選択駆動方式の書き換え駆動によって行わせることができる。このような複雑な表示機能を極めて低い消費電力でもって行うことができる。例えば、気温、湿度、高度、方位、照度、気圧、水深、水圧、天気予報、外国との時差、歩数計、潮汐時間、日の出・日没の時間、血圧、脈拍、メールの内容、ニュース速報、緊急地震速報等の告知などの表示を、それらの最適な書き換え周期または任意のタイミングでもって表示することができる。また、それらの書き換え周期または表示のタイミングを、外部から人が入力、変更等して制御することもできる。書き換え周期の変更、制御または表示のタイミングの制御は、ドットマトリクス型表示装置の周辺に設けられた制御LSI等によって行うことができる。

本発明のドットマトリクス型表示装置において、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長いことが好ましい。この構成により、書き換えによる表示の切り換え動作が素早くなり、表示の切り換えプロセスが視認されなくなるので、表示の切り換えが見やすくなる。例えば、時計の秒の表示を書き換える場合、書き換え期間を１秒とし、書き換えを実行する動作期間を0.1〜0.3秒(10％〜30％)程度とし、それ以外の0.7〜0.9秒程度の期間を書き換え休止期間とすれば良い。

また、時計の秒を表示する表示領域のように書き換え周期が短い表示領域の画素数を、時計の分、時間を表示する表示領域のように書き換え周期が長い表示領域の画素数よりも少なくすることが好ましい。これにより、消費電力をさらに低減させることができる。例えば、好ましくは、書き換え周期が短い表示領域の画素数を、書き換え周期が長い表示領域の画素数の30％以下、より好ましくは、10％以下とすることが良い。

また、本発明のドットマトリクス型表示装置は、画素電極を反射型電極とした反射型LCDであることが好ましい。この場合、保持回路等を画素電極の下方に配置することができ、保持回路等による光反射率の低下をなくすことができる。一方、透過型LCDにおいて、透明な画素電極と保持回路とを重ねて配置すると、透過光によって保持回路等を構成するTFT素子が誤作動する可能性がある。そのため、TFT素子のゲート電極部を遮光膜で覆う必要があり、開口率が低下し易い。また、反射型LCDは、バックライトを設ける必要がないため、消費電力の低減に有効である。また、本発明のドットマトリクス型表示装置は、画素電極の領域に上記の反射型電極を有する反射領域と透過型電極を有する透過領域を備えた、半透過型液晶表示装置であってもよい。

また、保持回路によって保持されるビット数を１以上とすることが好ましい。このビット数を複数として多ビット化した場合、静止画表示の際に階調表示を行うことができる。また、アナログ信号を記憶する保持回路とすれば、フルカラー表示を行うこともできる。

また、画素電極制御回路２３は、図３及び図１５の真理値表に示すように、共通電圧VcomのＨ／Ｌのいずれの信号に対しても静止画駆動と書き換え駆動を行うものとされている。即ち、共通電圧Vcom（Ａ）がＨ（３Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合、共通電圧Vcom（Ａ）と画素電圧Pixel（Ｌ：０Ｖ）との間に電位差が形成され、共通電圧Vcom（Ａ）がＬ（０Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合にも同様に共通電圧Vcom（Ａ）と画素電圧Pixel（Ｈ：３Ｖ）との間に電位差が形成されて、液晶が交流駆動されている。これにより、例えば、秒表示の書き換え周期に合わせて１秒毎に共通電圧Vcom（Ａ）のＨ／Ｌを反転させることができ、液晶分子の劣化を抑えることができる。即ち、液晶分子に直流電圧成分が長時間印加されることによって、液晶分子が画素電極表面で正負の電荷の偏り（微量不純物の固定化）を起こして寿命が短くなることを抑えることができる。

このように、共通電圧VcomのＨ／Ｌの反転を、書き換え周期に連動させて定期的に反転させることが好ましい。この場合、共通電圧VcomのＨ／Ｌの反転を、書き換え周期に連動させない場合と比較して、共通電圧Vcomを個別に制御するための制御回路等を付加する必要がなく、消費電力のさらなる低下に有効である。また、共通電圧VcomのＨ／Ｌの反転駆動は、液晶分子の劣化を抑制するための反転駆動と、排他的論理和（EXOR）の論理ゲート回路を構成する画素電極制御回路２３の論理回路23Lの制御入力としての画素電圧制御信号との、２つの役割を果たしており、これによっても消費電力のさらなる低下に寄与している。

また、本発明のドットマトリクス型表示装置において、静止画駆動が適用される表示領域において、各画素部４に供給される共通電圧のハイ／ローを定期的に反転させることが好ましい。これにより、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される領域においても液晶分子の劣化が抑制される。また、共通電圧Vcomの反転の定期的な周期は、制御LSI等によって、１秒毎、数十秒毎、分単位、時間単位で適宜設定することもできる。さらに、共通電圧Vcomの反転の周期をｎ秒毎（ｎは自然数）にしてもよく、その場合、秒表示の書き換え周期を共通電圧Vcomの反転の制御のベースに用いることができ、共通電圧Vcomの反転の制御が容易になる。

本発明のドットマトリクス型表示装置において、画素電極制御回路２３と画素電極２４との間に１〜３ｐＦ程度の補助容量を並列的に接続してもよい。これにより、書き換え駆動する際に、画素電圧が次第に低下して１フレーム期間保持されにくくなるのを抑え、画素電圧を１フレーム期間保持することができる。

また、低温多結晶シリコン（Low-Temperature Poly Silicon ：LTPS）を用いてｎチャンネルTFT素子及びｐチャンネルTFT素子を形成してもよい。この場合、CMOS回路を基礎とした駆動回路、SRAM回路、D/A変換器、画像表示部等をガラス基板上に一体的に集積化することができる。従って、音声処理回路、マイクロプロセッサを搭載したLCDをも、LTPSを用いて作製することができる。ガラス基板上に液晶表示パネルとその周辺駆動回路を一体的に形成できるので、電気的な信頼性が向上する。即ち、液晶表示パネルと駆動回路との電気的接続数を大幅に低減させることができ、振動に強く、軽量化がなされるので、携帯情報端末にとって好適なものとなる。また、電流駆動能力が高いので、高精細な画素、開口率の高い画素を有するLCDを作製することができる。

LTPSの製造方法を以下に示す。まず、ガラス基板上に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、アモルファスシリコン膜を形成する。次に、アモルファスシリコン膜を多結晶化するために、450℃以下のガラス基板の温度でアモルファスシリコン膜にエキシマレーザ光を照射する。エキシマレーザ装置としては、例えば、ガスレーザ光源にArF（波長193nm），KrF（波長248nm）等を用いた、アモルファスシリコン膜の吸収が大きい紫外光を発振するものが使用できる。レーザ発振周波数約300Hz、レーザ光エネルギー約300Ｗ、パルス幅約20ns〜約60ns、照射エネルギー密度500mJ/cm²〜１J/cm²程度のパルスレーザ光をアモルファスシリコン膜に照射し、アモルファスシリコン膜を瞬間的に溶融し過冷却状態にした後に凝固させる。その結果、平均粒径0.3μｍ程度の結晶粒径を有する多結晶シリコンの膜に変化する。

また、画素電極２４は、透光性を有する場合、酸化インジウムスズ（ITO）、インジウム亜鉛酸化物（IZO）、酸化珪素を添加したインジウム錫酸化物（ITSO）、酸化亜鉛（ZnO）、リンやボロンが含まれるシリコン（Si）等の透光性を有する導電性材料を用いて形成することができる。

画素部４に配置する表示素子としては、LCD素子、有機EL（Electro Luminescence）素子、無機EL素子、PDP（Plasma Display）素子などの表示素子を用いることができる。また、本発明のドットマトリクス型表示装置は、LCDである場合、ＴＮ（Twisted Nematic）方式、インプレーンスイッチング（In-plane Switching :IPS）方式、フリンジフィールドスイッチング（Fringe Field Switching ：FFS）方式のものなどを採用できる。IPS方式のLCD、FFS方式のLCDである場合、画素電極２４が形成されているアレイ側基板（TFT素子が形成された基板）の主面に、共通電極を画素部４毎に形成することによって、共通電圧Vcomの制御を画素部４毎に独立して行うことが可能となる。

また、本発明のドットマトリクス型表示装置は各種の電子機器に適用できる。その電子機器としては、スマートウォッチ等のデジタル表示式腕時計、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（PDA）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、ヘッドアップディスプレイ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、コピー機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、頭部装着型画像表示装置（Head Mounted Display device ：ＨＭＤ）などがある。

１ゲート信号線
２ソース信号線
３ソース信号線選択線
４画素部
５リセット指令信号線
１１表示部
２０入力部
２１駆動選択回路
２２保持回路
２３画素電極制御回路
２３Ｌ論理回路
２３Ｌ１第１論理回路
２３Ｌ２第２論理回路
２４画素電極
２５対向電極
101 TFT素子
102 共通電圧線
103 ゲート信号線駆動回路
104 ソース信号線駆動回路
110 表示部
111 LCDパネル
121,131 インバータ
122,132 NORの論理ゲート回路
123,133 昇圧回路（レベルシフタ）
124,134 インバータ
135 第４のｎチャンネルTFT素子
136,137 ソース信号線
138 ソース信号線選択線
139 ゲート信号線
141,151 ｐチャンネルTFT素子
142,152 ｎチャンネルTFT素子
143,153 インバータ
144,154 一方のトランスファゲート回路
145,155 他方のトランスファゲート回路
161 入力部
161a ソース信号線側の第１のｎチャンネルTFT素子
161b ゲート信号線側の第２のｎチャンネルTFT素子
162 保持回路
162a 第１のインバータ
162b 第２のインバータ
163 画素電極制御回路
164 駆動選択回路
181 第１の２値選択回路
181a ｐチャンネルTFT素子
181b ｎチャンネルTFT素子
182 第２の２値選択回路
182a ｐチャンネルTFT素子
182b ｎチャンネルTFT素子
191 時間を表示させる表示領域
192 分を表示させる表示領域
193 秒を表示させる表示領域
194 静止画を表示させる表示領域

Claims

基板上の所定方向に配置された複数本のゲート信号線と、
前記ゲート信号線と交差させて配置された複数本の画像信号線と、
前記ゲート信号線と前記画像信号線の交差部に対応して配置された薄膜トランジスタと、
前記薄膜トランジスタに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路と、
前記駆動選択回路に接続された画素電極と、
前記画素電極に共通電圧を供給する共通電圧線と、を有しており、
前記駆動選択回路は、前記書き換え駆動が選択された前記画素電極を、入力された画像信号によって書き換え駆動する画素電極制御回路と、前記書き換え駆動が非選択の前記画素電極を、保持されている前記画像信号によって静止画駆動する保持回路と、を有しているドットマトリクス型表示装置であって、
前記画素電極制御回路は、前記画素電極に印加される画素電極電圧と前記共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線が接続されており、前記画像信号と前記共通電圧と前記リセット指令信号を入力とし、前記画素電極電圧と前記共通電圧の電位差を制御する制御信号を出力とする論理回路を有しているドットマトリクス型表示装置。
前記論理回路は、前記リセット指令信号が前記画素電極制御回路に非入力の場合、前記画像信号と前記共通電圧を入力とし前記制御信号を出力とする排他的論理和の第１論理回路として機能する請求項１に記載のドットマトリクス型表示装置。
前記論理回路は、前記リセット指令信号が前記画素電極制御回路に入力された場合、前記画素電極電圧と前記共通電圧を常に同電位とする第２論理回路として機能する請求項１に記載のドットマトリクス型表示装置。
前記論理回路は、前記駆動選択回路の電源電圧の遮断開始前に前記リセット指令信号が入力されるとともにその入力が保持される請求項１乃至請求項３のいずれか１項に記載のドットマトリクス型表示装置。
前記論理回路は、前記駆動選択回路の電源電圧の印加開始後であって前記画素電極に前記画素電極電圧が入力された後に、前記リセット指令信号が非入力とされる請求項４に記載のドットマトリクス型表示装置。