JP2016051088A - ドットマトリクス型表示装置 - Google Patents

Abstract

【課題】 静止画表示と書き換え表示を組み合わせた表示を極めて低い消費電力で可能とし、またソース信号線駆動回路及びゲート信号線駆動回路の誤動作が発生することを抑え、更にソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大することを抑えること。【解決手段】 ドットマトリクス表示装置は、書き換え駆動または静止画駆動を選択する駆動選択回路を含む画素部と、複数本のゲート信号線５の一本を任意に選択してオンするゲート信号駆動回路３と、複数本の画像信号線６の一本を任意に選択してオンする画像信号駆動回路４と、を有し、駆動選択回路は、選択された画素部を書き換えるとともに非選択の画素部を静止画駆動し、論理ゲート回路22,32は、イネーブル信号ENBを制御入力とする制御入力スイッチ26,39を有しており、イネーブル信号ENBによってゲート信号線駆動回路３及び画像信号線駆動回路４の駆動を制御する。【選択図】 図１

Description

本発明は、基板上に薄膜トランジスタ(Thin Film Transistor :TFT)素子を含む画素部が多数形成されているドットマトリクス型表示装置に関する。

従来、例えば液晶表示装置(Liquid Crystal Display :LCD)は、TFT素子を含む画素部が多数形成されたTFTアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。

従来のアクティブマトリクス型のＬＣＤの基本構成の一例を図13に示す。例えば、ＬＣＤのアレイ側基板は、その上の第１の方向（例えば、行方向）に形成された複数本のゲート信号線105（GL1，GL2，GL3・・・GLn）と、第１の方向と交差する第２の方向（例えば、列方向）にゲート信号線105と交差させて形成された複数本の画像信号線106（SL1，SL2，SL3・・・SLm）と、ゲート信号線105と画像信号線106の交差部付近に形成された、TFT素子101、画素電極PE11,PE12,PE13・・・PEnm及びその画素電極PE11,PE12,PE13・・・PEnmとの間で液晶に印加する横電界等の電界を形成するための共通電極（基準電極）を含む画素部P11，P12，P13・・・Pnmと、共通電極に共通電圧（Vcom）を供給する共通電圧線102と、を有する構成である。また、共通電極 と、その共通電極に共通電圧 (Vcom)を供給する共通電圧線102は、画素電極PE11,PE12,PE13・・・PEnmとの間で液晶に印加する垂直的な電界を形成する場合、カラーフィルタ側基板上に設けられている。なお、103はゲート信号線駆動回路、104は画像信号（ソース信号）線駆動回路、107は液晶表示パネル、110は表示部である。

TFT素子は、例えば、アモルファスシリコン(a-Si)等から成る半導体膜を有し、ゲート電極部、ソース電極部、ドレイン電極部の３端子部を有する構成である。そして、ゲート電極部に所定電位の電圧(例えば６V)を印加することにより、ソース電極部とドレイン電極部の間の半導体膜に電流を流す、スイッチング素子 (ゲートトランスファ素子)として機能する。また、画素電極は、一般に酸化インジウムスズ(Indium Tin Oxide :ITO)等から成る透明導電体層から構成されている。

また、カラーフィルタ側基板は、共通電極及び共通電圧線が形成された主面と反対側の主面に、それぞれの画素に対応する赤(R)、緑(G)、青(B)のカラーフィルタが形成されており、それぞれの画素を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。尚、カラーフィルタ及びブラックマトリクスは、カラー表示を行わない場合はなくてもよい。また、透過型LCDの場合はバックライトが設けられており、反射型LCDの場合はバックライトはなくてもよい。

このようなLCDにおいて、静止画像を表示させる際に外部回路、信号線駆動回路などの消費電力を低減するために、画素がそれぞれスタティック型メモリ(Static Random Access Memory :SRAM)等の記憶回路とD/A(Digital/Analog)変換回路を有する構成が提案されている(例えば、下記特許文献１,２を参照)。即ち、CMOS(Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体)インバータ等のインバータ(反転論理回路)をループ状に接続したSRAMと、nビット(nは自然数)のデジタル信号を階調表示が可能なアナログ信号に変換するD/A変換回路とを有し、静止画像の表示期間においては、DAC(Digital to Analog Converter)コントローラのみを駆動して、記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、D/A変換を行ってアナログ信号階調信号を得て、そのアナログ信号階調信号によって静止画像の表示を行う。そして、静止画像の表示を行う際にソース信号線駆動回路及びゲート信号線駆動回路を停止する、という構成である。この構成により、静止画像の表示時における外部回路、信号線駆動回路などの消費電力を低減することができる。

また、複数のゲート線の各入力部にあるNORゲートのそれぞれにイネーブル線を入力接続し、イネーブル線の選択順番を変更することにより、ゲート線を任意の順番に駆動するアクティブマトリクス表示装置用駆動回路が提案されている（例えば、特許文献３を参照）。

特開2002-162947号公報 特開2002-196306号公報 特開2008-145921号公報

しかしながら、上記従来の構成のLCDにおいては、動画表示をさせるための通常動作モード(アナログ動作モード)と、静止画表示させるためのデジタル表示モード(メモリ動作モード)とを切り替える構成について記載されているが、静止画表示と動画表示を組み合わせて成る表示をより低消費電力で行う点については何等開示されていない。

また、ソース信号線駆動回路及びゲート信号線駆動回路は、多数の回路配線から構成されており、多数のラインクロス部を有しているために、回路配線に寄生容量が発生する。その寄生容量によって、例えばゲート信号線の選択パルス（走査パルス）の立ち上がり部及び立ち下り部の急峻性が劣化してなまるという現象が生じる。その結果、ある選択パルスの立ち下り部と次の選択パルスの立ち上がり部が時間的に重畳して、ソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こすという問題点があった。

さらに、ソース信号線駆動回路及びゲート信号線駆動回路は、多数のTFT素子、TFT素子から成るインバータ等を含んでいる。そして、例えばインバータに上記の急峻性が劣化してなまったパルス信号が入力されると、パルス信号の立ち上がり部及び立ち下り部の中間的な電位において、インバータを構成するTFT素子に貫通電流が流れるという現象が生じる。その結果、インバータの消費電力が大きくなり、延いてはソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大するという問題点があった。

また、特許文献３には、複数のゲート線のそれぞれに対応するイネーブル線を設けたアクティブマトリクス表示装置用駆動回路が開示されているが、画素数が多くなるほどイネーブル線のライン数が膨大なものとなる。その結果、この構成においても、多数のラインクロス部に起因する、ゲート線の選択パルスの立ち上がり部及び立ち下り部の急峻性が劣化してなまるという現象が生じ、ある選択パルスの立ち下り部と次の選択パルスの立ち上がり部が時間的に重畳して、ソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こすという問題点があった。

従って、本発明は、上記従来の問題点に鑑みて完成されたものであり、その目的は、表示パネルにおいて静止画表示と書き換え表示を組み合わせて成る表示を極めて低い消費電力でもって可能とすることである。また、１つの選択パルスと次の選択パルスが時間的に重畳して、ソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こすことを抑えることである。さらに、中間電位状態のTFT素子に貫通電流が流れる結果、ソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大することを抑えることである。

本発明のドットマトリクス型表示装置は、基板上の第１の方向に形成された複数本のゲート信号線と、前記第１の方向に交差する第２の方向に前記ゲート信号線と交差させて形成された複数本の画像信号線と、前記ゲート信号線と前記画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素部と、複数本の前記ゲート信号線の一本を任意に選択してオンする論理ゲート回路を含むゲート信号線駆動回路と、複数本の前記画像信号線の一本を任意に選択してオンする論理ゲート回路を含む画像信号線駆動回路と、を有するドットマトリクス型表示装置であって、前記駆動選択回路は、オン状態の前記ゲート信号線とオン状態の前記画像信号線との交差部にある選択された前記画素部を書き換えるとともに非選択の前記画素部を静止画駆動し、前記論理ゲート回路は、イネーブル信号を制御入力とする制御入力スイッチを有しており、前記イネーブル信号によって前記ゲート信号線駆動回路及び前記画像信号線駆動回路の駆動を制御する構成である。

本発明のドットマトリクス型表示装置は、好ましくは、前記論理ゲート回路は、論理和否定のものが複数本の前記ゲート信号線及び複数本の前記画像信号線のそれぞれの入力線上に設けられており、前記イネーブル信号を伝達する単線のイネーブル信号線がすべての前記論理ゲート回路の前記制御入力スイッチに並列的に接続されている。

また本発明のドットマトリクス型表示装置は、好ましくは、前記書き換え駆動を適用する表示領域が書き換え周期を相違させて複数設けられている。

また本発明のドットマトリクス型表示装置は、好ましくは、相違する前記書き換え周期の比を１０倍以上とする。

また本発明のドットマトリクス型表示装置は、好ましくは、前記表示領域の前記書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、前記書き換え休止期間が前記動作期間よりも長い。

また本発明のドットマトリクス型表示装置は、好ましくは、前記静止画駆動が適用される表示領域において、前記各画素部に供給される共通電圧のハイ／ローを定期的に反転させる。

本発明のドットマトリクス型表示装置は、基板上の第１の方向に形成された複数本のゲート信号線と、第１の方向に交差する第２の方向にゲート信号線と交差させて形成された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素部と、複数本のゲート信号線の一本を任意に選択してオンする論理ゲート回路を含むゲート信号線駆動回路と、複数本の画像信号線の一本を任意に選択してオンする論理ゲート回路を含む画像信号線駆動回路と、を有するドットマトリクス型表示装置であって、駆動選択回路は、オン状態のゲート信号線とオン状態の画像信号線との交差部にある選択された画素部を書き換えるとともに非選択の画素部を静止画駆動し、論理ゲート回路は、イネーブル信号を制御入力とする制御入力スイッチを有しており、イネーブル信号によってゲート信号線駆動回路及び画像信号線駆動回路の駆動を制御する構成である。この構成により、静止画駆動させる画素部においてはゲート信号線および／または画像信号線をオフ状態とし、書き換え駆動させる画素部においてのみ選択的にゲート信号線及び画像信号線をオン状態とするので、消費電力を極めて低く抑えることができる。また、１つの選択パルスと次の選択パルスが時間的に重畳して、ソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こすことを抑えることができる。さらに、中間電位状態のTFT素子に貫通電流が流れてソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大することを抑えることができる。

本発明のドットマトリクス型表示装置は、好ましくは、論理ゲート回路は、論理和否定のものが複数本のゲート信号線及び複数本の画像信号線のそれぞれの入力線上に設けられており、イネーブル信号を伝達する単線のイネーブル信号線がすべての論理ゲート回路の制御入力スイッチに並列的に接続されていることから、イネーブル信号によってゲート信号線駆動回路及び画像信号線駆動回路の駆動を同時一括的に制御することができる。

また本発明のドットマトリクス型表示装置は、好ましくは、書き換え駆動を適用する表示領域が書き換え周期を相違させて複数設けられていることから、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。

また本発明のドットマトリクス型表示装置は、好ましくは、相違する書き換え周期の比を１０倍以上とする。この場合、消費電力をより低減させる効果が高まる。

また本発明のドットマトリクス型表示装置は、好ましくは、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長い。この場合、書き換え期間における書き換えの動作期間をかなりの短いものとすることができ、書き換えによる表示の切り換え動作が素早くなり、表示の切り換えプロセスが視認されなくなるので、表示の切り換えが見やすくなる。

また本発明のドットマトリクス型表示装置は、好ましくは、静止画駆動が適用される表示領域において、各画素部に供給される共通電圧のハイ／ローを定期的に反転させる。この場合、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される表示領域においても液晶分子の劣化を抑えることができる。

図１は、本発明のドットマトリクス型表示装置について実施の形態の一例を示すブロック回路図である。 図２は、本発明のドットマトリクス型表示装置におけるゲート信号線駆動回路の詳細な構成を示す回路図である。 図３は、本発明のドットマトリクス型表示装置における画像信号線駆動回路の詳細な構成を示す回路図である。 図４の（ａ）は、ゲート信号線駆動回路における１本のゲート信号線をオン、オフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。 図５の（ａ）は、画像信号線駆動回路における１本の画像信号線をオン、オフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。 図６は、保持回路と画素電極制御回路を有する駆動選択回路を含む画素部の１実施の形態を示すブロック回路図である。 図７は図６の各ブロック回路を構成するTFT素子群の接続関係を措いた詳細な回路図である。 図８は、画素電極制御回路を構成するTFT素子群の接続関係を描いた詳細な回路図である。 図９は、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。 図１０は、本発明のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルの平面図である。 図１１（ａ）〜（ｃ）はそれぞれ、１つの選択パルスと次の選択パルスが時間的に重畳してソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こすことを説明するためのタイミングチャートである。 図１２（ａ），（ｂ）は、中間電位状態のTFT素子に貫通電流が流れてソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大することを説明するための図であり、（ａ）はｐチャンネルTFT素子とｎチャンネルTFT素子を組み合わせて成るインバータの回路図、（ｂ）は貫通電流Iccの波形を示すグラフである。 図１３は、従来のドットマトリクス型表示装置の基本構成を示すブロック回路図である。

以下、本発明のドットマトリクス型表示装置の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明のドットマトリクス型表示装置の構成部材のうち、本発明の構成を説明するために必要な主要な部材を示している。従って、本発明に係るドットマトリクス型表示装置は、各図に示されていない、配線導体、回路基板、制御IC、制御LSI等の周知の構成部材を備え得る。

図１〜図１２を参照して、本発明のドットマトリクス型表示装置の実施の形態について説明する。本発明のドットマトリクス型表示装置は、ガラス基板等の基板上の第１の方向（例えば、行方向）に形成された複数本のゲート信号線と、第１の方向に交差する第２の方向（例えば、列方向）にゲート信号線と交差させて形成された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素部と、複数本のゲート信号線の一本を任意に選択してオンする論理ゲート回路を含むゲート信号線駆動回路と、複数本の画像信号線の一本を任意に選択してオンする論理ゲート回路を含む画像信号線駆動回路と、を有するドットマトリクス型表示装置であって、駆動選択回路は、オン状態のゲート信号線とオン状態の画像信号線との交差部にある選択された画素部を書き換えるとともに非選択の画素部を静止画駆動し、論理ゲート回路は、イネーブル信号を制御入力とする制御入力スイッチを有しており、イネーブル信号によってゲート信号線駆動回路及び画像信号線駆動回路の駆動を制御する構成である。この構成により、静止画駆動させる画素部においてはゲート信号線および／または画像信号線をオフ状態とし、書き換え駆動させる画素部においてのみ選択的にゲート信号線及び画像信号線をオン状態とするので、消費電力を極めて低く抑えることができる。また、１つの選択パルスと次の選択パルスが時間的に重畳して、ソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こすことを抑えることができる。さらに、中間電位状態のTFT素子に貫通電流が流れてソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大することを抑えることができる。なお、ゲート信号線駆動回路及び画像信号線駆動回路の駆動を制御するとは、例えばゲート信号線及び画像信号線のすべてに非選択信号としてのＬ（ロー）の信号を所定期間（オフ期間）入力すること、またオフ期間以外はゲート信号線及び画像信号線の任意選択（ランダムアクセス）を可能とする制御などを意味する。

また、図１〜図３に示すように、本発明のドットマトリクス型表示装置は、好ましくは、論理ゲート回路は、論理和否定（NOR）の論理ゲート回路22,32が複数本のゲート信号線５（GL1,GL2,GL3・・・GL128）及び複数本の画像信号線６（SL1,SL2,SL3・・・SL128）のそれぞれの入力線上に設けられており、イネーブル信号ENBを伝達する単線のイネーブル信号線27がすべての論理ゲート回路22,32の制御入力スイッチに並列的に接続されている。この場合、イネーブル信号ENBによってゲート信号線駆動回路３及び画像信号線駆動回路４のオン／オフを同時一括的に制御することができる。

また、好ましくは、書き換え駆動を適用する表示領域が書き換え周期を相違させて複数設けられている。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。

また、好ましくは、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができる。この場合、上述した効果と同様の効果が得られる。

本発明のドットマトリクス型表示装置について実施の形態の一例を図１に示す。図１は、ドットマトリクス型表示装置の基本構成のブロック回路図であり、表示パネルは16384ドット(縦128ドット×横128ドット)の画素数を有する白黒表示のLCDである。図１において、LCDパネルの一方の横側にゲート信号線駆動回路３が設けられ、LCDパネルの下側に画像信号(ソース信号)線駆動回路４が設けられている。なお、図１において、１はTFT素子、２は共通電圧Vcomを画素部の共通電極に供給する共通電圧線、７は液晶表示パネル、10は表示部、22,32は論理ゲート回路、27はイネーブル信号線である。

図２は、ゲート信号線駆動回路３の詳細な構成を示す回路図である。ゲート信号線駆動回路３は、ゲート選択信号線GSl〜GS7、ゲート選択信号線GSl〜GS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ21からの反転出力を伝送する反転ゲート選択信号線iGSl〜iGS7(図では符号に上付きバーの反転記号を付している)、ゲート選択信号線GSl〜GS7及び反転ゲート選択信号線iGSl〜iGS7から成る14個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路22、論理ゲート回路22の出力の電圧振幅を昇圧させて画素部のゲート信号側のTFT素子を動作させるための昇圧回路(レベルシフタ(Level/Shifter :Ｌ／Ｓ))23、昇圧回路23の出力を反転させるCMOSインバータ等から成るインバータ24、を有している。

さらに、各論理ゲート回路22と各昇圧回路23の間に、２入力の論理積否定（NAND）の論理ゲート回路25が直列的に挿入されており、論理ゲート回路25の１つの入力端子にイネーブル（Enable）信号ENBが入力される。また、イネーブル信号ENBは論理ゲート回路22にも制御入力されており、論理ゲート回路22の出力の制御を行う。即ち、例えばイネーブル信号ENBがＬ（ロー）である場合、すべての論理ゲート回路25の出力をＨ（ハイ）とし、論理ゲート回路25の出力側にあるインバータ24の出力をＬとする。これにより、すべてのゲート信号線GL1〜GL128をオフ状態とする。その結果、選択されたあるゲート信号線のＨの出力信号（出力信号H1とする）と、次に選択された他のゲート信号線のＨの出力信号（出力信号H2とする）との間のタイミングで、Ｌのイネーブル信号ENBを入力すると、出力信号H1の立下り部と出力信号H2の立ち上がり部が時間的に重畳することを防ぐことができる。従って、画素部の任意選択（ランダムアクセス）動作において誤動作が発生することを防ぐことができる。同時に、論理ゲート回路22の出力動作もオフ状態とするので、論理ゲート回路22を構成するTFT素子が中間電位状態で貫通電流が流れることを防ぐことができる。従って、論理ゲート回路22の消費電力、延いてはゲート信号線駆動回路の消費電力を削減することができる。尚、図２において、10は表示部、26は論理ゲート回路22の出力をイネーブル信号ENBによって制御するための制御入力スイッチ、27はイネーブル信号線である。

このゲート信号線駆動回路３において、論理ゲート回路22は、それに入力される７個の信号の全てがロー(「Ｌ」で表し、例えば０Ｖの信号)である場合に、ハイ(「Ｈ」で表し、例えば３Ｖの信号)を出力する。そして、論理ゲート回路22に入力される、ゲート選択信号線GSl〜GS7及び反転ゲート選択信号線iGSl〜iGS7の配線の組合せは２⁷＝128通りあり、ゲート選択信号線GSl〜GS7に入力する７個で１組の信号によって、１つの論理ゲート回路22を選択することができる。これにより、ゲート信号線GLl〜GL128のうちの1本を任意に選択してオンすることができる。尚、ゲート選択信号線GSl〜GS7に入力する７個で1組の信号の制御は、液晶表示パネル７上または外部に設けられた制御LSI(Large Scale lntegrated circuit)等によって行うことができる。

図３は、画像信号線駆動回路４の詳細な構成を示す回路図である。画像信号線駆動回路４は、画像選択信号線SSl〜SS7、画像選択信号線SSl〜SS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ31、インバータ31からの反転出力を伝送する反転画像選択信号線iSSl〜iSS7、画像選択信号線SSl〜SS7及び反転画像選択信号線iSSl〜iSS7から成る14個の信号のうち７個の信号が入力される論理和否定 (NOR)の論理ゲート回路32、論理ゲート回路32の出力の電圧振幅を昇圧させて画素部の画像信号側のTFT素子を動作させるための昇圧回路（Ｌ／Ｓ)33、昇圧回路33の出力を反転させるCMOSインバータ等から成るインバータ34、を有している。また、画像信号(Data)を伝送させる画像信号線36、インバータ34からの出力によってオンされ、画像信号線36からの画像信号Dataを画素部に出力するトランスファゲート素子であるTFT素子35、を有している。

さらに、各論理ゲート回路32と各昇圧回路33の間に、２入力の論理積否定（NAND）の論理ゲート回路38が直列的に挿入されており、論理ゲート回路38の１つの入力端子にイネーブル（Enable）信号ENBが入力される。また、イネーブル信号ENBは論理ゲート回路32にも制御入力されており、論理ゲート回路32の出力の制御を行う。即ち、例えばイネーブル信号ENBがＬ（ロー）である場合、すべての論理ゲート回路38の出力をＨ（ハイ）とし、論理ゲート回路38の出力側にあるインバータ34の出力をＬとする。これにより、すべての画像信号線SL1〜SL128をオフ状態とする。その結果、選択されたある画像信号線のＨの出力信号（出力信号H3とする）と、次に選択された他の画像信号線のＨの出力信号（出力信号H4とする）との間のタイミングで、Ｌのイネーブル信号ENBを入力すると、出力信号H3の立下り部と出力信号H4の立ち上がり部が時間的に重畳することを防ぐことができる。従って、画素部の任意選択（ランダムアクセス）動作において誤動作が発生することを防ぐことができる。同時に、論理ゲート回路32の出力動作もオフ状態とするので、論理ゲート回路32を構成するTFT素子が中間電位状態で貫通電流が流れることを防ぐことができる。従って、論理ゲート回路32の消費電力、延いては画像信号線駆動回路の消費電力を削減することができる。尚、図３において、39は論理ゲート回路32の出力をイネーブル信号ENBによって制御するための制御入力スイッチである。

この画像信号線駆動回路４において、論理ゲート回路32は、それに入力される7個の信号の全てがＬ(例えば０Ｖの信号)である場合に、Ｈ(例えば３Ｖの信号)を出力する。そして、論理ゲート回路32に入力される、画像選択信号線SSl〜SS7及び反転画像選択信号線iSSl〜iSS7の配線の組合せは２⁷＝128通りあり、画像選択信号線SSl〜SS7に入力する７個で1組の信号によって、１つの論理ゲート回路32を選択することができる。これにより、画像信号起動線SL1〜SL128のうちの１本を任意に選択してオンすることができる。尚、画像選択信号線SSl〜SS7に入力する７個で１組の信号の制御は、液晶表示パネル７上または外部に設けられた制御LSI等によって行うことができる。

さらに、任意に選択された１本の画像信号起動線が１個のTFT素子35をオンし、そのTFT素子35が１つの画像信号Dataを画像信号線36上を伝送させて画素部に伝達させる。このような画像信号Dataの入力の制御は、上記の外部の制御LSI等によって行うことができる。

図４（ａ），（ｂ）は、ゲート信号線駆動回路３における１本のゲート信号線GL128をオン、オフさせる駆動回路部の１実施の形態を示す回路図である。反転ゲート選択信号線iGSl〜iGS6(図４（ａ），（ｂ）では符号に上付きバーの反転記号を付している)及びゲート選択信号線GS7のそれぞれに、ｐチャンネルTFT素子41とｎチャンネルTFT素子42とから成る論理和否定（NOR）の論理ゲート回路が接続されている。

この論理和否定（NOR）の論理ゲート回路は、その７つのゲート共通接続点は、反転ゲート選択信号線iGSl〜iGS6及びゲート選択信号線GS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転ゲート選択信号線iGSl〜iGS6及びゲート選択信号線GS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路22として機能する。

また、並列的に接続された７個のｎチャンネルTFT素子42のソース電極部と、０Ｖの電源電圧線との間の接続線上に、ｎチャンネルTFT素子から成るイネーブル信号ENBの制御入力スイッチ26が直列的に挿入され接続されている。NANDの論理ゲート回路25は、直列的に接続された２つのｎチャンネルTFT素子25a,25bと、並列的に接続された２つのｐチャンネルTFT素子25c,25dとから成る。昇圧回路(Ｌ／Ｓ)23は、インバータ43と、ｎチャンネルTFT素子とｐチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路44と、ｎチャンネルTFT素子とｐチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路45とから成る。

イネーブル信号線27上にＬのイネーブル信号ENBが伝送されると、ｎチャンネルTFT素子25aはオフ状態、ｐチャンネルTFT素子25dはオン状態となる。同時に、Ｌの信号が制御入力スイッチ26に入力され、制御入力スイッチ26はオフ状態となる。また、Ｈの信号がインバータ43に入力され、Ｌの信号がインバータ43からトランスファゲート回路45のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子がオフ状態となる。一方、Ｈの信号がトランスファゲート回路44のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子はオン状態となる。そして、Ｌ（０Ｖ）の信号がトランスファゲート回路45のｐチャンネルTFT素子に入力され、そのｐチャンネルTFT素子はオン状態となる。さらに、Ｈ（６Ｖ）の信号がインバータ24に入力され、インバータ24からＬの信号が出力されて、そのＬの信号がゲート信号線GL128上を伝送される。これにより、イネーブル信号ENBをＬとすることにより、すべてのゲート信号線をオフ状態（非選択状態）とすることができる。

一方、イネーブル信号線27上にＨのイネーブル信号ENBが伝送されると、ｎチャンネルTFT素子25aはオン状態、ｐチャンネルTFT素子25dはオフ状態となる。同時に、Ｈの信号が制御入力スイッチ26に入力され、制御入力スイッチ26はオン状態となる。論理ゲート回路22から３Ｖ（Ｈ）の信号が出力され、ｎチャンネルTFT素子25bとｐチャンネルTFT素子25cから成るインバータに入力され、そのインバータからＬの信号が出力される。そのＬの信号は、トランスファゲート回路44のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子はオフ状態となる。また、Ｌの信号は、インバータ43に入力され、インバータ43からＨの信号が、トランスファゲート回路45のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子はオン状態となり、Ｌ（０Ｖ）の信号がインバータ24に入力される。そして、インバータ24からＨ（６Ｖ）の信号がゲート信号線GL128上を伝送される。これにより、イネーブル信号ENBをＨとすることにより、すべてのゲート信号線を出力可能状態とするとともに、任意の１本のゲート信号線を選択することができる。

図５（ａ），（ｂ）は、画像信号線駆動回路４における１本の画像信号起動線SL128をオン、オフさせる駆動回路部の１実施の形態を示す回路図である。反転画像選択信号線iSSl〜iSS6及び画像選択信号線SS7のそれぞれに、ｐチャンネルTFT素子51とｎチャンネルTFT素子52とから成る論理和否定（NOR）の論理ゲート回路が接続されている。

この論理和否定（NOR）の論理ゲート回路は、その７つのゲート共通接続点は、反転画像選択信号線iSSl〜iSS6及び画像選択信号線SS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転画像選択信号線iSSl〜iSS6及び画像選択信号線SS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路32として機能する。

また、並列的に接続された７個のｎチャンネルTFT素子52と、０Ｖの電源電圧線との間の接続線上に、ｎチャンネルTFT素子から成るイネーブル信号ENBの制御入力スイッチ39が直列的に挿入され接続されている。NANDの論理ゲート回路38は、直列的に接続された２つのｎチャンネルTFT素子38a,38bと、並列的に接続された２つのｐチャンネルTFT素子38c,38dとから成る。昇圧回路(Ｌ／Ｓ)33は、インバータ53と、ｎチャンネルTFT素子とｐチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路54と、ｎチャンネルTFT素子とｐチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路55とから成る。

イネーブル信号線27上にＬのイネーブル信号ENBが伝送されると、ｎチャンネルTFT素子38aはオフ状態、ｐチャンネルTFT素子38dはオン状態となる。同時に、Ｌの信号が制御入力スイッチ39に入力され、制御入力スイッチ39はオフ状態となる。また、Ｈの信号がインバータ53に入力され、Ｌの信号がインバータ53からトランスファゲート回路55のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子がオフ状態となる。一方、Ｈの信号がトランスファゲート回路54のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子はオン状態となる。そして、Ｌ（０Ｖ）の信号がトランスファゲート回路55のｐチャンネルTFT素子に入力され、そのｐチャンネルTFT素子はオン状態となる。さらに、Ｈ（６Ｖ）の信号がインバータ34に入力され、インバータ34からＬ（０Ｖ）の信号が出力されて、そのＬ（０Ｖ）の信号が画像信号起動線SL128上を伝送される。画像信号起動線SL128には、画像信号起動線SL128を伝送する信号をゲート電極部への制御入力とするｎチャンネルTFT素子35が接続されており、ｎチャンネルTFT素子35のソース電極部には画像信号線36が接続されている。画像信号起動線SL128を伝送する信号がＬのときにはｎチャンネルTFT素子35がオフ状態となり、画像信号線Data128によって画像信号Dataが画素部に伝達されない。以上より、イネーブル信号ENBをＬとすることにより、すべての画像信号線Dataをオフ状態（非選択状態）とすることができる。

一方、イネーブル信号線27上にＨのイネーブル信号ENBが伝送されると、ｎチャンネルTFT素子38aはオン状態、ｐチャンネルTFT素子38dはオフ状態となる。同時に、Ｈの信号が制御入力スイッチ39に入力され、制御入力スイッチ39はオン状態となる。論理ゲート回路32から３Ｖ（Ｈ）の信号が出力され、ｎチャンネルTFT素子38bとｐチャンネルTFT素子38cから成るインバータに入力され、そのインバータからＬの信号が出力される。そのＬの信号は、トランスファゲート回路54のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子はオフ状態となる。また、Ｌの信号は、インバータ53に入力され、インバータ53からＨの信号が、トランスファゲート回路55のｎチャンネルTFT素子に入力され、そのｎチャンネルTFT素子はオン状態となり、Ｌ（０Ｖ）の信号がインバータ34に入力される。そして、インバータ34からＨ（６Ｖ）の信号が画像信号起動線SL128上を伝送される。画像信号起動線SL128を伝送する信号がＨのときにはｎチャンネルTFT素子35がオン状態となり、画像信号線Data128によって画像信号Dataが画素部に伝達される。以上より、イネーブル信号ENBをＨとすることにより、すべての画像信号線Dataを出力可能状態とするとともに、任意の１本の画像信号線Dataを選択することができる。

図１１（ａ）〜（ｃ）はそれぞれ、１つの選択パルスと次の選択パルスが時間的に重畳してソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こすことを説明するためのタイミングチャートである。（ａ）は、切り替わりタイミング（破線の縦線で示す）を境に、論理ゲート回路22に入力するゲート選択信号線GS7の信号がＨからＬに切り替わることにより、ゲート信号線GL1の選択からゲート信号線GL2の選択に切り替わるとともに、論理ゲート回路32に入力する画像選択信号線SS7の信号がＨからＬに切り替わることにより、画像信号線SL1の選択から画像信号線SL2の選択に切り替わり、さらに選択された画素に黒表示のデータから白表示のデータを入力することを示す。切り替わりタイミングの前では、GL1とSL1で選択される画素に黒表示のデータが入力され、切り替わりタイミングの後では、GL2とSL2で選択される画素に白表示のデータが入力されており、正常な表示動作を示す。

（ｂ）は、切り替わりタイミングにずれが生じており、ゲート選択信号線GS7の信号がＨからＬに切り替わるタイミングが若干早くなっている。そのため、ゲート信号線GL2の選択と画像信号線SL1の選択とが時間的に重畳しているため、GL2とSL1で選択される画素に黒表示のデータが入力される。その後、GL2とSL2で選択される画素に白表示のデータが入力される。その結果、GL2とSL1で選択される画素に黒表示が残っており、正常な表示動作が実行できていない。

（ｃ）は、切り替わりタイミングにずれが生じているが、イネーブル信号ENBによってタイミングがずれた時点を含むオフ期間を設定している。これにより、すべての画素の選択及びデータ入力を停止（オフ）し、（ｂ）のような問題が生じないようにしている。このオフ期間は、例えば10ｎsec.以上とすることができる。10ｎsec.未満では、１つの選択パルスと次の選択パルスが時間的に重畳してソース信号線駆動回路及びゲート信号線駆動回路の誤動作を引き起こす傾向がある。

図１２（ａ），（ｂ）は、中間電位状態のTFT素子に貫通電流が流れてソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大することを説明するための図であり、（ａ）はｐチャンネルTFT素子とｎチャンネルTFT素子を組み合わせて成るインバータの回路図、（ｂ）は貫通電流Iccの波形を示すグラフである。（ｂ）に示すように、多数のラインクロスによって立ち上り部の急峻性が劣化してなまった入力電圧信号Ｖinがインバータに入力されると、出力電圧信号Ｖoutの立ち下り部の急峻性も劣化する。そして、Ｖin及びＶoutの中間的な電位において、インバータを構成するTFT素子に貫通電流が流れるが、通常は時間幅が短いパルス状電流である貫通電流の時間幅が長くなり、インバータの消費電力が大きくなる。延いてはソース信号線駆動回路及びゲート信号線駆動回路の消費電力が増大する。たとえ、このような急峻性が劣化してなまった電圧信号が生じたとしても、イネーブル信号ENBによって設定されたオフ期間には、論理ゲート回路22,32を構成するTFT素子には貫通電流が流れないようにすることができる。すなわち、オフ期間のうちにすべての入力電圧信号Ｖinの電圧振幅（レベル）の変更を済ますことができる。従って、ソース信号線駆動回路及びゲート信号線駆動回路の消費電力を削減することができる。

図６及び図７は、保持回路62と画素電極制御回路63を有する駆動選択回路64を含む画素部の１実施の形態を示す回路図である。図６はブロック回路図、図７は各ブロック回路を構成するTFT素子群を描いた詳細な回路図である。駆動選択回路64は、静止画駆動と書き換え駆動のいずれかを選択する回路であり、保持回路62、画素電極制御回路63を有している。

図６及び図７に示すように、駆動選択回路64の前段の入力部61には、２つのｎチャンネルTFT素子61a,61bを直列的に接続させて成るトランスファゲート回路が設けられている。画像信号側のｎチャンネルTFT素子61bは、そのゲート電極部に画像信号起動線SLnを伝送されてきた信号が制御入力される。その信号がＨの場合にｎチャンネルTFT素子61bはオンとなり、Ｌの場合にｎチャンネルTFT素子61bはオフとなる。もう一つのゲート信号側のｎチャンネルTFT素子61aは、そのゲート電極部にゲート信号線GLnを伝送されてきた信号が制御入力される。その信号がＨの場合にｎチャンネルTFT素子61aはオンとなり、Ｌの場合にｎチャンネルTFT素子61bはオフとなる。従って、ゲート信号線GLnを伝送されてきた信号がＨであり、かつ画像信号起動線SLnを伝送されてきた信号がＨである場合にのみ、トランスファゲート回路は等価回路的に閉(クローズ)状態となり、画像信号線37を伝送されてきた信号が保持回路62へ伝送される。

保持回路62は、例えば、CMOSインバータ等から成るインバータの２つをループ状に接続して成るスタティック型メモリ(SRAM)などから構成される。図７は、そのスタティック型メモリの構成を示している。保持回路62は、２つの第１、第２のインバータ62a,62bを縦続的に接続し、第２(後段側)のインバータ62bのドレイン共通接続点からの出力を、第１(前段側)のインバータ62aのゲート共通接続点に帰還入力させている。これにより、第１のインバータ62aのゲート共通接続点にＨの信号が入力されると、次に第１のインバータ62aのドレイン共通接続点からＬの信号が出力され、次にそのＬの信号が第２のインバータ62bのゲート共通接続点に入力され、次に第２のインバータ62bのドレイン共通接続点からＨの信号が出力され、次にそのＨの信号が第１のインバータ62aのゲート共通接続点に帰還入力される。その結果、常時Ｈ,Ｌ,Ｈの信号がループ状の伝送線上において保持される。即ち、保持回路62は記憶回路として機能する。

図８は、画素電極制御回路63を構成するTFT素子群の接続関係を描いた回路図である。画素電極制御回路63は、保持回路62の第１のインバータ62aを共用しており、画像信号Ｂの反転信号ｉＢ(図では符号に上付きバーの反転記号を付している)を出力する第１のインバータ62aと、ｐチャンネルTFT素子81aとｎチャンネルTFT素子81bとから成り、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）と第１のインバータ62aの出力(ｉＢ)が参照入力されることによって２値データを出力する第１の２値選択回路81と、ｐチャンネルTFT素子82aとｎチャンネルTFT素子82bとから成り、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）と第１のインバータ62aの出力（ｉＢ）が参照入力されることによって２値データを出力する、出力線が第１の２値選択回路81の出力線に並列的に接続されている第２の２値選択回路82と、を有している。そして、第１の２値選択回路81の出力及び第２の２値選択回路82の出力が、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和(Exclusive OR :EXOR)の論理ゲート出力を構成している。

第１の２値選択回路81は、ｐチャンネルTFT素子81aとｎチャンネルTFT素子81bを、ゲート電極部を共通接続するとともにドレイン電極部を共通接続したインバータであり、画像信号data（Ｂ）がＨ（１）の信号である場合にのみ、２値データ（Ｙ）を出力する。逆に、画像信号data（Ｂ）がＬ（０）の信号である場合、第１の２値選択回路81はインバータとして機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。

第２の２値選択回路82は、ｐチャンネルTFT素子82aとｎチャンネルTFT素子82bを、ソース電極部同士及びドレイン電極部同士を接続した４端子型のトランスファゲート回路であり、ｎチャンネルTFT素子82bのゲート電極部に入力される第１のインバータ62aの出力（ｉＢ）を制御入力としている。そして、第１のインバータ62aの出力（ｉＢ）がＨの信号（１）である場合、即ち画像信号data（Ｂ）がＬの信号（０）である場合にのみ、２値データ（Ｙ）を出力する。逆に、第１のインバータ62aの出力（ｉＢ）がＬの信号（０）である場合、第２の２値選択回路82はトランスファゲート回路として機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。

このように、第２の２値選択回路82の出力線が第１の２値選択回路81の出力線に並列的に接続されているので、第１の２値選択回路81の出力及び第２の２値選択回路82の出力が、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート出力を構成することになる。即ち、画素電極制御回路63は、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート回路となっている。

図９は、共通電圧Ｖcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。画像信号data（Ｂ）が画素部に入力された場合、即ち画像信号data（Ｂ）がＨ(３Ｖ:「１」)の信号である場合に、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間に電位差が生じて、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。このように共通電圧Ｖcom（Ａ）を反転駆動させても、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間の電位差は保持されるので、画素部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。一方、画像信号data（Ｂ）が画素部に入力されない場合、即ち画像信号data（Ｂ）がＬ(０Ｖ:「０」)の信号である場合に、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間には電位差が生じず、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となる。このように共通電圧Ｖcom（Ａ）を反転駆動させても、画素電圧Pixelと共通電圧Ｖcom（Ａ）との間の電位差がない状態が保持されるので、画素部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。

また、画素部における表示を書き換える場合、図６に示す駆動選択回路64の前段の入力部61における、２つのｎチャンネルTFT素子61a,61bを直列的に接続させて成るトランスファゲート回路をオンにする。即ち、ゲート信号線GLnを伝送されてきた信号をＨとし、画像信号起動線SLnを伝送されてきた信号をＨとする。この状態で、画像信号線37を伝送されてきた信号（data）を保持回路62へ伝送させる。例えば、信号（data）がＨである場合、保持回路62はＨの信号（data）を保持する。そして、図９におけるdata（Ｂ）がＨの場合に相当する表示が画素部で実行される。即ち、画素部の表示は、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。一方、信号（data）がＬである場合、保持回路62はＬの信号（data）を保持する。そして、図９におけるdata（Ｂ）がＬの場合に相当する表示が画素部で実行される。即ち、画素部の表示は、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となるように、書き換えられる。

上述した構成により、本発明のドットマトリクス型表示装置は、表示領域における書き換え駆動を１画素(ドット)毎に行うことができ、それ以外の全ての画素を静止画駆動させることができるので、消費電力を極めて低いものとすることができる。例えば、従来の腕時計用の白黒表示の液晶表示装置において、静止画駆動及び書き換え駆動を全画面走査して行う場合に100μＷ程度の消費電力であったものが、本発明のドットマトリクス型表示装置においては10μＷ程度以下、さらには３μＷ程度以下にまで抑えることができる。これにより、複雑な表示構成の液晶表示装置であっても、例えば、１回の電池交換で駆動可能な期間を10倍以上に伸ばすことが可能となる。

さらに、本発明のドットマトリクス型表示装置においては、好ましくは、書き換え駆動を適用する表示領域を書き換え周期を相違させて複数設け、相違する書き換え周期の比を10倍以上とする。この構成により、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御をきめ細かく高い精度で行うことができる。その結果、消費電力をより低減させることができる。さらに、相違する書き換え周期の比を10倍以上とすることにより、消費電力をより低減させる効果が高まる。

図10は、本発明のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルを示すものであり、図10に示すように、例えば、表示パネルにおいて、時間を表示させる表示領域91と、分を表示させる表示領域92と、秒を表示させる表示領域93とで、書き換え周期を大きく相違させることができる。秒を表示させる表示領域93では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域92では、１分毎に書き換え駆動し、時間を表示させる表示領域91では、１時間毎に書き換え駆動すればよい。従って、表示領域91〜93以外の表示領域は静止画の表示領域94である。好適な実施形態として、分を表示させる表示領域92と秒を表示させる表示領域93の書き換え駆動の周期の比は60倍となる。換言すれば、1/60になるともいえる。また、時間を表示させる表示領域91では、１時間毎に書き換え駆動すればよいので、秒を表示させる表示領域93と時間を表示させる表示領域91との書き換え駆動の周期の比は3600倍となる。換言すれば、1/3600になるともいえる。また、表示領域91〜93において、書き換え駆動を１画素(ドット)毎に行うことができるが、複数画素毎に書き換え駆動してもよい。また、表示領域91〜93において、全ての画素を書き換えてもよいし、書き換えに必要な画素のみを書き換えてもよい。例えば、１つの表示領域において、「５」の表示を「６」に書き換える場合、書き換え不要な画素と書き換え必要な画素を区別することができるので、書き換えが必要な画素のみを書き換えることができる。

また、携帯電話、スマートフォン、タブレット端末、パーソナルコンピュータ等からのメール着信の電波信号を腕時計で受信した際に、その腕時計のLCD等から成る表示パネルに、メール受信の表示を上述した画素選択駆動方式の書き換え駆動によって行わせることができる。このような複雑な表示機能を極めて低い消費電力でもって行うことができる。例えば、気温、湿度、高度、方位、照度、気圧、水深、水圧、天気予報、外国との時差、歩数計、潮汐時間、日の出・日没の時間、血圧、脈拍、メールの内容、ニュース速報、緊急地震速報等の告知などの表示を、それらの最適な書き換え周期または任意のタイミングでもって表示することができる。また、それらの書き換え周期または表示のタイミングを、外部から人が入力、変更等して制御することもできる。書き換え周期の変更、制御または表示のタイミングの制御は、ドットマトリクス型表示装置の周辺に設けられた制御LSI等によって行うことができる。

本発明のドットマトリクス型表示装置において、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長いことが好ましい。この構成により、書き換え期間における書き換えの動作期間をかなりの短いものとすることができ、書き換えによる表示の切り換え動作が素早くなり、表示の切り換えプロセスが視認されなくなるので、表示の切り換えが見やすくなる。例えば、時計の秒の表示を書き換える場合、書き換え期間を１秒とし、書き換えを実行する動作期間を0.1〜0.3秒(10％〜30％)程度とし、それ以外の0.7〜0.9秒程度の期間を書き換え休止期間とすれば良い。

また、時計の秒を表示する表示領域のように書き換え周期が短い表示領域の画素数を、時計の分、時間を表示する表示領域のように書き換え周期が長い表示領域の画素数よりも少なくすることが好ましい。これにより、消費電力をさらに低減させることができる。例えば、好ましくは、書き換え周期が短い表示領域の画素数を、書き換え周期が長い表示領域の画素数の30％以下、より好ましくは、10％以下とすることが良い。

上述したように、好適な実施形態として、画素電極制御回路64は保持回路62の第１のインバータ62aを共用しているため、TFT素子の数が低減されており、その結果、消費電力の低減効果が高まるとともに、画素部の開口率が高くなる。

また、本発明のドットマトリクス型表示装置は、画素電極を反射型電極とした反射型LCDであることが好ましい。この場合、保持回路62等を画素電極の下方に配置することができ、保持回路62等による光反射率の低下をなくすことができる。一方、透過型LCDにおいて、透明な画素電極と保持回路62とを重ねて配置すると、強い外光によって保持回路62等を構成するTFT素子が誤作動する可能性がある。そのため、TFT素子のゲート電極部を遮光膜で覆う必要があり、開口率が低下し易い。また、反射型LCDは、バックライトを設ける必要がないため、消費電力の低減に有効である。また、本発明のドットマトリクス型表示装置は、画素電極の領域に上記の反射型電極を有する反射領域と透過型電極を有する透過領域を備えた、半透過型液晶表示装置であってもよい。

また、保持回路62によって保持されるビット数を１以上とすることが好ましい。このビット数を複数として多ビット化した場合、静止画表示の際に階調表示を行うことができる。また、アナログ信号を記憶する保持回路62とすれば、静止画表示の際にフルカラー表示を行うこともできる。

また、画素電極制御回路63は、図９の真理値表に示すように、共通電圧ＶcomのＨ／Ｌのいずれの信号に対しても静止画駆動と書き換え駆動を行うものとされている。即ち、共通電圧Ｖcom（Ａ）がＨ（３Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合、共通電圧Ｖcom（Ａ）と画素電圧Pixel（Ｌ：０Ｖ）との間に電位差が形成され、共通電圧Ｖcom（Ａ）がＬ（０Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合にも同様に共通電圧Ｖcom（Ａ）と画素電圧Pixel（Ｈ：３Ｖ）との間に電位差が形成されて、液晶が交流駆動されている。これにより、例えば、秒表示の書き換え周期に合わせて１秒毎に共通電圧Ｖcom（Ａ）のＨ／Ｌを反転させることができ、液晶分子の劣化を抑えることができる。即ち、液晶分子に直流電圧成分が長時間印加されることによって、液晶分子が画素電極表面で正負の電荷の偏り（微量不純物の固定化）を起こして寿命が短くなることを抑えることができる。

このように、共通電圧ＶcomのＨ／Ｌの反転を、書き換え周期に連動させて定期的に反転させることが好ましい。この場合、共通電圧ＶcomのＨ／Ｌの反転を、書き換え周期に連動させない場合と比較して、共通電圧Ｖcomを個別に制御するための制御回路等を付加する必要がなく、消費電力のさらなる低下に有効である。また、共通電圧ＶcomのＨ／Ｌの反転駆動は、液晶分子の劣化を抑制するための反転駆動と、EXORの論理ゲート回路を構成する画素電極制御回路63の制御入力としての画素電圧制御信号との、２つの役割を果たしており、これによっても消費電力のさらなる低下に寄与している。

また、本発明のドットマトリクス型表示装置において、静止画駆動が適用される表示領域において、各画素部に供給される共通電圧のハイ／ローを定期的に反転させることが好ましい。これにより、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される領域においても液晶分子の劣化が抑制される。

また、共通電圧Ｖcomの反転の定期的な周期は、制御LSI等によって、１秒毎、数十秒毎、分単位、時間単位で適宜設定することもできる。さらに、共通電圧Ｖcomの反転の周期をｎ秒毎（ｎは自然数）にしてもよく、その場合、秒表示の書き換え周期を共通電圧Ｖcomの反転の制御のベースに用いることができ、共通電圧Ｖcomの反転の制御が容易になる。

また、例えば図１０の分を表示させる表示領域92において、図９の真理値表の１段目の操作によって選択された画素を書き換えて、ノーマリホワイトの場合に画素を黒表示とし、図９の４段目の状態で黒表示を保持した場合、画素電圧PixelはＬ（０Ｖ：「０」）の状態が１フレーム期間（約１分間）維持される。その結果、液晶分子に直流電圧が印加され続けるので、液晶分子が劣化しやすくなる。従って、１フレーム期間に図９の４段目の状態と３段目の状態を１回以上切り換えること、すなわち１フレーム期間に共通電圧Vcomを１回以上反転させることが好ましい。このような共通電圧Vcomの反転操作は、時間を表示させる表示領域91、秒を表示させる表示領域93にも同様に適用させることがよい。

本発明のドットマトリクス型表示装置は、それを構成するTFT素子を、アモルファスシリコン(a-Si)、低温多結晶シリコン等から成る半導体膜を有するものとすることができる。特には、TFT素子が、低温多結晶シリコンから成る半導体膜を有するものとすることが好ましい。低温多結晶シリコンは、450℃以下で多結晶化させたシリコンであり、高価な石英基板等ではなく、ガラス基板が使用できる。また、低温多結晶シリコンはキャリア移動度が100〜200cm²/Vs以上であり、アモルファスシリコンの0.5cm²/Vsよりも高い。その結果、電流駆動能力が向上し、TFT素子を小さくして高精細化することができる。

また、低温多結晶シリコンを用いてｎチャンネルTFT素子及びｐチャンネルTFT素子を形成できるので、CMOS回路を基礎とした駆動回路、SRAM回路、D/A変換器、画像表示部等をガラス基板上に一体的に集積化することができる。従って、音声処理回路、マイクロプロセサを搭載した液晶表示装置をも、低温多結晶シリコンを用いて作製することができる。ガラス基板上に液晶表示装置とその周辺駆動回路を一体的に形成できるので、電気的な信頼性が向上する。即ち、液晶表示パネルと駆動回路との電気的接続数を大幅に低減させることができ、振動に強く、軽量化がなされるので、携帯情報端末にとって好適なものとなる。また、電流駆動能力が高いので、高精細な画素、開口率の高い画素を有する表示装置を作製することができる。

低温多結晶シリコンの製造方法を以下に示す。まず、ガラス基板上に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、アモルファスシリコン膜を形成する。次に、アモルファスシリコン膜を多結晶化するために、450℃以下のガラス基板の温度でアモルファスシリコン膜にエキシマレーザ光を照射する。エキシマレーザ光のエネルギーによってアモルファスシリコンは瞬間的に溶融し凝固する。その結果、平均粒径0.3μｍ程度の多結晶シリコンの膜に変化する。

本発明のドットマトリクス型表示装置において、画素電極制御回路63と画素電極との間に１〜３ｐＦ程度の補助容量を並列的に接続してもよい。これにより、書き換え駆動する際に、画素電圧が次第に低下して１フィールド期間保持されにくくなるのを抑え、画素電圧を１フィールド期間保持することができる。

また、画素電極は、透光性を有する場合、酸化インジウムスズ（ITO）、インジウム亜鉛酸化物（IZO）、酸化珪素を添加したインジウム錫酸化物（ITSO）、酸化亜鉛（ZnO）、リンやボロンが含まれるシリコン（Si）等の透光性を有する導電性材料を用いて形成することができる。

画素部に配置する表示素子としては、LCD素子、有機EL（Electro Luminescence）素子、無機EL素子、FED（Field Emitting Display）素子、SED（Surface-conduction Electron-emitter Display）素子、GLV（Grating Light Valve）素子、PDP（Plasma Display）素子、電子ペーパーディスプレイ素子、DMD（Digital micro Mirror Device）素子、圧電セラミックディスプレイ素子などの表示素子を用いることができる。また、本発明のドットマトリクス型表示装置は、インプレーンスイッチング（In-plane Switching :IPS）方式、フリンジフィールドスイッチング（Fringe Field Switching ：FFS）方式のものであることが好ましい。この場合、画素電極が形成されているアレイ基板（TFT素子が形成された基板）の主面に、基準電極を画素部毎に形成することによって、共通電圧の制御を画素部毎に独立して行うことが可能となる。

また、本発明のドットマトリクス型表示装置は各種の電子機器に適用できる。その電子機器としては、スマートウォッチ等のデジタル表示式腕時計、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（PDA）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などがある。

１ TFT素子
２ 共通電圧線
３ ゲート信号線駆動回路
４ 画像信号線駆動回路
７ 液晶表示パネル
10 表示部
21,31 インバータ
22,32 NORの論理ゲート回路
23 昇圧回路（レベルシフタ）
24,34 インバータ
25 NANDの論理ゲート回路
26 イネーブル信号の制御入力スイッチ
27 イネーブル信号線
33 昇圧回路（レベルシフタ）
35 ｎチャンネルTFT素子
36,37 画像信号線
38 NANDの論理ゲート回路
39 イネーブル信号の制御入力スイッチ
41,51 ｐチャンネルTFT素子
42,52 ｎチャンネルTFT素子
43,53 インバータ
44,54 一方のトランスファゲート回路
45,55 他方のトランスファゲート回路
61 入力部
61a ゲート信号側のｎチャンネルTFT素子
61b 画像信号側のｎチャンネルTFT素子
62 保持回路
62a 第１のインバータ
62b 第２のインバータ
63 画素電極制御回路
64 駆動選択回路
81 第１の２値選択回路
81a ｐチャンネルTFT素子
81b ｎチャンネルTFT素子
82 第２の２値選択回路
82a ｐチャンネルTFT素子
82b ｎチャンネルTFT素子
91 時間を表示させる表示領域
92 分を表示させる表示領域
93 秒を表示させる表示領域
94 静止画を表示させる表示領域

Claims (6)

1. 基板上の第１の方向に形成された複数本のゲート信号線と、前記第１の方向に交差する第２の方向に前記ゲート信号線と交差させて形成された複数本の画像信号線と、前記ゲート信号線と前記画像信号線の交差部に形成された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路を含む画素部と、複数本の前記ゲート信号線の一本を任意に選択してオンする論理ゲート回路を含むゲート信号線駆動回路と、複数本の前記画像信号線の一本を任意に選択してオンする論理ゲート回路を含む画像信号線駆動回路と、を有するドットマトリクス型表示装置であって、前記駆動選択回路は、オン状態の前記ゲート信号線とオン状態の前記画像信号線との交差部にある選択された前記画素部を書き換えるとともに非選択の前記画素部を静止画駆動し、前記論理ゲート回路は、イネーブル信号を制御入力とする制御入力スイッチを有しており、前記イネーブル信号によって前記ゲート信号線駆動回路及び前記画像信号線駆動回路の駆動を制御するドットマトリクス型表示装置。
2. 前記論理ゲート回路は、論理和否定のものが複数本の前記ゲート信号線及び複数本の前記画像信号線のそれぞれの入力線上に設けられており、前記イネーブル信号を伝達する単線のイネーブル信号線がすべての前記論理ゲート回路の前記制御入力スイッチに並列的に接続されている請求項１に記載のドットマトリクス型表示装置。
3. 前記書き換え駆動を適用する表示領域が書き換え周期を相違させて複数設けられている請求項１または請求項２に記載のドットマトリクス型表示装置。
4. 相違する前記書き換え周期の比を１０倍以上とする請求項３に記載のドットマトリクス型表示装置。
5. 前記表示領域の前記書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、前記書き換え休止期間が前記動作期間よりも長い請求項３または請求項４に記載のドットマトリクス型表示装置。
6. 前記静止画駆動が適用される表示領域において、前記各画素部に供給される共通電圧のハイ／ローを定期的に反転させる請求項１乃至請求項５のいずれかに記載のドットマトリクス型表示装置。