WO2012023467A1 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
WO2012023467A1
WO2012023467A1 PCT/JP2011/068225 JP2011068225W WO2012023467A1 WO 2012023467 A1 WO2012023467 A1 WO 2012023467A1 JP 2011068225 W JP2011068225 W JP 2011068225W WO 2012023467 A1 WO2012023467 A1 WO 2012023467A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
circuit
display
display device
scanning signal
Prior art date
Application number
PCT/JP2011/068225
Other languages
English (en)
French (fr)
Inventor
業天　誠二郎
修司 西
尚宏 山口
松田　英二
大河　寛幸
悦雄 山本
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012023467A1 publication Critical patent/WO2012023467A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/56—Substrates having a particular shape, e.g. non-rectangular
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop

Definitions

  • the present invention relates to a display device, and more particularly to a display device having a non-rectangular effective display area.
  • FIG. 29 is a plan view showing a schematic configuration of a conventional general liquid crystal display device.
  • 30 is a cross-sectional view taken along the line CC of FIG.
  • this liquid crystal display device is commonly used for applying a voltage between an array substrate 7a, which is a glass substrate on which TFTs, pixel electrodes, and the like are formed in a matrix, and the pixel electrodes.
  • An IC Integrated
  • An IC 80 including various functional circuits for driving a counter substrate 7b which is a glass substrate on which electrodes are formed, and an array substrate 7a and the counter substrate 7b are bonded together via liquid crystal.
  • Circuit: integrated circuit 80 integrated circuit 80.
  • the IC 80 is mounted on the array substrate 7a by a COG (Chip On Glass) method.
  • COG Chip On Glass
  • a terminal portion 89 including a plurality of terminals for inputting / outputting various electric signals is formed on the array substrate 7a.
  • the liquid crystal panel is provided with a rectangular active area (effective display area) 90.
  • a scanning signal line (gate bus line), a video signal line (source bus line), and a pixel circuit unit Etc. are formed within the active area 90.
  • the shape of the whole glass substrate 7 is a rectangle.
  • an area indicated by reference numeral A1 indicates an area where the array substrate 7a and the counter substrate 7b face each other in the area where the array substrate 7a is formed.
  • a region indicated by reference numeral A2 indicates a region where the array substrate 7a and the counter substrate 7b are not opposed to each other in the region where the array substrate 7a is formed.
  • the area indicated by reference numeral A1 is referred to as “two-glass area”, and the area indicated by reference numeral A2 is referred to as “single-glass area”.
  • the two-glass region includes an active area (effective display region) 90 and a panel frame region 91 that is a region around the active area 90.
  • the single glass region is a region other than the double glass region (active area 90 and panel frame region 91), and is configured by a terminal portion region or a terminal portion region and a COG mounting region.
  • FIG. 31 is a block diagram showing a functional configuration of the IC 80 in the liquid crystal display device.
  • the IC 80 includes an input interface circuit 81 that receives various electric signals sent from the outside via a terminal unit 89, a display voltage generation circuit 82 that generates two or more voltages to be applied to the pixel electrodes, and various timing signals.
  • a video signal line drive circuit (source driver) 86 for driving lines and a memory circuit (frame memory or the like) 87 for holding image data are included.
  • Various signals generated by these circuits in the IC 80 are given to the two glass regions, and the liquid crystal panel is driven.
  • liquid crystal display device in which a part of the circuit in the IC 80 is monolithically formed in the panel frame region 91 of the two glass region.
  • a liquid crystal display device in which the scanning signal line driving circuit 85 and the video signal line driving circuit 86 are formed in the panel frame region 91 as shown in FIG. 32 is widely known.
  • FIG. 33 is a block diagram schematically showing a configuration in the active area 90 in the conventional general liquid crystal display device as described above.
  • the active area 90 includes a plurality (n) of scanning signal lines GL1 to GLn, a plurality (m) of video signal lines SL1 to SLm, and scanning signal lines GL1 to GLn.
  • a pixel circuit portion 900 provided corresponding to each intersection with the video signal lines SL1 to SLm and an auxiliary capacitance wiring CS for providing an auxiliary capacitance between the pixel electrodes in each pixel circuit portion 900 are formed. Yes.
  • the pixel circuit unit 900 is formed in a matrix in the active area 90.
  • Each pixel circuit unit 900 includes one pixel electrode and corresponds to one pixel.
  • FIG. 34 is a circuit diagram showing a configuration of the pixel circuit unit 900 in the liquid crystal display device.
  • Each pixel circuit unit 900 includes a TFT 901 having a gate electrode connected to the scanning signal line GL passing through the corresponding intersection and a source electrode connected to the video signal line SL passing through the intersection, and a drain electrode of the TFT 901.
  • a capacitor 904 and an auxiliary capacitor 905 formed by the pixel electrode 902 and the auxiliary capacitor line CS are included.
  • the liquid crystal capacitor 904 and the auxiliary capacitor 905 form a pixel capacitor CP.
  • the TFT 901 when the gate electrode of each TFT 901 receives an on-level scanning signal from the scanning signal line GL, the TFT 901 is turned on, and a voltage based on the video signal on the video signal line SL is passed through the TFT 901 to the pixel. It is charged in the capacitor CP. Thereafter, an off-level scanning signal is received from the scanning signal line GL, the TFT 901 is turned off, and the voltage charged in the pixel capacitor CP based on the video signal is held. The voltage held in the pixel capacitor CP is reflected in the display state of the pixel.
  • FIG. 35 is a signal waveform diagram for describing a driving method of the liquid crystal display device.
  • the scanning signal lines GL1 to GLn are sequentially supplied with on-level scanning signals row by row. Accordingly, the TFTs 901 in the pixel circuit unit 900 included in each row are sequentially turned on one row at a time.
  • Video signals corresponding to the display image are given to the video signal lines SL1 to SLm. As shown in FIG. 35, the video signal starts changing toward the target potential corresponding to the display image at the rising edge of the scanning signal. Then, a voltage is applied to the liquid crystal based on the potential of the video signal when the scanning signal falls.
  • FIG. 35 shows an example of waveforms of the video signal SL1 for the first column and the video signal SL2 for the second column when the target potentials in the first column and the second column are the same throughout the period shown in FIG. the shows.
  • the video signal SL1 and the video signal SL2 change in exactly the same way. Accordingly, the display state of the pixels in the first column is the same as the display state of the pixels in the second column.
  • FIG. 36 is a plan view showing an example of a schematic configuration of a liquid crystal display device including such a display system.
  • the glass substrate 7 has an octagonal shape and the active area 90 has a circular shape.
  • FIG. 37 is a block diagram schematically showing a configuration in the active area 90 in the liquid crystal display device.
  • the number of pixel circuit portions 900 increases in the row direction and the column direction from the end to the center.
  • one pixel circuit unit 900 is provided in the first and fifth columns, and three pixel circuit units 900 are provided in the second and fourth columns.
  • five pixel circuit units 900 are provided. Focusing on each row, one pixel circuit unit 900 is provided in the first row and the fifth row, and three pixel circuit units 900 are provided in the second row and the fourth row. Five pixel circuit portions 900 are provided.
  • the number of scanning signal lines and the number of video signal lines are five, but in general, there are more scanning signal lines and video signal lines than five. It is provided.
  • the configuration of the pixel circuit unit 900 is as shown in FIG. That is, even in a liquid crystal display device having a circular active area 90, in each pixel circuit unit 900, when the gate electrode of each TFT 901 receives an on-level scanning signal from the scanning signal line GL, the TFT 901 is turned on. A voltage based on the video signal on the video signal line SL is charged to the pixel capacitor CP through the TFT 901. Thereafter, an off-level scanning signal is received from the scanning signal line GL, the TFT 901 is turned off, and the voltage charged in the pixel capacitor CP based on the video signal is held.
  • the voltage held in the pixel capacitor CP is reflected in the display state of the pixel.
  • a liquid crystal display device provided with a display system for clock applications, typically, monochrome binary display is performed.
  • the video signal line driving circuit 86 outputs a voltage for displaying the pixel in a white display state or a voltage for setting the pixel display state in a black display. It is applied to the signal line SL.
  • Japanese Laid-Open Patent Publication No. 2008-216894 discloses a configuration including two scanning signal line driving circuits and two video signal line driving circuits for a liquid crystal display device having a circular or polygonal display region.
  • Japanese Unexamined Patent Application Publication No. 2008-292959 and Japanese Special Publication No. 2005-528644 disclose a display device having a non-rectangular display area, and has a configuration in which drive circuits are arranged at high density along the outer periphery of the display unit. It has been disclosed.
  • 2006-276361 relates to a liquid crystal display device having an elliptical or circular display area, and a scanning signal line, a video signal line, and a driver LSI are arranged by wiring arranged at the outer edge of the display area.
  • a connected configuration is disclosed.
  • Japanese Patent Publication No. 2008-502023, Japanese Unexamined Patent Publication No. 2009-122636, etc. also disclose inventions related to display devices having non-rectangular display areas.
  • Japanese Unexamined Patent Publication No. 2008-216894 Japanese Unexamined Patent Application Publication No. 2008-292995 Japanese Special Table 2005-528644 Japanese Unexamined Patent Publication No. 2006-276361 Japanese Special Table 2008-502023 Japanese Unexamined Patent Publication No. 2009-122636
  • the potential of the video signal SL3 for the third column slowly changes compared to the potential of the video signal SL1 for the first column.
  • the TFT 901 see FIG. 34
  • the pixel electrode 902 in the pixel circuit unit 900 in the first column and the pixel circuit unit 900 in the third column A different voltage is applied to the pixel electrode 902.
  • the display state of the pixels in the first column is different from the display state of the pixels in the third column. For this reason, for example, when the display state of the pixels in both the first and third columns is to be displayed in black, the color of the pixels in the third column is lighter than black. In this way, display unevenness occurs on the screen.
  • a parasitic capacitance Cgd exists between the scanning signal line GL and the pixel electrode 902 (between the gate and the drain of the TFT 901). Due to the presence of the parasitic capacitance Cgd, the potential of the pixel electrode 902 (the drain electrode of the TFT 901) slightly decreases when the scanning signal falls. The voltage corresponding to this potential drop is called “feedthrough voltage”, “pull-in voltage”, and the like.
  • the wiring load of the scanning signal line GL3 for the third row is almost five times the wiring load of the scanning signal line GL1 for the first row.
  • the scanning signal line GL1 for the first row and the scanning signal line GL3 for the third row differ in the speed of potential change of the scanning signal.
  • the magnitude of the feedthrough voltage differs between the first row and the third row, and flicker occurs.
  • an object of the present invention is to suppress the occurrence of display unevenness and flicker caused by the difference in wiring load depending on the display position in a display device having a non-rectangular effective display area.
  • a first aspect of the present invention is a display device that has a non-rectangular effective display area and displays an image by changing a display state of a pixel, A plurality of data signal lines; A plurality of scanning signal lines intersecting with the plurality of data signal lines; A data signal line driving circuit for applying a data signal corresponding to an image to be displayed to the plurality of data signal lines; A scanning signal line driving circuit for applying a scanning signal to the plurality of scanning signal lines; Each is arranged so that an image of the shape of the effective display area is displayed, and each is provided so as to correspond to an intersection of one of the plurality of data signal lines and one of the plurality of scanning signal lines.
  • Each pixel circuit section A switch that is switched on / off based on a scanning signal applied to a scanning signal line passing through a corresponding intersection;
  • a storage unit that takes in binary data based on the potential of a data signal applied to a data signal line passing through a corresponding intersection when the switch is on, and stores the binary data;
  • a voltage selection unit that selects either the first voltage or the second voltage according to the value of the binary data stored in the storage unit;
  • a display element unit for reflecting the voltage selected by the voltage selection unit in the display state of the pixel.
  • a non-rectangular substrate having a two-glass region composed of a panel frame region that is a peripheral region of the effective display region and the effective display region, and a single-glass region that is an area outside the two-glass region.
  • a part of a panel driving circuit including a plurality of functional circuits for operating the pixel circuit portion is formed in the panel frame region.
  • the scanning signal line driving circuit and the data signal line driving circuit are formed in the panel frame region as a part of the panel driving circuit.
  • a timing signal generation circuit for generating a timing signal for controlling the operation timing of the scanning signal line drive circuit and the data signal line drive circuit is further formed in the panel frame region. It is characterized by that.
  • an input interface circuit for receiving an electric signal sent from the outside via a terminal portion provided in the one glass region is formed in the panel frame region.
  • a sixth aspect of the present invention is the fourth aspect of the present invention, As a part of the panel drive circuit, a display voltage generation circuit for generating the first voltage and the second voltage, and the first voltage or the second voltage of two electrodes included in the display element unit A counter voltage generation circuit for generating a voltage to be applied to an electrode arranged so as to face the electrode to which is applied is formed in the panel frame region.
  • a display voltage generation circuit for generating the first voltage and the second voltage, and the first voltage or the second voltage of two electrodes included in the display element unit
  • a counter voltage generation circuit for generating a voltage to be applied to an electrode arranged so as to face the electrode to which is applied is formed in the panel frame region.
  • All the functional circuits constituting the panel driving circuit are formed in the panel frame region.
  • the second aspect of the present invention it further comprises an external substrate provided with at least a part of a circuit excluding the functional circuit formed in the panel frame region among the plurality of functional circuits constituting the panel driving circuit.
  • a part of the panel driving circuit is formed in a region between a minimum rectangular region including the entire effective display region and an outer edge of the effective display region.
  • An eleventh aspect of the present invention is the second aspect of the present invention, A part of the panel driving circuit is formed along an outer edge of the effective display area.
  • a twelfth aspect of the present invention is the second aspect of the present invention,
  • the substrate has an octagonal shape.
  • the effective display area has a circular or octagonal shape.
  • the pixel circuit unit in a display device having a non-rectangular effective display area, is provided with a storage unit capable of storing (holding) binary data (1-bit data). It is done.
  • the binary data is stored in the storage unit based on the potential of the data signal when the switch is on. Since the storage unit stores binary data in this way, data of a desired value (logical value) is reliably held in each storage unit even if the wiring load differs for each data signal line.
  • either the first voltage or the second voltage is selected by the voltage selection unit according to the value (logical value) of the binary data stored in the storage unit, and the voltage selected by the voltage selection unit is the pixel. It is reflected in the display state.
  • the display state that actually appears on the screen does not differ between a plurality of pixels that should be in the same display state. That is, the occurrence of flicker due to the difference in wiring load depending on the display position is suppressed.
  • a display device having a non-rectangular effective display area occurrence of display unevenness and flicker due to different wiring loads depending on display positions is suppressed.
  • a part of the panel drive circuit is formed in the panel frame region.
  • a non-rectangular substrate is used as the substrate constituting the display device, it is conventionally formed in an IC (integrated circuit) in a single glass region, which is a region other than the two glass region (effective display region and panel frame region). In some cases, it is not possible to include all the circuits in the IC.
  • the second aspect of the present invention since the number of circuits to be included in the IC is reduced, the size of the IC can be reduced, and in the display device configured with a non-rectangular substrate, a single glass The expansion of the area can be prevented.
  • the storage unit is built in the pixel circuit unit, the frame memory in the IC is not required, the size of the IC is significantly reduced, and the enlargement of the single glass region can be effectively prevented. Furthermore, since a part of the panel drive circuit and the storage section are formed in the two-glass region (effective display region and panel frame region), the number of terminals required for connecting the panel frame region and the outside is reduced. it is possible to become. For this reason, even if there is a restriction on the shape and size of the terminal portion by adopting a non-rectangular substrate, it is possible to realize a display device composed of a non-rectangular substrate without enlarging a single glass region. it is possible.
  • the same effect as in the second aspect of the present invention is obtained.
  • the scanning signal lines are driven by a scanning signal line driving circuit in the panel frame region, and the data signal lines are driven by a data signal line driving circuit in the panel frame region. For this reason, it is possible to reduce the number of wirings between the IC-panel frame region as compared with the configuration in which the scanning signal line driving circuit and the data signal line driving circuit are provided in the IC.
  • the size of the IC can be further reduced as compared with the third aspect of the present invention, and one sheet compared with the conventional display device configured with a rectangular substrate.
  • a display device formed of a non-rectangular substrate can be realized without enlarging the glass region.
  • the size of the IC can be further reduced as compared with the fourth aspect of the present invention, compared with the conventional display device configured with a rectangular substrate.
  • a display device composed of a non-rectangular substrate can be realized without enlarging the single glass region.
  • the size of the IC can be further reduced as compared with the fourth aspect of the present invention. It is possible to realize a display device configured with a non-rectangular substrate without enlarging a single glass region as compared with the conventional display device configured.
  • the size of the IC can be made smaller than that of the third aspect of the present invention, and it is configured by a rectangular substrate. Therefore, it is possible to realize a display device constituted by a non-rectangular substrate without enlarging the single glass region as compared with the conventional display device.
  • a display device constituted by a non-rectangular substrate in which the single glass region is significantly reduced. can be realized.
  • the size of the IC can be made smaller than that of the second aspect of the present invention, or it is not necessary to include the IC, and therefore, it is configured by a rectangular substrate.
  • a display device constituted by a non-rectangular substrate can be realized without enlarging a single glass region as compared with a conventional display device.
  • the empty area in the panel frame area can be used without waste, and the single glass area can be effectively reduced.
  • the empty area in the panel frame area is used without waste, and the single glass area can be effectively reduced.
  • the same effect as that of the second aspect of the present invention can be obtained in the display device constituted by the octagonal substrate.
  • the same effect as that of the first aspect of the present invention can be obtained in a display device having a circular or octagonal effective display area.
  • FIG. 3 is a circuit diagram illustrating a detailed configuration of a pixel circuit unit in the first embodiment. It is a signal waveform diagram for demonstrating the drive method in the said 1st Embodiment.
  • FIG. 6 is a signal waveform diagram for describing an operation when attention is paid to one pixel circuit unit in the first embodiment.
  • FIG. 9 is a diagram illustrating an internal state of the pixel circuit unit in a period T1 in FIG. 8 in the first embodiment.
  • FIG. 9 is a diagram showing an internal state of the pixel circuit unit in periods T2 and T4 in FIG. 8 in the first embodiment.
  • FIG. 9 is a diagram illustrating an internal state of the pixel circuit unit in a period T3 in FIG. 8 in the first embodiment.
  • FIG. 9 is a diagram illustrating an internal state of the pixel circuit unit at the end of a period T5 in FIG. 8 in the first embodiment.
  • FIG. 9 is a diagram illustrating an internal state of the pixel circuit unit in periods T6 and T8 in FIG.
  • FIG. 9 is a diagram illustrating an internal state of the pixel circuit unit in periods T7 and T9 in FIG. 8 in the first embodiment. It is a signal waveform diagram for demonstrating the effect in the said 1st Embodiment. It is a top view which shows schematic structure of the liquid crystal display device in the modification of the said 1st Embodiment. It is a figure which shows the example of an elliptical active area in the modification of the said 1st Embodiment. It is a figure which shows the example of a triangular active area in the modification of the said 1st Embodiment. It is a figure which shows the example of a trapezoid active area in the modification of the said 1st Embodiment.
  • FIG. 30 is a sectional view taken along line CC of FIG. 29. It is a block diagram which shows the function structure of IC in the conventional common liquid crystal display device.
  • FIG. 2 is a plan view showing a schematic configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • 3 is a cross-sectional view taken along line BB in FIG.
  • a common electrode for applying a voltage is formed between the array substrate 5a, which is a glass substrate on which TFTs, pixel electrodes, and the like are formed, and the pixel electrodes.
  • the counter substrate 5b which is a glass substrate, and the IC 20 including various functional circuits for driving a liquid crystal panel manufactured by bonding the array substrate 5a and the counter substrate 5b through liquid crystal. Yes.
  • the IC 20 is mounted on a single glass region on the array substrate 5a by the COG method. Further, on the array substrate 5a, a terminal portion 30 composed of a plurality of terminals for inputting / outputting various electric signals is formed.
  • a substantially circular active area (effective display area) 10 is provided in the liquid crystal panel, and scanning signal lines (first scanning signal line and second scanning signal) are provided in the active area 10. Line), data signal lines, pixel circuit portions, and the like.
  • the shape of the whole glass substrate 5 is an octagon.
  • FIG. 4 is a block diagram schematically showing a configuration in the active area 10 in the present embodiment.
  • the active area 10 includes first scanning signal lines GL1 to GL5, second scanning signal lines GLB1 to GLB5, data signal lines DL1 to DL5, and a high-level DC power supply potential VDD.
  • a wiring and a plurality of pixel circuit portions 100 are formed. The plurality of pixel circuit units 100 are arranged so that an image having the shape of the active area 10 (circular in this embodiment) is displayed.
  • the number of pixel circuit units 100 increases from the end to the center in both the row direction and the column direction. ing. Specifically, focusing on each column, one pixel circuit unit 100 is provided in the first and fifth columns, and three pixel circuit units 100 are provided in the second and fourth columns. Five pixel circuit units 100 are provided in the third column. Focusing on each row, one pixel circuit unit 100 is provided in the first and fifth rows, three pixel circuit units 100 are provided in the second and fourth rows, and the third row has Five pixel circuit units 100 are provided. Each pixel circuit unit 100 has a built-in memory circuit capable of holding 1-bit data, as will be described later. In FIG. 4, for convenience of explanation, the number of first scanning signal lines, the number of second scanning signal lines, and the number of data signal lines are five, but the number is not limited.
  • FIG. 5 is a block diagram showing a functional configuration of the IC 20 in the present embodiment.
  • the IC 20 has an input interface circuit 21 that receives various electric signals sent from the outside via the terminal unit 30, and a display that generates voltages (white display voltage VLA and black display voltage VLB) to be applied to the pixel electrodes.
  • a voltage generation circuit 22 a timing generator (timing signal generation circuit) 23 for generating various timing signals, a counter voltage generation circuit 24 for generating a voltage (counter voltage) to be applied to the common electrode, and a scanning signal line ( A scanning signal line driving circuit 25 for driving the first scanning signal line and the second scanning signal line) and a data signal line driving circuit 26 for driving the data signal line are included.
  • a scanning signal line driving circuit 25 for driving the first scanning signal line and the second scanning signal line
  • a data signal line driving circuit 26 for driving the data signal line are included.
  • Various signals generated by the panel drive circuit in the IC 20 are given to the active area 10 via the panel frame region 11, and the liquid crystal panel is driven.
  • the IC 20 in this embodiment is not provided with a memory circuit for holding image data.
  • FIG. 1 is a diagram for explaining a schematic configuration of a pixel circuit unit 100 in the present embodiment.
  • a plurality of pixel circuit units 100 are arranged in the active area 10 as shown in the upper part of FIG.
  • Each pixel circuit unit 100 corresponds to one pixel, and includes a switch 110, a memory circuit 120, a liquid crystal driving voltage application circuit 130, and a display element unit 140, as shown in the lower part of FIG.
  • the display element unit 140 includes a liquid crystal, a pixel electrode that sandwiches the liquid crystal, and a common electrode.
  • a memory unit is realized by the memory circuit 120
  • a voltage selection unit is realized by the liquid crystal driving voltage application circuit 130.
  • the on / off state of the switch 110 is controlled based on scanning signals applied to the first scanning signal line GL and the second scanning signal line GLB. Further, binary data (1-bit data) is supplied to the memory circuit 120 based on the potential of the data signal applied to the data signal line DL when the switch 110 is in the on state. The memory circuit 120 holds the binary data received when the switch 110 is on until the switch 110 is turned on again. The binary data held in the memory circuit 120 is given to the liquid crystal drive voltage application circuit 130.
  • the liquid crystal drive voltage application circuit 130 applies a display voltage (either the white display voltage VLA or the black display voltage VLB) to the liquid crystal based on the binary data value (logical value) given from the memory circuit 120. To do.
  • the scanning signal applied to the first scanning signal line GL is also referred to as “first scanning signal”, and the scanning signal applied to the second scanning signal line GLB is referred to as “second scanning signal”. also referred to as ".
  • FIG. 6 is a circuit diagram showing a detailed configuration of the pixel circuit unit 100 in the present embodiment.
  • the switch 110 is a CMOS switch including a p-channel transistor 111 and an n-channel transistor 112.
  • the switch 110 is also referred to as “first switch SW1”.
  • the first switch SW1 is configured to be turned on when the first scanning signal GL is at a high level and the second scanning signal GLB is at a low level. That is, in the present embodiment, from the viewpoint of turning on the first switch SW1, the high level is the on level for the first scanning signal GL, and the low level is the on level for the second scanning signal GLB. It is.
  • the first switch SW1 is also configured so that the data signal line DL and the node 191 are electrically connected when in the on state. As described above, when the first scanning signal GL is at a high level and the second scanning signal GLB is at a low level, the first switch SW1 is turned on, and the potential of the data signal DL is applied to the node 191.
  • a configuration in which the first switch SW1 is realized only by an n-channel transistor or a configuration in which the first switch SW1 is realized only by a p-channel transistor may be employed. In this case, only one scanning signal line is provided for each row, and the on / off state of the first switch SW1 is controlled by one scanning signal applied to the scanning signal line.
  • the memory circuit 120 includes a CMOS switch SW2 including an n-channel transistor 121 and a p-channel transistor 122, a CMOS inverter INV1 including a p-channel transistor 123 and an n-channel transistor 124, a p-channel transistor 125, and an n-channel transistor 125.
  • a CMOS inverter INV2 including a channel type transistor 126 is included.
  • the CMOS switch SW2 is also referred to as “second switch SW2”
  • the CMOS inverter INV1 is also referred to as “first inverter INV1”
  • the CMOS inverter INV2 is also referred to as “second inverter INV2.” .
  • the second switch SW2 is configured to be turned on when the second scanning signal GLB is at a high level and the first scanning signal GL is at a low level.
  • the second switch SW2 is also configured so that the node 191 and the node 193 are electrically connected when in the ON state.
  • the input terminal is connected to the node 191 and the output terminal is connected to the node 192.
  • the second inverter INV2 the input terminal is connected to the node 192 and the output terminal is connected to the node 193.
  • the memory circuit 120 holds a value (logical value) based on the potential applied to the node 191 when the first switch SW1 is in the on state until the first switch SW1 is next in the on state. To work.
  • the liquid crystal drive voltage application circuit 130 includes a CMOS switch SW3 including a p-channel transistor 131 and an n-channel transistor 132, and a CMOS switch SW4 including a p-channel transistor 133 and an n-channel transistor 134. .
  • the CMOS switch SW3 is also referred to as “third switch SW3”, and the CMOS switch SW4 is also referred to as “fourth switch SW4”.
  • the third switch SW3 is configured to be turned on when the potential of the node 191 is at a high level and the potential of the node 192 is at a low level.
  • the third switch SW3 is also configured so that the white display voltage VLA is applied to the pixel electrode 142 when in the on state.
  • the fourth switch SW4 is configured to be turned on when the potential of the node 191 is low and the potential of the node 192 is high.
  • the fourth switch SW4 is also configured so that the black display voltage VLB is applied to the pixel electrode 142 when in the on state.
  • the display element unit 140 includes a liquid crystal 141, a pixel electrode 142, and a common electrode 143. A voltage is applied to the liquid crystal based on the voltage applied to the pixel electrode 142 and the voltage applied to the common electrode 143, and the liquid crystal applied voltage is reflected in the display state of the pixel.
  • FIG. 7 shows the waveforms of the first and second scanning signals GL1 to GL4 and GLB1 to GLB4 corresponding to the first to fourth rows, and the data signals DL1 and DL3 corresponding to the first and third columns. Only the waveform is shown.
  • the first scanning signals GL1 to GL5 are sequentially set to a high level for each predetermined period
  • the second scanning signals GLB1 to GLB5 are sequentially set to a low level for each predetermined period.
  • the first scanning signal and the second scanning signal are in an opposite phase relationship.
  • the period during which the first scanning signal is set to the high level and the period during which the second scanning signal is set to the low level are the same.
  • the scanning signal line corresponding to each row is selected.
  • the first switch SW1 in the pixel circuit unit 100 included in each row is sequentially turned on row by row.
  • the data signals DL1 to DL5 the potential changes between a predetermined high level potential and a predetermined low level potential according to the display image.
  • the data signals DL1 to DL5 are output at the target potential (predetermined high level) at the rising edge of the scanning signal corresponding to the certain row. Or a predetermined low level potential).
  • the pixel circuit unit 100 included in each column binary data is held in the memory circuit 120 based on the potential of the data signal at the time when the first scanning signal falls and the second scanning signal rises. Then, a voltage is applied to the liquid crystal based on the value (logical value) of the binary data.
  • the scanning signal lines are sequentially selected row by row, but are not necessarily selected sequentially, and the pixel circuit unit 100 corresponding to the selected scanning signal line is not necessarily required. If the data signal to be written (stored) in (the memory circuit 120) is supplied to the data signal line, the scanning signal lines may be selected in any order.
  • FIG. 7 shows an example in which the potentials of the data signals DL1 and DL3 start to change from low level to high level at time t1, and change starts from high level to low level at time t3.
  • the potential of the data signal DL3 for the third column changes more slowly than the potential of the data signal DL1 for the first column.
  • the data signal DL1 and the data signal DL3 are at different potentials at the time t2 and the time t4.
  • binary data is stored in the memory circuit 120
  • the same value (logical value) data is stored in the memory circuit 120 in the pixel circuit unit 100 in the first column and the pixel circuit unit 100 in the third column. It is stored in.
  • FIG. 9 shows an internal state of the pixel circuit unit 100 in the period T1 of FIG.
  • FIG. 10 shows an internal state of the pixel circuit unit 100 in the periods T2 and T4 of FIG.
  • FIG. 11 shows an internal state of the pixel circuit unit 100 in the period T3 in FIG.
  • FIG. 12 shows the internal state of the pixel circuit unit 100 at the end of the period T5 in FIG.
  • FIG. 13 shows an internal state of the pixel circuit unit 100 in the periods T6 and T8 of FIG.
  • FIG. 14 shows an internal state of the pixel circuit unit 100 in the periods T7 and T9 in FIG.
  • the first switch SW1 is turned on and the second switch SW2 is turned off. Since the data signal DL is at a low level during this period, the potential of the node 191 is also at a low level. As a result, the potential of the node 192 becomes high level, and further, the potential of the node 193 becomes low level. In this way, binary data based on the data signal DL is stored in the memory circuit 120. Further, based on the potentials of the nodes 191 and 192, the third switch SW3 is turned off and the fourth switch SW4 is turned on.
  • the black display voltage VLB is applied to the pixel electrode 142.
  • the black display voltage VLB is at a low level.
  • the potential OUT of the pixel electrode 142 is at a low level.
  • the counter voltage VCOM is at a high level.
  • the display state of the pixels is black.
  • the first switch SW1 is turned off and the second switch SW2 is turned on.
  • the node 192 is connected to the output terminal of the first inverter INV1
  • the potential of the node 192 is reliably maintained at a high level during this period.
  • the node 193 is connected to the output terminal of the second inverter INV2
  • the potential of the node 193 is reliably maintained at a low level during this period. In this way, the potential of the node 193 is reliably maintained at a low level, and the second switch SW2 is turned on, so that the potential of the node 191 is also maintained at a low level.
  • the third switch SW3 is turned off and the fourth switch SW4 is turned on.
  • the black display voltage VLB is applied to the pixel electrode 142.
  • the potential OUT of the pixel electrode 142 is at a low level.
  • the counter voltage VCOM is at a high level.
  • the display state of the pixels is black. Note that in the period T4, the pixel display state is black display by the same operation as in the period T2.
  • the potentials of the nodes 191 and 193 are maintained at a low level and the potential of the node 192 is maintained at a high level by the same operation as in the period T2. For this reason, as in the periods T1 and T2, the third switch SW3 is turned off and the fourth switch SW4 is turned on. As a result, the black display voltage VLB is applied to the pixel electrode 142. Incidentally, during this period, the black display voltage VLB is at a high level. Accordingly, the potential OUT of the pixel electrode 142 is at a high level. During this period, the counter voltage VCOM is at a low level. Thus, in the period T3, the pixel display state is black.
  • the first switch SW1 is turned on and the second switch SW2 is turned off.
  • the data signal DL changes from the low level to the high level.
  • the potential of the node 191 also changes from the low level to the high level.
  • the potential of the node 192 becomes low level, and the potential of the node 193 becomes high level. In this way, the value (logical value) of the binary data stored in the memory circuit 120 is rewritten based on the data signal DL.
  • the third switch SW3 changes from the off state to the on state and the fourth switch SW4 changes from the on state to the off state based on the potentials of the nodes 191 and 192.
  • the white display voltage VLA is applied to the pixel electrode 142.
  • the white display voltage VLA is at a low level.
  • the potential OUT of the pixel electrode 142 is at a low level.
  • the counter voltage VCOM is at a low level.
  • the display state of the pixels is white display.
  • the first switch SW1 is turned off and the second switch SW2 is turned on.
  • the potential of the node 192 is reliably maintained at a low level, and the potential of the node 193 is reliably maintained at a high level. Since the potential of the node 193 is reliably maintained at a high level and the second switch SW2 is turned on, the potential of the node 191 is also maintained at a high level.
  • the third switch SW3 is turned on and the fourth switch SW4 is turned off. As a result, the white display voltage VLA is applied to the pixel electrode 142.
  • the white display voltage VLA is at a low level
  • the potential OUT of the pixel electrode 142 is at a low level.
  • the counter voltage VCOM is at a low level.
  • the display state of the pixels is white display. Note that also in the period T8, the display state of the pixels is white by the same operation as in the period T6.
  • the potentials of the nodes 191 and 193 are maintained at a high level and the potential of the node 192 is maintained at a low level by the same operation as in the period T6.
  • the third switch SW3 is turned on and the fourth switch SW4 is turned off.
  • the white display voltage VLA is applied to the pixel electrode 142.
  • the white display voltage VLA is at a high level.
  • the potential OUT of the pixel electrode 142 is at a high level.
  • the counter voltage VCOM is at a high level.
  • the display state of the pixels is white display. Note that in the period T9 as well, the display state of the pixels is white by the same operation as in the period T7.
  • each pixel circuit unit 100 binary data is stored in the memory circuit 120 based on the potential of the data signal when the first switch SW1 is in the ON state.
  • a display voltage (either the white display voltage VLA or the black display voltage VLB) to be applied to the pixel electrode 142 is selected based on the binary data stored in the memory circuit 120. Is done. Then, based on the display voltage applied to the pixel electrode 142 and the voltage (counter voltage) applied to the common electrode 143, the display state of the pixel is white display or black display.
  • the pixel circuit unit 100 is provided with the memory circuit 120 that can hold binary data (1 bit data).
  • the binary data is held in the memory circuit 120 based on the potential of the data signal DL when the first switch SW1 is in the ON state.
  • the wiring load of the data signal line DL3 for the third column is larger than the wiring load of the data signal line DL1 for the first column, so as shown in FIG.
  • the potential of the data signal DL3 for use changes slowly as compared with the potential of the data signal DL1 for the first column. For this reason, when the first switch SW1 in the pixel circuit unit 100 is turned off at the time indicated by the symbol toff, the potential applied to the memory circuit 120 in the first and third columns (the potential at the node 191 in FIG. 6). Will be different. However, since the memory circuit 120 receives the data supplied from the data signal line DL as binary data, the same value data is stored in the memory circuit 120 in the first column and the third column in the example shown in FIG. The Then, either the white display voltage VLA or the black display voltage VLB is applied to the pixel electrode 142 in accordance with the value (logical value) of the binary data held in the memory circuit 120.
  • the potential applied to the pixel electrode 142 is not a potential of the data signal DL but a potential of a display voltage prepared in advance. Therefore, even if the wiring load is different for each data signal line, the display state that actually appears on the screen does not differ between a plurality of pixels that should be in the same display state. That is, the occurrence of display unevenness due to the difference in wiring load depending on the display position is suppressed. Further, as described above, what is held in the memory circuit 120 is binary data, and the display state of the pixel is determined based on the value of the binary data. Even if the magnitude of the feedthrough voltage is different, the display state of the pixel is not affected at all.
  • the display state that actually appears on the screen does not differ between a plurality of pixels that should be in the same display state. That is, the occurrence of flicker due to the difference in wiring load depending on the display position is suppressed.
  • the display device having the substantially circular active area 10 the occurrence of display unevenness and flicker due to the wiring load being different depending on the display position is suppressed.
  • the memory circuit 120 is built in the pixel circuit unit 100, no memory circuit (frame memory) is provided in the IC 20 mounted on the single glass region. For this reason, the size of the IC 20 can be reduced as compared with the conventional configuration. Thereby, when non-rectangular glass substrates, such as an octagon, are employ
  • the overall shape of the glass substrate 5 constituting the liquid crystal display device is an octagon (see FIG. 2), but the present invention is not limited to this. If the shape of the active area 10 is a non-rectangular shape such as a circle, the present invention can be applied to a liquid crystal display device in which the entire shape of the glass substrate 5 is rectangular as shown in FIG.
  • the shape of the active area 10 which is a region where an image is displayed, is circular (see FIG. 2), but the present invention is not limited to this. If attention is paid to at least two rows or two columns in the active area 10 and the number of pixels (pixel circuit unit 100) is different from each other, the present invention can be applied.
  • the shape of the active area 10 may be an octagon like the shape of the entire glass substrate 5.
  • the present invention can also be applied to a liquid crystal display device having the above. Thereby, in a display device having a non-rectangular active area 10 as well as a circular shape, it is possible to suppress the occurrence of display unevenness and flicker due to the wiring load being different depending on the display position.
  • the shape of the entire glass substrate is also often non-rectangular.
  • an octagonal glass substrate is employed as the non-rectangular glass substrate, an octagonal glass substrate is manufactured by cutting four corners of a rectangular glass substrate having a predetermined size.
  • the size of the single glass region is constant
  • the non-rectangular glass substrate is more single glass region than the rectangular glass substrate. The size of an IC that can be mounted is reduced.
  • the IC 20b mounted on the non-rectangular glass substrate may not include all the circuits formed in the IC 20a when the rectangular glass substrate is employed.
  • the shape of the IC in order to include all these circuits in the IC 20b, for example, the shape of the IC must be changed as shown in FIG. 21, so the size of the single glass region (the vertical size in FIG. 20) is increased. There is a need to. Therefore, in the present embodiment, a configuration in which at least a part of the panel drive circuit is formed in the panel frame region is adopted, and the size of the IC mounted on the single glass region is compared with the first embodiment. It is small.
  • FIG. 22 is a plan view showing a schematic configuration of a liquid crystal display device according to the second embodiment of the present invention.
  • the scanning signal line drive circuit 25 and the data signal line drive circuit 26 are monolithically formed not in the IC 20 but in the panel frame region 11 on the array substrate. Therefore, the IC 20 mounted on the single glass region on the array substrate does not include the scanning signal line driving circuit 25 and the data signal line driving circuit 26 as shown in FIG. 21, a display voltage generation circuit 22, a timing generator 23, and a counter voltage generation circuit 24 are included.
  • the scanning signal line driving circuit 25 and the data signal line driving circuit 26 are typically formed along the outer edge of the active area 10.
  • the memory circuit 120 is built in the pixel circuit unit 100, the size of the IC 20 is significantly reduced, and the enlargement of the single glass region is effectively prevented.
  • the The first and second scanning signal lines in the active area 10 are driven by the scanning signal line driving circuit 25 in the panel frame region 11, and the data signal lines in the active area 10 are driven in the panel frame region 11. It is driven by the data signal line driving circuit 26. Therefore, the number of wirings between the IC 20 and the panel frame region 11 can be reduced as compared with the configuration in which the scanning signal line driving circuit 25 and the data signal line driving circuit 26 are provided in the IC 20.
  • the memory circuit 120 is formed in the active area 10 and the scanning signal line driving circuit 25 and the data signal line driving circuit 26 are formed in the panel frame region 11, the panel frame region 11 is connected to the outside. It is possible to reduce the number of terminals required for the operation. For this reason, a liquid crystal display device composed of a non-rectangular glass substrate can be used without enlarging a single glass area even if the shape and size of the terminal portion are limited by adopting a non-rectangular glass substrate. It can be realized.
  • FIG. 24 is a plan view showing a schematic configuration of a liquid crystal display device according to a first modification of the second embodiment.
  • the display voltage generation circuit 22, the timing generator 23, and the counter voltage generation circuit 24 are provided in the panel frame region 11 on the array substrate. It is formed monolithically. For this reason, compared with the said 2nd Embodiment, the size of IC20 can be made smaller, and without enlarging one glass area
  • the timing generator 23 is formed in the panel frame region 11, or in addition to the scanning signal line driving circuit 25 and the data signal line driving circuit 26.
  • the input interface circuit 21 and the timing generator 23, in addition to the scanning signal line driving circuit 25 and the data signal line driving circuit 26, Can be configured to be formed in the panel frame region 11.
  • FIG. 25 is a plan view showing a schematic configuration of a liquid crystal display device according to a second modification of the second embodiment.
  • this modification all the circuits in the IC 20 shown in FIG. 5 are provided in the panel frame region 11 on the array substrate. For this reason, the IC 20 is not provided in this modification. As a result, it is possible to realize a liquid crystal display device including a non-rectangular glass substrate in which a single glass region is significantly reduced.
  • FIG. 26 is a plan view showing a schematic configuration of a liquid crystal display device according to a third modification of the second embodiment.
  • the scanning signal line drive circuit 25 and the data signal line drive circuit 26 are provided in the panel frame region 11, and the display voltage generation circuit 22, the timing generator 23, and the counter voltage generation circuit 24 are provided outside.
  • the display voltage generation circuit 22, the timing generator 23, and the counter voltage generation circuit 24 are formed on the flexible circuit board 6 attached in the vicinity of a single glass region.
  • the timing signal for controlling the operation of the scanning signal line drive circuit 25 and the data signal line drive circuit 26 the display voltage to be applied to the pixel electrode 142, and the counter voltage to be applied to the common electrode are externally connected to the terminal.
  • FIG. 27 is a plan view showing a schematic configuration of a liquid crystal display device according to a fourth modification of the second embodiment.
  • a display voltage generation circuit 22, a timing generator 23, a counter voltage generation circuit 24, a scanning signal line drive circuit 25, and a data signal line drive circuit 26 are provided in the panel frame region 11, and the display voltage generation circuit 22 is provided.
  • a signal for controlling the operation of the timing generator 23 and the counter voltage generation circuit 24 is given to the panel frame region 11 from the outside via the terminal portion 30.
  • the IC 20 since the IC 20 is not provided in the single glass region, it is possible to realize a liquid crystal display device including a non-rectangular glass substrate in which the single glass region is significantly reduced. Become.
  • the display frame generation region 22, the timing generator 23, the counter voltage generation circuit 24, the scanning signal line driving circuit 25, and the data signal line driving circuit 26 have the panel frame region 11.
  • the size of the glass the size of the single glass area, the size of the IC that can be mounted in the single glass area, and the number of terminals that can be arranged in the single glass area, the inside of the IC frame area 11 and the outside Can be provided as appropriate.
  • the liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as an organic EL (Electro Luminescence).

Abstract

　非矩形の有効表示領域を有する表示装置において、表示位置によって配線負荷が異なることに起因する表示ムラやフリッカの発生を抑止する。　非矩形のアクティブエリア（有効表示領域）（１０）を有する表示装置において、各画素回路部（１００）は、対応する交差点を通過する走査信号線（第１の走査信号線（ＧＬ），第２の走査信号線（ＧＬＢ））に印加されている走査信号に基づいてオン／オフ状態が切り替えられるスイッチ（１１０）と、スイッチ（１１０）がオン状態の時にデータ信号線（ＤＬ）に印加されているデータ信号の電位に基づく２値データを取り込んで保持するメモリ回路（１２０）と、メモリ回路（１２０）に保持されている２値データの値に応じて表示用電圧を選択する液晶駆動電圧印加回路（１３０）と、液晶駆動電圧印加回路（１３０）によって選択された電圧を画素の表示状態に反映させるための表示素子部（１４０）とによって構成される。

Description

表示装置
　本発明は、表示装置に関し、詳しくは、非矩形の有効表示領域を有する表示装置に関する。
　図２９は、従来の一般的な液晶表示装置の概略構成を示す平面図である。図３０は、図２９のＣ－Ｃ線断面図である。図２９および図３０に示すように、この液晶表示装置は、ＴＦＴや画素電極などがマトリクス状に形成されたガラス基板であるアレイ基板７ａと、画素電極との間に電圧を印加するための共通電極が形成されたガラス基板である対向基板７ｂと、アレイ基板７ａと対向基板７ｂとが液晶を介して貼り合わせられることによって作製される液晶パネルを駆動させるための各種機能回路を含むＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：集積回路）８０とによって構成されている。ＩＣ８０は、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式でアレイ基板７ａ上に実装されている。また、アレイ基板７ａ上には、各種電気信号の入出力を行うための複数の端子からなる端子部８９が形成されている。液晶パネルには矩形のアクティブエリア（有効表示領域）９０が設けられており、そのアクティブエリア９０内には、走査信号線（ゲートバスライン），映像信号線（ソースバスライン），および画素回路部などが形成されている。なお、ガラス基板７全体の形状は矩形となっている。
　図２９および図３０において、符号Ａ１で示す領域は、アレイ基板７ａが形成されている領域のうちアレイ基板７ａと対向基板７ｂとが対向している領域を示している。また、符号Ａ２で示す領域は、アレイ基板７ａが形成されている領域のうちアレイ基板７ａと対向基板７ｂとが対向していない領域を示している。なお、便宜上、以下においては、符号Ａ１で示す領域のことを「２枚ガラス領域」といい、符号Ａ２で示す領域のことを「１枚ガラス領域」という。２枚ガラス領域は、アクティブエリア（有効表示領域）９０およびアクティブエリア９０の周辺の領域であるパネル額縁領域９１により構成される。１枚ガラス領域は、２枚ガラス領域（アクティブエリア９０およびパネル額縁領域９１）以外の領域であり、端子部領域、または、端子部領域およびＣＯＧ実装領域にて構成される。
　図３１は、上記液晶表示装置におけるＩＣ８０の機能構成を示すブロック図である。このＩＣ８０には、外部から送られる各種電気信号を端子部８９を介して受け取る入力インタフェース回路８１と、画素電極に与えるための２以上の電圧を生成する表示電圧生成回路８２と、タイミング用の各種信号を生成するタイミングジェネレータ８３と、共通電極に与えるための電圧（対向電圧）を生成する対向電圧生成回路８４と、走査信号線を駆動する走査信号線駆動回路（ゲートドライバ）８５と、映像信号線を駆動する映像信号線駆動回路（ソースドライバ）８６と、画像データを保持するためのメモリ回路（フレームメモリ等）８７とが含まれている。ＩＣ８０内のこれらの回路で生成された各種信号が２枚ガラス領域に与えられ、液晶パネルが駆動される。
　また、上記ＩＣ８０内の一部の回路が２枚ガラス領域のパネル額縁領域９１にモノリシックに形成されている液晶表示装置も知られている。例えば、走査信号線駆動回路８５および映像信号線駆動回路８６が図３２に示すようにパネル額縁領域９１に形成された液晶表示装置は広く知られている。
　図３３は、上述のような従来の一般的な液晶表示装置におけるアクティブエリア９０内の構成を模式的に示すブロック図である。図３３に示すように、アクティブエリア９０には、複数本（ｎ本）の走査信号線ＧＬ１～ＧＬｎと、複数本（ｍ本）の映像信号線ＳＬ１～ＳＬｍと、走査信号線ＧＬ１～ＧＬｎと映像信号線ＳＬ１～ＳＬｍとの各交差点に対応して設けられた画素回路部９００と、各画素回路部９００において画素電極との間に補助容量を設けるための補助容量配線ＣＳとが形成されている。このように、アクティブエリア９０には、画素回路部９００がマトリクス状に形成されている。なお、各画素回路部９００は、１つの画素電極を含み、１つの画素に対応している。
　図３４は、上記液晶表示装置における画素回路部９００の構成を示す回路図である。各画素回路部９００には、対応する交差点を通過する走査信号線ＧＬにゲート電極が接続されるとともに当該交差点を通過する映像信号線ＳＬにソース電極が接続されたＴＦＴ９０１と、そのＴＦＴ９０１のドレイン電極に接続された画素電極９０２と、アクティブエリア９０内の全ての画素回路部９００に共通的に設けられた共通電極９０３および補助容量配線ＣＳと、画素電極９０２と共通電極９０３とによって形成される液晶容量９０４と、画素電極９０２と補助容量配線ＣＳとによって形成される補助容量９０５とが含まれている。また、液晶容量９０４と補助容量９０５とによって画素容量ＣＰが形成されている。このような構成において、各ＴＦＴ９０１のゲート電極が走査信号線ＧＬからオンレベルの走査信号を受けたときに当該ＴＦＴ９０１がオン状態となり、映像信号線ＳＬ上の映像信号に基づいた電圧がＴＦＴ９０１を通して画素容量ＣＰに充電される。その後、走査信号線ＧＬからオフレベルの走査信号を受け、当該ＴＦＴ９０１がオフ状態となり、映像信号に基づき画素容量ＣＰに充電された電圧が保持される。そして、画素容量ＣＰに保持された電圧が画素の表示状態に反映される。
　図３５は、上記液晶表示装置の駆動方法について説明するための信号波形図である。なお、説明の便宜上、信号線と当該信号線に与えられる信号とには同一の参照符号を付している（以下も同様）。走査信号線ＧＬ１～ＧＬｎには、１行ずつ順次にオンレベルの走査信号が与えられる。これにより、１行ずつ順次に、各行に含まれる画素回路部９００内のＴＦＴ９０１がオン状態となる。映像信号線ＳＬ１～ＳＬｍには、表示画像に応じた映像信号が与えられる。映像信号は、図３５に示すように、走査信号の立ち上がり時点に、表示画像に応じた目標電位に向けて変化を開始する。そして、走査信号が立ち下がる時点の映像信号の電位に基づいて、液晶に電圧が印加される。
　なお、図３５には、１列目と２列目の目標電位が図３５に示す期間を通じて同じである場合の１列目用の映像信号ＳＬ１および２列目用の映像信号ＳＬ２の波形の一例を示している。図３５から把握されるように、映像信号ＳＬ１と映像信号ＳＬ２とは全く同じように変化している。従って、１列目の画素の表示状態と２列目の画素の表示状態とは同じになる。
　ところで、近年、液晶表示装置に関し、アプリケーションの１つとして時計用途の表示システムの開発が行われている。図３６は、このような表示システムを備えた液晶表示装置の概略構成の一例を示す平面図である。図３６に示すように、この液晶表示装置においては、ガラス基板７は八角形となっていて、アクティブエリア９０は円形となっている。図３７は、この液晶表示装置におけるアクティブエリア９０内の構成を模式的に示すブロック図である。矩形のアクティブエリア９０を有する液晶表示装置とは異なり（図３３参照）、行方向についても列方向についても、端部から中央部にいくに従い画素回路部９００の個数が多くなっている。具体的には、各列に着目すると、１列目および５列目には１個の画素回路部９００が設けられ、２列目および４列目には３個の画素回路部９００が設けられ、３列目には５個の画素回路部９００が設けられている。各行に着目すると、１行目および５行目には１個の画素回路部９００が設けられ、２行目および４行目には３個の画素回路部９００が設けられ、３行目には５個の画素回路部９００が設けられている。なお、図３７では、説明の便宜上、走査信号線の本数および映像信号線の本数を５本にしているが、一般的には、５本よりも多くの本数の走査信号線および映像信号線が設けられている。
　上述のような円形のアクティブエリア９０を有する液晶表示装置においても、画素回路部９００の構成は図３４に示したような構成となっている。すなわち、円形のアクティブエリア９０を有する液晶表示装置においても、各画素回路部９００では、各ＴＦＴ９０１のゲート電極が走査信号線ＧＬからオンレベルの走査信号を受けたときに当該ＴＦＴ９０１がオン状態となり、映像信号線ＳＬ上の映像信号に基づいた電圧がＴＦＴ９０１を通して画素容量ＣＰに充電される。その後、走査信号線ＧＬからオフレベルの走査信号を受け、当該ＴＦＴ９０１がオフ状態となり、映像信号に基づき画素容量ＣＰに充電された電圧が保持される。そして、画素容量ＣＰに保持された電圧が画素の表示状態に反映される。なお、時計用途の表示システムを備えた液晶表示装置においては、典型的には、白黒２値表示が行われる。この場合、映像信号線駆動回路８６は、各走査信号がオンレベルにされる毎に、画素の表示状態を白色表示にするための電圧または画素の表示状態を黒色表示にするための電圧を映像信号線ＳＬに印加する。
　なお、本件発明に関連して、以下の先行技術文献が知られている。日本の特開２００８－２１６８９４号公報には、円形または多角形の表示領域を有する液晶表示装置に関し、走査信号線駆動回路および映像信号線駆動回路をそれぞれ２つずつ備えた構成が開示されている。日本の特開２００８－２９２９９５号公報および日本の特表２００５－５２８６４４号公報には、非矩形の表示領域を有する表示装置に関し、表示部の外周に沿って駆動回路を高密度に配置した構成が開示されている。日本の特開２００６－２７６３６１号公報には、楕円形または円形の表示領域を有する液晶表示装置に関し、走査信号線および映像信号線とドライバＬＳＩとが表示領域の外縁部に配設された配線によって接続された構成が開示されている。その他、日本の特表２００８－５０２０２３号公報，日本の特開２００９－１２２６３６号公報などにも非矩形の表示領域を有する表示装置に関する発明が開示されている。
日本の特開２００８－２１６８９４号公報 日本の特開２００８－２９２９９５号公報 日本の特表２００５－５２８６４４号公報 日本の特開２００６－２７６３６１号公報 日本の特表２００８－５０２０２３号公報 日本の特開２００９－１２２６３６号公報
　ところで、円形など非矩形のアクティブエリア９０を有する従来の液晶表示装置においては、映像信号線毎に配線容量が異なることに起因する表示ムラが生じることがある。これについて、以下に説明する。図３７において例えば１列目と３列目に着目すると、１列目には１個の画素回路部９００が設けられているのに対し、３列目には５個の画素回路部９００が設けられている。従って、３列目用の映像信号線ＳＬ３の配線負荷は、１列目用の映像信号線ＳＬ１の配線負荷のほぼ５倍となる。このため、（例えば図３７の３行目について画素容量ＣＰへの書き込みを行うために）１列目用の映像信号線ＳＬ１と３列目用の映像信号線ＳＬ３とに目標電位の等しい映像信号が映像信号線駆動回路８６によって印加されると、図３８に示すように、３列目用の映像信号ＳＬ３の電位は１列目用の映像信号ＳＬ１の電位と比較してゆっくりと変化する。その結果、符号ｔｏｆｆで示す時点に画素回路部９００内のＴＦＴ９０１（図３４参照）がオフ状態になると、１列目の画素回路部９００内の画素電極９０２と３列目の画素回路部９００内の画素電極９０２とには異なる電圧が印加される。これにより、１列目の画素の表示状態と３列目の画素の表示状態とが異なることとなる。このため、例えば１列目および３列目の双方の画素の表示状態を黒色表示にしようとした際、３列目の画素の色が黒色よりも薄くなる。このようにして、画面上に表示ムラが発生する。
　また、非矩形のアクティブエリア９０を有する従来の液晶表示装置においては、走査信号の波形なまりに起因するフリッカが生じることもある。これについて、以下に説明する。従来の液晶表示装置における画素回路部９００においては、図３９に示すように、走査信号線ＧＬと画素電極９０２との間（ＴＦＴ９０１のゲート－ドレイン間）に寄生容量Ｃｇｄが存在している。この寄生容量Ｃｇｄの存在に起因して、走査信号が立ち下がる時に画素電極９０２（ＴＦＴ９０１のドレイン電極）の電位はやや低下する。この電位の低下分に相当する電圧は「フィードスルー電圧」，「引き込み電圧」などと呼ばれている。フィードスルー電圧が生じると、画素電極９０２と映像信号線ＳＬとの間で電位差が生じる。これに関し、走査信号の電位の変化が遅い場合には、ＴＦＴ９０１が充分にオフ状態となるまで映像信号の電位に基づく書き込みが行われるので、フィードスルー電圧は比較的小さくなる。これに対し、走査信号の電位の変化が速い場合には、走査信号の立ち下がり時点以降に映像信号の電位に基づく書き込みが行われる期間が短くなるので、フィードスルー電圧は比較的大きくなる。ここで、図３７において例えば１行目と３行目に着目すると、１行目には１個の画素回路部９００が設けられているのに対し、３行目には５個の画素回路部９００が設けられている。従って、３行目用の走査信号線ＧＬ３の配線負荷は、１行目用の走査信号線ＧＬ１の配線負荷のほぼ５倍となる。このため、１行目用の走査信号線ＧＬ１と３行目用の走査信号線ＧＬ３とでは走査信号の電位変化の速さが異なることとなる。その結果、１行目と３行目とでフィードスルー電圧の大きさが異なり、フリッカが発生する。
　そこで、本発明は、非矩形の有効表示領域を有する表示装置において、表示位置によって配線負荷が異なることに起因する表示ムラやフリッカの発生を抑止することを目的とする。
　本発明の第１の局面は、非矩形の有効表示領域を有し、画素の表示状態を変化させることによって画像を表示する表示装置であって、
　複数のデータ信号線と、
　前記複数のデータ信号線と交差する複数の走査信号線と、
　表示すべき画像に応じたデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
　前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
　前記有効表示領域の形状の画像が表示されるようにそれぞれが配置され、かつ、それぞれが前記複数のデータ信号線のいずれかと前記複数の走査信号線のいずれかとの交差点に対応するように設けられた複数の画素回路部と
を備え、
　各画素回路部は、
　　対応する交差点を通過する走査信号線に印加されている走査信号に基づいてオン／オフ状態の切り替えが行われるスイッチと、
　　対応する交差点を通過するデータ信号線に印加されているデータ信号の電位に基づく２値データを前記スイッチがオン状態の時に取り込み、前記２値データを記憶する記憶部と、
　　前記記憶部に記憶されている２値データの値に応じて第１電圧または第２電圧のいずれかを選択する電圧選択部と、
　　前記電圧選択部によって選択された電圧を画素の表示状態に反映させるための表示素子部と
を含むことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記有効表示領域の周辺領域であるパネル額縁領域と前記有効表示領域とからなる２枚ガラス領域と、該２枚ガラス領域外の領域である１枚ガラス領域とを有する非矩形の基板によって構成され、
　前記画素回路部を動作させるための複数の機能回路からなるパネル駆動回路の一部が前記パネル額縁領域内に形成されていることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記パネル駆動回路の一部として前記走査信号線駆動回路と前記データ信号線駆動回路とが前記パネル額縁領域内に形成されていることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記パネル駆動回路の一部として、更に、前記走査信号線駆動回路および前記データ信号線駆動回路の動作タイミングを制御するタイミング信号を生成するタイミング信号生成回路が前記パネル額縁領域内に形成されていることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記パネル駆動回路の一部として、更に、外部から送られる電気信号を前記１枚ガラス領域に設けられている端子部を介して受け取る入力インタフェース回路が前記パネル額縁領域内に形成されていることを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　前記パネル駆動回路の一部として、更に、前記第１電圧および前記第２電圧を生成する表示電圧生成回路と、前記表示素子部に含まれる２つの電極のうち前記第１電圧または前記第２電圧が印加される電極と対向するように配置されている電極に印加するための電圧を生成する対向電圧生成回路とが前記パネル額縁領域内に形成されていることを特徴とする。
　本発明の第７の局面は、本発明の第３の局面において、
　前記パネル駆動回路の一部として、更に、前記第１電圧および前記第２電圧を生成する表示電圧生成回路と、前記表示素子部に含まれる２つの電極のうち前記第１電圧または前記第２電圧が印加される電極と対向するように配置されている電極に印加するための電圧を生成する対向電圧生成回路とが前記パネル額縁領域内に形成されていることを特徴とする。
　本発明の第８の局面は、本発明の第２の局面において、
　前記パネル駆動回路を構成する全ての機能回路が前記パネル額縁領域内に形成されていることを特徴とする。
　本発明の第９の局面は、本発明の第２の局面において、
　前記パネル駆動回路を構成する前記複数の機能回路のうち前記パネル額縁領域内に形成されている機能回路を除く回路の少なくとも一部が設けられた外部基板を更に備えることを特徴とする。
　本発明の第１０の局面は、本発明の第２の局面において、
　前記パネル駆動回路の一部が前記有効表示領域の全体を含む最小の矩形領域と前記有効表示領域の外縁との間の領域に形成されていることを特徴とする。
　本発明の第１１の局面は、本発明の第２の局面において、
　前記パネル駆動回路の一部が前記有効表示領域の外縁に沿って形成されていることを特徴とする。
　本発明の第１２の局面は、本発明の第２の局面において、
　前記基板の形状が八角形であることを特徴とする。
　本発明の第１３の局面は、本発明の第１の局面において、
　前記有効表示領域の形状が円形または八角形であることを特徴とする。
　本発明の第１の局面によれば、非矩形の有効表示領域を有する表示装置において、画素回路部には２値データ（１ビットのデータ）を記憶（保持）することができる記憶部が設けられる。各画素回路部では、スイッチがオン状態になっている時のデータ信号の電位に基づき、上記２値データが記憶部に記憶される。このように記憶部によって記憶されるのは２値データであるので、データ信号線毎に配線負荷が異なっていても、各記憶部には所望の値（論理値）のデータが確実に保持される。そして、記憶部に記憶されている２値データの値（論理値）に応じて第１電圧または第２電圧のいずれかが電圧選択部によって選択され、その電圧選択部によって選択された電圧が画素の表示状態に反映される。このように、表示素子部に与えられるのは、データ信号の電位ではなく、表示用に用意された第１電圧，第２電圧の電位である。従って、データ信号線毎に配線負荷が異なっていても、同じ表示状態にされるべき複数の画素間で画面上に実際に現れる表示状態が異なることはない。すなわち、表示位置によって配線負荷が異なることに起因する表示ムラの発生が抑止される。また、上述のように記憶部に記憶されるのは２値データであって当該２値データの値に基づいて画素の表示状態が決定されるので、複数の画素回路部間でフィードスルー電圧の大きさが異なっていても、画素の表示状態が何ら影響を受けることはない。従って、走査信号線毎に配線負荷が異なっていても、同じ表示状態にされるべき複数の画素間で画面上に実際に現れる表示状態が異なることはない。すなわち、表示位置によって配線負荷が異なることに起因するフリッカの発生が抑止される。以上のように、非矩形の有効表示領域を有する表示装置において、表示位置によって配線負荷が異なることに起因する表示ムラやフリッカの発生が抑止される。
　本発明の第２の局面によれば、非矩形の基板で構成された表示装置において、パネル駆動回路の一部がパネル額縁領域内に形成されている。表示装置を構成する基板に非矩形の基板が採用された場合、２枚ガラス領域（有効表示領域およびパネル額縁領域）以外の領域である１枚ガラス領域のＩＣ（集積回路）内に従来形成されていた全ての回路をＩＣ内に含めることができないことがある。この点、本発明の第２の局面によれば、ＩＣ内に含めるべき回路が少なくなるので、ＩＣのサイズを小さくすることができ、非矩形の基板で構成された表示装置において、１枚ガラス領域の拡大を防止することができる。また、画素回路部内に記憶部が内蔵されていることからＩＣ内のフレームメモリが不要となり、ＩＣのサイズの縮小化が顕著となり、１枚ガラス領域の拡大を効果的に防止することができる。さらに、パネル駆動回路の一部や記憶部が２枚ガラス領域（有効表示領域およびパネル額縁領域）に形成されていることから、パネル額縁領域と外部とを接続するために必要な端子数を少なくすることが可能となる。このため、非矩形の基板を採用することによって端子部の形状やサイズに制約が生じていても、１枚ガラス領域を拡大させることなく、非矩形の基板で構成された表示装置を実現することが可能となる。
　本発明の第３の局面によれば、走査信号線駆動回路およびデータ信号線駆動回路がパネル額縁領域内に形成された表示装置において、本発明の第２の局面と同様の効果が得られる。また、走査信号線はパネル額縁領域内の走査信号線駆動回路によって駆動され、データ信号線はパネル額縁領域内のデータ信号線駆動回路によって駆動される。このため、ＩＣ内に走査信号線駆動回路およびデータ信号線駆動回路が設けられている構成と比較して、ＩＣ－パネル額縁領域間の配線数を少なくすることが可能となる。
　本発明の第４の局面によれば、本発明の第３の局面と比較してＩＣのサイズをより小さくすることができ、矩形の基板で構成された従来の表示装置と比較して１枚ガラス領域を拡大させることなく、非矩形の基板で構成された表示装置を実現することが可能となる。
　本発明の第５の局面によれば、更に、本発明の第４の局面と比較してＩＣのサイズをより小さくすることができ、矩形の基板で構成された従来の表示装置と比較して１枚ガラス領域を拡大させることなく、非矩形の基板で構成された表示装置を実現することが可能となる。
　本発明の第６の局面によれば、本発明の第５の局面と同様に、更に、本発明の第４の局面と比較してＩＣのサイズをより小さくすることができ、矩形の基板で構成された従来の表示装置と比較して１枚ガラス領域を拡大させることなく、非矩形の基板で構成された表示装置を実現することが可能となる。
　本発明の第７の局面によれば、本発明の第４の局面と同様に、本発明の第３の局面と比較してＩＣのサイズをより小さくすることができ、矩形の基板で構成された従来の表示装置と比較して１枚ガラス領域を拡大させることなく、非矩形の基板で構成された表示装置を実現することが可能となる。
　本発明の第８の局面によれば、１枚ガラス領域にパネル駆動回路用のＩＣを備える必要はないので、１枚ガラス領域が顕著に縮小化された非矩形の基板で構成された表示装置を実現することが可能となる。
　本発明の第９の局面によれば、本発明の第２の局面と比較してＩＣのサイズをより小さくすることができる、または、ＩＣを備える必要はないので、矩形の基板で構成された従来の表示装置と比較して１枚ガラス領域を拡大させることなく、非矩形の基板で構成された表示装置を実現することが可能となる。
　本発明の第１０の局面によれば、パネル額縁領域内の空き領域が無駄なく用いられ、効果的に１枚ガラス領域の縮小化を図ることができる。
　本発明の第１１の局面によれば、本発明の第１０の局面と同様、パネル額縁領域内の空き領域が無駄なく用いられ、効果的に１枚ガラス領域の縮小化を図ることができる。
　本発明の第１２の局面によれば、八角形の基板で構成された表示装置において、本発明の第２の局面と同様の効果が得られる。
　本発明の第１３の局面によれば、円形または八角形の有効表示領域を有する表示装置において、本発明の第１の局面と同様の効果が得られる。
本発明の第１の実施形態に係る液晶表示装置における画素回路部の概略構成を説明するための図である。 上記第１の実施形態において、液晶表示装置の概略構成を示す平面図である。 図２のＢ－Ｂ線断面図である。 上記第１の実施形態において、アクティブエリア内の構成を模式的に示すブロック図である。 上記第１の実施形態において、ＩＣの機能構成を示すブロック図である。 上記第１の実施形態において、画素回路部の詳細な構成を示す回路図である。 上記第１の実施形態における駆動方法について説明するための信号波形図である。 上記第１の実施形態において、１つの画素回路部に着目したときの動作について説明するための信号波形図である。 上記第１の実施形態において、図８の期間Ｔ１における画素回路部の内部状態を示す図である。 上記第１の実施形態において、図８の期間Ｔ２，Ｔ４における画素回路部の内部状態を示す図である。 上記第１の実施形態において、図８の期間Ｔ３における画素回路部の内部状態を示す図である。 上記第１の実施形態において、図８の期間Ｔ５の終了時点における画素回路部の内部状態を示す図である。 上記第１の実施形態において、図８の期間Ｔ６，Ｔ８における画素回路部の内部状態を示す図である。 上記第１の実施形態において、図８の期間Ｔ７，Ｔ９における画素回路部の内部状態を示す図である。 上記第１の実施形態における効果について説明するための信号波形図である。 上記第１の実施形態の変形例における液晶表示装置の概略構成を示す平面図である。 上記第１の実施形態の変形例において、楕円形のアクティブエリアの例を示す図である。 上記第１の実施形態の変形例において、三角形のアクティブエリアの例を示す図である。 上記第１の実施形態の変形例において、台形のアクティブエリアの例を示す図である。 非矩形のガラス基板が採用されたときと矩形のガラス基板が採用されたときのＩＣのサイズの違いについて説明するための図である。 非矩形のガラス基板が採用されたときと矩形のガラス基板が採用されたときのＩＣの形状の違いについて説明するための図である。 本発明の第２の実施形態に係る液晶表示装置の概略構成を示す平面図である。 上記第２の実施形態において、ＩＣの機能構成を示すブロック図である。 上記第２の実施形態の第１の変形例における液晶表示装置の概略構成を示す平面図である。 上記第２の実施形態の第２の変形例における液晶表示装置の概略構成を示す平面図である。 上記第２の実施形態の第３の変形例における液晶表示装置の概略構成を示す平面図である。 上記第２の実施形態の第４の変形例における液晶表示装置の概略構成を示す平面図である。 上記第２の実施形態において、パネル額縁領域へのパネル駆動回路の効果的な形成のしかたについて説明するための図である。 従来の一般的な液晶表示装置の概略構成を示す平面図である。 図２９のＣ－Ｃ線断面図である。 従来の一般的な液晶表示装置におけるＩＣの機能構成を示すブロック図である。 従来の一般的な液晶表示装置の概略構成の別の例を示す平面図である。 従来の一般的な液晶表示装置におけるアクティブエリア内の構成を模式的に示すブロック図である。 従来の一般的な液晶表示装置における画素回路部の構成を示す回路図である。 従来の一般的な液晶表示装置の駆動方法について説明するための信号波形図である。 時計用途の表示システムを備えた液晶表示装置の概略構成の一例を示す平面図である。 時計用途の表示システムを備えた液晶表示装置におけるアクティブエリア内の構成を模式的に示すブロック図である。 従来例における課題について説明するための信号波形図である。 従来例において、走査信号線と画素電極との間の寄生容量について説明するための回路図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１　概略構成＞
　図２は、本発明の第１の実施形態に係る液晶表示装置の概略構成を示す平面図である。図３は、図２のＢ－Ｂ線断面図である。図２および図３に示すように、この液晶表示装置は、ＴＦＴや画素電極などが形成されたガラス基板であるアレイ基板５ａと、画素電極との間に電圧を印加するための共通電極が形成されたガラス基板である対向基板５ｂと、アレイ基板５ａと対向基板５ｂとが液晶を介して貼り合わせられることによって作製される液晶パネルを駆動させるための各種機能回路を含むＩＣ２０とによって構成されている。ＩＣ２０は、ＣＯＧ方式でアレイ基板５ａ上の１枚ガラス領域に実装されている。また、アレイ基板５ａ上には、各種電気信号の入出力を行うための複数の端子からなる端子部３０が形成されている。本実施形態においては、液晶パネルにはほぼ円形のアクティブエリア（有効表示領域）１０が設けられており、そのアクティブエリア１０内には、走査信号線（第１の走査号線および第２の走査信号線），データ信号線，および画素回路部などが形成されている。なお、ガラス基板５全体の形状は八角形となっている。
　図４は、本実施形態におけるアクティブエリア１０内の構成を模式的に示すブロック図である。図４に示すように、アクティブエリア１０には、第１の走査信号線ＧＬ１～ＧＬ５と、第２の走査信号線ＧＬＢ１～ＧＬＢ５と、データ信号線ＤＬ１～ＤＬ５と、ハイレベルの直流電源電位ＶＤＤ用の配線と、ローレベルの直流電源電位ＶＳＳ用の配線と、第１電圧としての白色表示用電圧ＶＬＡを伝達するための配線と、第２電圧としての黒色表示用電圧ＶＬＢを伝達するための配線と、複数個の画素回路部１００とが形成されている。複数個の画素回路部１００については、アクティブエリア１０の形状（本実施形態では円形）の画像が表示されるようにそれぞれが配置されている。
　本実施形態においては、アクティブエリア１０の形状が円形であるため、図４に示すように、行方向についても列方向についても、端部から中央部にいくに従い画素回路部１００の個数が多くなっている。具体的には、各列に着目すると、１列目および５列目には１個の画素回路部１００が設けられ、２列目および４列目には３個の画素回路部１００が設けられ、３列目には５個の画素回路部１００が設けられている。各行に着目すると、１行目および５行目には１個の画素回路部１００が設けられ、２行目および４行目には３個の画素回路部１００が設けられ、３行目には５個の画素回路部１００が設けられている。各画素回路部１００には、後述するように、１ビットのデータを保持することができるメモリ回路が内蔵されている。なお、図４では、説明の便宜上、第１の走査信号線の本数，第２の走査信号線の本数，およびデータ信号線の本数を５本にしているが、それらの本数については限定されない。
　図５は、本実施形態におけるＩＣ２０の機能構成を示すブロック図である。このＩＣ２０には、外部から送られる各種電気信号を端子部３０を介して受け取る入力インタフェース回路２１と、画素電極に与えるための電圧（白色表示用電圧ＶＬＡおよび黒色表示用電圧ＶＬＢ）を生成する表示電圧生成回路２２と、タイミング用の各種信号を生成するタイミングジェネレータ（タイミング信号生成回路）２３と、共通電極に与えるための電圧（対向電圧）を生成する対向電圧生成回路２４と、走査信号線（第１の走査信号線および第２の走査信号線）を駆動する走査信号線駆動回路２５と、データ信号線を駆動するデータ信号線駆動回路２６とが含まれている。本実施形態においては、表示電圧生成回路２２，タイミングジェネレータ２３，対向電圧生成回路２４，走査信号線駆動回路２５，およびデータ信号線駆動回路２６によって、画素回路部１００を動作させるためのパネル駆動回路が実現されている。ＩＣ２０内のパネル駆動回路で生成された各種信号がパネル額縁領域１１経由でアクティブエリア１０に与えられ、液晶パネルが駆動される。なお、図３１に示した従来の液晶表示装置におけるＩＣ８０とは異なり、本実施形態におけるＩＣ２０には画像データを保持するためのメモリ回路が設けられていない。
＜１．２　画素回路部の構成＞
　図１は、本実施形態における画素回路部１００の概略構成を説明するための図である。アクティブエリア１０内には図１の上方に示すように複数の画素回路部１００が配置されている。各画素回路部１００は、１つの画素に対応し、図１の下方に示すように、スイッチ１１０とメモリ回路１２０と液晶駆動電圧印加回路１３０と表示素子部１４０とを含んでいる。表示素子部１４０は、液晶と、液晶を挟持する画素電極および共通電極とからなる。本実施形態においては、メモリ回路１２０によって記憶部が実現され、液晶駆動電圧印加回路１３０によって電圧選択部が実現されている。
　スイッチ１１０のオン／オフ状態は、第１の走査信号線ＧＬおよび第２の走査信号線ＧＬＢに印加される走査信号に基づいて制御される。また、スイッチ１１０がオン状態の時にデータ信号線ＤＬに印加されているデータ信号の電位に基づいて、２値データ（１ビットのデータ）がメモリ回路１２０に与えられる。メモリ回路１２０は、スイッチ１１０がオン状態の時に受け取った２値データを、スイッチ１１０が再度オン状態となるまで保持する。また、メモリ回路１２０に保持されている２値データは、液晶駆動電圧印加回路１３０に与えられる。液晶駆動電圧印加回路１３０は、メモリ回路１２０から与えられる２値データの値（論理値）に基づいて、表示用電圧（白色表示用電圧ＶＬＡまたは黒色表示用電圧ＶＬＢのいずれか）を液晶に印加する。なお、以下においては、本実施形態に係る液晶表示装置がノーマリーホワイト方式を採用しているものと仮定して説明する。また、第１の走査信号線ＧＬに印加される走査信号のことを「第１の走査信号」ともいい、第２の走査信号線ＧＬＢに印加される走査信号のことを「第２の走査信号」ともいう。
　図６は、本実施形態における画素回路部１００の詳細な構成を示す回路図である。スイッチ１１０は、ｐチャネル型トランジスタ１１１とｎチャネル型トランジスタ１１２とからなるＣＭＯＳスイッチである。なお、以下においては、このスイッチ１１０のことを「第１スイッチＳＷ１」ともいう。第１スイッチＳＷ１は、第１の走査信号ＧＬがハイレベル、かつ、第２の走査信号ＧＬＢがローレベルとなっている時にオン状態となるように構成されている。すなわち、本実施形態においては、第１スイッチＳＷ１をオン状態にするという観点では、第１の走査信号ＧＬについてはハイレベルがオンレベルであり、第２の走査信号ＧＬＢについてはローレベルがオンレベルである。第１スイッチＳＷ１は、また、オン状態の時にデータ信号線ＤＬと節点１９１とが電気的に接続されるように構成されている。以上より、第１の走査信号ＧＬがハイレベル、かつ、第２の走査信号ＧＬＢがローレベルとなると、第１スイッチＳＷ１はオン状態となり、データ信号ＤＬの電位が節点１９１に与えられる。なお、第１スイッチＳＷ１をｎチャネル型トランジスタのみによって実現する構成や第１スイッチＳＷ１をｐチャネル型トランジスタのみによって実現する構成を採用することもできる。この場合、各行につき１本だけ走査信号線が設けられる構成となり、第１スイッチＳＷ１のオン／オフ状態は当該走査信号線に印加される１つの走査信号によって制御される。
　メモリ回路１２０は、ｎチャネル型トランジスタ１２１とｐチャネル型トランジスタ１２２とからなるＣＭＯＳスイッチＳＷ２と、ｐチャネル型トランジスタ１２３とｎチャネル型トランジスタ１２４とからなるＣＭＯＳインバータＩＮＶ１と、ｐチャネル型トランジスタ１２５とｎチャネル型トランジスタ１２６とからなるＣＭＯＳインバータＩＮＶ２とによって構成されている。なお、以下においては、ＣＭＯＳスイッチＳＷ２のことを「第２スイッチＳＷ２」ともいい、ＣＭＯＳインバータＩＮＶ１のことを「第１インバータＩＮＶ１」ともいい、ＣＭＯＳインバータＩＮＶ２のことを「第２インバータＩＮＶ２」ともいう。第２スイッチＳＷ２は、第２の走査信号ＧＬＢがハイレベル、かつ、第１の走査信号ＧＬがローレベルとなっている時にオン状態となるように構成されている。第２スイッチＳＷ２は、また、オン状態の時に節点１９１と節点１９３とが電気的に接続されるように構成されている。第１インバータＩＮＶ１については、入力端子は節点１９１に接続され、出力端子は節点１９２に接続されている。第２インバータＩＮＶ２については、入力端子は節点１９２に接続され、出力端子は節点１９３に接続されている。以上より、メモリ回路１２０は、第１スイッチＳＷ１がオン状態になっている時に節点１９１に与えられた電位に基づく値（論理値）を次に第１スイッチＳＷ１がオン状態になるまで保持するように機能する。
　液晶駆動電圧印加回路１３０は、ｐチャネル型トランジスタ１３１とｎチャネル型トランジスタ１３２とからなるＣＭＯＳスイッチＳＷ３と、ｐチャネル型トランジスタ１３３とｎチャネル型トランジスタ１３４とからなるＣＭＯＳスイッチＳＷ４とによって構成されている。なお、以下においては、ＣＭＯＳスイッチＳＷ３のことを「第３スイッチＳＷ３」ともいい、ＣＭＯＳスイッチＳＷ４のことを「第４スイッチＳＷ４」ともいう。第３スイッチＳＷ３は、節点１９１の電位がハイレベル、かつ、節点１９２の電位がローレベルとなっている時にオン状態となるように構成されている。第３スイッチＳＷ３は、また、オン状態の時に白色表示用電圧ＶＬＡが画素電極１４２に与えられるように構成されている。第４スイッチＳＷ４は、節点１９１の電位がローレベル、かつ、節点１９２の電位がハイレベルとなっている時にオン状態となるように構成されている。第４スイッチＳＷ４は、また、オン状態の時に黒色表示用電圧ＶＬＢが画素電極１４２に与えられるように構成されている。
　表示素子部１４０は、液晶１４１と画素電極１４２と共通電極１４３とによって構成されている。画素電極１４２に印加されている電圧と共通電極１４３に印加されている電圧とに基づいて液晶に電圧が印加され、液晶印加電圧が画素の表示状態に反映される。
＜１．３　駆動方法＞
　次に、図７を参照しつつ、本実施形態における駆動方法について説明する。なお、図７には、１～４行目に対応する第１および第２の走査信号ＧＬ１～ＧＬ４，ＧＬＢ１～ＧＬＢ４の波形、および１列目，３列目に対応するデータ信号ＤＬ１，ＤＬ３の波形のみを示している。第１の走査信号ＧＬ１～ＧＬ５については、１行ずつ順次に所定期間だけハイレベルとされ、第２の走査信号ＧＬＢ１～ＧＬＢ５については、１行ずつ順次に所定期間だけローレベルとされる。なお、各行に関し、第１の走査信号と第２の走査信号とは逆相の関係となっている。すなわち、第１の走査信号がハイレベルにされる期間と第２の走査信号がローレベルにされる期間とは同じになっている。本実施形態においては、各行について第１の走査信号がハイレベルかつ第２の走査信号がローレベルとなっている時に、当該各行に対応する走査信号線が選択されていることになる。以上のように走査信号線が駆動されることにより、１行ずつ順次に、各行に含まれる画素回路部１００内の第１スイッチＳＷ１がオン状態となる。データ信号ＤＬ１～ＤＬ５については、所定のハイレベルの電位と所定のローレベルの電位との間で、表示画像に応じて電位が変化する。或る行の画素の表示状態を前の行の画素の表示状態と異ならせる場合、データ信号ＤＬ１～ＤＬ５は、当該或る行に対応する走査信号の立ち上がり時点に、目標電位（所定のハイレベルの電位または所定のローレベルの電位）に向けて変化を開始する。そして、各列に含まれる画素回路部１００において、第１の走査信号が立ち下がり、かつ、第２の走査信号が立ち上がる時点のデータ信号の電位に基づいて、メモリ回路１２０に２値データが保持され、その２値データの値（論理値）に基づいて液晶に電圧が印加される。なお、本実施形態においては、走査信号線が１行ずつ順次に選択される構成となっているが、必ずしも順次に選択される必要はなく、選択される走査信号線に対応した画素回路部１００（内のメモリ回路１２０）に書き込む（記憶させる）べきデータ信号がデータ信号線に供給されるのであれば、走査信号線が順不同で選択される構成であっても良い。
　図７には、データ信号ＤＬ１，ＤＬ３の電位が時点ｔ１にローレベルからハイレベルに向けて変化を開始し、時点ｔ３にハイレベルからローレベルに向けて変化を開始する例を示している。ここで、３列目用のデータ信号ＤＬ３の電位は１列目用のデータ信号ＤＬ１の電位と比較してゆっくりと変化している。このため、時点ｔ２や時点ｔ４において、データ信号ＤＬ１とデータ信号ＤＬ３とは異なる電位となっている。しかし、メモリ回路１２０に格納されるのは２値データであるので、１列目の画素回路部１００と３列目の画素回路部１００とには同じ値（論理値）のデータがメモリ回路１２０に格納される。
　次に、図８から図１４を参照しつつ、画素回路部１００の動作の一例について説明する。なお、ここでは、或る画素回路部１００に着目したとき、第１の走査信号ＧＬ，第２の走査信号ＧＬＢ，データ信号ＤＬ，白色表示用電圧ＶＬＡ，黒色表示用電圧ＶＬＢ，および対向電圧ＶＣＯＭが図８に示すように変化するものと仮定する。図９は、図８の期間Ｔ１における画素回路部１００の内部状態を示している。図１０は、図８の期間Ｔ２，Ｔ４における画素回路部１００の内部状態を示している。図１１は、図８の期間Ｔ３における画素回路部１００の内部状態を示している。図１２は、図８の期間Ｔ５の終了時点における画素回路部１００の内部状態を示している。図１３は、図８の期間Ｔ６，Ｔ８における画素回路部１００の内部状態を示している。図１４は、図８の期間Ｔ７，Ｔ９における画素回路部１００の内部状態を示している。
　期間Ｔ１には、第１の走査信号ＧＬがハイレベル、かつ、第２の走査信号ＧＬＢがローレベルとなるので、第１スイッチＳＷ１はオン状態となり、第２スイッチＳＷ２はオフ状態となる。この期間、データ信号ＤＬはローレベルとなっているので、節点１９１の電位もローレベルとなる。これにより、節点１９２の電位はハイレベルとなり、さらに、節点１９３の電位はローレベルとなる。このようにして、データ信号ＤＬに基づく２値データがメモリ回路１２０に格納される。また、節点１９１および節点１９２の電位に基づき、第３スイッチＳＷ３はオフ状態となり、第４スイッチＳＷ４はオン状態となる。その結果、画素電極１４２には、黒色表示用電圧ＶＬＢが印加される。ところで、この期間、黒色表示用電圧ＶＬＢはローレベルとなっている。従って、画素電極１４２の電位ＯＵＴはローレベルとなる。また、この期間、対向電圧ＶＣＯＭはハイレベルとなっている。以上より、期間Ｔ１には、画素の表示状態は黒色表示となる。
　期間Ｔ２には、第１の走査信号ＧＬがローレベル、かつ、第２の走査信号ＧＬＢがハイレベルとなるので、第１スイッチＳＷ１はオフ状態となり、第２スイッチＳＷ２はオン状態となる。ところで、節点１９２は第１インバータＩＮＶ１の出力端子に接続されているので、この期間、節点１９２の電位は確実にハイレベルで維持される。同様に、節点１９３は第２インバータＩＮＶ２の出力端子に接続されているので、この期間、節点１９３の電位は確実にローレベルで維持される。このように節点１９３の電位が確実にローレベルで維持され、かつ、第２スイッチＳＷ２がオン状態となることから、節点１９１の電位もローレベルで維持される。また、期間Ｔ１と同様、第３スイッチＳＷ３はオフ状態となり、第４スイッチＳＷ４はオン状態となる。その結果、画素電極１４２には、黒色表示用電圧ＶＬＢが印加される。この期間、黒色表示用電圧ＶＬＢはローレベルとなっているので、画素電極１４２の電位ＯＵＴはローレベルとなる。また、この期間、対向電圧ＶＣＯＭはハイレベルとなっている。以上より、期間Ｔ２には、画素の表示状態は黒色表示となる。なお、期間Ｔ４においても、期間Ｔ２と同様の動作により、画素の表示状態は黒色表示となる。
　期間Ｔ３には、期間Ｔ２と同様の動作により、節点１９１，１９３の電位はローレベルで維持され、節点１９２の電位はハイレベルで維持される。このため、期間Ｔ１，Ｔ２と同様、第３スイッチＳＷ３はオフ状態となり、第４スイッチＳＷ４はオン状態となる。その結果、画素電極１４２には、黒色表示用電圧ＶＬＢが印加される。ところで、この期間、黒色表示用電圧ＶＬＢはハイレベルとなっている。従って、画素電極１４２の電位ＯＵＴはハイレベルとなる。また、この期間、対向電圧ＶＣＯＭはローレベルとなっている。以上より、期間Ｔ３には、画素の表示状態は黒色表示となる。
　期間Ｔ５には、第１の走査信号ＧＬがハイレベル、かつ、第２の走査信号ＧＬＢがローレベルとなるので、第１スイッチＳＷ１はオン状態となり、第２スイッチＳＷ２はオフ状態となる。この期間中に、データ信号ＤＬはローレベルからハイレベルへと変化している。このため、節点１９１の電位もローレベルからハイレベルへと変化する。これにより、節点１９２の電位はローレベルとなり、さらに、節点１９３の電位はハイレベルとなる。このようにして、メモリ回路１２０に格納されていた２値データの値（論理値）がデータ信号ＤＬに基づき書き換えられる。この期間には、また、節点１９１および節点１９２の電位に基づき、第３スイッチＳＷ３はオフ状態からオン状態へと変化し、第４スイッチＳＷ４はオン状態からオフ状態へと変化する。その結果、画素電極１４２には、白色表示用電圧ＶＬＡが印加される。ところで、この期間、白色表示用電圧ＶＬＡはローレベルとなっている。従って、画素電極１４２の電位ＯＵＴはローレベルとなる。また、この期間、対向電圧ＶＣＯＭはローレベルとなっている。以上より、期間Ｔ５には、画素の表示状態は白色表示となる。
　期間Ｔ６には、第１の走査信号ＧＬがローレベル、かつ、第２の走査信号ＧＬＢがハイレベルとなるので、第１スイッチＳＷ１はオフ状態となり、第２スイッチＳＷ２はオン状態となる。この期間、節点１９２の電位は確実にローレベルで維持され、節点１９３の電位は確実にハイレベルで維持される。節点１９３の電位が確実にハイレベルで維持され、かつ、第２スイッチＳＷ２がオン状態となることから、節点１９１の電位もハイレベルで維持される。また、期間Ｔ５と同様、第３スイッチＳＷ３はオン状態となり、第４スイッチＳＷ４はオフ状態となる。その結果、画素電極１４２には、白色表示用電圧ＶＬＡが印加される。この期間、白色表示用電圧ＶＬＡはローレベルとなっているので、画素電極１４２の電位ＯＵＴはローレベルとなる。また、この期間、対向電圧ＶＣＯＭはローレベルとなっている。以上より、期間Ｔ６には、画素の表示状態は白色表示となる。なお、期間Ｔ８においても、期間Ｔ６と同様の動作により、画素の表示状態は白色表示となる。
　期間Ｔ７には、期間Ｔ６と同様の動作により、節点１９１，１９３の電位はハイレベルで維持され、節点１９２の電位はローレベルで維持される。このため、期間Ｔ５，Ｔ６と同様、第３スイッチＳＷ３はオン状態となり、第４スイッチＳＷ４はオフ状態となる。その結果、画素電極１４２には、白色表示用電圧ＶＬＡが印加される。ところで、この期間、白色表示用電圧ＶＬＡはハイレベルとなっている。従って、画素電極１４２の電位ＯＵＴはハイレベルとなる。また、この期間、対向電圧ＶＣＯＭはハイレベルとなっている。以上より、期間Ｔ７には、画素の表示状態は白色表示となる。なお、期間Ｔ９においても、期間Ｔ７と同様の動作により、画素の表示状態は白色表示となる。
　以上のようにして、各画素回路部１００において、第１スイッチＳＷ１がオン状態になっている時のデータ信号の電位に基づいて、メモリ回路１２０に２値データが格納される。液晶駆動電圧印加回路１３０では、メモリ回路１２０に格納された２値データに基づき、画素電極１４２に印加されるべき表示用電圧（白色表示用電圧ＶＬＡまたは黒色表示用電圧ＶＬＢのいずれか）が選択される。そして、画素電極１４２に印加された表示用電圧と共通電極１４３に印加されている電圧（対向電圧）とに基づいて、画素の表示状態は白色表示または黒色表示となる。
＜１．４　効果＞
　本実施形態によれば、ほぼ円形のアクティブエリア１０を有する液晶表示装置において、画素回路部１００には２値データ（１ビットのデータ）を保持することができるメモリ回路１２０が設けられている。各画素回路部１００では、第１スイッチＳＷ１がオン状態になっている時のデータ信号ＤＬの電位に基づき、上記２値データがメモリ回路１２０に保持される。このようにメモリ回路１２０に保持されるのは２値データであるので、データ信号線毎に配線負荷が異なっていても、各メモリ回路１２０には所望の値（論理値）のデータが確実に保持される。例えば、図４に示した構成において３列目用のデータ信号線ＤＬ３の配線負荷は１列目用のデータ信号線ＤＬ１の配線負荷よりも大きくなるので、図１５に示すように、３列目用のデータ信号ＤＬ３の電位は１列目用のデータ信号ＤＬ１の電位と比較してゆっくりと変化する。このため、符号ｔｏｆｆで示す時点に画素回路部１００内の第１スイッチＳＷ１がオフ状態になると、１列目と３列目とではメモリ回路１２０に与えられる電位（図６の節点１９１の電位）が異なることとなる。しかしながら、メモリ回路１２０はデータ信号線ＤＬから与えられるデータを２値のデータとして受け取るので、図１５に示す例では、１列目と３列目とに同じ値のデータがメモリ回路１２０に格納される。そして、メモリ回路１２０に保持されている２値データの値（論理値）に応じて、白色表示用電圧ＶＬＡまたは黒色表示用電圧ＶＬＢのいずれかが画素電極１４２に印加される。すなわち、画素電極１４２に与えられる電位は、データ信号ＤＬの電位ではなく、予め用意された表示用電圧の電位である。従って、データ信号線毎に配線負荷が異なっていても、同じ表示状態にされるべき複数の画素間で画面上に実際に現れる表示状態が異なることはない。すなわち、表示位置によって配線負荷が異なることに起因する表示ムラの発生が抑止される。また、上述のようにメモリ回路１２０に保持されるのは２値データであって当該２値データの値に基づいて画素の表示状態が決定されるので、複数の画素回路部１００間で上述したフィードスルー電圧の大きさが異なっていても、画素の表示状態が何ら影響を受けることはない。従って、走査信号線毎に配線負荷が異なっていても、同じ表示状態にされるべき複数の画素間で画面上に実際に現れる表示状態が異なることはない。すなわち、表示位置によって配線負荷が異なることに起因するフリッカの発生が抑止される。以上のように、本実施形態によれば、ほぼ円形のアクティブエリア１０を有する表示装置において、表示位置によって配線負荷が異なることに起因する表示ムラやフリッカの発生が抑止される。
　また、本実施形態においては、画素回路部１００内にメモリ回路１２０が内蔵されているので、１枚ガラス領域に実装されるＩＣ２０内にはメモリ回路（フレームメモリ）は設けられていない。このため、従来の構成と比較して、ＩＣ２０のサイズを小さくすることが可能となる。これにより、八角形などの非矩形のガラス基板が採用されたときに、１枚ガラス領域の拡大を防止することができる。なお、この点については、第２の実施形態において詳述する。
＜１．５　変形例＞
＜１．５．１　ガラス基板の形状について＞
　上記第１の実施形態においては、液晶表示装置を構成するガラス基板５全体の形状は八角形であったが（図２参照）、本発明はこれに限定されない。アクティブエリア１０の形状が円形などの非矩形であれば、例えば図１６に示すようにガラス基板５全体の形状が矩形になっている液晶表示装置においても、本発明を適用することができる。
＜１．５．２　アクティブエリアの形状について＞
　上記第１の実施形態においては、画像が表示される領域であるアクティブエリア１０の形状は円形であったが（図２参照）、本発明はこれに限定されない。アクティブエリア１０内において少なくとも２つの行あるいは２つの列に着目したときに画素（画素回路部１００）の個数が互いに異なっていれば、本発明を適用することができる。例えば、アクティブエリア１０の形状がガラス基板５全体の形状と同様に八角形であっても良い。また、例えば、図１７に示すように楕円形のアクティブエリア１０ａを有する液晶表示装置，図１８に示すように三角形のアクティブエリア１０ｂを有する液晶表示装置，図１９に示すように台形のアクティブエリア１０ｃを有する液晶表示装置などにおいても、本発明を適用することができる。これにより、円形に限らず非矩形のアクティブエリア１０を有する表示装置において、表示位置によって配線負荷が異なることに起因する表示ムラやフリッカの発生を抑止することができる。
＜２．第２の実施形態＞
　液晶表示装置に関し、上記第１の実施形態のように、アクティブエリア１０の形状が非矩形であるとき、ガラス基板全体の形状についても非矩形となっていることが比較的多い。例えば非矩形のガラス基板として八角形のガラス基板を採用しようとする場合、所定サイズの矩形のガラス基板の四隅を切断することによって、八角形のガラス基板が作製される。この場合、図２０に示すように、１枚ガラス領域のサイズ（図２０において縦方向のサイズ）を一定とすると、矩形のガラス基板よりも非矩形のガラス基板の方が、１枚ガラス領域に実装可能なＩＣのサイズが小さくなる。このため、非矩形のガラス基板に実装するＩＣ２０ｂ内に、矩形のガラス基板が採用されていたときにＩＣ２０ａ内に形成されていた全ての回路を含めることができないことがある。この場合、それら全ての回路をＩＣ２０ｂ内に含めるためには、例えば図２１に示すようにＩＣの形状を変えなければならないので、１枚ガラス領域のサイズ（図２０において縦方向のサイズ）を大きくする必要がある。そこで、本実施形態においては、上記パネル駆動回路の少なくとも一部をパネル額縁領域に形成する構成を採用し、上記第１の実施形態と比較して、１枚ガラス領域に実装するＩＣのサイズを小さくしている。
＜２．１　構成＞
　図２２は、本発明の第２の実施形態に係る液晶表示装置の概略構成を示す平面図である。本実施形態においては、上記第１の実施形態とは異なり、走査信号線駆動回路２５およびデータ信号線駆動回路２６がＩＣ２０内ではなくアレイ基板上のパネル額縁領域１１にモノリシックに形成されている。このため、アレイ基板上の１枚ガラス領域に実装されているＩＣ２０には、図２３に示すように、走査信号線駆動回路２５およびデータ信号線駆動回路２６は含まれておらず、入力インタフェース回路２１，表示電圧生成回路２２，タイミングジェネレータ２３，および対向電圧生成回路２４が含まれている。それ以外の構成（アクティブエリア１０内の構成，画素回路部１００の構成など）や駆動方法については、上記第１の実施形態と同様であるので、説明を省略する。なお、走査信号線駆動回路２５およびデータ信号線駆動回路２６は、典型的にはアクティブエリア１０の外縁に沿って形成される。
＜２．２　効果＞
　本実施形態によれば、上記第１の実施形態と同様の効果が得られるほか、以下の効果が得られる。上述したように、液晶表示装置を構成する基板に非矩形のガラス基板が採用された場合、従来ＩＣ２０内に形成されていた全ての回路をＩＣ２０内に含めることができないことがある。この点、本実施形態によれば、走査信号線駆動回路２５およびデータ信号線駆動回路２６がＩＣ２０内ではなくパネル額縁領域１１に形成されている。このため、ＩＣ２０のサイズを小さくすることができ、非矩形のガラス基板で構成された液晶表示装置において、１枚ガラス領域の拡大を防止することができる。なお、上記第１の実施形態と同様に画素回路部１００内にメモリ回路１２０が内蔵されていることから、ＩＣ２０のサイズの縮小化が顕著となり、１枚ガラス領域の拡大が効果的に防止される。また、アクティブエリア１０内の第１および第２の走査信号線はパネル額縁領域１１内の走査信号線駆動回路２５によって駆動され、また、アクティブエリア１０内のデータ信号線はパネル額縁領域１１内のデータ信号線駆動回路２６によって駆動される。このため、ＩＣ２０内に走査信号線駆動回路２５およびデータ信号線駆動回路２６が設けられている構成と比較して、ＩＣ２０－パネル額縁領域１１間の配線数を少なくすることが可能となる。さらに、メモリ回路１２０がアクティブエリア１０に形成され、走査信号線駆動回路２５およびデータ信号線駆動回路２６がパネル額縁領域１１に形成されていることから、パネル額縁領域１１と外部とを接続するために必要な端子数を少なくすることが可能となる。このため、非矩形のガラス基板を採用することによって端子部の形状やサイズに制約が生じていても、１枚ガラス領域を拡大させることなく、非矩形のガラス基板で構成された液晶表示装置を実現することが可能となる。
＜２．３　変形例＞
　図２４は、上記第２の実施形態の第１の変形例における液晶表示装置の概略構成を示す平面図である。本変形例においては、走査信号線駆動回路２５およびデータ信号線駆動回路２６に加えて、表示電圧生成回路２２とタイミングジェネレータ２３と対向電圧生成回路２４とが、アレイ基板上のパネル額縁領域１１にモノリシックに形成されている。このため、上記第２の実施形態と比較してＩＣ２０のサイズをより小さくすることができ、矩形のガラス基板で構成された従来の液晶表示装置と比較して１枚ガラス領域を拡大させることなく、非矩形のガラス基板で構成された液晶表示装置を実現することが可能となる。なお、例えば、走査信号線駆動回路２５およびデータ信号線駆動回路２６に加えてタイミングジェネレータ２３がパネル額縁領域１１に形成された構成や、走査信号線駆動回路２５およびデータ信号線駆動回路２６に加えて表示電圧生成回路２２と対向電圧生成回路２４とがパネル額縁領域１１に形成された構成や、走査信号線駆動回路２５およびデータ信号線駆動回路２６に加えて入力インタフェース回路２１とタイミングジェネレータ２３とがパネル額縁領域１１に形成された構成などにすることもできる。
　図２５は、上記第２の実施形態の第２の変形例における液晶表示装置の概略構成を示す平面図である。本変形例においては、図５に示したＩＣ２０内の全ての回路がアレイ基板上のパネル額縁領域１１に設けられている。このため、本変形例においては、ＩＣ２０は設けられていない。これにより、１枚ガラス領域が顕著に縮小化された非矩形のガラス基板で構成された液晶表示装置を実現することが可能となる。
　図２６は、上記第２の実施形態の第３の変形例における液晶表示装置の概略構成を示す平面図である。本変形例においては、走査信号線駆動回路２５およびデータ信号線駆動回路２６はパネル額縁領域１１に設けられ、表示電圧生成回路２２，タイミングジェネレータ２３，および対向電圧生成回路２４は外部に設けられている。例えば、表示電圧生成回路２２，タイミングジェネレータ２３，および対向電圧生成回路２４は、１枚ガラス領域近傍に取り付けられるフレキシブル回路基板６上に形成される。以上より、走査信号線駆動回路２５やデータ信号線駆動回路２６の動作を制御するためのタイミング信号，画素電極１４２に与えるための表示用電圧，および共通電極に与えるための対向電圧が外部から端子部３０を介してパネル額縁領域１１に与えられる。本変形例においても、１枚ガラス領域にはＩＣ２０が設けられていないので、１枚ガラス領域が顕著に縮小化された非矩形のガラス基板で構成された液晶表示装置を実現することが可能となる。
　図２７は、上記第２の実施形態の第４の変形例における液晶表示装置の概略構成を示す平面図である。本変形例においては、表示電圧生成回路２２，タイミングジェネレータ２３，対向電圧生成回路２４，走査信号線駆動回路２５，およびデータ信号線駆動回路２６がパネル額縁領域１１に設けられ、表示電圧生成回路２２，タイミングジェネレータ２３，および対向電圧生成回路２４の動作を制御する信号が外部から端子部３０を介してパネル額縁領域１１に与えられる。本変形例においても、１枚ガラス領域にはＩＣ２０が設けられていないので、１枚ガラス領域が顕著に縮小化された非矩形のガラス基板で構成された液晶表示装置を実現することが可能となる。
　以上のように様々な変形例を示したが、表示電圧生成回路２２，タイミングジェネレータ２３，対向電圧生成回路２４，走査信号線駆動回路２５，およびデータ信号線駆動回路２６については、パネル額縁領域１１のサイズ，１枚ガラス領域のサイズ，１枚ガラス領域に実装可能なＩＣのサイズ，および１枚ガラス領域に配置可能な端子数などを考慮して、ＩＣ内，パネル額縁領域１１内，および外部に適宜設ける構成とすることができる。
　なお、アクティブエリア１０の全体を含む（仮想的な）最小の矩形領域とアクティブエリア１０の外縁との間の領域（図２８で符号４０で示す領域）にできるだけパネル駆動回路を形成することによって、パネル額縁領域１１内の空き領域が無駄なく用いられ、効果的に１枚ガラス領域の縮小化を図ることができる。
＜３．その他＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
　５…ガラス基板
　１０…アクティブエリア（有効表示領域）
　１１…パネル額縁領域
　２０…ＩＣ（集積回路）
　２１…入力インタフェース回路
　２２…表示電圧生成回路
　２３…タイミングジェネレータ
　２４…対向電圧生成回路
　２５…走査信号線駆動回路
　２６…データ信号線駆動回路
　３０…端子部
　１００…画素回路部
　１１０…スイッチ
　１２０…メモリ回路
　１３０…液晶駆動電圧印加回路
　１４０…表示素子部
　１４１…液晶
　１４２…画素電極
　１４３…共通電極

Claims (13)

  1. 　非矩形の有効表示領域を有し、画素の表示状態を変化させることによって画像を表示する表示装置であって、
    　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　表示すべき画像に応じたデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
    　前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
    　前記有効表示領域の形状の画像が表示されるようにそれぞれが配置され、かつ、それぞれが前記複数のデータ信号線のいずれかと前記複数の走査信号線のいずれかとの交差点に対応するように設けられた複数の画素回路部と
    を備え、
    　各画素回路部は、
    　　対応する交差点を通過する走査信号線に印加されている走査信号に基づいてオン／オフ状態の切り替えが行われるスイッチと、
    　　対応する交差点を通過するデータ信号線に印加されているデータ信号の電位に基づく２値データを前記スイッチがオン状態の時に取り込み、前記２値データを記憶する記憶部と、
    　　前記記憶部に記憶されている２値データの値に応じて第１電圧または第２電圧のいずれかを選択する電圧選択部と、
    　　前記電圧選択部によって選択された電圧を画素の表示状態に反映させるための表示素子部と
    を含むことを特徴とする、表示装置。
  2. 　前記有効表示領域の周辺領域であるパネル額縁領域と前記有効表示領域とからなる２枚ガラス領域と、該２枚ガラス領域外の領域である１枚ガラス領域とを有する非矩形の基板によって構成され、
    　前記画素回路部を動作させるための複数の機能回路からなるパネル駆動回路の一部が前記パネル額縁領域内に形成されていることを特徴とする、請求項１に記載の表示装置。
  3. 　前記パネル駆動回路の一部として前記走査信号線駆動回路と前記データ信号線駆動回路とが前記パネル額縁領域内に形成されていることを特徴とする、請求項２に記載の表示装置。
  4. 　前記パネル駆動回路の一部として、更に、前記走査信号線駆動回路および前記データ信号線駆動回路の動作タイミングを制御するタイミング信号を生成するタイミング信号生成回路が前記パネル額縁領域内に形成されていることを特徴とする、請求項３に記載の表示装置。
  5. 　前記パネル駆動回路の一部として、更に、外部から送られる電気信号を前記１枚ガラス領域に設けられている端子部を介して受け取る入力インタフェース回路が前記パネル額縁領域内に形成されていることを特徴とする、請求項４に記載の表示装置。
  6. 　前記パネル駆動回路の一部として、更に、前記第１電圧および前記第２電圧を生成する表示電圧生成回路と、前記表示素子部に含まれる２つの電極のうち前記第１電圧または前記第２電圧が印加される電極と対向するように配置されている電極に印加するための電圧を生成する対向電圧生成回路とが前記パネル額縁領域内に形成されていることを特徴とする、請求項４に記載の表示装置。
  7. 　前記パネル駆動回路の一部として、更に、前記第１電圧および前記第２電圧を生成する表示電圧生成回路と、前記表示素子部に含まれる２つの電極のうち前記第１電圧または前記第２電圧が印加される電極と対向するように配置されている電極に印加するための電圧を生成する対向電圧生成回路とが前記パネル額縁領域内に形成されていることを特徴とする、請求項３に記載の表示装置。
  8. 　前記パネル駆動回路を構成する全ての機能回路が前記パネル額縁領域内に形成されていることを特徴とする、請求項２に記載の表示装置。
  9. 　前記パネル駆動回路を構成する前記複数の機能回路のうち前記パネル額縁領域内に形成されている機能回路を除く回路の少なくとも一部が設けられた外部基板を更に備えることを特徴とする、請求項２に記載の表示装置。
  10. 　前記パネル駆動回路の一部が前記有効表示領域の全体を含む最小の矩形領域と前記有効表示領域の外縁との間の領域に形成されていることを特徴とする、請求項２に記載の表示装置。
  11. 　前記パネル駆動回路の一部が前記有効表示領域の外縁に沿って形成されていることを特徴とする、請求項２に記載の表示装置。
  12. 　前記基板の形状が八角形であることを特徴とする、請求項２に記載の表示装置。
  13. 　前記有効表示領域の形状が円形または八角形であることを特徴とする、請求項１に記載の表示装置。
PCT/JP2011/068225 2010-08-19 2011-08-10 表示装置 WO2012023467A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010183638 2010-08-19
JP2010-183638 2010-08-19

Publications (1)

Publication Number Publication Date
WO2012023467A1 true WO2012023467A1 (ja) 2012-02-23

Family

ID=45605121

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/068225 WO2012023467A1 (ja) 2010-08-19 2011-08-10 表示装置

Country Status (1)

Country Link
WO (1) WO2012023467A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895002A (zh) * 2015-02-12 2016-08-24 三星显示有限公司 非四边形的显示器
WO2016163299A1 (ja) * 2015-04-07 2016-10-13 シャープ株式会社 アクティブマトリクス型表示装置およびその駆動方法
JP2017142304A (ja) * 2016-02-08 2017-08-17 株式会社ジャパンディスプレイ 表示装置
CN107808637A (zh) * 2016-09-09 2018-03-16 三星显示有限公司 显示装置及其驱动方法
US10598993B2 (en) 2016-07-12 2020-03-24 Sharp Kabushiki Kaisha Liquid crystal display device
CN111104003A (zh) * 2018-10-28 2020-05-05 奇景光电股份有限公司 用以改善具有非矩形形状的电容式触控屏幕的触控性能的方法
CN111417998A (zh) * 2017-12-05 2020-07-14 夏普株式会社 影像处理装置、显示装置、影像处理方法、程序以及记录介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008216894A (ja) * 2007-03-07 2008-09-18 Toshiba Matsushita Display Technology Co Ltd アレイ基板
JP2008292995A (ja) * 2007-04-27 2008-12-04 Nec Lcd Technologies Ltd 非矩形表示装置
JP2009122636A (ja) * 2007-10-23 2009-06-04 Epson Imaging Devices Corp 電気光学装置
WO2009128280A1 (ja) * 2008-04-18 2009-10-22 シャープ株式会社 表示装置および携帯端末
WO2009128283A1 (ja) * 2008-04-18 2009-10-22 シャープ株式会社 表示装置および携帯端末

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008216894A (ja) * 2007-03-07 2008-09-18 Toshiba Matsushita Display Technology Co Ltd アレイ基板
JP2008292995A (ja) * 2007-04-27 2008-12-04 Nec Lcd Technologies Ltd 非矩形表示装置
JP2009122636A (ja) * 2007-10-23 2009-06-04 Epson Imaging Devices Corp 電気光学装置
WO2009128280A1 (ja) * 2008-04-18 2009-10-22 シャープ株式会社 表示装置および携帯端末
WO2009128283A1 (ja) * 2008-04-18 2009-10-22 シャープ株式会社 表示装置および携帯端末

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
"Tei Shohi Denryoku de Joji Hyoji ga Kano na Memory Ekisho `Kuro' Hyoji no Tojo ga Aratana Fukakachi o Sozo suru", 2009, Retrieved from the Internet <URL:http://special.nikkeibp.co.jp/ts/article/OiaO/104229/pdf/vol2.pdf> [retrieved on 20110824] *
NOBORU MATSUDA ET AL.: "Ultra-Low Power System- LCDs with Pixel-Memory Circuit", IDW'09 PROCEEDINGS OF THE 16TH INTERNATIONAL DISPLAY WORKSHOPS, 9 December 2009 (2009-12-09), pages 243 - 246 *
SEIJIRO GYOTEN: "Memory Ekisho Display no Kosei to Tokucho", SHARP TECHNICAL JOURNAL, 10 February 2010 (2010-02-10), pages 23 - 27 *
YUKIO KOBAYASHI: "`FPD International 2009' ga Kaimaku - 'Green Device 2009' mo Doji Kaisai", MYCOM JOURNAL, 29 October 2009 (2009-10-29), Retrieved from the Internet <URL:http://journal.mycom.co.jp/articles/2009/10/29/fpd_international_2009/index.html> [retrieved on 20110824] *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895002A (zh) * 2015-02-12 2016-08-24 三星显示有限公司 非四边形的显示器
US11915652B2 (en) 2015-02-12 2024-02-27 Samsung Display Co., Ltd. Non-quadrangular display
US11087689B2 (en) 2015-02-12 2021-08-10 Samsung Display Co., Ltd. Non-quadrangular display
JPWO2016163299A1 (ja) * 2015-04-07 2018-01-25 シャープ株式会社 アクティブマトリクス型表示装置およびその駆動方法
US10163392B2 (en) 2015-04-07 2018-12-25 Sharp Kabushiki Kaisha Active matrix display device and method for driving same
WO2016163299A1 (ja) * 2015-04-07 2016-10-13 シャープ株式会社 アクティブマトリクス型表示装置およびその駆動方法
JP2017142304A (ja) * 2016-02-08 2017-08-17 株式会社ジャパンディスプレイ 表示装置
US10598993B2 (en) 2016-07-12 2020-03-24 Sharp Kabushiki Kaisha Liquid crystal display device
CN107808637A (zh) * 2016-09-09 2018-03-16 三星显示有限公司 显示装置及其驱动方法
CN107808637B (zh) * 2016-09-09 2022-05-31 三星显示有限公司 显示装置及其驱动方法
US11475836B2 (en) 2016-09-09 2022-10-18 Samsung Display Co., Ltd. Display device and driving method thereof
CN111417998A (zh) * 2017-12-05 2020-07-14 夏普株式会社 影像处理装置、显示装置、影像处理方法、程序以及记录介质
CN111104003A (zh) * 2018-10-28 2020-05-05 奇景光电股份有限公司 用以改善具有非矩形形状的电容式触控屏幕的触控性能的方法
CN111104003B (zh) * 2018-10-28 2023-04-28 奇景光电股份有限公司 用以改善具有非矩形形状的电容式触控屏幕的触控性能的方法

Similar Documents

Publication Publication Date Title
KR102505897B1 (ko) Oled 표시패널
US9842558B2 (en) Display device
US7446570B2 (en) Shift register, gate driving circuit and display panel having the same, and method thereof
JP5351974B2 (ja) 表示装置
US7948461B2 (en) Image display device
TWI383361B (zh) 驅動電路、液晶裝置、電子機器及液晶裝置之驅動方法
WO2012023467A1 (ja) 表示装置
CN111048025B (zh) 移位寄存器和使用该移位寄存器的显示装置
JP4420080B2 (ja) 走査線駆動回路、電気光学装置及び電子機器
JP2012088736A (ja) 表示装置
JP2018066801A (ja) 表示装置及びシフトレジスタ回路
JP4204204B2 (ja) アクティブマトリクス型表示装置
KR100497455B1 (ko) 액티브 매트릭스형 표시 장치
KR100465472B1 (ko) 액티브 매트릭스형 표시 장치
JP2007094262A (ja) 電気光学装置及び電子機器
KR100481108B1 (ko) 표시 장치 및 그 구동 방법
WO2012023329A1 (ja) 表示装置
KR20190036447A (ko) 표시패널과 이를 이용한 oled 표시 장치
US20090059106A1 (en) Liquid crystal device, driving method of liquid crystal device, integrated circuit device for driving liquid crystal device, and electronic apparatus
JP2011013420A (ja) 電気光学装置、その駆動方法および電子機器
JP4278314B2 (ja) アクティブマトリクス型表示装置
JP4197852B2 (ja) アクティブマトリクス型表示装置
JP4297629B2 (ja) アクティブマトリクス型表示装置
JP4297628B2 (ja) アクティブマトリクス型表示装置
JP2006195121A (ja) 電気光学装置、電気光学装置の駆動方法、および電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11818109

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11818109

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP