JP2010128014A - 液晶表示装置 - Google Patents

Abstract

【課題】安価にパーシャル表示できるとともに、ＳＯＧ技術の拡大、狭額縁化などにも対応することのできる液晶表示装置を提供する。
【解決手段】基板２上にマトリクス状に配置された液晶画素ＰＸと、列毎に設けられ各列のそれぞれの液晶画素と接続するソース線にソース信号を供給するソースドライバ６と、行毎に設けられ各行のそれぞれの液晶画素と接続するゲート線にゲート信号を供給するゲートドライバ５と、パーシャル表示のためのアレイ制御信号を出力するコントローラ３と、アレイ制御信号からパーシャル表示を開始するゲート線のアドレスを指定するパーシャル開始アドレスとパーシャル表示を終了するゲート線のアドレスを指定するパーシャル終了アドレスとを取得するレシーバ部７と、レシーバ部からのパーシャル開始アドレス、パーシャル終了アドレスを示すデータに基づいてゲートドライバに対してゲート線を駆動する範囲を制御する信号を出力するデコーダ部８とを備えた液晶表示装置である。
【選択図】 図１

Description

本発明は、パーシャル表示を行う液晶表示装置に関する。

液晶表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。なかでも、どこにでも持ち運べる携帯用の表示装置、大画面の表示装置に対するニーズが高まっている。このようなニーズに応えるため、軽量化、使用時間の長時間化、低消費電力化が求められている。これらの課題を解決するためには、電源用バッテリーの高性能化に加え、表示装置自体の消費電力を下げることが効果的である。

低消費電力を実現する液晶表示装置として、パーシャル表示が可能な液晶表示装置が知られている。パーシャル表示は、画面の一部分に画像を表示する方式で、例えば、同一表示パネル上に、それぞれ別個に駆動可能な複数の領域を設けて、それぞれを個別に駆動制御することで実現することができる。しかし、この方式では任意の位置に任意のパターンを表示したいとする要求に対応することは困難である。
そこで、任意位置に任意のパターンをパーシャル表示できると共に、必要に応じてその際の消費電力を低減することのできる表示装置が開示されている（例えば、特許文献１、特許文献２参照）。
特開２００１−３５６７４６号公報 特開２００３−５７２７号公報

しかしながら、上述の液晶表示装置では、例えば、パーシャル駆動に対応したゲートドライバＩＣ、ソースドライバＩＣなどの駆動回路を必要とし、また、パーシャル表示の制御のための駆動タイミングを実現するためのタイミングコントローラＩＣの開発が必要となる。さらに、パーシャル駆動を実現するために、部品数が増加する。
この結果、製品のコスト増につながると共に、駆動回路をアレイ内に設けることが困難なことから、ＳＯＧ技術の拡大、狭額縁化などを進めることが困難であるとの指摘もされていた。

本発明は、かかる事情に鑑みてなされたものであって、安価にパーシャル表示できるとともに、ＳＯＧ技術の拡大、狭額縁化などにも対応することのできる液晶表示装置を提供することを目的とする。

上記課題を解決するための本発明に係る液晶表示装置は、基板上にマトリクス状に配置された液晶画素と、列毎に設けられ各列のそれぞれの液晶画素と接続するソース線にソース信号を供給するソースドライバと、行毎に設けられ各行のそれぞれの液晶画素と接続するゲート線にゲート信号を供給するゲートドライバと、パーシャル表示のためのアレイ制御信号を出力するコントローラと、前記アレイ制御信号から、パーシャル表示を開始するゲート線のアドレスを指定するパーシャル開始アドレスとパーシャル表示を終了するゲート線のアドレスを指定するパーシャル終了アドレスとを取得するレシーバ部と、前記レシーバ部からの前記パーシャル開始アドレス、パーシャル終了アドレスを示すデータに基づいて前記ゲートドライバに対してゲート線を駆動する範囲を制御する信号を出力するデコーダ部とを備えたことを特徴としている。

本発明によれば、安価にパーシャル表示できるとともに、ＳＯＧ技術の拡大、狭額縁化などにも対応することのできる液晶表示装置を提供することができる。

〔第１の実施の形態〕
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。

図１は、液晶表示装置の概略の回路構成を示す図である。
図１に示すように、液晶表示装置は、表示パネル１および表示パネル１を制御するコントローラ３を備えている。

表示パネル１は一対の電極基板であるアレイ基板２および対向基板（不図示）間に液晶層（不図示）を挟持した構造である。
表示パネル１は、ガラス板等の光透過性絶縁基板であるアレイ基板２上にマトリクス状に配列されるｍ×ｎ個の液晶画素ＰＸ、液晶画素ＰＸの行毎に接続されているｍ本のゲート線Ｇ１〜Ｇｍ、液晶画素ＰＸの列毎にそれぞれ接続されたｎ本の信号線Ｓ１〜Ｓｎを備えている。

更にアレイ基板２は、ゲート線Ｇ１〜Ｇｍの駆動を制御するゲートドライバ５、ソース線Ｓ１〜Ｓｎの駆動を制御するソースドライバ６、レシーバ７およびデコーダ８を備えている。

コントローラ３は、液晶画素ＰＸに印加される液晶駆動電圧を制御して表示パネル１の透過率を制御する。コントローラ３は、パーシャル表示のためのアレイ制御信号を３線シリアル信号（ＳＰＩ準拠）としてレシーバ７に対して出力すると共に、ゲートドライバ５ソースドライバ６、レシーバ７及びデコーダに対して各種タイミング信号（不図示）を出力する。アレイ制御信号には、パーシャル表示用のゲート線のアドレス、表示データなどが含まれている。

ゲートドライバ５は、液晶画素ＰＸを行単位に選択するように複数のゲート線Ｇ１〜Ｇｍを順次駆動する。ゲートドライバ５はゲート線Ｇを選択するために、例えばシフトレジスタ回路を用いて構成される。ソースドライバ６は、各行の液晶画素ＰＸが対応ゲート線Ｇの駆動によって選択される期間において、画素電圧Ｖsを複数のソース線Ｓ１〜Ｓｎにそれぞれ出力する。

レシーバ７は、コントローラ３から受信したアレイ制御信号から、パーシャル表示用アドレス、表示データを取り出す。そして、パーシャル表示用アドレスをデコーダ８に出力し、表示データをソースドライバ６に出力する。

デコーダ８は、パーシャル表示用アドレスで指定された表示開始アドレスと表示終了アドレスから、駆動するゲート線の範囲を選択する信号を生成してゲートドライバ５に出力する。ゲートドライバ５は、指定された範囲のゲート線を駆動し、ソースドライバ６は、そのゲート線の駆動に合わせて表示データに対応する画素電圧Ｖｓをソース線Ｓ１〜Ｓｎにそれぞれ出力する。

図２は、アレイ制御信号の内容を示す図である。
上述のように、アレイ制御信号は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ：３線シリアルインターフェース）に準拠して、３本の制御信号で構成されている。この３本のアレイ制御信号には、チップセレクト（ＣＳ）、シリアルクロック（ＳＣＬＫ）、シリアルデータ（ＳＤＩ）の各信号が割り付けられている。

チップセレクト（ＣＳ）がＯＮとなっている場合に、レシーバ７は、アレイ制御信号の処理を実行する。シリアルクロック（ＳＣＬＫ）は、レシーバ７がアレイ制御信号を処理する際の基準クロックである。

シリアルデータ（ＳＤＩ）は、表示モード、パーシャル開始アドレス、パーシャル終了アドレス、表示データを含み、シリアルクロック（ＳＣＬＫ）に同期して順次レシーバ７にシリアル信号として入力される。
表示モードは、全画面表示かパーシャル表示かを区別する信号である。パーシャル開始アドレスは、パーシャル表示を開始するゲート線のアドレスを指定する。パーシャル終了アドレスは、パーシャル表示を終了するゲート線のアドレスを指定する。表示データは、液晶画素ＰＸに書込む画素電圧Ｖｓに対応したデータである。

この表示モード、パーシャル開始アドレス、パーシャル終了アドレスは、例えば、ユーザによる操作機器（不図示）からの設定入力に従って発生するパーシャル表示に関する情報をコントローラ３が受信して生成する。表示データは、外部から入力される映像信号に基づいてコントローラ３が生成する。
なお、表示モードがパーシャル表示のときは、シリアルデータＳＤＩには、パーシャル開始アドレス、パーシャル終了アドレスが含まれるが、全画面表示のときは、これらのデータは含まれない。

本実施の形態では、表示モード８ｂｉｔ、パーシャル開始アドレス９ｂｉｔ、パーシャル終了アドレス９ｂｉｔとして記載しているが、本発明はこの形態に限られるものではない。

図３は、レシーバ７の構成と動作を説明するための図である。
上述のようにレシーバ７は、アレイ基板２上に設けられている。そして、レシーバ７には、レベルシフタ１１（１１ａ，１１ｂ,１１ｃ）、サンプリング信号生成回路１２、シリアル・パラレル変換回路１３、格納メモリ１４（１４ａ，１４ｂ，１４ｃ，１４ｄ）及び制御回路１５が備えられている。

レベルシフタ１１は、アレイ制御信号の信号レベルを変換する。シリアル・パラレル変換回路１３は、シリアルデータ（ＳＤＩ）に含まれる各データを順次受信してパラレルデータに変換して格納メモリ１４に出力する。格納メモリ１４は、シリアルデータ（ＳＤＩ）に含まれる各データを、それぞれ表示モード格納メモリ１４ａ、開始アドレス格納メモリ１４ｂ、終了アドレス格納メモリ１４ｃ、表示データ格納メモリ１４ｄに保存するためのバッファである。サンプリング信号生成回路１２は、シリアル・パラレル変換回路１３から格納メモリ１４へデータ出力のタイミングを指示する信号を生成する。制御回路１５は、各部の動作を統括して制御する。なお、図３では、制御回路１５のブロック中に開始・終了アドレスに関する概略の処理内容を表示している。

続いて、レシーバ７の動作について説明する。
チップセレクト（ＣＳ）がＯＮとなったときからサンプリング信号生成回路１２が動作を開始する。サンプリング信号生成回路１２とシリアル・パラレル変換回路１３は入力されるシリアルクロック（ＳＣＬＫ）を基準クロックとして用いて動作を実行する。

シリアルデータ（ＳＤＩ）は、シリアル・パラレル変換回路１３を構成するシフトレジスタをシリアルクロック（ＳＣＬＫ）に同期して移動する。そして、所定数のｂｉｔがシリアル・パラレル変換回路１３に入力されたタイミングで、サンプリング信号生成回路１２からタイミング信号が出力される。このタイミング信号によって、シリアル・パラレル変換回路１３から格納メモリ１４にデータが取り込まれる。

例えば、シリアルデータ（ＳＤＩ）の最初の８ｂｉｔが入力されたタイミングで、そのデータが表示モード格納メモリ１４ａに格納される。シリアルデータ（ＳＤＩ）の続く９ｂｉｔが入力されたタイミングで、そのデータが開始アドレス格納メモリ１４ｂに格納される。シリアルデータ（ＳＤＩ）の続く９ｂｉｔが入力されたタイミングで、そのデータが終了アドレス格納メモリ１４ｃに格納される。シリアルデータ（ＳＤＩ）の続く所定ｂｉｔが入力されたタイミングで、そのデータが表示データ格納メモリ１４ｄに格納される。

制御回路１５は、表示モード格納メモリ１４ａに格納されたデータを読み込み、表示モードが全画面表示かパーシャル表示かを判別する。
表示モードがパーシャル表示であった場合は、シリアルデータ（ＳＤＩ）中のパーシャル開始アドレス、パーシャル終了アドレスを、この表示パネル１でパーシャル表示をする際の開始アドレス、終了アドレスとする。なお、表示パネル１によって表示サイズが異なる場合もあるため、制御回路１５が、自身の表示パネルのサイズに合わせて開始アドレス、終了アドレスを変換して格納メモリ１４ｂ、１４ｃに格納しても良い。

表示モードが全画面表示であった場合は、シリアルデータ（ＳＤＩ）中にはパーシャル開始アドレス、パーシャル終了アドレスは含まれていない。従って、このときは制御回路１５は、表示パネル１の第１ラインのアドレスを開始アドレス格納メモリ１４ｂにセットし、表示パネル１の最終ラインのアドレスを終了アドレス格納メモリ１４ｃにセットする。

この開始アドレス格納メモリ１４ｂ及び終了アドレス格納メモリ１４ｃに格納されたデータに従って、デコーダ８は、ゲートドライバ５の走査範囲を制御する。

図４は、全画面表示時の、デコーダ８とゲートドライバ５との信号の接続を模式的に示す図である。
図４に描かれたシフトレジスタ（ＳＲ１、・・・）とゲート信号（Ｇａｔｅ１、・・・）を出力するバッファとはゲートドライバ５に設けられている。図４に描かれた複数の第１スイッチ（ＳＷａ１、・・・）及び第２スイッチ（ＳＷｂ１、・・・）はデコーダ８に設けられている。

表示モードが全画面表示のときは、デコーダ８は第１スイッチの内、スイッチＳＷａ１のみＯＮとし、残りのスイッチ（ＳＷａ２、・・・）をＯＦＦとする。そして、第２スイッチの全てのスイッチ（ＳＷｂ１、・・・）をＯＮとする。
このようにスイッチを切り替えることによって、垂直スタートパルスＳＴＶは、図で太い線で示すように先頭のシフトレジスタＳＲ１に入力される。そしてシフトレジスタは、最終段までパルスシフト動作を実行する。従って、先頭のゲートから最終段のゲートまでスキャンが行われる。

図５は、パーシャル表示時の、デコーダ８とゲートドライバ５との信号の接続を模式的に示す図である。
表示モードがパーシャル表示のときは、デコーダ８は第１スイッチの内、開始アドレスに対応するスイッチのみＯＮとし、残りのスイッチをＯＦＦとする。ここでは、スイッチＳＷａ３のみＯＮとなっている。第２スイッチは、第１スイッチとは逆にアクティブ時にＯＦＦ（開放）し、非アクティブ時にＯＮ（導通）する。従って、通常時は第２スイッチはＯＮとなっており、終了アドレスに対応して選択されたスイッチのみがＯＦＦとされる。この結果、スイッチＳＷｂ１〜ＳＷｂ４がＯＮとなり、スイッチＳＷｂ５のみがＯＦＦとなる。

このようにスイッチを切り替えることによって、垂直スタートパルスＳＴＶは、開始アドレスに対応するシフトレジスタＳＲ３に入力され、終了アドレスに対応するシフトレジスタＳＲ５までパルスシフト動作を実行する。従って、パーシャル開始アドレスのゲートからパーシャル終了アドレスのゲートまでスキャンが行われる。

図６は、デコーダ８のパーシャル開始アドレスデコード回路を示す図である。

図６で、パーシャル開始アドレスを表す９ビットの信号（Ｐ[０]、・・・、Ｐ[８]）及びその反転信号（／Ｐ[０]、・・・、／Ｐ[８]）は１８本のアドレスバスに割り付けられている。そして、アドレスデコード回路を介して、第１のスイッチを制御する第１のスイッチ信号（Ｐａｒｔｉａｌ[１]、・・・）及びその反転信号（／Ｐａｒｔｉａｌ[１]、・・・）が出力される。

なお、図６に示すパーシャル開始アドレスを表す１８本のアドレスバス配線とＡＮＤ回路に接続する配線は、図６中の○印で示すコンタクトホールを介して接続される。
パーシャル開始アドレスを表す１８本のアドレスバス配線と結線するコンタクトホール位置の信号が９ＡＮＤ回路に入力されて、第１のスイッチ信号（Ｐａｒｔｉａｌ[１]、・・・）及びその反転信号（／Ｐａｒｔｉａｌ[１]、・・・）にデコードされる。

図７は、９ＡＮＤ回路の動作を説明する図である。
図７（１）に示す９ＡＮＤ回路は、入力ｂｉｔ（ｎ０、・・・、ｎ８）が全て”１”のときにのみ、出力信号Ｐａｒｔｉａｌが”１”となる論理回路である。

いまパーシャル開始アドレスが「３」である場合、信号Ｐ[０]＝Ｐ[１]＝”１”であり、信号Ｐ[２]＝・・・＝Ｐ[８]＝”０”である。また、信号／Ｐ[０]＝／Ｐ[１]＝”０”であり、信号／Ｐ[２]＝・・・＝／Ｐ[８]＝”１”である。

従って、図７（２）に示すように、９ＡＮＤ回路の入力として、信号値が”１”となっている信号Ｐ[０]＝Ｐ[１]、及び信号／Ｐ[２]＝・・・＝／Ｐ[８]を選択すれば、信号Ｇａｔｅ３をＯＮとすることができる。

このようなデコード回路を実現するために図６に示すように、コンタクトホール位置が第１のスイッチ信号（Ｐａｒｔｉａｌ[１]、・・・）毎に割り付けられている。例えば、パーシャル開始アドレスが「３」である場合、信号Ｐ[０]＝Ｐ[１]にコンタクトホール位置が割り付けられ、さらに信号／Ｐ[２]＝・・・＝／Ｐ[８]にコンタクトホール位置が割り付けられている。

なお、９ＡＮＤ回路の出力信号として、第１のスイッチ信号Ｐａｒｔｉａｌ[ｍ]のみでなく、その反転信号／Ｐａｒｔｉａｌ[ｍ]を生成しているのは、この２つの信号を用いてトランスファーゲートを構成し、閾値変動の少ない信号を得るためである。

図８は、デコーダ８のパーシャル終了アドレスデコード回路を示す図である。
この回路は第２のスイッチを制御する第２のスイッチ信号（Ｌｉｎｅ[１]、・・・）及びその反転信号（／Ｌｉｎｅ[１]、・・・）を生成する回路である。この回路は、図７に示すパーシャル開始アドレスデコード回路と同様にコンタクトホール位置をアドレスバス配線に割り付けることで第２スイッチのＯＮ−ＯＦＦを制御する。

いまパーシャル終了アドレスが「５」である場合、信号Ｌ[０]＝Ｌ[２]＝”１”であり、信号Ｌ[１]＝Ｌ[３]＝・・・＝Ｌ[８]＝”０”である。また、信号／Ｌ[０]＝／Ｌ[２]＝”０”であり、信号／Ｌ[１]＝／Ｌ[３]＝・・・＝／Ｌ[８]＝”１”である。

従って、９ＡＮＤ回路の入力として、信号値が”１”となっている信号Ｌ[０]＝Ｌ[２]、及び信号／Ｌ[１]＝／Ｌ[３]＝・・・＝／Ｌ[８]を選択すれば、信号Ｇａｔｅ５をＯＦＦとすることができる。

このようなデコード回路を実現するために図６に示すように、コンタクトホール位置が第１のスイッチ信号（Ｌｉｎｅ[１]、・・・）毎に割り付けられている。例えば、パーシャル終了アドレスが「５」である場合、信号Ｌ[０]＝Ｌ[２]にコンタクトホール位置が割り付けられ、さらに信号／Ｌ[１]＝／Ｌ[３]＝・・・＝／Ｌ[８]にコンタクトホール位置が割り付けられている。

以上説明したように、図６、図８に示すデコード回路では、１本のゲート線を選択する回路に工夫をこらし、アドレスバス配線と結線するコンタクトホール位置を規定することによって、デコード回路の大幅な簡素化を図っている。

図に示した例では、アドレスバス幅を９ｂｉｔとしているため、ゲート本数が５１２本までは、デコーダの回路面積を変更せずに対応することができる。さらにゲート本数が増えた場合には、アドレスバス幅を１０ｂｉｔとすればゲート本数が１０２４本まで対応でき、アドレスバス幅を１１ｂｉｔとすればゲート本数が２０４８本まで対応できる。
このようにゲート本数増加に対する回路面積の増加は僅かであり、従って、ＳＯＧ化、狭額縁化にとって極めて有効である。

[適用事例]
本発明の上述の実施の形態によれば、シリアルで送られてくる開始アドレスと終了アドレスをアレイ基板に内蔵された回路がデコードして、表示パネルの「任意」の一部分の書き換えを可能としている。ここで、画素ＰＸをＳＲＡＭで構成すれば、書き換え部分以外の領域は、画素ＳＲＡＭで保持できるため消費電力を低減することができる。

なお、本実施の形態では、画素のメモリ回路をＳＲＡＭで構成しているが、ＳＲＡＭの代わりにＤＲＡＭであっても良い。

例えば、携帯電話液晶画面で、画面の一部分に時計の動画像を表示し、残りの部分には静止画を表示する場合、時計部分のみを更新表示すれば良いため、電池の消費を低く抑えることができる。

図９は、レターボックス表示への適用を示す図である。
図９（１）は、デジタルビデオカメラ（ＤＶＣ）あるいは液晶テレビなどでアスペクト比４：３の表示パネルに、ＮＴＳＣ規格によるアスペクト比４：３の映像を表示する通常の状態を示している。 図９（２）は、アスペクト比４：３の表示パネルに、ＰＡＬ、ＨＤなどの規格によるアスペクト比１６：９の映像を表示した状態を示している。この表示では、映像が不自然に歪められている。

このため、図９（３）に示すように、画面の上下にサイドブラックと呼ばれる黒マスク部を固定して設け、それ以外の部分に映像を表示するレターボックス表示によって、画質の低下を防止することができる。

しかしながら、従来の液晶パネルでは、ＮＴＳＣ、ＰＡＬ，ＨＤなど走査本数が異なる規格に対しては、間引きによる擬似表示を行うか、異なる規格毎に処理回路を設けるなど個別の対応が必要であった。

これまで、異なる２つの規格を取り入れた表示装置が知られている。本願発明を適用することにより、異なる規格についての数の制限を受けることが少なくなる。即ち、特別なハードウエア、間引き処理、補間処理を必要とせず、パーシャル表示開始アドレスと終了アドレスとを指定することによって、２以上の異なる規格の表示を容易に実現することができる。

[実施の形態の効果]
以上説明した本実施の形態を用いることで、種々の効果を奏することができる。

（１）本実施の形態では、パーシャル表示に用いる制御信号を３本のみとすることが可能となっている。また、本実施の形態のパーシャル表示用のデコード回路を採用することにより、コンパクトな構成とすることができる。
これにより、従来、アレイ基板の外に設けられていたタイミングコントローラ、パーシャルアドレス・デコード回路、パーシャル対応ゲートドライバＩＣなどの駆動回路を、画素トランジスタと同じプロセスで製造し（ＣＯＧ技術）、全てアレイ基板内に集積することが可能となった。

（２）本実施の形態では、任意の開始アドレスと、任意の終了アドレスを指定することで表示の一部分の書き換えを可能としている。このように簡便な方式でパーシャル表示を可能としているため、特別なハードウエア、間引き処理、補間処理を必要とせず、２以上の異なる規格の表示を容易に実現することができる。

（３）本実施の形態と画素ＳＲＡＭあるいは画素ＤＲＡＭとを組合せることによって低消費電力化を実現することができる。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

液晶表示装置の概略の回路構成を示す図。 アレイ制御信号の内容を示す図。 レシーバの構成と動作を説明するための図。 全画面表示時のデコーダとゲートドライバとの信号の接続を模式的に示す図。 パーシャル表示時のデコーダとゲートドライバとの信号の接続を模式的に示す図。 デコーダのパーシャル開始アドレスデコード回路を示す図。 ９ＡＮＤ回路の動作を説明する図。 デコーダのパーシャル終了アドレスデコード回路を示す図。 レターボックス表示への適用を示す図。

符号の説明

ＰＸ…液晶画素、Ｇ１〜Ｇｍ…ゲート線、Ｓ１〜Ｓｎ…ソース線、ＳＤＩ…シリアルデータ、ＳＷａ…スイッチ、ＳＷｂ…スイッチ、１…表示パネル、２…アレイ基板、３…コントローラ、５…ゲートドライバ、６…ソースドライバ、７…レシーバ、８…デコーダ、１１…レベルシフタ、１２…サンプリング信号生成回路、１３…シリアル・パラレル変換回路、１４…格納メモリ、１５…制御回路。

Claims (9)

1. 基板上にマトリクス状に配置された液晶画素と、
   列毎に設けられ各列のそれぞれの液晶画素と接続するソース線にソース信号を供給するソースドライバと、
   行毎に設けられ各行のそれぞれの液晶画素と接続するゲート線にゲート信号を供給するゲートドライバと、
   パーシャル表示のためのアレイ制御信号を出力するコントローラと、
   前記アレイ制御信号から、パーシャル表示を開始するゲート線のアドレスを指定するパーシャル開始アドレスとパーシャル表示を終了するゲート線のアドレスを指定するパーシャル終了アドレスとを取得するレシーバ部と、
   前記レシーバ部からの前記パーシャル開始アドレス、パーシャル終了アドレスを示すデータに基づいて前記ゲートドライバに対してゲート線を駆動する範囲を制御する信号を出力するデコーダ部と
   を備えたことを特徴とする液晶表示装置。
2. 前記アレイ制御信号は、３線シリアルインターフェースに準拠して、３つの制御信号で構成されていることを特徴とする請求項１に記載の液晶表示装置。
3. 前記３つの制御信号は、
   前記レシーバ部に処理の実行を指示するチップセレクト信号と、
   前記レシーバ部が処理を実行する際のクロック信号と、
   全画面表示とパーシャル表示とを区分する表示モード、前記パーシャル開始アドレス、前記パーシャル終了アドレス及び前記ソース信号を前記ソースドライバが生成するための表示データを含むシリアルデータ信号と
   を備えたことを特徴とする請求項２に記載の液晶表示装置。
4. 前記ゲートドライバは、垂直パルス信号をシフトさせて前記ゲート信号を出力する複数のシフトレジスタと、前記複数のシフトレジスタの接続を切り替える複数のスイッチとを有し、
   前記デコーダ部は、前記パーシャル開始アドレス、パーシャル終了アドレスから前記複数のスイッチのそれぞれを制御する信号を生成するスイッチ制御信号生成部を有すること
   を特徴とする請求項３に記載の液晶表示装置。
5. 前記スイッチ制御信号生成部は、
   前記パーシャル開始アドレス、パーシャル終了アドレスを表すアドレスバス配線と結線するコンタクトホールの位置を規定して前記複数のスイッチのそれぞれを制御する信号を生成することを特徴とする請求項４に記載の液晶表示装置。
6. 前記レシーバ部と前記デコーダ部とが、前記基板上に設けられていることを特徴とする請求項５に記載の液晶表示装置。
7. 前記液晶画素は、ＳＲＡＭであることを特徴とする請求項６に記載の液晶表示装置。
8. 前記パーシャル開始アドレス、パーシャル終了アドレスが、走査本数の異なる規格毎に異なっていることを特徴とする請求項７に記載の液晶表示装置。
9. 前記液晶画素は、ＤＲＡＭであることを特徴とする請求項６に記載の液晶表示装置。

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