JP7431951B2 - ドットマトリクス型表示装置および計時装置 - Google Patents

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Description

本開示は、ドットマトリクス型表示装置およびそれを用いた計時装置に関する。
従来、例えば特許文献１に記載されたドットマトリクス型表示装置が知られている。
特開２０１５－８７４３７号公報
本開示のドットマトリクス型表示装置は、第１方向に延びる複数のゲート信号線、前記第１方向と交差する第２方向に延びる複数のソース信号線、および前記複数のゲート信号線と前記複数のソース信号線との交差部に対応して配置される複数の画素回路を有する表示部と、
外部からシリアルインターフェースを介して入力されるシリアル信号であって、画像データの書き換えが行われる画素回路を特定するためのアドレスデータと前記画素回路に供給される前記画像データとを含むシリアル信号を、外部から入力される第１クロック信号に同期して取り込み、取り込んだ前記シリアル信号をパラレル信号に変換する変換回路と、
前記第１クロック信号の周波数よりも低い周波数の第２クロック信号に基づいて、前記変換回路によるシリアルパラレル変換のタイミングを制御する制御信号を生成する制御回路と、を備え、
前記複数の画素回路は、それぞれ前記画像データを保持するラッチ回路を備え、前記画像データの書き換えが行われない前記画素回路は、前記ラッチ回路に保持されている前記画像データを用いて静止画駆動を実行し、
前記シリアル信号は、書き換え駆動のために用いられないダミーデータを含み、前記ダミーデータは、前記アドレスデータおよび前記画像データに続いて前記変換回路に転送され、
前記ダミーデータの転送期間は、前記画像データの書き換えが行われる前記画素回路を特定するためのアドレス信号に基づくゲート信号が前記ゲート信号線に供給される前記ゲート信号の活性期間であるとともに、前記画像データに基づくソース信号が前記ソース信号線に供給される前記ソース信号の活性期間であり、
前記ダミーデータの転送期間は、前記画像データの転送期間より短い。
本開示の計時装置は、本開示のドットマトリクス型表示装置を備えた計時装置であって、経過時間の最小単位を制御する経時制御部を備えた構成である。
本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示に係るドットマトリクス型表示装置の構成の一例を示すブロック回路図である。 図１のドットマトリクス型表示装置の全体動作を説明するためのタイミングチャートの一部である。 図１のドットマトリクス型表示装置における画素回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における分周回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における制御回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における制御回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における制御回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における変換回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における変換回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における変換回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における変換回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における変換回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置における変換回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置におけるデコーダ回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置におけるドライバ回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置におけるドライバ回路の構成の一例を示す回路図である。 図１のドットマトリクス型表示装置におけるカウンタ回路の動作を説明するためのタイミングチャートの一部である。 図１のドットマトリクス型表示装置を備えた計時装置の模式的な正面図である。
本開示の実施形態に係るドットマトリクス型表示装置が基礎とする構成について説明する。特許文献１に記載されたドットマトリクス型表示装置は、複数のゲート信号線、複数のソース信号線、および複数のゲート信号線と複数のソース信号線との交差部に対応して配置され、各々が記憶回路を有する複数の画素部を備える。そのようなドットマトリクス型表示装置は、ゲート信号線とソース信号線とに基づいて選択された画素部に対して、画像データを書き換える書き換え駆動を実行し、非選択の画素部に対しては、記憶回路に保持された画像データを用いる静止画駆動を実行する。
従来のドットマトリクス型表示装置では、書き換え駆動が実行される画素部を選択するためのアドレスデータおよび選択された画素部に供給される画像データが、直列的（シリアル）に入力されている。このため、アドレスデータおよび画像データの転送時間が長くなり、動作が遅くなることがあった。また、従来のドットマトリクス型表示装置は、転送時間を短縮するためにクロック周波数を高くした場合、書き換え駆動を制御する制御回路が高速化されたクロック周波数に追従することが難しくなるため、正常に動作しないことがあった。
以下、添付図面を参照して、本開示のドットマトリクス型表示装置の実施形態について説明する。以下で参照する各図は、本開示の実施形態に係るドットマトリクス型表示装置の主要な構成部材等を示している。したがって、本開示の実施形態に係るドットマトリクス型表示装置は、図示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成を備えていてもよい。
図１は、本開示に係るドットマトリクス型表示装置の構成の一例を示すブロック回路図であり、図２は、図１のドットマトリクス型表示装置の全体動作を説明するためのタイミングチャートの一部である。図３は、図１のドットマトリクス型表示装置における画素回路の構成の一例を示す回路図であり、図４は、図１のドットマトリクス型表示装置における分周回路の構成の一例を示す回路図である。図５Ａ～５Ｃは、図１のドットマトリクス型表示装置における制御回路の構成の一例を示す回路図であり、図６Ａ～６Ｃ，７Ａ～７Ｃは、図１のドットマトリクス型表示装置における変換回路の構成の一例を示す回路図であり、図８は、図１のドットマトリクス型表示装置におけるデコーダ回路の構成の一例を示す回路図であり、図９Ａ，９Ｂは、図１のドットマトリクス型表示装置におけるドライバ回路の構成の一例を示す回路図である。図１０は、図１のドットマトリクス型表示装置におけるカウンタ回路の動作を説明するためのタイミングチャートの一部である。以下では、ドットマトリクス型表示装置が６５５３６ドット（２５６×２５６ドット）の画素数を有する場合について説明するが、ドットマトリクス型表示装置の画素数は任意である。また、以下では、白黒表示を行うように構成された画素回路について説明するが、画素回路は、階調表示またはフルカラー表示を行うように構成され得る。
本実施形態のドットマトリクス型表示装置１は、表示部３と、分周回路４と、変換回路５と、制御回路６とを備えていてもよい。
表示部３は、基板２の一方主面上に配置される。基板２は、例えば、透明または不透明なガラス基板、プラスチック基板、セラミック基板等である。基板２は、例えば、矩形板状等の多角形板状、円形板状、楕円形板状等の形状を有していてもよく、その他の形状を有していてもよい。
表示部３は、複数本のゲート信号線３１と、複数本のソース信号線３２と、複数の画素回路３３とを有する。複数本のゲート信号線３１は、第１方向（例えば、行方向）に配置され、複数のソース信号線３２は、第１方向と交差する第２方向（例えば、列方向）に配置される。複数の画素回路３３は、複数のゲート信号線３１と複数のソース信号線３２との交差部に対応して、マトリクス状に配置される。
複数の画素回路３３のうちの画像データの書き換えが行われる、すなわち、書き換え駆動される１つ以上の画素回路３３が、外部の信号供給装置（図示せず）から入力されるアドレスデータに基づいて選択される。選択された１つ以上の画素回路３３に対して、画像データの書き換えが行われる。書き換えに用いられる新しい画像データは、信号供給装置から入力される。選択されなかった画素回路３３に対しては、該画素回路３３に保持されている画像データを用いる静止画駆動が実行される。
各画素回路３３は、例えば図３に示すように、書込みスイッチ回路３３１と、ラッチ回路３３２と、画素電位生成回路３３３と、液晶素子３３４とを有する。液晶素子３３４は、画素電極３３４ａと、液晶３３４ｂと、対向電極３３４ｃとを有する。
書込みスイッチ回路３３１は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）素子を有する。ＴＦＴ素子は、例えば、アモルファスシリコン（ａ－Ｓｉ）、低温多結晶シリコン（Low-Temperature Poly Silicon：ＬＴＰＳ）等から成る半導体膜、ゲート電極、ソース電極およびドレイン電極を有する。ゲート電極は、複数本のゲート信号線３１のうちの１本に接続され、ソース電極は、複数本のソース信号線３２のうちの１本に接続される。ドレイン電極は、ラッチ回路３３２の入力端子に接続される。
ラッチ回路３３２は、例えば図３に示すように、第１のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ３３２ａおよび第２のＣＭＯＳインバータ３３２ｂ
をループ状に接続して成るスタティック型メモリ（Static Random Access Memory:ＳＲＡＭ）等から構成される。ラッチ回路３３２は、第１のＣＭＯＳインバータ３３２ａと第２のＣＭＯＳインバータ３３２ｂとを直列に接続し、第２のＣＭＯＳインバータ３３２ｂのドレイン共通接続点からの出力を、第１のＣＭＯＳインバータ３３２ａのゲート共通接続点に帰還入力させている。これにより、第１のＣＭＯＳインバータ３３２ａのゲート共通接続点にハイレベルの信号（以下、単に、Ｈ信号ともいう）が入力されると、第１のＣＭＯＳインバータ３３２ａのドレイン共通接続点からローレベルの信号（以下、単に、Ｌ信号ともいう）が出力される。第１のＣＭＯＳインバータ３３２ａからのＬ信号が第２のＣＭＯＳインバータ３３２ｂのゲート共通接続点に入力されると、第２のＣＭＯＳインバータ３３２ｂのドレイン共通接続点からＨ信号が出力され、そのＨ信号が第１のＣＭＯＳインバータ３３２ａのゲート共通接続点に帰還入力される。その結果、「Ｈ，Ｌ，Ｈ」の信号が、常時、ループ状の伝送線上において保持される。
画素電位生成回路３３３は、例えば図３に示すように、排他的論理和（ＥＸＯＲ）の論理ゲート回路によって構成される。画素電位生成回路３３３は、２つの入力端子を有しており、一方の入力端子には、ラッチ回路３３２に保持されている書込みデータ信号ＳＩＧが入力され、他方の入力端子には、外部装置から供給される共通電圧ＶＣＯＭが入力される。共通電圧ＶＣＯＭは、Ｈ（ハイ）レベルの電圧（例えば、３Ｖ）とＬ（ロー）レベルの電圧（例えば、０Ｖ）とを周期的に反転させてもよい。例えば、ラッチ回路３３２に保持されている書込みデータ信号ＳＩＧがＬ信号である場合、対向電極３３４ｃの電圧と画素電極３３４ａとの間に電位差が生じて、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば、白表示となる。また、ラッチ回路３３２に保持されている書込みデータ信号ＳＩＧがＨ信号である場合、対向電極３３４ｃの電圧と画素電極３３４ａとの間に電位差が生じず、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば、黒表示となる。画素回路３３のこのような駆動においては、共通電圧ＶＣＯＭを反転駆動させる場合であっても、対向電極３３４ｃの電圧と画素電極３３４ａとの間の電位差を保持することができるため、画素回路３３における画像表示を保持した状態で、画素回路３３を交流駆動することができる。これにより、画素回路３３の液晶３３４ｂの劣化を抑制することが可能になる。
画素回路３３における画像表示を書き換える場合、書込みスイッチ回路３３１をオンにする。すなわち、ゲート信号線３１にＨ信号を供給し、ソース信号線３２に画像データ信号を供給する。ソース信号線３２に供給された画像データ信号を、ラッチ回路３３２へ伝送し、ラッチ回路３３２に保持させる。これにより、対向電極３３４ｃの電圧と画素電極３３４ａとの間の電位差は画像データ信号に応じて変わり、例えば画像データ信号がＬ信号の場合、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば、白表示となり、画像データ信号がＨ信号の場合、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば、黒表示となる。
画素回路３３は、ラッチ回路３３２が複数のビットを保持するように構成されてもよく、この場合、画素回路３３は、階調表示が可能になる。また、画素回路３３は、赤色の階調表示を行う副画素回路と、緑色の階調表示を行う副画素回路と、青色の階調表示を行う副画素回路とを含んで構成されてもよい。この場合、画素回路３３は、フルカラー表示が可能になる。
ドットマトリクス型表示装置１では、表示部３における書き換え駆動を１つのゲート信号線３１に接続される画素回路３３毎に行うことができ、それ以外の画素回路３３を静止画駆動することができる。このため、ドットマトリクス型表示装置１は、消費電力が低いものとなる。
分周回路４は、例えば図４に示すように、信号供給装置から入力されるシフトクロック信号ＳＣＬＫ（以下、第１クロック信号ともいう）を分周して、第１クロック信号ＳＣＬＫよりも周波数が低いクロック信号（以下、第２クロック信号ともいう）ＤＩＶ＿ＣＬＫを生成する。信号供給装置は、ＴＶ受像機、パーソナルコンピュータ等の外部装置から入力した映像信号、同期信号、クロック信号等に基づいて、第１クロック信号ＳＣＬＫを生成し、ドットマトリクス型表示装置１に出力する。また、信号供給装置は、後述するシリアル信号ＳＩおよびチップセレクト信号ＳＣＳを生成し、それらの信号をドットマトリクス型表示装置１に出力する。
本実施形態のドットマトリクス型表示装置１は、第１クロック信号ＳＣＬＫの周波数を制御するクロック周波数制御部を備えていてもよい。この場合、第１クロック信号ＳＣＬＫの周波数を高速化することが容易になる。クロック周波数制御部は、上記の信号供給装置に含まれていてもよく、また信号供給装置と別個に設けられていてもよい。またクロック周波数制御部は、ＩＣ（Integrated Circuit），ＬＳＩ（Large Scale Integrated Circuit）等の駆動素子のＲＡＭ（Random Access Memory），ＲＯＭ（Read Only Memory）に格納されたプログラムソフトウェアであってもよく、また回路基板上に形成された周波数制御回路等であってもよい。
また本実施形態のドットマトリクス型表示装置１は、分周回路４によって、第１クロック信号ＳＣＬＫを分周し、第１クロック信号ＳＣＬＫよりも周波数が低い第２クロック信号ＤＩＶ＿ＣＬＫを生成するが、この構成に限らない。例えば、第１クロック信号ＳＣＬＫを生成する第１クロック信号発生部と、それと別個に設けられた、第２クロック信号ＤＩＶ＿ＣＬＫを生成する第２クロック信号発生部と、を備えていてもよい。この場合、第１クロック信号ＳＣＬＫの周波数と第２クロック信号ＤＩＶ＿ＣＬＫの周波数とを、より精密に制御することができる。
分周回路４は、例えば図４に示すように、フリップフロップ回路４１とインバータ回路４２とを含む。フリップフロップ回路４１は、Ｄ端子、ＣＫ端子、Ｑ端子およびＸＲＳＴ端子を有する。ＣＫ端子には、第１クロック信号ＳＣＬＫが供給される。Ｑ端子には、インバータ回路４２の入力端子が接続され、Ｄ端子には、インバータ回路４２の出力端子が接続される。また、ＸＲＳＴ端子には、チップセレクト信号ＳＣＳが供給される。チップセレクト信号ＳＣＳは、表示部３を書き換え駆動する際にＨ（ハイ）レベルにする信号である。分周回路４によれば、Ｑ端子から出力される第２クロック信号ＤＩＶＣＬＫの周波数が、第１クロック信号ＳＣＬＫの周波数の２分の１となる。なお、分周回路４の分周数は任意であり、分周回路は、例えば、第１クロック信号ＳＣＬＫを３分周、４分周してもよく、ｎ分周（ｎは２以上の整数）してもよい。第１クロック信号ＳＣＬＫの周波数を高くすればするほど、ｎの値を大きくしてもよい。
変換回路５は、信号供給装置から入力されるシリアル信号ＳＩを第１クロック信号ＳＣＬＫに同期して取り込む。シリアル信号ＳＩは、シリアルインターフェースを介して、信号供給装置から変換回路５に入力される。変換回路５は、取り込んだシリアル信号ＳＩをパラレル信号に変換する。
本実施形態では、例えば図２に示すように、シリアル信号ＳＩは、アドレスデータＡ０～Ａ７（総称する場合、単に、「Ａ」と記載する）および画像データＤ０～Ｄ２５５（総称する場合、単に、「Ｄ」と記載する）を含んでいる。アドレスデータＡ０～Ａ７は、複数の画素回路３３のうちの、画像データの書き換えが行われる１つ以上の画素回路３３を特定（すなわち、選択）するためのデータである。画像データＤ０～Ｄ２５５は、選択された１つ以上の画素回路３３に供給される、該１つ以上の画素回路３３が表示すべき画像を示すデータである。
シリアル信号ＳＩは、書き換え駆動のために用いられないダミーデータＤＭを含んでいてもよい。本実施形態では、例えば図２に示すように、シリアル信号ＳＩは、ダミーデータＤＭ０～ＤＭ３１（総称する場合、単に、「ＤＭ」と記載する）を含んでいる。
シリアル信号ＳＩは、第１クロック信号ＳＣＬＫに同期して、変換回路５に転送される。シリアル信号ＳＩは、例えば図２に示すように、先頭の８クロックでアドレスデータＡ０～Ａ７が転送され、次の２５６クロックで画像データＤ０～Ｄ２５５が転送され、それに続く３２クロックでダミーデータＤＭ０～ＤＭ３１が転送されてもよい。
この場合、ダミーデータＤＭの転送期間を、書き換え駆動を実行する書き換え実行期間等に利用することができ、高速化により有利である。すなわち、ダミーデータＤＭの転送期間は、アドレスデータＡに基づくゲート信号ＧＡＴＥがゲート信号線３１に供給されるゲート信号ＧＡＴＥの活性期間であるとともに、画像データＤに基づくソース信号がソース信号線３２に供給されるソース信号の活性期間であってもよい。
ダミーデータＤＭの転送期間は、アドレスデータＡの転送期間および画像データＤの転送期間の合計と同等以下であってもよい。この場合、高速化により有利である。ダミーデータＤＭの転送期間は、アドレスデータＡの転送期間および画像データＤの転送期間の合計の０．５倍以上１倍以下であってもよいが、この範囲に限らない。
また、ダミーデータＤＭの転送期間は、アドレスデータＡの転送期間および画像データＤの転送期間の少なくとも一方と同等以下であってもよい。この場合、高速化により有利である。ダミーデータＤＭの転送期間は、アドレスデータＡの転送期間および画像データＤの転送期間の少なくとも一方の０．７倍以上１倍以下であってもよいが、この範囲に限らない。
また、ダミーデータＤＭの転送期間は、アドレスデータＡの転送期間および画像データＤの転送期間のいずれか短い方と同等以下であってもよい。この場合、高速化により有利である。ダミーデータＤＭの転送期間は、アドレスデータＡの転送期間および画像データＤの転送期間のいずれか短い方の０．７倍以上１倍以下であってもよいが、この範囲に限らない。
制御回路６は、表示部３に対する書き換え駆動を制御する。制御回路６は、第２クロック信号ＤＩＶ＿ＣＬＫに同期して動作する。制御回路６は、変換回路５におけるシリアル－パラレル（シリアル・ツー・パラレル）変換を制御するための制御信号、特に、変換回路５におけるシリアル－パラレル変換のタイミングを制御するための制御信号を生成する。
制御回路６は、カウンタ回路（計数回路）６１と、垂直制御回路６２と、水平制御回路６３とを含む。
カウンタ回路６１は、第２クロック信号ＤＩＶ＿ＣＬＫに同期して動作し、カウンタ信号（計数信号）ＣＮＴ［８：０］を生成する。カウンタ信号ＣＮＴ［８：０］は、パルス信号である第２クロック信号ＤＩＶ＿ＣＬＫの立ち上がりエッジの数を計数した信号である。カウンタ信号ＣＮＴ［８：０］は、変換回路５によるシリアル－パラレル変換を制御する制御信号を生成するために用いられる。
カウンタ回路６１は、例えば図５Ａに示すような同期式カウンタ回路の場合、複数の組合せ論理回路６１１と、複数のフリップフロップ回路６１２とを含む。
組合せ論理回路６１１は、複数の論理ゲート回路を含んで構成される。また、各フリップフロップ回路６１２は、Ｄ端子、Ｑ端子、ＣＫ端子およびＸＲＳＴ端子を有する。各フリップフロップ回路６１２は、Ｑ端子からカウンタ信号ＣＮＴ［８：０］の各ビット（図５Ａに示すＣＮＴ０～ＣＮＴ８）を出力する。Ｄ端子には、組合せ論理回路６１１がカウンタ信号ＣＮＴ［８：０］に基づいて生成する、次のカウンタ信号ＮＥＸＴ＿ＣＮＴ［８：０］の各ビット（図５Ａに示すＮＥＸＴ＿ＣＮＴ０～ＮＥＸＴ＿ＣＮＴ８）が入力される。ＣＫ端子には、第２クロック信号ＤＩＶ＿ＣＬＫが入力され、ＸＲＳＴ端子には、チップセレクト信号ＳＣＳが入力される。
一般に、組合せ論理回路は、ＮＯＴ，ＡＮＤ、ＯＲ等の基本的な論理関数を計算する論理ゲートと、それらを接続する配線と、からなるフィードバックループをもたない回路である。組合せ論理回路は、いくつかの入力と出力（通常は１つ）を持ち、各入力値および出力値は０または１の値を取る。各出力値は、入力値の組み合せのみにより一意的に決まる。即ち、組合せ論理回路は論理関数を計算する。任意の論理関数は積和形論理式で表すことができる。従って、ＮＯＴ，ＡＮＤ，ＯＲの各論理ゲートを用いてＮＯＴ－ＡＮＤ－ＯＲの組合せ回路によって任意の論理関数を実現することができる。このような回路を一般にＡＮＤ－ＯＲ二段組合せ論理回路というが、論理回路は段数が多いと動作速度が遅くなることから、組合せ論理回路６１１は第１クロック信号ＳＣＬＫの上限周波数（従来、１．５ＭＨｚ程度）の律速部となりやすい。
垂直制御回路６２は、カウンタ回路６１から出力されたカウンタ信号ＣＮＴ［８：０］に基づいて、垂直スタートパルス信号ＳＲＩＮ＿Ｖおよびゲート活性信号ＥＮＢ＿Ｖを生成する。垂直スタートパルス信号ＳＲＩＮ＿Ｖは、アドレスデータＡ０～Ａ７の取り込みタイミング信号を生成するシフトレジスタのスタート信号である。垂直スタートパルス信号ＳＲＩＮ＿Ｖは、アドレスデータＡの先頭に合わせて活性する。なお、本明細書において、「信号が活性する」というときは、信号がオン状態（すなわち、Ｈ（ハイ）の状態）となることを意味し、「信号が非活性する」というときは、信号がオフ状態（すなわち、Ｌ（ロー）の状態）になることを意味する。ゲート活性信号ＥＮＢ＿Ｖは、ゲート信号線３１に供給されるゲート信号ＧＡＴＥの活性期間を決定する信号である。ゲート活性信号ＥＮＢ＿Ｖは、アドレスデータＡおよび画像データＤの転送後、ダミーデータＤＭを転送する際に活性する。
垂直制御回路６２は、例えば図５Ｂに示すように、組合せ論理回路６２１と、フリップフロップ回路６２２と、第１ワンショットパルス回路６２３と、第２ワンショットパルス回路６２４と、第３ワンショットパルス回路６２５と、論理和（ＯＲ）の論理ゲート回路（以下、ＯＲ回路ともいう）６２６と、ＲＳラッチ回路６２７とを含む。
組合せ論理回路６２１は、複数の論理ゲート回路を含んで構成される。組合せ論理回路６２１は、カウンタ回路６１によって生成されたカウンタ信号ＣＮＴ［８：０］に基づいて、第１制御信号ＣＳ１を生成し、フリップフロップ回路６２２に出力する。
フリップフロップ回路６２２は、Ｄ端子、Ｑ端子、ＣＫ端子およびＸＲＳＴ端子を有する。Ｄ端子には、組合せ論理回路６２１によって生成された第１制御信号ＣＳ１が入力される。ＣＫ端子には、第２クロック信号ＤＩＶ＿ＣＬＫが入力される。ＸＲＳＴ端子には、チップセレクト信号ＳＣＳが入力される。Ｑ端子は、第１ワンショットパルス回路６２３に接続される。フリップフロップ回路６２２は、第１制御信号ＣＳ１を第２クロック信号ＤＩＶ＿ＣＬＫの立ち上がりエッジで保持し、第１制御信号ＣＳ１を第１ワンショットパルス回路６２３に出力する。
第１ワンショットパルス回路６２３は、遅延回路と論理積（ＡＮＤ）の論理ゲート回路とを含む。第１ワンショットパルス回路６２３は、フリップフロップ回路６２２から出力された第１制御信号ＣＳ１の立ち上がりに合わせて第１トリガ信号ＴＳ１を生成し、ＯＲ回路６２６に出力する。
第２ワンショットパルス回路６２４は、遅延回路と論理積（ＡＮＤ）の論理ゲート回路とを含む。第２ワンショットパルス回路６２４は、チップセレクト信号ＳＣＳの立ち上がりに合わせて第２トリガ信号ＴＳ２を生成し、ＯＲ回路６２６に出力する。
第３ワンショットパルス回路６２５は、遅延回路と論理和否定（ＮＯＲ）の論理ゲート回路とを含む。第３ワンショットパルス回路６２５は、第２クロック信号ＤＩＶ＿ＣＬＫの立ち下がりに合わせて第３トリガ信号ＴＳ３を生成し、ＲＳラッチ回路６２７に出力する。
ＯＲ回路６２６は、第１ワンショットパルス回路６２３から出力された第１トリガ信号ＴＳ１、および第２ワンショットパルス回路６２４から出力された第２トリガ信号ＴＳ２の論理和を演算し、ＲＳラッチ回路６２７に出力する。
ＲＳラッチ回路６２７は、Ｓ端子、Ｒ端子およびＱ端子を有する。Ｓ端子には、ＯＲ回路６２６から出力された、第１トリガ信号ＴＳ１および第２トリガ信号ＴＳ２の論理和が入力される。Ｒ端子には、第３ワンショットパルス回路６２５から出力された第３トリガ信号ＴＳ３が入力される。ＲＳラッチ回路６２７は、Ｑ端子から垂直スタートパルス信号ＳＲＩＮ＿Ｖを出力する。ＲＳラッチ回路６２７の動作は公知である。例えば、ＲＳラッチ回路６２７は、Ｓ端子にＬ信号が入力され、Ｒ端子にＨ信号が入力された場合に、Ｑ端子から垂直スタートパルス信号ＳＲＩＮ＿ＶとしてのＬ信号を出力するとともに、Ｓ端子またはＲ端子に入力される信号に遷移が生じない、もしくはＳ端子またはＲ端子がともにＬ信号入力である限り、その出力状態を維持する。また、ＲＳラッチ回路は、Ｓ端子にＨ信号が入力され、Ｒ端子にＬ信号が入力された場合に、Ｑ端子から垂直スタートパルス信号ＳＲＩＮ＿ＶとしてのＨ信号を出力するとともに、Ｓ端子またはＲ端子に入力される信号に遷移が生じない、もしくはＳ端子またはＲ端子がともにＬ信号入力である限り、その出力状態を維持する。
垂直制御回路６２は、例えば図５Ｂに示すように、組合せ論理回路６２８と、フリップフロップ回路６２９とを含む。
組合せ論理回路６２８は、複数の論理ゲート回路を含んで構成される。組合せ論理回路６２８は、カウンタ回路６１によって生成されたカウンタ信号ＣＮＴ［８：０］に基づいて、第２制御信号ＣＳ２を生成し、フリップフロップ回路６２９に出力する。
フリップフロップ回路６２９は、Ｄ端子、Ｑ端子、ＣＫ端子およびＸＲＳＴ端子を有する。Ｄ端子には、組合せ論理回路６２８によって生成された第２制御信号ＣＳ２が入力される。ＣＫ端子には、第２クロック信号ＤＩＶ＿ＣＬＫが入力される。ＸＲＳＴ端子には、チップセレクト信号ＳＣＳが入力される。フリップフロップ回路６２９は、Ｑ端子からゲート活性信号ＥＮＢ＿Ｖを出力する。フリップフロップ回路６２９は、第２制御信号ＣＳ２を第２クロック信号ＤＩＶ＿ＣＬＫの立ち上がりエッジで保持し、ゲート活性信号ＥＮＢ＿Ｖとしての第２制御信号ＣＳ２を出力する。
水平制御回路６３は、例えば図５Ｃに示すように、組合せ論理回路６３１と、フリップフロップ回路６３２と、第４ワンショットパルス回路６３３と、第５ワンショットパルス回路６３４と、ＲＳラッチ回路６３５とを含む。
組合せ論理回路６３１は、複数の論理ゲート回路を含んで構成される。組合せ論理回路６３１は、カウンタ回路６１によって生成されたカウンタ信号ＣＮＴ［８：０］に基づいて、第３制御信号ＣＳ３を生成し、フリップフロップ回路６３２に出力する。
フリップフロップ回路６３２は、Ｄ端子、Ｑ端子、ＣＫ端子およびＸＲＳＴ端子を有する。Ｄ端子には、組合せ論理回路６３１によって生成された第３制御信号ＣＳ３が入力される。ＣＫ端子には、第２クロック信号ＤＩＶ＿ＣＬＫが入力される。ＸＲＳＴ端子には、チップセレクト信号ＳＣＳが入力される。Ｑ端子は、第４ワンショットパルス回路６３３に接続される。フリップフロップ回路６３２は、第３制御信号ＣＳ３を第２クロック信号ＤＩＶ＿ＣＬＫの立ち上がりエッジで保持し、第３制御信号ＣＳ３を第４ワンショットパルス回路６３３に出力する。
第４ワンショットパルス回路６３３は、遅延回路と論理積（ＡＮＤ）の論理ゲート回路とを含む。第４ワンショットパルス回路６３３は、フリップフロップ回路６３２から出力された第３制御信号ＣＳ３の立ち上がりに合わせて第４トリガ信号ＴＳ４を生成し、ＲＳラッチ回路６３５に出力する。
第５ワンショットパルス回路６３４は、遅延回路と論理和否定（ＮＯＲ）の論理ゲート回路とを含む。第５ワンショットパルス回路６３４は、チップセレクト信号ＳＣＳの立ち下がりに合わせて第５トリガ信号ＴＳ５を生成し、ＲＳラッチ回路６３５に出力する。
ＲＳラッチ回路６３５は、Ｓ端子、Ｒ端子およびＱ端子を有する。Ｓ端子には、第４ワンショットパルス回路６３３から出力された第４トリガ信号ＴＳ４が入力される。Ｒ端子には、第５ワンショットパルス回路６３４から出力された第５トリガ信号ＴＳ５が入力される。ＲＳラッチ回路６３５は、Ｑ端子から水平スタートパルス信号ＳＲＩＮ＿Ｈを出力する。ＲＳラッチ回路６３５の動作は公知である。例えば、ＲＳラッチ回路６３５は、Ｓ端子にＬ信号が入力され、Ｒ端子にＨ信号が入力された場合に、Ｑ端子から水平スタートパルス信号ＳＲＩＮ＿ＨとしてのＬ信号を出力するとともに、Ｓ端子またはＲ端子に入力される信号に遷移が生じない、もしくはＳ端子またはＲ端子がともにＬ信号入力である限り、その出力状態を維持する。また、ＲＳラッチ回路は、Ｓ端子にＨ信号が入力され、Ｒ端子にＬ信号が入力された場合に、Ｑ端子から水平スタートパルス信号ＳＲＩＮ＿ＨとしてのＨ信号を出力するとともに、Ｓ端子またはＲ端子に入力される信号に遷移が生じない、もしくはＳ端子またはＲ端子がともにＬ信号入力である限り、その出力状態を維持する。
水平制御回路６３は、例えば図５Ｃに示すように、組合せ論理回路６３６と、フリップフロップ回路６３７とを含む。
組合せ論理回路６３６は、複数の論理ゲート回路を含んで構成される。組合せ論理回路６３６は、カウンタ回路６１によって生成されたカウンタ信号ＣＮＴ［８：０］に基づいて、第４制御信号ＣＳ４を生成し、フリップフロップ回路６３７に出力する。
フリップフロップ回路６３７は、Ｄ端子、Ｑ端子、ＣＫ端子およびＸＲＳＴ端子を有する。Ｄ端子には、組合せ論理回路６３６によって生成された第４制御信号ＣＳ４が入力される。ＣＫ端子には、第２クロック信号ＤＩＶ＿ＣＬＫが入力される。ＸＲＳＴ端子には、チップセレクト信号ＳＣＳが入力される。フリップフロップ回路６３７は、Ｑ端子からデータ活性信号ＥＮＢ＿Ｈを出力する。フリップフロップ回路６３７は、第４制御信号ＣＳ４を第２クロック信号ＤＩＶ＿ＣＬＫの立ち上がりエッジで保持し、データ活性信号ＥＮＢ＿Ｈとしての第４制御信号ＣＳ４を出力する。
次に、本実施形態のドットマトリクス型表示装置１における変換回路５の回路構成の一例について説明する。変換回路５は、垂直変換回路５１と、水平変換回路５５とを含む。
垂直変換回路５１は、垂直制御回路６２から出力された垂直スタートパルス信号ＳＲＩＮ＿Ｖに基づいて、シリアル信号ＳＩに含まれるアドレスデータＡ０～Ａ７をパラレル変換する。垂直変換回路５１は、例えば図１に示すように、シフトレジスタ回路５２と、複数のラッチ活性信号回路５３と、複数のラッチ回路５４とを含む。
シフトレジスタ回路５２は、第１クロック信号ＳＣＬＫに同期して動作する。シフトレジスタ回路５２には、垂直制御回路６２から出力された垂直スタートパルス信号ＳＲＩＮ＿Ｖが入力される。
シフトレジスタ回路５２は、例えば図６Ａに示すように、直列に接続された複数段のフリップフロップ回路５２１を含む。複数段のフリップフロップ回路５２１の各々は、Ｄ端子、ＣＫ端子およびＱ端子を有する。ＣＫ端子には、第１クロック信号ＳＣＬＫが入力される。第１段のフリップフロップ回路５２１のＤ端子には、垂直制御回路６２から出力された垂直スタートパルス信号ＳＲＩＮ＿Ｖが入力される。複数段のフリップフロップ回路５２１は、垂直シフト信号ＳＲＶ１～ＳＲＶｎ（総称する場合、単に、「ＳＲＶ」と記載する）をそれぞれ出力する。ここで、ｎは、ゲート信号線３１の本数に応じて決まる正の整数であり、本実施形態では、ｎ＝８である。第２段以降のフリップフロップ回路５２１のＤ端子には、前段のフリップフロップ回路５２１のＱ端子が接続される。複数段のフリップフロップ回路５２１のＱ端子は、複数のラッチ活性信号回路５３にそれぞれ接続される。
例えば図１に示すように、複数段のフリップフロップ回路５２１は、複数のラッチ活性信号回路５３にそれぞれ接続され、複数のラッチ活性信号回路５３は、複数のラッチ回路５４にそれぞれ接続される。
複数のラッチ活性信号回路５３の各々は、例えば図６Ｂに示すように、インバータ回路５３１と、論理積否定（ＮＡＮＤ）の論理ゲート回路（以下、ＮＡＮＤ回路ともいう）５３２とを含む。ＮＡＮＤ回路５３２は、２つの入力端子を有し、一方の入力端子には、フリップフロップ回路５２１から出力された垂直シフト信号ＳＲＶが入力され、他方の入力端子には、インバータ回路５３１によって反転された第１クロック信号ＳＣＬＫが入力される。複数のラッチ活性信号回路５３は、複数のラッチ回路５４に垂直ラッチ活性信号ＬＴＶ１～ＬＴＶｎ（総称する場合、単に、「ＬＴＶ」と記載する）をそれぞれ出力する。
複数のラッチ回路５４の各々は、Ｄ端子、ＣＫ端子およびＱ端子を有し、ＣＫ端子には、該ラッチ回路５４に接続されたラッチ活性信号回路５３から出力された垂直ラッチ活性信号ＬＴＶが入力される。また、Ｄ端子には、信号供給装置から供給されたシリアル信号ＳＩが入力される。複数のラッチ回路５４は、ラッチ活性信号ＬＴＶがＨ信号である期間に、シリアル信号ＳＩに含まれるアドレスデータＡ０～Ａ７をそれぞれ取り込み、ラッチ活性信号ＬＴＶがＬ信号である期間は保持する。複数のラッチ回路５４は、例えば図２に示すように、Ｑ端子からアドレス信号ＧＳ０～ＧＳ７としてのアドレスデータＡ０～Ａ７をそれぞれ出力する。なお、図２では、ＧＳ０として出力されるアドレスデータＡ０およびＧＳ７として出力されるアドレスデータＡ７だけを示している。図２に示すＧＳ０，ＧＳ７において、ハッチングを付した領域は、ハイレベルまたはローレベルの何れであってもよい状態を示している。
ドットマトリクス型表示装置１は、デコーダ回路７と、ドライバ回路８とを備える。ドライバ回路８は、垂直ドライバ回路８１と、水平ドライバ回路８２とを含む。
デコーダ回路７は、制御回路６から出力されたゲート活性信号ＥＮＢ＿Ｖに基づいて、垂直変換回路５１から出力されるアドレス信号ＧＳ０～ＧＳ７をデコード（復号）し、複数本のゲート信号線３１のうちの何れかを選択するためのアドレスデコード信号ＤＥＣ１～ＤＥＣ２５６（総称する場合、単に、「ＤＥＣ」と記載する）を生成する。デコーダ回路７から出力されるアドレスデコード信号ＤＥＣは、垂直ドライバ回路８１に入力される。
デコーダ回路７は、例えば図８に示すように、複数の論理和否定（ＮＯＲ）の論理ゲート回路（以下、ＮＯＲ回路ともいう）７１を有する。本実施形態では、デコーダ回路７は、ゲート信号線３１の本数（２５６本）に等しい数のＮＯＲ回路７１を有し、各ＮＯＲ回路７１は、８つの入力端子を有する。各ＮＯＲ回路７１は、入力される信号の全てがＬ信号である場合にＨ信号を出力し、入力される信号のうち少なくとも１つがＨ信号である場合にＬ信号を出力する。
各ＮＯＲ回路７１には、垂直変換回路５１から出力されるアドレス信号ＧＳ０～ＧＳ７、およびアドレス信号ＧＳ０～ＧＳ７のそれぞれの反転信号ＸＧＳ０～ＸＧＳ７から成る１６個の信号のうちの８個の信号が入力される。複数のＮＯＲ回路７１に対して、それぞれ異なる組み合せの８個の信号が入力される。アドレス信号ＧＳ０～ＧＳ７および反転信号ＸＧＳ０～ＸＧＳ７の１６個の信号から異なる８個の信号を選び出す組み合せが２８＝２５６通りあるので、デコーダ回路７に入力する８個の信号によって、複数のＮＯＲ回路７１のうちの１つのＮＯＲ回路７１からＨ信号を出力させ、その他のＮＯＲ回路７１からＬ信号を出力させることができる。本実施形態では、例えば図８に示すように、各ＮＯＲ回路７１の８つの入力端子の前段にｋ個（ｋは０以上８以下の整数）のインバータ回路７２を配置することによって、アドレス信号ＧＳを反転している。複数のＮＯＲ回路７１のうち１つのＮＯＲ回路７１については、インバータ回路７２は配置されず、アドレス信号ＧＳがそのまま入力される。
垂直ドライバ回路８１は、デコーダ回路７の後段に配置される。垂直ドライバ回路８１は、例えば図９Ａに示すように、複数の論理積（ＡＮＤ）の論理ゲート回路（以下、ＡＮＤ回路ともいう）８１１を含み、複数のＡＮＤ回路８１１は、デコーダ回路７の複数のＮＯＲ回路７１の後段にそれぞれ配置される。
各ＡＮＤ回路８１１は、２つの入力端子を有し、一方の入力端子には、該ＡＮＤ回路８１１に接続されたＮＯＲ回路７１から出力されたアドレスデコード信号ＤＥＣが入力され、他方の入力端子には、制御回路６から出力されたゲート活性信号ＥＮＢ＿Ｖが入力される。複数のＡＮＤ回路８１１の出力端子は、複数本のゲート信号線３１にそれぞれ接続される。
複数のＡＮＤ回路８１１と複数本のゲート信号線３１とのそれぞれの間には、例えば図９Ａに示すように、バッファ回路８１２が配置されていてもよい。各ＡＮＤ回路８１１は、アドレスデコード信号ＤＥＣおよびゲート活性信号ＥＮＢ＿Ｖの両方がＨ信号である場合にＨ信号を出力し、アドレスデコード信号ＤＥＣおよびゲート活性信号ＥＮＢ＿Ｖのうちの少なくとも一方がＬ信号である場合にＬ信号を出力する。垂直ドライバ回路８１は、例えば図２に示すように、ゲート活性信号ＥＮＢ＿Ｖが活性化している（Ｈ信号である）場合に、複数本のゲート信号線３１のうちの１本に活性化するゲート信号ＧＡＴＥを出力することができる。
図９Ａに示した垂直ドライバ回路８１では、ＡＮＤ回路８１１を、論理積否定（ＮＡＮＤ）の論理ゲート回路と、該論理ゲート回路の出力を反転させるインバータ回路とで構成することによって、回路規模の増大を抑制している。
水平変換回路５５は、水平制御回路６３から出力された水平スタートパルス信号ＳＲＩＮ＿Ｈに基づいて、シリアル信号ＳＩに含まれる画像データＤ０～Ｄ２５５をパラレル変換する。水平変換回路５５は、例えば図７Ａに示すように、シフトレジスタ回路５６と、複数のラッチ活性信号回路５７と、複数のラッチ回路５８とを含む。
シフトレジスタ回路５６は、第１クロック信号ＳＣＬＫに同期して動作する。シフトレジスタ回路５６には、水平制御回路６３から出力された水平スタートパルス信号ＳＲＩＮ＿Ｈが入力される。
シフトレジスタ回路５６は、例えば図７Ａに示すように、直列に接続された複数段のフリップフロップ回路５６１を含む。また、例えば図１に示すように、複数段のフリップフロップ回路５６１は、複数のラッチ活性信号回路５７にそれぞれ接続され、複数のラッチ活性信号回路５７は、複数のラッチ回路５８にそれぞれ接続される。
シフトレジスタ回路５６の複数段のフリップフロップ回路５６１の各々は、Ｄ端子、ＣＫ端子およびＱ端子を有する。ＣＫ端子には、第１クロック信号ＳＣＬＫが入力される。第１段のフリップフロップ回路５６１のＤ端子には、水平制御回路６３から出力された水平スタートパルス信号ＳＲＩＮ＿Ｈが入力される。複数段のフリップフロップ回路５６１は、水平シフト信号ＳＲＨ１～ＳＲＨｍ（総称する場合、単に、「ＳＲＨ」と記載する）をそれぞれ出力する。ここで、ｍは、ソース信号線３２の本数に等しい正の整数であり、本実施形態では、ｍ＝２５６である。第２段以降のフリップフロップ回路５６１のＤ端子には、前段のフリップフロップ回路５６１のＱ端子が接続される。複数段のフリップフロップ回路５６１のＱ端子は、複数のラッチ活性信号回路５７にそれぞれ接続される。
複数のラッチ活性信号回路５７の各々は、例えば図７Ｂに示すように、インバータ回路５７１と、論理積否定（ＮＡＮＤ）の論理ゲート回路（以下、ＮＡＮＤ回路ともいう）５７２とを含む。ＮＡＮＤ回路５７２は、２つの入力端子を有し、一方の入力端子には、フリップフロップ回路５６１から出力された水平シフト信号ＳＲＨが入力され、他方の入力端子には、インバータ回路５７１によって反転された第１クロック信号ＳＣＬＫが入力される。複数のラッチ活性信号回路５７は、複数のラッチ回路５８に水平ラッチ活性信号ＬＴＨ１～ＬＴＨｍ（総称する場合、単に、「ＬＴＨ」と記載する）をそれぞれ出力する。
複数のラッチ回路５８の各々は、Ｄ端子、ＣＫ端子およびＱ端子を有し、ＣＫ端子には、該ラッチ回路５８に接続されたラッチ活性信号回路５７から出力された水平ラッチ活性信号ＬＴＨが入力される。また、Ｄ端子には、信号供給装置から供給されたシリアル信号ＳＩが入力される。複数のラッチ回路５８は、ラッチ活性信号ＬＴＨがＨ信号である期間、シリアル信号ＳＩに含まれる画像データＤ０～Ｄ２５５をそれぞれ取り込み、ラッチ活性信号ＬＴＨがＬ信号である期間は保持する。複数のラッチ回路５８は、例えば図２に示すように、Ｑ端子からデータ信号ＤＡＴＡ１～ＤＡＴＡ２５６としての画像データＤ０～Ｄ２５５をそれぞれ出力する。なお、図２では、ＤＡＴＡ１として出力される画像データＤ０およびＤＡＴＡ２５６として出力される画像データＤ２５５だけを示している。図２に示すＤＡＴＡ１，ＤＡＴＡ２５６において、ハッチングを付した領域は、ハイレベルまたはローレベルの何れであってもよい状態を示している。
水平ドライバ回路８２は、水平変換回路５５の後段に配置される。水平ドライバ回路８２、例えば図９Ｂに示すように、複数の論理積（ＡＮＤ）の論理ゲート回路（以下、ＡＮＤ回路ともいう）８２１を含み、複数のＡＮＤ回路８２１は、水平変換回路５５の複数のラッチ回路５８の後段にそれぞれ配置される。
各ＡＮＤ回路８２１は、２つの入力端子を有し、一方の入力端子には、該ＡＮＤ回路８２１に接続されたラッチ回路５８から出力されたデータ信号ＤＡＴＡが入力され、他方の入力端子には、制御回路６から出力されたデータ活性信号ＥＮＢ＿Ｈが入力される。複数のＡＮＤ回路８２１の出力端子は、複数本のソース信号線３２にそれぞれ接続される。
複数のＡＮＤ回路８２１と複数本のソース信号線３２とのそれぞれの間には、例えば図９Ｂに示すように、バッファ回路８２２が配置されていてもよい。各ＡＮＤ回路８２１は、データ信号ＤＡＴＡおよびデータ活性信号ＥＮＢ＿Ｈの両方がＨ信号である場合にＨ信号を出力し、データ信号ＤＡＴＡおよびデータ活性信号ＥＮＢ＿Ｈのうちの少なくとも一方がＬ信号である場合にＬ信号を出力する。水平ドライバ回路８２は、例えば図２に示すように、データ活性信号ＥＮＢ＿Ｈが活性化している（Ｈ信号である）場合に、複数本のソース信号線３２に書込みデータ信号ＳＩＧ１～ＳＩＧ２５６（総称する場合、単に、「ＳＩＧ」と記載する）をそれぞれ出力することができる。
図９Ｂに示した水平ドライバ回路では、ＡＮＤ回路８２１を、論理積否定（ＮＡＮＤ）の論理ゲート回路と、該論理ゲート回路の出力を反転させるインバータ回路とで構成することによって、回路規模の増大を抑制している。
本実施形態のドットマトリクス型表示装置１では、制御回路６、特にカウンタ回路６１が、第１クロック信号ＳＣＬＫを２分周した第２クロック信号ＤＩＶ＿ＣＬＫに同期して動作する。カウンタ回路６１は、その動作速度を規定する組み合わせ論理回路６１１（図５Ａに記載）を含む。そのため、カウンタ回路６１における遅延時間Ｔ＿ｄｅｌａｙは、第２クロック信号ＤＩＶ＿ＣＬＫのクロック周期Ｔ２に依存せず、カウンタ回路６１の回路構成だけによって決まる。即ち、従来、カウンタ回路６１における組み合わせ論理回路６１１が、第１クロック信号ＳＣＬＫの上限周波数の律速部となっていた。例えば、従来、第１クロック信号ＳＣＬＫの上限周波数は１．５ＭＨｚ程度であり、第１クロック信号ＳＣＬＫの周波数を１．５ＭＨｚ程度よりも高速化することが難しかった。そこで、本発明者は、第１クロック信号ＳＣＬＫの周波数を高速化しても、カウンタ回路６１を従来と同程度の周波数で動作させればよいことに想到した。カウンタ回路６１が、第２クロック信号ＤＩＶ＿ＣＬＫに同期して正常に動作するためには、組合せ論理回路６１１がカウンタ信号ＣＮＴ［８：０］の受信から次のカウンタ信号ＮＥＸＴ＿ＣＮＴ［８：０］を生成するまでの遅延時間Ｔ＿ｄｅｌａｙが、クロック周期Ｔ２以下であるとの条件を満たす必要があり、この条件によって、クロック周期Ｔ２の最小値Ｔ２＿ｍｉｎを決定すればよい。本実施形態のドットマトリクス型表示装置１では、例えば図１０に示すように、Ｔ＿ｄｅｌａｙ≦Ｔ２＿ｍｉｎとすることができる。第２クロック信号ＤＩＶ＿ＣＬＫは、第１クロック信号ＳＣＬＫを２分周した信号であるため、第１クロック信号ＳＣＬＫは、そのクロック周期Ｔ１の最小値Ｔ１＿ｍｉｎを、Ｔ＿ｄｅｌａｙ／２と高速化することができる。例えば、第１クロック信号ＳＣＬＫの周波数を３．０ＭＨｚ程度とし、第２クロック信号ＤＩＶ＿ＣＬＫの周波数を１．５ＭＨｚ程度とすることができる。
従来のドットマトリクス型表示装置では、カウンタ回路が外部装置から供給される外部クロック信号（第１クロック信号ＳＣＬＫに相当する）に同期して動作するため、カウンタ回路が正常に動作するためには、外部クロック信号の周期の最小値が、カウンタ回路の遅延時間に等しくなる。
このことから、本実施形態のドットマトリクス型表示装置１では、従来のドットマトリクス型表示装置と比較して、第１クロック信号ＳＣＬＫの周波数を２倍にできることが分かる。本実施形態のドットマトリクス型表示装置１によれば、第１クロック信号ＳＣＬＫの周波数を高くすることができるため、シリアル信号ＳＩの転送時間を短くする等、表示制御を高速化することができる。
また、本実施形態のドットマトリクス型表示装置１では、垂直変換回路５１は、垂直スタートパルス信号ＳＲＩＮ＿Ｖと、シリアル入力されたシリアル信号ＳＩに含まれるアドレスデータＡとに基づいて、パラレル信号であるアドレス信号ＧＳを生成する。このため、外部からアドレスデータＡを入力するための配線構造を簡素化することができる。また、垂直変換回路５１は、シリアル入力されたアドレスデータＡをパラレル信号であるアドレス信号ＧＳに変換して出力するため、アドレス信号ＧＳの転送時間を短く維持することができる。
デコーダ回路７は、アドレス信号ＧＳ０～ＧＳ７に基づいて、複数本（２５６本）のゲート信号線３１に供給されるアドレスデコード信号ＤＥＣ１～ＤＥＣ２５６を生成する。これにより、複数本のゲート信号線３１を、ゲート信号線３１の本数より少ない数のアドレス信号ＧＳ０～ＧＳ７によって駆動することができる。このため、外部からアドレスデータＡを入力するための配線構造を簡素化し、垂直変換回路５１の回路規模を低減することができる。
本開示の計時装置は、本開示のドットマトリクス型表示装置１を備えた計時装置であって、経過時間の最小単位を制御する経時制御部を備えた構成である。この構成により、高速駆動が可能な本開示のドットマトリクス型表示装置１を備えていることから、経過時間の最小単位を、１秒単位、０．１秒単位、０．０１秒単位、０．００１秒単位等のように、幅広く制御することが可能となる。従って、本開示の計時装置は、スポーツ等の運動競技、自動車レースおよび飛行機レース等のスピードレースに使用するストップウォッチ、高速度撮影機器に使用する時間表示部などに適用することができる。
経時制御部は、ドットマトリクス型表示装置１の内部または外部に備わった、ＩＣ，ＬＳＩ等の駆動素子の、ＲＡＭ，ＲＯＭ等の記憶部に格納されたプログラムソフトウェアであってもよい。また経時制御部は、ドットマトリクス型表示装置１の内部または外部に備わった回路基板上に形成された経時制御回路等であってもよい。
図１１は、本開示のドットマトリクス型表示装置１を備えた計時装置２００の模式的な正面図である。ドットマトリクス型表示装置１は、計時装置２００の表示部２０１に組み込まれている。表示部２０１は、表示領域２０２，２０３，２０４を有している。計時装置２００は、ストップウォッチ、ストップウォッチ機能を有するデジタルウォッチ、ストップウォッチ機能を有するスマートウォッチ等であってもよいが、図１１の例はストップウォッチ機能を有するデジタルウォッチである。計時装置２００は、周辺部に計時開始ボタン２０５、計時停止ボタン２０６、経過時間の最小単位変更ボタン２０７を備えている。経過時間の最小単位は、ボタン２０７を押す度に、経時制御部２０８を介して、１秒単位、０．１秒単位、０．０１秒単位、０．００１秒単位に循環的に変更される。経時制御部２０８は、計時装置２００に内蔵されている。計時タイミングは、計時開始ボタン２０５および計時停止ボタン２０６で制御されるが、光センサ、赤外線センサ等の人感センサを用いて、電気的に計時タイミングを制御してもよい。その場合、より高い精度で計時することができる。
本開示のドットマトリクス型表示装置によれば、アドレスデータおよび画像データの転送時間を短縮し、かつ書き換え駆動を制御する制御回路を正常に動作させることができる。即ち、画像データの転送時間を短縮するために第１クロック信号のクロック周波数を高くしても、制御回路は、第１クロック信号の周波数よりも低い周波数の第２クロック信号、例えば従来と同程度のクロック周波数とされた第２クロック信号に基づいて、変換回路によるシリアルパラレル変換のタイミングを制御することができる。その結果、制御回路を正常に動作させることができる。
本開示の計時装置によれば、高速駆動が可能な本開示のドットマトリクス型表示装置を備えていることから、経過時間の最小単位を、１秒単位、０．１秒単位、０．０１秒単位、０．００１秒単位等のように、幅広く制御することが可能となる。
以上、本開示の各実施形態について詳細に説明したが、また、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。
本開示のドットマトリクス型表示装置は、各種の電子機器に適用できる。その電子機器としては、例えば、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、自動車等の乗り物の計器用インジケータ、インスツルメントパネル、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンタ、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療用表示装置、デジタル表示式腕時計、スマートウォッチ、駅および空港等に設置される案内表示装置等がある。
１ ドットマトリクス型表示装置
２ 基板
３ 表示部
３１ ゲート信号線
３２ ソース信号線
３３ 画素回路
３３１ 書込みスイッチ回路
３３２ ラッチ回路
３３２ａ，３３２ｂ ＣＭＯＳインバータ
３３３ 画素電位生成回路
３３４ 液晶素子
３３４ａ 画素電極
３３４ｂ 液晶
３３４ｃ 対向電極
４ 分周回路
４１ フリップフロップ回路
４２ インバータ回路
５ 変換回路
５１ 垂直変換回路
５２ シフトレジスタ回路
５２１ フリップフロップ回路
５３ ラッチ活性信号回路
５３１ インバータ回路
５３２ 論理ゲート回路（ＮＡＮＤ回路）
５４ ラッチ回路
５５ 水平変換回路
５６ シフトレジスタ回路
５６１ フリップフロップ回路
５７ ラッチ活性信号回路
５７１ インバータ回路
５７２ 論理ゲート回路（ＮＡＮＤ回路）
５８ ラッチ回路
６ 制御回路
６１ カウンタ回路
６１１ 組合せ論理回路
６１２ フリップフロップ回路
６２ 垂直制御回路
６２１ 組合せ論理回路
６２２ フリップフロップ回路
６２３ 第１ワンショットパルス回路
６２４ 第２ワンショットパルス回路
６２５ 第３ワンショットパルス回路
６２６ 論理ゲート回路（ＯＲ回路）
６２７ ＲＳラッチ回路
６２８ 組合せ論理回路
６２９ フリップフロップ回路
６３ 水平制御回路
６３１ 組合せ論理回路
６３２ フリップフロップ回路
６３３ 第４ワンショットパルス回路
６３４ 第５ワンショットパルス回路
６３５ ＲＳラッチ回路
６３６ 組合せ論理回路
６３７ フリップフロップ回路
７ デコーダ回路
７１ 論理ゲート回路（ＮＯＲ回路）
７２ インバータ回路
８ ドライバ回路
８１ 垂直ドライバ回路
８１１ 論理ゲート回路（ＡＮＤ回路）
８１２ バッファ回路
８２ 水平ドライバ回路
８２１ 論理ゲート回路（ＡＮＤ回路）
８２２ バッファ回路
２００ 計時装置
２０１ 表示部
２０２，２０３，２０４ 表示領域
２０５ 計時開始ボタン
２０６ 計時停止ボタン
２０７ 最小単位変更ボタン
２０８ 計時制御部

Claims (11)

  1. 第１方向に延びる複数のゲート信号線、前記第１方向と交差する第２方向に延びる複数のソース信号線、および前記複数のゲート信号線と前記複数のソース信号線との交差部に対応して配置される複数の画素回路を有する表示部と、
    外部からシリアルインターフェースを介して入力されるシリアル信号であって、画像データの書き換えが行われる画素回路を特定するためのアドレスデータと前記画素回路に供給される前記画像データとを含むシリアル信号を、外部から入力される第１クロック信号に同期して取り込み、取り込んだ前記シリアル信号をパラレル信号に変換する変換回路と、
    前記第１クロック信号の周波数よりも低い周波数の第２クロック信号に基づいて、前記変換回路によるシリアルパラレル変換のタイミングを制御する制御信号を生成する制御回路と、を備え、
    前記複数の画素回路は、それぞれ前記画像データを保持するラッチ回路を備え、前記画像データの書き換えが行われない前記画素回路は、前記ラッチ回路に保持されている前記画像データを用いて静止画駆動を実行し、
    前記シリアル信号は、書き換え駆動のために用いられないダミーデータを含み、前記ダミーデータは、前記アドレスデータおよび前記画像データに続いて前記変換回路に転送され、
    前記ダミーデータの転送期間は、前記画像データの書き換えが行われる前記画素回路を特定するためのアドレス信号に基づくゲート信号が前記ゲート信号線に供給される前記ゲート信号の活性期間であるとともに、前記画像データに基づくソース信号が前記ソース信号線に供給される前記ソース信号の活性期間であり、
    前記ダミーデータの転送期間は、前記画像データの転送期間より短い、ドットマトリクス型表示装置。
  2. 前記第１クロック信号の周波数を制御するクロック周波数制御部を備える、請求項１に記載のドットマトリクス型表示装置。
  3. 前記第１クロック信号に基づいて、該第１クロック信号を分周した前記第２クロック信号を生成する分周回路を備える、請求項１または２に記載のドットマトリクス型表示装置。
  4. 前記第１クロック信号を生成する第１クロック信号発生部と、前記第２クロック信号を生成する第２クロック信号発生部と、を備える、請求項１に記載のドットマトリクス型表示装置。
  5. 前記制御回路は、前記第２クロック信号の立ち上がりエッジの数を計数して得られる計数信号に基づいて、前記制御信号を生成する、請求項１～４のいずれかに記載のドットマトリクス型表示装置。
  6. 前記制御回路は、前記第２クロック信号に同期して前記計数信号を生成する計数回路を含む、請求項５に記載のドットマトリクス型表示装置。
  7. 前記変換回路は、垂直変換回路を有し、
    前記垂直変換回路は、前記制御信号に基づいて、前記シリアル信号に含まれる前記アドレスデータをパラレル信号に変換し、前記アドレス信号を生成する、請求項１～６のいずれかに記載のドットマトリクス型表示装置。
  8. 前記垂直変換回路は、デコーダ回路を有し、
    前記デコーダ回路は、前記アドレス信号に基づいて、前記複数本のゲート信号線に供給されるアドレスデコード信号を生成する、請求項７に記載のドットマトリクス型表示装置。
  9. 前記変換回路は、水平変換回路を有し、
    前記水平変換回路は、前記制御信号に基づいて、前記シリアル信号に含まれる前記画像データをパラレル信号に変換し、前記複数本のソース信号線に供給されるデータ信号を生成する、請求項１～８のいずれかに記載のドットマトリクス型表示装置。
  10. 前記ラッチ回路が複数のビットを保持することによって、前記画素回路は階調表示を行う請求項１に記載の表示装置。
  11. 請求項１～１０のいずれかに記載のドットマトリクス型表示装置を備えた計時装置であって、
    経過時間の最小単位を制御する経時制御部を備えた計時装置。
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