JP3632957B2

JP3632957B2 - アクティブマトリクス型表示装置

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Publication number: JP3632957B2
Application number: JP2001050008A
Authority: JP
Inventors: 潤小山; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-02-26
Filing date: 2001-02-26
Publication date: 2005-03-30
Anticipated expiration: 2020-03-30
Also published as: JP2001282209A

Description

【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型の表示装置に関する。
アクティブマトリクス型の表示装置とは、マトリクスの各交差部に画素が配置され、全ての画素にはスイッチング用の素子が設けられており、画像情報はスイッチング素子のオン／オフによって制御されるものをいう。このような表示装置の表示媒体としては液晶、プラズマ、その他、電気的に光学特性（反射率、屈折率、透過率、発光強度等）を変化させることが可能な物体、状態を用いる。本発明ではスイッチング素子として、特に三端子素子、すなわち、ゲート、ソース、ドレインを有する電界効果型トランジスタを用いるものに関する。
【０００２】
また、本発明の記述においては、マトリクスにおける行とは、当該行に平行に配置された信号線（ゲート線）が当該行のトランジスタのゲート電極に接続されているものを言い、列とは、当該列に平行に配置された信号線（ソース線）が当該列のトランジスタのソース（もしくはドレイン）に接続されているものを言う。さらに、ゲイト線を駆動する回路をゲートドライバ、ソース線を駆動する回路をソースドライバと称する。
【０００３】
【従来の技術】
ＣＲＴに代わる新しい表示装置として、薄型表示装置（フラット・パネル・ディスプレー、ＦＰＤ）が開発された。その代表的なものはアクティブマトリクス型の表示装置である。これは、画面を画素に分割し、個々の画素にスイッチング素子を設け、これによって画素に保持される表示情報を制御するものである。代表的には、ＴＮ（ツイステッド・ネマティック）液晶を用いた薄膜トランジスタ（ＴＦＴ）アクティブマトリクス・ディスプレーがある。
【０００４】
この場合には、表示媒体はＴＮ液晶であり、画像情報は画素の電圧である。すなわち、画素に保持される電圧によって表示媒体であるＴＮ液晶の透過率を制御するものである。従来、このようなアクティブマトリクス型表示装置においては、上の行から順に下の行に走査することによって全ての画素の表示内容を更新し、画像を書き換えていた。この書換えの頻度は毎フレームごと、すなわち、１秒間に３０〜６０回（３０〜６０Ｈｚ）であった。
【０００５】
【発明が解決しようとする課題】
しかしながら、表示内容によっては、必ずしもこのような頻度での書換えは不必要である。例えば、静止画であれば、画素に保持されている電圧が表示に耐えない程度にまで低下するまで、書き換える必要はない。また、動画であっても、全ての画素が絶えず異なった画像情報を表示しているわけでもない。
書換えをおこなうにはそのために信号の出力が必要であり、消費電力を増加せしめる要因となっていた。これは携帯用途には大きな障害であった。本発明はこのような現状に鑑みてなされたものであり、書換えを必要最小限に留めることによって消費電力の低減を目的とするものである。
【０００６】
【課題を解決するための手段】
本発明は、上記目的を満足するために以下の過程を有することを特徴とする。まず、ある行の画素に与えられるべき信号が、その直前のフレームの信号と比較する。そして、当該行の少なくとも１つの画素において直前のフレームと信号が異なる場合にのみ、書換えが必要であるとの信号（リフレッシュパルス）を発する。
そして、前記リフレッシュパルスを用いて当該行のゲイト線にゲイトパルスを印加し、当該行のアクティブマトリクスのトランジスタのゲイト電極をＯＮ状態とすることによって書換えをおこなう。
【０００７】
もし、当該行の全ての画素が全く直前のフレームと同じである場合にはリフレッシュパルスは原則として発せられない。しかしながら、画像情報が全く同じ状態が極めて長時間のフレームにわたって持続する場合にはその期間の間、ずっと書換えがおこなわれず、様々な不都合が生じる。例えば、表示媒体としてＴＮ液晶を用いる場合であれば、長時間、同じ極性の電圧が印加されていると、電気分解を起こして劣化するので、定期的に極性を反転させることが必要である。また、アクティブマトリクスのスイッチング素子として単一のトランジスタのみを用いる場合には、ソース／ドレイン間のリーク電流等によって画素に蓄えられた画像情報（電圧等）が変化する。
【０００８】
このため、本発明では全く画像情報が変化しない場合であっても、何フレームかに１度は強制的に画素を書換えることとする。また、表示媒体として液晶材料を用いる場合には、この強制的に画素を書き換える過程において、液晶に印加される電圧を反転させる（交流化）と好都合である。
このように必要とされる画素、行のみを書換え、全体と書き換える頻度を低下させることによって、消費電力を低下させることができる。さらに、定期的な書換えにおいて、表示特性を劣化させないためには、以下のように書換えをおこなうと効果的である。
【０００９】
すなわち、第１行、第２行、第３行、．．．、第１９行、第２０行という、全部で２０行のマトリクスを考える。このマトリクスにおいては、全く同じ画像が表示されているものとする。そして、５フレームに１回の割合で強制的に書換えをおこなうものとする。
最も簡単な方式は、第１フレームで全行を書換え、第２〜第５フレームでは全く書換えをおこなわないという方式である。しかしながら、このような方式では第１フレームから第５フレームの間に画素の電圧が降下する等の減少によって、明るさが変化する。そして、第６フレームで書換えがおこなわれることによって第１フレームと同じ明るさが得られることとなる。
【００１０】
１フレームの周期は３０ｍｓｅｃとすれば、書換えの間隔は１５０ｍｓｅｃであり、第６フレームでの書換えによる明るさの変化は肉眼で十分に観察される。すなわち、フリッカーが生じることとなる。
この問題を解決するには書換えを第１フレームのみにおこなうのではなく、第１〜第５フレームに分散させておこなうとよい。すなわち、１フレームにつき４行の書換えをおこなう。例えば、第１フレームでは、第１行、第６行、第１１行、第１６行のみを強制的に書換え、続く、第２フレームでは、第２行、第７行、第１２行、第１７行を、第３フレームでは、第３行、第８行、第１３行、第１８行を、第４フレームでは、第４行、第９行、第１４行、第１９行を、第５フレームでは、第５行、第１０行、第１５行、第２０行を、書き換えるという方式である。第６フレーム以降も同様に書換えおこなう。他にも同様な振り分けが可能であろう。
【００１１】
より一般的に記述すれば、全マトリクスをＮ群の行に分割し、各群はｍ本の行からなっているものとすると、１フレームにおいてはＮ本の行を強制的に書換え、ｍフレームで全ての行の書換えをおこなうということである。
この場合、例えば、上記の第１行は第１群第１行、第７行は第２群第２行、第１４行は第３群第４行、第２０行は第４群第５行というように名付けることができる。しかしながら、群、行に関してはこれ以外の番号を付けることも可能である。
【００１２】
このように強制的な書換えを分散しておこなうことによって、フリッカーを目立たなくさせることができる。その典型的な例としては、各群の第１行を強制的に書き換えたフレーム（これを第１フレームと称する）から（ｋ−１）番目（第ｋフレーム、ｋ＝１、２、３、．．．、ｍ）においては、第ｋ行が強制的に書き換えられる、という規則がある。上記の例もこれにあたる。
【００１３】
しかしながら、このような規則性が全く無くとも、少なくとも、ｍ個の連続するフレームにおいては、任意のｍ本の行からなるゲイト線群において、１つのフレームにおいて１行づつ強制的に書き換えられ、かつ、当該群の全ての行が書き換えられる、という規則を満たせばよい。
【００１４】
また、別の側面から本発明を捉えると、ある行が強制的に書き換えられたフレーム（これを第１フレームと称する）からｍ番目のフレーム（第（ｍ＋１）フレーム）においては、再び当該行が強制的に書き換えられるという規則を満たせばよいことが分かる。
さらに、液晶材料を表示媒体とする場合には、第（ｍ＋１）フレームにおいて当該行中の画素に印加される電圧の極性は第１フレームおよび第（２ｍ＋１）フレームにおいて、同じ画素に印加される電圧の極性と逆であると都合がよい。すなわち、このような強制的な書換えを利用して液晶材料に不可欠な交流化が可能だからである。
【００１５】
【実施例】
〔実施例１〕本実施例を図１〜図１０に示す。本実施例の回路構成は図１に示すようになっている。アクティブマトリクスは電界効果型トランジスタ（例えば、薄膜トランジスタ）をスイッチング素子としたもので、Ｎ×ｍ行、Ｍ列の規模である。なお、行はＮ個の群に分けられ、各群にはｍ本のゲート線がある。第ｉ群第ｊ行のゲート線を（ｉ．ｊ）と記述する。
アナログの映像信号（Ｖｉｄｅｏ信号）はＡ／Ｄコンバータにおいてデジタル信号とされ、メモリに送られる。一方、映像信号のうちの同期信号は同期分離回路で分離され、クロックジェネレータ回路に送られる。
【００１６】
メモリはメモリ１とメモリ２の２つ、もしくはそれ以上を用意する。そして、スイッチＳ１によって、メモリ１かメモリ２のいずれかにデータを送る。一方、メモリに蓄積されたデータはただちに読み取られる。これは、スイッチＳ２によって、メモリ１もしくはメモリ２から読み取られるが、Ｓ１の接続していない法のメモリから読み取る必要がある。
【００１７】
このようにメモリを２つ以上も使用して、書き込みと読出の操作をおこなうのは、データの順序を変換する必要があるからである。すなわち、通常の映像信号では、
（１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ）
（２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ）
（３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ）
（４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ）
．．．．．．．．．．．．．．．．．．．
（Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ）
という順番でデータが並んでいるが、本実施例では走査の順序を後で示すように変更して、
（１．１）、（２．１）、（３．１）、（４．１）、．．．（Ｎ．１）
（１．２）、（２．２）、（３．２）、（４．２）、．．．（Ｎ．２）
（１．３）、（２．３）、（３．３）、（４．３）、．．．（Ｎ．３）
（１．４）、（２．４）、（３．４）、（４．４）、．．．（Ｎ．４）
．．．．．．．．．．．．．．．．．．．
（１．ｍ）、（２．ｍ）、（３．ｍ）、（４．ｍ）、．．．（Ｎ．ｍ）
という順番でおこなう必要があるためである。
【００１８】
このようにデータの順序の変更された信号はフレームメモリおよびデータ比較回路に送られる。また、データはソースドライバにも送られる。ソースドライバがデジタル方式（デジタル入力によってアナログ出力が得られる）であれば、そのまま接続して構わないが、アナログ方式であれば、ソースドライバの前段階でＤ／Ａ変換することが必要である。
さて、データ比較回路の回路の詳細を図２に示す。フレームメモリでは１フレーム前のデータが蓄積されている。そして、シフトレジスタ１においては当該行の現在のフレームのデータが、シフトレジスタ２においては当該行直前のフレームのデータが、それぞれラッチ回路に送られる。
【００１９】
例えば、現在、ゲートドライバからは、第ｉ群第ｊ行に出力されているとする。このときには、第ｉ群第ｊ行の現在のデータがラッチ１に、１フレーム前のデータがラッチ２に蓄積される。１行にはＭ個の画素があり、個々の画素のデータは右側に示されたＭ個のＥＸＯＲ回路によって比較される。もし、現在と１フレーム前のデータが異なっていた場合にはＥＸＯＲ回路から次段のＯＲ回路に出力される。すなわち、Ｍ個の画素のデータの比較において１か所でも異なったものがあった場合にはＯＲ回路から次のリフレッシュパルス発生回路へ信号が送られる。
第ｉ群第ｊ行の比較が終了したら、次の第（ｉ＋１）群第ｊ行の比較が開始される。このようにして次々とデータが比較される。
【００２０】
データ比較回路からの出力はリフレッシュパルス発生回路に入力され、ゲートドライバとアクティブマトリクスの間に設けられたＡＮＤ回路列に送られる。データ比較回路から出力があったということは、当該行（例えば、第ｉ群第ｊ行）の情報がその直前のフレームと異なっていたということであるので、当該行は書き換える必要があるので、ゲートパルスを発生させる必要がある。図３から明らかなように、データ比較信号があった場合にはＯＲ回路によって直ちにリフレッシュパルスがＡＮＤ回路列に出力される。そして、そのときにゲートドライバから出力のある行（すなわち、第ｉ群第ｊ行）のＡＮＤ回路が動作して、ゲートパルスが出力される。
【００２１】
もし、データ比較信号の出力がない場合には、定期的に強制的に書換えをおこなうような信号をＡＮＤ回路列に出力しなければならない。そのための回路が図３に示される。簡単のためにＮ＝４、ｍ＝５の２０行のマトリクスを考えてみると、そのときの図３の▲１▼〜▲５▼の各点における信号およびリフレッシュパルス出力のタイムチャートは図４のようになる。ここで、水平クロックは１フレーム内に２０個のパルスを有している。これをＮ（＝４）分周することによって１フレーム内に５個のパルスまでパルス数を減らす。
【００２２】
そして、このパルスによって遅延回路（ＤＦＦ）を動作させ、最終的にリフレッシュパルスを形成する。このリフレッシュパルスは１フレームと同じ時間ずつ遅れて、５フレームで一巡する。図４の第５フレームと第６フレームの間ではリフレッシュパルスがつながっている。もし、データ比較回路からの信号がなければ（すなわち画像情報が全く変化しなければ）、リフレッシュパルスとしては、図４に示されるもののみが出力される。
次にゲートドライバについて説明する。先にも説明したように本実施例では走査の順番が通常の場合と異なっているため、ゲートドライバも独特な構成となる。ドライバの例を図８に示す。すなわち、本実施例ではｍ個のＮ段シフトレジスタが並列に形成されている。そして、各シフトレジスタのスタートパルスＳＰ_１〜ＳＰ_ｍは図５もしくは図６に示す回路によって合成される。
【００２３】
このような回路を用いて、Ｎ＝４、ｍ＝５のマトリクスにおけるゲートドライバから出力されるＡＮＤ回路列の直前のパルスのタイムチャートは図９のようになる。図中の丸数字はパルスの順番で、図に示すように、第１群第１行、第２群第１行、第３群第１行、第４群第１行、第１群第２行、第２群第２行、．．．というようにパルスが出力される。
このようにして合成されたゲートドライバからの出力パルス（ＳＲ出力）はリフレッシュパルスとＡＮＤ回路列によって合成される。その場合のタイムチャートを図１０に示す。簡単のため、画像は静止画で、したがって、データ比較回路からの出力はないとする。また、図１０では、第１群第４行（１．４）、第２群第２行（２．２）、第３群第５行（３．５）、第４群第１行（４．１）のみを示すが、他の行の同様である。各行のシフトレジスタ（ＳＲ）とも、第１〜第５フレームにおいて、定期的にパルスを出力している。このＳＲ出力とリフレッシュパルスの重なった場合のみゲートパルス出力としてマトリクスに送られる。
【００２４】
例えば、（１．４）についてみると、第１〜第３フレームおよび第５フレームでは、ＳＲ出力時にリフレッシュパルスは同時に出力されていない。したがって、ＡＮＤ回路は作動せず、リフレッシュパルスとＳＲ出力が重なる第４フレームのみゲートパルス出力が得られる。同様に、（２．２）においては第２フレーム、（３．５）においては第５フレーム、（４．１）においては第１フレームのみにゲートパルス出力が得られる。
すなわち、本実施例では第ｉ群第ｊ行においては第ｊフレームにおいてのみゲートパルスが出力される。
なお、データ比較回路から出力があれば、随時、リフレッシュパルスが出力され、当該行のゲートパルスが出力されるのは言うまでもない。
【００２５】
〔実施例２〕本実施例を図１１〜図１４に示す。本実施例の回路構成は図１０に示すようになっている。アクティブマトリクスは電界効果型トランジスタ（例えば、薄膜トランジスタ）をスイッチング素子としたもので、Ｎ×ｍ行、Ｍ列の規模である。なお、行はＮ個の群に分けられ、各群にはｍ本のゲート線がある。第ｉ群第ｊ行のゲート線を（ｉ．ｊ）と記述する。
【００２６】
アナログの映像信号（Ｖｉｄｅｏ信号）はＡ／Ｄコンバータにおいてデジタル信号に変換され、データ比較回路に送られる。一方、映像信号のうちの同期信号は同期分離回路で分離され、クロックジェネレータ回路に送られる。
本実施例では、実施例１とは異なって、走査の順番が、通常の表示方法と同じであるので、実施例１でおこなったようなデータの順序の変更は不要である。すなわち、本実施例では、
（１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ）
（２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ）
（３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ）
（４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ）
．．．．．．．．．．．．．．．．．．．
（Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ）
という順番で走査をおこなう。
【００２７】
フレームメモリおよびデータ比較回路は実施例１で示したもの（図２）と同じであり、フレームメモリに蓄積された１フレーム前のデータと当該行の現在のフレームのデータ比較される。もし、現在と１フレーム前のデータが異なっていた場合にはデータ比較回路から次のリフレッシュパルス発生回路へ信号が送られる。
【００２８】
データ比較回路からの出力は図１２に示すような構成を有するリフレッシュパルス発生回路に入力され、ゲートドライバとアクティブマトリクスの間に設けられたＡＮＤ回路列に送られる。データ比較回路から出力があったということは、当該行（例えば、第ｉ群第ｊ行）の情報がその直前のフレームと異なっていたということであるので、当該行は書き換える必要があるので、ゲートパルスを発生させる必要がある。図１２から明らかなように、データ比較信号があった場合にはＯＲ回路によって直ちにリフレッシュパルスがＡＮＤ回路列に出力される。そして、そのときにゲートドライバから出力のある行（すなわち、第ｉ群第ｊ行）のＡＮＤ回路が動作して、ゲートパルスが出力される。
【００２９】
もし、データ比較信号の出力がない場合には、定期的に強制的に書換えをおこなうような信号をＡＮＤ回路列に出力しなければならない。そのための回路が図１２に示される。簡単のためにＮ＝４、ｍ＝５の２０行のマトリクスを考えてみると、そのときの図１２の▲１▼〜▲４▼の各点における信号およびリフレッシュパルス出力のタイムチャートは図１３のようになる。ここで、水平クロックは１フレーム内に２０個のパルスを有している。これを２ｍ（＝１０）分周することによって１フレーム内に２個のパルスまでパルス数を減らす。
【００３０】
そして、このパルスによって遅延回路（ＤＦＦ）を動作させ、最終的にリフレッシュパルスを形成する。このリフレッシュパルスは１フレームに４パルス出力され、同一フレーム内での間隔は均等である。第１のフレームから第２のフレームに変わる際には１パルスの時間だけ最初のパルスが遅れる。同様に第２フレームから第３フレームへ、第３フレームから第４フレームへ、第４フレームから第５フレームへ変わる際には、それぞれ１パルス分づつ最初のパルスが遅れる。
【００３１】
第１フレームから第５フレームまでで１通り終了し、第６フレームから新たなサイクルが始まる。そして、図から明らかなように第５フレームから第６フレームにどうする際には第５フレームの最後のパルスが第６フレームの最初のパルスと連続して出力される。このようにリフレッシュパルスが合成され、ＡＮＤ回路列に送られる。もし、データ比較回路からの信号がなければ（すなわち画像情報が全く変化しなければ）、リフレッシュパルスとしては、図１３に示されるもののみが出力される。
【００３２】
本実施例ではゲートドライバは通常のアクティブマトリクスのものと同じであり、すなわち、ｍ×Ｎ段シフトレジスタ１つである。そして、シフトレジスタの各段の出力は、
（１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ）
（２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ）
（３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ）
（４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ）
．．．．．．．．．．．．．．．．．．．
（Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ）
という順番でＡＮＤ回路に出力する。
【００３３】
このようにして合成されたゲートドライバからの出力パルス（ＳＲ出力）はリフレッシュパルスとＡＮＤ回路列によって合成される。その場合のタイムチャートを図１４に示す。簡単のため、画像は静止画で、したがって、データ比較回路からの出力はないとする。また、図１４では、第１群第４行（１．４）、第２群第２行（２．２）、第３群第５行（３．５）、第４群第１行（４．１）のみを示すが、他の行の同様である。各行のシフトレジスタ（ＳＲ）とも、第１〜第５フレームにおいて、定期的にパルスを出力している。このＳＲ出力とリフレッシュパルスの重なった場合のみゲートパルス出力としてマトリクスに送られる。
【００３４】
例えば、（１．４）についてみると、第１〜第３フレームおよび第５フレームでは、ＳＲ出力時にリフレッシュパルスは同時に出力されていない。したがって、ＡＮＤ回路は作動せず、リフレッシュパルスとＳＲ出力が重なる第４フレームのみゲートパルス出力が得られる。同様に、（２．２）においては第２フレーム、（３．５）においては第５フレーム、（４．１）においては第１フレーム（第６フレーム）のみにゲートパルス出力が得られる。
すなわち、本実施例では第ｉ群第ｊ行においては第ｊフレームにおいてのみゲートパルスが出力される。
なお、データ比較回路から出力があれば、随時、リフレッシュパルスが出力され、当該行のゲートパルスが出力されるのは言うまでもない。
【００３５】
【発明の効果】
本発明によって、アクティブマトリクス回路の消費電力を低減せしめることができた。さらに、本発明においては、実施例１および実施例２に示したように強制的なリフレッシュ操作を数フレームに分散させておこなうことによって、画質の劣化を抑制することができた。
【００３６】
本発明はアクティブマトリクス型装置を使用した様々な表示方法と組み合わせることによってより効果的である。例えば、アクティブマトリクス回路においては、個々のスイッチング素子の特性の微妙な差異によって、画素によって表示特性が微妙に異なる。例えば、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いる場合、ＴＦＴのオフ電流の大きなものは非選択時（ゲイトパルスのない時間）におけるリーク電流が大きく、電荷保持能力が劣る。このようなＴＦＴを有する画素には予め通常よりも高い電圧をソースに印加する必要がある。
【００３７】
そこで、予めこのようなアクティブマトリクスを構成するスイッチング素子の特性を考慮して、映像信号を補正することが望まれる。その場合、実施例１および２に示すようにＡ／Ｄ変換をおこなった後にこのような補正回路を設ければよい。このような処理をおこなうことによって、より鮮明で欠陥の目立たない映像を表示することができる。すなわち、本発明ではデジタル処理をおこなうので、他のデジタル処理を必要とする表示方法と併用することによって、相乗効果が生じる。
【００３８】
また、画素にアナログ電圧を印加して階調表示をおこなうのではなく、特開平５−３５２０２のように、画素にデジタル信号を印加して階調表示をおこなう表示方法と本発明を併用することによっても、より一層の効果をえることができる。このように本発明は産業上有益である。
【図面の簡単な説明】
【図１】実施例１の回路ブロック図を示す。
【図２】実施例１のデータ比較回路等を示す。
【図３】実施例１のリフレッシュパルス発生回路を示す。
【図４】上記回路によるリフレッシュパルス発生のタイムチャートを示す。
【図５】実施例１のゲートドライバのスタートパルス発生回路を示す。
【図６】実施例１のゲートドライバのスタートパルス発生回路を示す。
【図７】上記回路によるスタートパルス発生のタイムチャートを示す。
【図８】実施例１のゲートドライバとその周辺の回路を示す。
【図９】実施例１のゲートドライバによる出力を示す。
【図１０】実施例１のゲートパルスのタイムチャートを示す。
【図１１】実施例２の回路ブロック図を示す。
【図１２】実施例２のリフレッシュパルス発生回路を示す。
【図１３】上記回路によるリフレッシュパルス発生のタイムチャートを示す。
【図１４】実施例２のゲートパルスのタイムチャートを示す。

Claims

全行が、それぞれｍ（ｍは自然数）行からなるＮ（Ｎは自然数）個の群に分割された複数の画素と、
第１フレームにおける第ｉ（ｉはＮ以下の自然数）群第ｊ（ｊはｍ以下の自然数）行の画像情報に対応する第１の信号の順序及び前記第１フレームの直前のフレームにおける第ｉ群第ｊ行の画像情報に対応する第２の信号の順序を変更する２つ以上のメモリと、順序の変更された前記第２の信号を記憶するフレームメモリと、
順序の変更された前記第１の信号が有する画像情報と、順序の変更された前記第２の信号が有する画像情報とが異なると、信号を出力するデータ比較回路と、
前記データ比較回路から前記信号が出力されたときにリフレッシュ信号を出力し、前記データ比較回路から前記信号が出力されない期間、１フレーム期間ずつ遅れて１フレーム期間の１／ｍ期間のリフレッシュ信号を出力するリフレッシュ信号発生回路と、
ｍ個のＮ段シフトレジスタを有するゲートドライバと、
前記リフレッシュ信号と前記ｍ個のＮ段シフトレジスタからの出力信号とが入力されると、ゲートパルスを前記各行に出力するｍ×Ｎ個のＡＮＤ回路と
を備えており、
第ｊ個目の前記Ｎ段シフトレジスタからの出力信号が、前記ｍ×Ｎ個のＡＮＤ回路のうち、前記複数の画素の前記Ｎ個の群それぞれの第ｊ行に前記ゲートパルスを出力するＡＮＤ回路に入力されていることを特徴とするアクティブマトリクス型表示装置。
前記データ比較回路は、
順序の変更された前記第１の信号を入力するＭ段（Ｍは自然数）の第１のシフトレジスタと、
前記第１のシフトレジスタの出力を記憶するＭ個の第１のラッチ回路と、
順序の変更された前記第２の信号を入力するＭ段の第２のシフトレジスタと、
前記第２のシフトレジスタの出力を記憶するＭ個の第２のラッチ回路と、
前記第１のラッチ回路のｐ（ｐはＭ以下の自然数）番目の出力と前記第２のラッチ回路のｐ番目の出力の排他的和をとるＭ個のＥＸＯＲ回路と、
前記ＥＸＯＲ回路の出力の和をとるＯＲ回路と
を有することを特徴とする請求項１のアクティブマトリクス型表示装置。
前記リフレッシュ信号発生回路は複数の遅延回路を有することを特徴とする請求項１又は２のアクティブマトリクス型表示装置。
Ａ／Ｄコンバータをさらに有し、前記第１の信号及び前記第２の信号は、前記２つ以上のメモリによって順序が変更される前に、前記Ａ／Ｄコンバータにおいてデジタル信号に変換されていることを特徴とする請求項１、２又は３のアクティブマトリクス型表示装置。
ソースドライバを有し、順序の変更された前記第１の信号が、前記ソースドライバに送られていることを特徴とする請求項１、２、３又は４のアクティブマトリクス型表示装置。