JP2001282209A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- JP2001282209A JP2001282209A JP2001050008A JP2001050008A JP2001282209A JP 2001282209 A JP2001282209 A JP 2001282209A JP 2001050008 A JP2001050008 A JP 2001050008A JP 2001050008 A JP2001050008 A JP 2001050008A JP 2001282209 A JP2001282209 A JP 2001282209A
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Abstract
(57)【要約】
【課題】消費電力およびフリッカーを低減できるアクテ
ィブマトリクス型表示装置を提供する。 【解決手段】 画面内にフレーム間で変化の無い部分の
ある画像の表示において、画素への画像の書き込みの度
数を減らすことにより、消費電力を低減する。一方、画
像情報（例えば、画素の電圧）が時間とともに劣化する
ことに対しては、定期的にリフレッシュ操作をおこな
う。このリフレッシュ操作は、１フレームで一部の行を
対象に、数フレームかけておこない、全画面を１フレー
ムでリフレッシュすることによるフリッカーを防止す
る。
ィブマトリクス型表示装置を提供する。 【解決手段】 画面内にフレーム間で変化の無い部分の
ある画像の表示において、画素への画像の書き込みの度
数を減らすことにより、消費電力を低減する。一方、画
像情報（例えば、画素の電圧）が時間とともに劣化する
ことに対しては、定期的にリフレッシュ操作をおこな
う。このリフレッシュ操作は、１フレームで一部の行を
対象に、数フレームかけておこない、全画面を１フレー
ムでリフレッシュすることによるフリッカーを防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス型の表示装置に関する。アクティブマトリクス型の表
示装置とは、マトリクスの各交差部に画素が配置され、
全ての画素にはスイッチング用の素子が設けられてお
り、画像情報はスイッチング素子のオン／オフによって
制御されるものをいう。このような表示装置の表示媒体
としては液晶、プラズマ、その他、電気的に光学特性
（反射率、屈折率、透過率、発光強度等）を変化させる
ことが可能な物体、状態を用いる。本発明ではスイッチ
ング素子として、特に三端子素子、すなわち、ゲート、
ソース、ドレインを有する電界効果型トランジスタを用
いるものに関する。
ス型の表示装置に関する。アクティブマトリクス型の表
示装置とは、マトリクスの各交差部に画素が配置され、
全ての画素にはスイッチング用の素子が設けられてお
り、画像情報はスイッチング素子のオン／オフによって
制御されるものをいう。このような表示装置の表示媒体
としては液晶、プラズマ、その他、電気的に光学特性
（反射率、屈折率、透過率、発光強度等）を変化させる
ことが可能な物体、状態を用いる。本発明ではスイッチ
ング素子として、特に三端子素子、すなわち、ゲート、
ソース、ドレインを有する電界効果型トランジスタを用
いるものに関する。
【０００２】また、本発明の記述においては、マトリク
スにおける行とは、当該行に平行に配置された信号線
（ゲート線）が当該行のトランジスタのゲート電極に接
続されているものを言い、列とは、当該列に平行に配置
された信号線（ソース線）が当該列のトランジスタのソ
ース（もしくはドレイン）に接続されているものを言
う。さらに、ゲイト線を駆動する回路をゲートドライ
バ、ソース線を駆動する回路をソースドライバと称す
る。
スにおける行とは、当該行に平行に配置された信号線
（ゲート線）が当該行のトランジスタのゲート電極に接
続されているものを言い、列とは、当該列に平行に配置
された信号線（ソース線）が当該列のトランジスタのソ
ース（もしくはドレイン）に接続されているものを言
う。さらに、ゲイト線を駆動する回路をゲートドライ
バ、ソース線を駆動する回路をソースドライバと称す
る。
【０００３】
【従来の技術】ＣＲＴに代わる新しい表示装置として、
薄型表示装置（フラット・パネル・ディスプレー、ＦＰ
Ｄ）が開発された。その代表的なものはアクティブマト
リクス型の表示装置である。これは、画面を画素に分割
し、個々の画素にスイッチング素子を設け、これによっ
て画素に保持される表示情報を制御するものである。代
表的には、ＴＮ（ツイステッド・ネマティック）液晶を
用いた薄膜トランジスタ（ＴＦＴ）アクティブマトリク
ス・ディスプレーがある。
薄型表示装置（フラット・パネル・ディスプレー、ＦＰ
Ｄ）が開発された。その代表的なものはアクティブマト
リクス型の表示装置である。これは、画面を画素に分割
し、個々の画素にスイッチング素子を設け、これによっ
て画素に保持される表示情報を制御するものである。代
表的には、ＴＮ（ツイステッド・ネマティック）液晶を
用いた薄膜トランジスタ（ＴＦＴ）アクティブマトリク
ス・ディスプレーがある。
【０００４】この場合には、表示媒体はＴＮ液晶であ
り、画像情報は画素の電圧である。すなわち、画素に保
持される電圧によって表示媒体であるＴＮ液晶の透過率
を制御するものである。従来、このようなアクティブマ
トリクス型表示装置においては、上の行から順に下の行
に走査することによって全ての画素の表示内容を更新
し、画像を書き換えていた。この書換えの頻度は毎フレ
ームごと、すなわち、１秒間に３０〜６０回（３０〜６
０Ｈｚ）であった。
り、画像情報は画素の電圧である。すなわち、画素に保
持される電圧によって表示媒体であるＴＮ液晶の透過率
を制御するものである。従来、このようなアクティブマ
トリクス型表示装置においては、上の行から順に下の行
に走査することによって全ての画素の表示内容を更新
し、画像を書き換えていた。この書換えの頻度は毎フレ
ームごと、すなわち、１秒間に３０〜６０回（３０〜６
０Ｈｚ）であった。
【０００５】
【発明が解決しようとする課題】しかしながら、表示内
容によっては、必ずしもこのような頻度での書換えは不
必要である。例えば、静止画であれば、画素に保持され
ている電圧が表示に耐えない程度にまで低下するまで、
書き換える必要はない。また、動画であっても、全ての
画素が絶えず異なった画像情報を表示しているわけでも
ない。書換えをおこなうにはそのために信号の出力が必
要であり、消費電力を増加せしめる要因となっていた。
これは携帯用途には大きな障害であった。本発明はこの
ような現状に鑑みてなされたものであり、書換えを必要
最小限に留めることによって消費電力の低減を目的とす
るものである。
容によっては、必ずしもこのような頻度での書換えは不
必要である。例えば、静止画であれば、画素に保持され
ている電圧が表示に耐えない程度にまで低下するまで、
書き換える必要はない。また、動画であっても、全ての
画素が絶えず異なった画像情報を表示しているわけでも
ない。書換えをおこなうにはそのために信号の出力が必
要であり、消費電力を増加せしめる要因となっていた。
これは携帯用途には大きな障害であった。本発明はこの
ような現状に鑑みてなされたものであり、書換えを必要
最小限に留めることによって消費電力の低減を目的とす
るものである。
【０００６】
【課題を解決するための手段】本発明は、上記目的を満
足するために以下の過程を有することを特徴とする。ま
ず、ある行の画素に与えられるべき信号が、その直前の
フレームの信号と比較する。そして、当該行の少なくと
も１つの画素において直前のフレームと信号が異なる場
合にのみ、書換えが必要であるとの信号（リフレッシュ
パルス）を発する。そして、前記リフレッシュパルスを
用いて当該行のゲイト線にゲイトパルスを印加し、当該
行のアクティブマトリクスのトランジスタのゲイト電極
をＯＮ状態とすることによって書換えをおこなう。
足するために以下の過程を有することを特徴とする。ま
ず、ある行の画素に与えられるべき信号が、その直前の
フレームの信号と比較する。そして、当該行の少なくと
も１つの画素において直前のフレームと信号が異なる場
合にのみ、書換えが必要であるとの信号（リフレッシュ
パルス）を発する。そして、前記リフレッシュパルスを
用いて当該行のゲイト線にゲイトパルスを印加し、当該
行のアクティブマトリクスのトランジスタのゲイト電極
をＯＮ状態とすることによって書換えをおこなう。
【０００７】もし、当該行の全ての画素が全く直前のフ
レームと同じである場合にはリフレッシュパルスは原則
として発せられない。しかしながら、画像情報が全く同
じ状態が極めて長時間のフレームにわたって持続する場
合にはその期間の間、ずっと書換えがおこなわれず、様
々な不都合が生じる。例えば、表示媒体としてＴＮ液晶
を用いる場合であれば、長時間、同じ極性の電圧が印加
されていると、電気分解を起こして劣化するので、定期
的に極性を反転させることが必要である。また、アクテ
ィブマトリクスのスイッチング素子として単一のトラン
ジスタのみを用いる場合には、ソース／ドレイン間のリ
ーク電流等によって画素に蓄えられた画像情報（電圧
等）が変化する。
レームと同じである場合にはリフレッシュパルスは原則
として発せられない。しかしながら、画像情報が全く同
じ状態が極めて長時間のフレームにわたって持続する場
合にはその期間の間、ずっと書換えがおこなわれず、様
々な不都合が生じる。例えば、表示媒体としてＴＮ液晶
を用いる場合であれば、長時間、同じ極性の電圧が印加
されていると、電気分解を起こして劣化するので、定期
的に極性を反転させることが必要である。また、アクテ
ィブマトリクスのスイッチング素子として単一のトラン
ジスタのみを用いる場合には、ソース／ドレイン間のリ
ーク電流等によって画素に蓄えられた画像情報（電圧
等）が変化する。
【０００８】このため、本発明では全く画像情報が変化
しない場合であっても、何フレームかに１度は強制的に
画素を書換えることとする。また、表示媒体として液晶
材料を用いる場合には、この強制的に画素を書き換える
過程において、液晶に印加される電圧を反転させる（交
流化）と好都合である。このように必要とされる画素、
行のみを書換え、全体と書き換える頻度を低下させるこ
とによって、消費電力を低下させることができる。さら
に、定期的な書換えにおいて、表示特性を劣化させない
ためには、以下のように書換えをおこなうと効果的であ
る。
しない場合であっても、何フレームかに１度は強制的に
画素を書換えることとする。また、表示媒体として液晶
材料を用いる場合には、この強制的に画素を書き換える
過程において、液晶に印加される電圧を反転させる（交
流化）と好都合である。このように必要とされる画素、
行のみを書換え、全体と書き換える頻度を低下させるこ
とによって、消費電力を低下させることができる。さら
に、定期的な書換えにおいて、表示特性を劣化させない
ためには、以下のように書換えをおこなうと効果的であ
る。
【０００９】すなわち、第１行、第２行、第３
行、．．．、第１９行、第２０行という、全部で２０行
のマトリクスを考える。このマトリクスにおいては、全
く同じ画像が表示されているものとする。そして、５フ
レームに１回の割合で強制的に書換えをおこなうものと
する。最も簡単な方式は、第１フレームで全行を書換
え、第２〜第５フレームでは全く書換えをおこなわない
という方式である。しかしながら、このような方式では
第１フレームから第５フレームの間に画素の電圧が降下
する等の減少によって、明るさが変化する。そして、第
６フレームで書換えがおこなわれることによって第１フ
レームと同じ明るさが得られることとなる。
行、．．．、第１９行、第２０行という、全部で２０行
のマトリクスを考える。このマトリクスにおいては、全
く同じ画像が表示されているものとする。そして、５フ
レームに１回の割合で強制的に書換えをおこなうものと
する。最も簡単な方式は、第１フレームで全行を書換
え、第２〜第５フレームでは全く書換えをおこなわない
という方式である。しかしながら、このような方式では
第１フレームから第５フレームの間に画素の電圧が降下
する等の減少によって、明るさが変化する。そして、第
６フレームで書換えがおこなわれることによって第１フ
レームと同じ明るさが得られることとなる。
【００１０】１フレームの周期は３０ｍｓｅｃとすれ
ば、書換えの間隔は１５０ｍｓｅｃであり、第６フレー
ムでの書換えによる明るさの変化は肉眼で十分に観察さ
れる。すなわち、フリッカーが生じることとなる。この
問題を解決するには書換えを第１フレームのみにおこな
うのではなく、第１〜第５フレームに分散させておこな
うとよい。すなわち、１フレームにつき４行の書換えを
おこなう。例えば、第１フレームでは、第１行、第６
行、第１１行、第１６行のみを強制的に書換え、続く、
第２フレームでは、第２行、第７行、第１２行、第１７
行を、第３フレームでは、第３行、第８行、第１３行、
第１８行を、第４フレームでは、第４行、第９行、第１
４行、第１９行を、第５フレームでは、第５行、第１０
行、第１５行、第２０行を、書き換えるという方式であ
る。第６フレーム以降も同様に書換えおこなう。他にも
同様な振り分けが可能であろう。
ば、書換えの間隔は１５０ｍｓｅｃであり、第６フレー
ムでの書換えによる明るさの変化は肉眼で十分に観察さ
れる。すなわち、フリッカーが生じることとなる。この
問題を解決するには書換えを第１フレームのみにおこな
うのではなく、第１〜第５フレームに分散させておこな
うとよい。すなわち、１フレームにつき４行の書換えを
おこなう。例えば、第１フレームでは、第１行、第６
行、第１１行、第１６行のみを強制的に書換え、続く、
第２フレームでは、第２行、第７行、第１２行、第１７
行を、第３フレームでは、第３行、第８行、第１３行、
第１８行を、第４フレームでは、第４行、第９行、第１
４行、第１９行を、第５フレームでは、第５行、第１０
行、第１５行、第２０行を、書き換えるという方式であ
る。第６フレーム以降も同様に書換えおこなう。他にも
同様な振り分けが可能であろう。
【００１１】より一般的に記述すれば、全マトリクスを
Ｎ群の行に分割し、各群はｍ本の行からなっているもの
とすると、１フレームにおいてはＮ本の行を強制的に書
換え、ｍフレームで全ての行の書換えをおこなうという
ことである。この場合、例えば、上記の第１行は第１群
第１行、第７行は第２群第２行、第１４行は第３群第４
行、第２０行は第４群第５行というように名付けること
ができる。しかしながら、群、行に関してはこれ以外の
番号を付けることも可能である。
Ｎ群の行に分割し、各群はｍ本の行からなっているもの
とすると、１フレームにおいてはＮ本の行を強制的に書
換え、ｍフレームで全ての行の書換えをおこなうという
ことである。この場合、例えば、上記の第１行は第１群
第１行、第７行は第２群第２行、第１４行は第３群第４
行、第２０行は第４群第５行というように名付けること
ができる。しかしながら、群、行に関してはこれ以外の
番号を付けることも可能である。
【００１２】このように強制的な書換えを分散しておこ
なうことによって、フリッカーを目立たなくさせること
ができる。その典型的な例としては、各群の第１行を強
制的に書き換えたフレーム（これを第１フレームと称す
る）から（ｋ−１）番目（第ｋフレーム、ｋ＝１、２、
３、．．．、ｍ）においては、第ｋ行が強制的に書き換
えられる、という規則がある。上記の例もこれにあた
る。
なうことによって、フリッカーを目立たなくさせること
ができる。その典型的な例としては、各群の第１行を強
制的に書き換えたフレーム（これを第１フレームと称す
る）から（ｋ−１）番目（第ｋフレーム、ｋ＝１、２、
３、．．．、ｍ）においては、第ｋ行が強制的に書き換
えられる、という規則がある。上記の例もこれにあた
る。
【００１３】しかしながら、このような規則性が全く無
くとも、少なくとも、ｍ個の連続するフレームにおいて
は、任意のｍ本の行からなるゲイト線群において、１つ
のフレームにおいて１行づつ強制的に書き換えられ、か
つ、当該群の全ての行が書き換えられる、という規則を
満たせばよい。
くとも、少なくとも、ｍ個の連続するフレームにおいて
は、任意のｍ本の行からなるゲイト線群において、１つ
のフレームにおいて１行づつ強制的に書き換えられ、か
つ、当該群の全ての行が書き換えられる、という規則を
満たせばよい。
【００１４】また、別の側面から本発明を捉えると、あ
る行が強制的に書き換えられたフレーム（これを第１フ
レームと称する）からｍ番目のフレーム（第（ｍ＋１）
フレーム）においては、再び当該行が強制的に書き換え
られるという規則を満たせばよいことが分かる。さら
に、液晶材料を表示媒体とする場合には、第（ｍ＋１）
フレームにおいて当該行中の画素に印加される電圧の極
性は第１フレームおよび第（２ｍ＋１）フレームにおい
て、同じ画素に印加される電圧の極性と逆であると都合
がよい。すなわち、このような強制的な書換えを利用し
て液晶材料に不可欠な交流化が可能だからである。
る行が強制的に書き換えられたフレーム（これを第１フ
レームと称する）からｍ番目のフレーム（第（ｍ＋１）
フレーム）においては、再び当該行が強制的に書き換え
られるという規則を満たせばよいことが分かる。さら
に、液晶材料を表示媒体とする場合には、第（ｍ＋１）
フレームにおいて当該行中の画素に印加される電圧の極
性は第１フレームおよび第（２ｍ＋１）フレームにおい
て、同じ画素に印加される電圧の極性と逆であると都合
がよい。すなわち、このような強制的な書換えを利用し
て液晶材料に不可欠な交流化が可能だからである。
【００１５】
【実施例】〔実施例１〕 本実施例を図１〜図１０に示
す。本実施例の回路構成は図１に示すようになってい
る。アクティブマトリクスは電界効果型トランジスタ
（例えば、薄膜トランジスタ）をスイッチング素子とし
たもので、Ｎ×ｍ行、Ｍ列の規模である。なお、行はＮ
個の群に分けられ、各群にはｍ本のゲート線がある。第
ｉ群第ｊ行のゲート線を（ｉ．ｊ）と記述する。アナロ
グの映像信号（Ｖｉｄｅｏ信号）はＡ／Ｄコンバータに
おいてデジタル信号とされ、メモリに送られる。一方、
映像信号のうちの同期信号は同期分離回路で分離され、
クロックジェネレータ回路に送られる。
す。本実施例の回路構成は図１に示すようになってい
る。アクティブマトリクスは電界効果型トランジスタ
（例えば、薄膜トランジスタ）をスイッチング素子とし
たもので、Ｎ×ｍ行、Ｍ列の規模である。なお、行はＮ
個の群に分けられ、各群にはｍ本のゲート線がある。第
ｉ群第ｊ行のゲート線を（ｉ．ｊ）と記述する。アナロ
グの映像信号（Ｖｉｄｅｏ信号）はＡ／Ｄコンバータに
おいてデジタル信号とされ、メモリに送られる。一方、
映像信号のうちの同期信号は同期分離回路で分離され、
クロックジェネレータ回路に送られる。
【００１６】メモリはメモリ１とメモリ２の２つ、もし
くはそれ以上を用意する。そして、スイッチＳ１によっ
て、メモリ１かメモリ２のいずれかにデータを送る。一
方、メモリに蓄積されたデータはただちに読み取られ
る。これは、スイッチＳ２によって、メモリ１もしくは
メモリ２から読み取られるが、Ｓ１の接続していない法
のメモリから読み取る必要がある。
くはそれ以上を用意する。そして、スイッチＳ１によっ
て、メモリ１かメモリ２のいずれかにデータを送る。一
方、メモリに蓄積されたデータはただちに読み取られ
る。これは、スイッチＳ２によって、メモリ１もしくは
メモリ２から読み取られるが、Ｓ１の接続していない法
のメモリから読み取る必要がある。
【００１７】このようにメモリを２つ以上も使用して、
書き込みと読出の操作をおこなうのは、データの順序を
変換する必要があるからである。すなわち、通常の映像
信号では、 （１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ） （２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ） （３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ） （４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ） ．．．．．．．．．．．．．．．．．．． （Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ） という順番でデータが並んでいるが、本実施例では走査
の順序を後で示すように変更して、 （１．１）、（２．１）、（３．１）、（４．１）、．．．（Ｎ．１） （１．２）、（２．２）、（３．２）、（４．２）、．．．（Ｎ．２） （１．３）、（２．３）、（３．３）、（４．３）、．．．（Ｎ．３） （１．４）、（２．４）、（３．４）、（４．４）、．．．（Ｎ．４） ．．．．．．．．．．．．．．．．．．． （１．ｍ）、（２．ｍ）、（３．ｍ）、（４．ｍ）、．．．（Ｎ．ｍ） という順番でおこなう必要があるためである。
書き込みと読出の操作をおこなうのは、データの順序を
変換する必要があるからである。すなわち、通常の映像
信号では、 （１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ） （２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ） （３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ） （４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ） ．．．．．．．．．．．．．．．．．．． （Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ） という順番でデータが並んでいるが、本実施例では走査
の順序を後で示すように変更して、 （１．１）、（２．１）、（３．１）、（４．１）、．．．（Ｎ．１） （１．２）、（２．２）、（３．２）、（４．２）、．．．（Ｎ．２） （１．３）、（２．３）、（３．３）、（４．３）、．．．（Ｎ．３） （１．４）、（２．４）、（３．４）、（４．４）、．．．（Ｎ．４） ．．．．．．．．．．．．．．．．．．． （１．ｍ）、（２．ｍ）、（３．ｍ）、（４．ｍ）、．．．（Ｎ．ｍ） という順番でおこなう必要があるためである。
【００１８】このようにデータの順序の変更された信号
はフレームメモリおよびデータ比較回路に送られる。ま
た、データはソースドライバにも送られる。ソースドラ
イバがデジタル方式（デジタル入力によってアナログ出
力が得られる）であれば、そのまま接続して構わない
が、アナログ方式であれば、ソースドライバの前段階で
Ｄ／Ａ変換することが必要である。さて、データ比較回
路の回路の詳細を図２に示す。フレームメモリでは１フ
レーム前のデータが蓄積されている。そして、シフトレ
ジスタ1 においては当該行の現在のフレームのデータ
が、シフトレジスタ２においては当該行直前のフレーム
のデータが、それぞれラッチ回路に送られる。
はフレームメモリおよびデータ比較回路に送られる。ま
た、データはソースドライバにも送られる。ソースドラ
イバがデジタル方式（デジタル入力によってアナログ出
力が得られる）であれば、そのまま接続して構わない
が、アナログ方式であれば、ソースドライバの前段階で
Ｄ／Ａ変換することが必要である。さて、データ比較回
路の回路の詳細を図２に示す。フレームメモリでは１フ
レーム前のデータが蓄積されている。そして、シフトレ
ジスタ1 においては当該行の現在のフレームのデータ
が、シフトレジスタ２においては当該行直前のフレーム
のデータが、それぞれラッチ回路に送られる。
【００１９】例えば、現在、ゲートドライバからは、第
ｉ群第ｊ行に出力されているとする。このときには、第
ｉ群第ｊ行の現在のデータがラッチ１に、１フレーム前
のデータがラッチ２に蓄積される。１行にはＭ個の画素
があり、個々の画素のデータは右側に示されたＭ個のＥ
ＸＯＲ回路によって比較される。もし、現在と１フレー
ム前のデータが異なっていた場合にはＥＸＯＲ回路から
次段のＯＲ回路に出力される。すなわち、Ｍ個の画素の
データの比較において１か所でも異なったものがあった
場合にはＯＲ回路から次のリフレッシュパルス発生回路
へ信号が送られる。第ｉ群第ｊ行の比較が終了したら、
次の第（ｉ＋１）群第ｊ行の比較が開始される。このよ
うにして次々とデータが比較される。
ｉ群第ｊ行に出力されているとする。このときには、第
ｉ群第ｊ行の現在のデータがラッチ１に、１フレーム前
のデータがラッチ２に蓄積される。１行にはＭ個の画素
があり、個々の画素のデータは右側に示されたＭ個のＥ
ＸＯＲ回路によって比較される。もし、現在と１フレー
ム前のデータが異なっていた場合にはＥＸＯＲ回路から
次段のＯＲ回路に出力される。すなわち、Ｍ個の画素の
データの比較において１か所でも異なったものがあった
場合にはＯＲ回路から次のリフレッシュパルス発生回路
へ信号が送られる。第ｉ群第ｊ行の比較が終了したら、
次の第（ｉ＋１）群第ｊ行の比較が開始される。このよ
うにして次々とデータが比較される。
【００２０】データ比較回路からの出力はリフレッシュ
パルス発生回路に入力され、ゲートドライバとアクティ
ブマトリクスの間に設けられたＡＮＤ回路列に送られ
る。データ比較回路から出力があったということは、当
該行（例えば、第ｉ群第ｊ行）の情報がその直前のフレ
ームと異なっていたということであるので、当該行は書
き換える必要があるので、ゲートパルスを発生させる必
要がある。図３から明らかなように、データ比較信号が
あった場合にはＯＲ回路によって直ちにリフレッシュパ
ルスがＡＮＤ回路列に出力される。そして、そのときに
ゲートドライバから出力のある行（すなわち、第ｉ群第
ｊ行）のＡＮＤ回路が動作して、ゲートパルスが出力さ
れる。
パルス発生回路に入力され、ゲートドライバとアクティ
ブマトリクスの間に設けられたＡＮＤ回路列に送られ
る。データ比較回路から出力があったということは、当
該行（例えば、第ｉ群第ｊ行）の情報がその直前のフレ
ームと異なっていたということであるので、当該行は書
き換える必要があるので、ゲートパルスを発生させる必
要がある。図３から明らかなように、データ比較信号が
あった場合にはＯＲ回路によって直ちにリフレッシュパ
ルスがＡＮＤ回路列に出力される。そして、そのときに
ゲートドライバから出力のある行（すなわち、第ｉ群第
ｊ行）のＡＮＤ回路が動作して、ゲートパルスが出力さ
れる。
【００２１】もし、データ比較信号の出力がない場合に
は、定期的に強制的に書換えをおこなうような信号をＡ
ＮＤ回路列に出力しなければならない。そのための回路
が図３に示される。簡単のためにＮ＝４、ｍ＝５の２０
行のマトリクスを考えてみると、そのときの図３の〜
の各点における信号およびリフレッシュパルス出力の
タイムチャートは図４のようになる。ここで、水平クロ
ックは１フレーム内に２０個のパルスを有している。こ
れをＮ（＝４）分周することによって１フレーム内に５
個のパルスまでパルス数を減らす。
は、定期的に強制的に書換えをおこなうような信号をＡ
ＮＤ回路列に出力しなければならない。そのための回路
が図３に示される。簡単のためにＮ＝４、ｍ＝５の２０
行のマトリクスを考えてみると、そのときの図３の〜
の各点における信号およびリフレッシュパルス出力の
タイムチャートは図４のようになる。ここで、水平クロ
ックは１フレーム内に２０個のパルスを有している。こ
れをＮ（＝４）分周することによって１フレーム内に５
個のパルスまでパルス数を減らす。
【００２２】そして、このパルスによって遅延回路（Ｄ
ＦＦ）を動作させ、最終的にリフレッシュパルスを形成
する。このリフレッシュパルスは１フレームと同じ時間
ずつ遅れて、５フレームで一巡する。図４の第５フレー
ムと第６フレームの間ではリフレッシュパルスがつなが
っている。もし、データ比較回路からの信号がなければ
（すなわち画像情報が全く変化しなければ）、リフレッ
シュパルスとしては、図４に示されるもののみが出力さ
れる。次にゲートドライバについて説明する。先にも説
明したように本実施例では走査の順番が通常の場合と異
なっているため、ゲートドライバも独特な構成となる。
ドライバの例を図８に示す。すなわち、本実施例ではｍ
個のＮ段シフトレジスタが並列に形成されている。そし
て、各シフトレジスタのスタートパルスＳＰ1〜ＳＰm
は図５もしくは図６に示す回路によって合成される。
ＦＦ）を動作させ、最終的にリフレッシュパルスを形成
する。このリフレッシュパルスは１フレームと同じ時間
ずつ遅れて、５フレームで一巡する。図４の第５フレー
ムと第６フレームの間ではリフレッシュパルスがつなが
っている。もし、データ比較回路からの信号がなければ
（すなわち画像情報が全く変化しなければ）、リフレッ
シュパルスとしては、図４に示されるもののみが出力さ
れる。次にゲートドライバについて説明する。先にも説
明したように本実施例では走査の順番が通常の場合と異
なっているため、ゲートドライバも独特な構成となる。
ドライバの例を図８に示す。すなわち、本実施例ではｍ
個のＮ段シフトレジスタが並列に形成されている。そし
て、各シフトレジスタのスタートパルスＳＰ1〜ＳＰm
は図５もしくは図６に示す回路によって合成される。
【００２３】このような回路を用いて、Ｎ＝４、ｍ＝５
のマトリクスにおけるゲートドライバから出力されるＡ
ＮＤ回路列の直前のパルスのタイムチャートは図９のよ
うになる。図中の丸数字はパルスの順番で、図に示すよ
うに、第１群第１行、第２群第１行、第３群第１行、第
４群第１行、第１群第２行、第２群第２行、．．．とい
うようにパルスが出力される。このようにして合成され
たゲートドライバからの出力パルス（ＳＲ出力）はリフ
レッシュパルスとＡＮＤ回路列によって合成される。そ
の場合のタイムチャートを図１０に示す。簡単のため、
画像は静止画で、したがって、データ比較回路からの出
力はないとする。また、図１０では、第１群第４行
（１．４）、第２群第２行（２．２）、第３群第５行
（３．５）、第４群第１行（４．１）のみを示すが、他
の行の同様である。各行のシフトレジスタ（ＳＲ）と
も、第１〜第５フレームにおいて、定期的にパルスを出
力している。このＳＲ出力とリフレッシュパルスの重な
った場合のみゲートパルス出力としてマトリクスに送ら
れる。
のマトリクスにおけるゲートドライバから出力されるＡ
ＮＤ回路列の直前のパルスのタイムチャートは図９のよ
うになる。図中の丸数字はパルスの順番で、図に示すよ
うに、第１群第１行、第２群第１行、第３群第１行、第
４群第１行、第１群第２行、第２群第２行、．．．とい
うようにパルスが出力される。このようにして合成され
たゲートドライバからの出力パルス（ＳＲ出力）はリフ
レッシュパルスとＡＮＤ回路列によって合成される。そ
の場合のタイムチャートを図１０に示す。簡単のため、
画像は静止画で、したがって、データ比較回路からの出
力はないとする。また、図１０では、第１群第４行
（１．４）、第２群第２行（２．２）、第３群第５行
（３．５）、第４群第１行（４．１）のみを示すが、他
の行の同様である。各行のシフトレジスタ（ＳＲ）と
も、第１〜第５フレームにおいて、定期的にパルスを出
力している。このＳＲ出力とリフレッシュパルスの重な
った場合のみゲートパルス出力としてマトリクスに送ら
れる。
【００２４】例えば、（１．４）についてみると、第１
〜第３フレームおよび第５フレームでは、ＳＲ出力時に
リフレッシュパルスは同時に出力されていない。したが
って、ＡＮＤ回路は作動せず、リフレッシュパルスとＳ
Ｒ出力が重なる第４フレームのみゲートパルス出力が得
られる。同様に、（２．２）においては第２フレーム、
（３．５）においては第５フレーム、（４．１）におい
ては第１フレームのみにゲートパルス出力が得られる。
すなわち、本実施例では第ｉ群第ｊ行においては第ｊフ
レームにおいてのみゲートパルスが出力される。なお、
データ比較回路から出力があれば、随時、リフレッシュ
パルスが出力され、当該行のゲートパルスが出力される
のは言うまでもない。
〜第３フレームおよび第５フレームでは、ＳＲ出力時に
リフレッシュパルスは同時に出力されていない。したが
って、ＡＮＤ回路は作動せず、リフレッシュパルスとＳ
Ｒ出力が重なる第４フレームのみゲートパルス出力が得
られる。同様に、（２．２）においては第２フレーム、
（３．５）においては第５フレーム、（４．１）におい
ては第１フレームのみにゲートパルス出力が得られる。
すなわち、本実施例では第ｉ群第ｊ行においては第ｊフ
レームにおいてのみゲートパルスが出力される。なお、
データ比較回路から出力があれば、随時、リフレッシュ
パルスが出力され、当該行のゲートパルスが出力される
のは言うまでもない。
【００２５】〔実施例２〕 本実施例を図１１〜図１４
に示す。本実施例の回路構成は図１０に示すようになっ
ている。アクティブマトリクスは電界効果型トランジス
タ（例えば、薄膜トランジスタ）をスイッチング素子と
したもので、Ｎ×ｍ行、Ｍ列の規模である。なお、行は
Ｎ個の群に分けられ、各群にはｍ本のゲート線がある。
第ｉ群第ｊ行のゲート線を（ｉ．ｊ）と記述する。
に示す。本実施例の回路構成は図１０に示すようになっ
ている。アクティブマトリクスは電界効果型トランジス
タ（例えば、薄膜トランジスタ）をスイッチング素子と
したもので、Ｎ×ｍ行、Ｍ列の規模である。なお、行は
Ｎ個の群に分けられ、各群にはｍ本のゲート線がある。
第ｉ群第ｊ行のゲート線を（ｉ．ｊ）と記述する。
【００２６】アナログの映像信号（Ｖｉｄｅｏ信号）は
Ａ／Ｄコンバータにおいてデジタル信号に変換され、デ
ータ比較回路に送られる。一方、映像信号のうちの同期
信号は同期分離回路で分離され、クロックジェネレータ
回路に送られる。本実施例では、実施例１とは異なっ
て、走査の順番が、通常の表示方法と同じであるので、
実施例１でおこなったようなデータの順序の変更は不要
である。すなわち、本実施例では、 （１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ） （２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ） （３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ） （４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ） ．．．．．．．．．．．．．．．．．．． （Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ） という順番で走査をおこなう。
Ａ／Ｄコンバータにおいてデジタル信号に変換され、デ
ータ比較回路に送られる。一方、映像信号のうちの同期
信号は同期分離回路で分離され、クロックジェネレータ
回路に送られる。本実施例では、実施例１とは異なっ
て、走査の順番が、通常の表示方法と同じであるので、
実施例１でおこなったようなデータの順序の変更は不要
である。すなわち、本実施例では、 （１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ） （２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ） （３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ） （４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ） ．．．．．．．．．．．．．．．．．．． （Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ） という順番で走査をおこなう。
【００２７】フレームメモリおよびデータ比較回路は実
施例１で示したもの（図２）と同じであり、フレームメ
モリに蓄積された１フレーム前のデータと当該行の現在
のフレームのデータ比較される。もし、現在と１フレー
ム前のデータが異なっていた場合にはデータ比較回路か
ら次のリフレッシュパルス発生回路へ信号が送られる。
施例１で示したもの（図２）と同じであり、フレームメ
モリに蓄積された１フレーム前のデータと当該行の現在
のフレームのデータ比較される。もし、現在と１フレー
ム前のデータが異なっていた場合にはデータ比較回路か
ら次のリフレッシュパルス発生回路へ信号が送られる。
【００２８】データ比較回路からの出力は図１２に示す
ような構成を有するリフレッシュパルス発生回路に入力
され、ゲートドライバとアクティブマトリクスの間に設
けられたＡＮＤ回路列に送られる。データ比較回路から
出力があったということは、当該行（例えば、第ｉ群第
ｊ行）の情報がその直前のフレームと異なっていたとい
うことであるので、当該行は書き換える必要があるの
で、ゲートパルスを発生させる必要がある。図１２から
明らかなように、データ比較信号があった場合にはＯＲ
回路によって直ちにリフレッシュパルスがＡＮＤ回路列
に出力される。そして、そのときにゲートドライバから
出力のある行（すなわち、第ｉ群第ｊ行）のＡＮＤ回路
が動作して、ゲートパルスが出力される。
ような構成を有するリフレッシュパルス発生回路に入力
され、ゲートドライバとアクティブマトリクスの間に設
けられたＡＮＤ回路列に送られる。データ比較回路から
出力があったということは、当該行（例えば、第ｉ群第
ｊ行）の情報がその直前のフレームと異なっていたとい
うことであるので、当該行は書き換える必要があるの
で、ゲートパルスを発生させる必要がある。図１２から
明らかなように、データ比較信号があった場合にはＯＲ
回路によって直ちにリフレッシュパルスがＡＮＤ回路列
に出力される。そして、そのときにゲートドライバから
出力のある行（すなわち、第ｉ群第ｊ行）のＡＮＤ回路
が動作して、ゲートパルスが出力される。
【００２９】もし、データ比較信号の出力がない場合に
は、定期的に強制的に書換えをおこなうような信号をＡ
ＮＤ回路列に出力しなければならない。そのための回路
が図１２に示される。簡単のためにＮ＝４、ｍ＝５の２
０行のマトリクスを考えてみると、そのときの図１２の
〜の各点における信号およびリフレッシュパルス出
力のタイムチャートは図１３のようになる。ここで、水
平クロックは１フレーム内に２０個のパルスを有してい
る。これを２ｍ（＝１０）分周することによって１フレ
ーム内に２個のパルスまでパルス数を減らす。
は、定期的に強制的に書換えをおこなうような信号をＡ
ＮＤ回路列に出力しなければならない。そのための回路
が図１２に示される。簡単のためにＮ＝４、ｍ＝５の２
０行のマトリクスを考えてみると、そのときの図１２の
〜の各点における信号およびリフレッシュパルス出
力のタイムチャートは図１３のようになる。ここで、水
平クロックは１フレーム内に２０個のパルスを有してい
る。これを２ｍ（＝１０）分周することによって１フレ
ーム内に２個のパルスまでパルス数を減らす。
【００３０】そして、このパルスによって遅延回路（Ｄ
ＦＦ）を動作させ、最終的にリフレッシュパルスを形成
する。このリフレッシュパルスは１フレームに４パルス
出力され、同一フレーム内での間隔は均等である。第１
のフレームから第２のフレームに変わる際には１パルス
の時間だけ最初のパルスが遅れる。同様に第２フレーム
から第３フレームへ、第３フレームから第４フレーム
へ、第４フレームから第５フレームへ変わる際には、そ
れぞれ１パルス分づつ最初のパルスが遅れる。
ＦＦ）を動作させ、最終的にリフレッシュパルスを形成
する。このリフレッシュパルスは１フレームに４パルス
出力され、同一フレーム内での間隔は均等である。第１
のフレームから第２のフレームに変わる際には１パルス
の時間だけ最初のパルスが遅れる。同様に第２フレーム
から第３フレームへ、第３フレームから第４フレーム
へ、第４フレームから第５フレームへ変わる際には、そ
れぞれ１パルス分づつ最初のパルスが遅れる。
【００３１】第１フレームから第５フレームまでで１通
り終了し、第６フレームから新たなサイクルが始まる。
そして、図から明らかなように第５フレームから第６フ
レームにどうする際には第５フレームの最後のパルスが
第６フレームの最初のパルスと連続して出力される。こ
のようにリフレッシュパルスが合成され、ＡＮＤ回路列
に送られる。もし、データ比較回路からの信号がなけれ
ば（すなわち画像情報が全く変化しなければ）、リフレ
ッシュパルスとしては、図１３に示されるもののみが出
力される。
り終了し、第６フレームから新たなサイクルが始まる。
そして、図から明らかなように第５フレームから第６フ
レームにどうする際には第５フレームの最後のパルスが
第６フレームの最初のパルスと連続して出力される。こ
のようにリフレッシュパルスが合成され、ＡＮＤ回路列
に送られる。もし、データ比較回路からの信号がなけれ
ば（すなわち画像情報が全く変化しなければ）、リフレ
ッシュパルスとしては、図１３に示されるもののみが出
力される。
【００３２】本実施例ではゲートドライバは通常のアク
ティブマトリクスのものと同じであり、すなわち、ｍ×
Ｎ段シフトレジスタ１つである。そして、シフトレジス
タの各段の出力は、 （１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ） （２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ） （３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ） （４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ） ．．．．．．．．．．．．．．．．．．． （Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ） という順番でＡＮＤ回路に出力する。
ティブマトリクスのものと同じであり、すなわち、ｍ×
Ｎ段シフトレジスタ１つである。そして、シフトレジス
タの各段の出力は、 （１．１）、（１．２）、（１．３）、（１．４）、．．．（１．ｍ） （２．１）、（２．２）、（２．３）、（２．４）、．．．（２．ｍ） （３．１）、（３．２）、（３．３）、（３．４）、．．．（３．ｍ） （４．１）、（４．２）、（４．３）、（４．４）、．．．（４．ｍ） ．．．．．．．．．．．．．．．．．．． （Ｎ．１）、（Ｎ．２）、（Ｎ．３）、（Ｎ．４）、．．．（Ｎ．ｍ） という順番でＡＮＤ回路に出力する。
【００３３】このようにして合成されたゲートドライバ
からの出力パルス（ＳＲ出力）はリフレッシュパルスと
ＡＮＤ回路列によって合成される。その場合のタイムチ
ャートを図１４に示す。簡単のため、画像は静止画で、
したがって、データ比較回路からの出力はないとする。
また、図１４では、第１群第４行（１．４）、第２群第
２行（２．２）、第３群第５行（３．５）、第４群第１
行（４．１）のみを示すが、他の行の同様である。各行
のシフトレジスタ（ＳＲ）とも、第１〜第５フレームに
おいて、定期的にパルスを出力している。このＳＲ出力
とリフレッシュパルスの重なった場合のみゲートパルス
出力としてマトリクスに送られる。
からの出力パルス（ＳＲ出力）はリフレッシュパルスと
ＡＮＤ回路列によって合成される。その場合のタイムチ
ャートを図１４に示す。簡単のため、画像は静止画で、
したがって、データ比較回路からの出力はないとする。
また、図１４では、第１群第４行（１．４）、第２群第
２行（２．２）、第３群第５行（３．５）、第４群第１
行（４．１）のみを示すが、他の行の同様である。各行
のシフトレジスタ（ＳＲ）とも、第１〜第５フレームに
おいて、定期的にパルスを出力している。このＳＲ出力
とリフレッシュパルスの重なった場合のみゲートパルス
出力としてマトリクスに送られる。
【００３４】例えば、（１．４）についてみると、第１
〜第３フレームおよび第５フレームでは、ＳＲ出力時に
リフレッシュパルスは同時に出力されていない。したが
って、ＡＮＤ回路は作動せず、リフレッシュパルスとＳ
Ｒ出力が重なる第４フレームのみゲートパルス出力が得
られる。同様に、（２．２）においては第２フレーム、
（３．５）においては第５フレーム、（４．１）におい
ては第１フレーム（第６フレーム）のみにゲートパルス
出力が得られる。すなわち、本実施例では第ｉ群第ｊ行
においては第ｊフレームにおいてのみゲートパルスが出
力される。なお、データ比較回路から出力があれば、随
時、リフレッシュパルスが出力され、当該行のゲートパ
ルスが出力されるのは言うまでもない。
〜第３フレームおよび第５フレームでは、ＳＲ出力時に
リフレッシュパルスは同時に出力されていない。したが
って、ＡＮＤ回路は作動せず、リフレッシュパルスとＳ
Ｒ出力が重なる第４フレームのみゲートパルス出力が得
られる。同様に、（２．２）においては第２フレーム、
（３．５）においては第５フレーム、（４．１）におい
ては第１フレーム（第６フレーム）のみにゲートパルス
出力が得られる。すなわち、本実施例では第ｉ群第ｊ行
においては第ｊフレームにおいてのみゲートパルスが出
力される。なお、データ比較回路から出力があれば、随
時、リフレッシュパルスが出力され、当該行のゲートパ
ルスが出力されるのは言うまでもない。
【００３５】
【発明の効果】本発明によって、アクティブマトリクス
回路の消費電力を低減せしめることができた。さらに、
本発明においては、実施例１および実施例２に示したよ
うに強制的なリフレッシュ操作を数フレームに分散させ
ておこなうことによって、画質の劣化を抑制することが
できた。
回路の消費電力を低減せしめることができた。さらに、
本発明においては、実施例１および実施例２に示したよ
うに強制的なリフレッシュ操作を数フレームに分散させ
ておこなうことによって、画質の劣化を抑制することが
できた。
【００３６】本発明はアクティブマトリクス型装置を使
用した様々な表示方法と組み合わせることによってより
効果的である。例えば、アクティブマトリクス回路にお
いては、個々のスイッチング素子の特性の微妙な差異に
よって、画素によって表示特性が微妙に異なる。例え
ば、スイッチング素子として薄膜トランジスタ（ＴＦ
Ｔ）を用いる場合、ＴＦＴのオフ電流の大きなものは非
選択時（ゲイトパルスのない時間）におけるリーク電流
が大きく、電荷保持能力が劣る。このようなＴＦＴを有
する画素には予め通常よりも高い電圧をソースに印加す
る必要がある。
用した様々な表示方法と組み合わせることによってより
効果的である。例えば、アクティブマトリクス回路にお
いては、個々のスイッチング素子の特性の微妙な差異に
よって、画素によって表示特性が微妙に異なる。例え
ば、スイッチング素子として薄膜トランジスタ（ＴＦ
Ｔ）を用いる場合、ＴＦＴのオフ電流の大きなものは非
選択時（ゲイトパルスのない時間）におけるリーク電流
が大きく、電荷保持能力が劣る。このようなＴＦＴを有
する画素には予め通常よりも高い電圧をソースに印加す
る必要がある。
【００３７】そこで、予めこのようなアクティブマトリ
クスを構成するスイッチング素子の特性を考慮して、映
像信号を補正することが望まれる。その場合、実施例１
および２に示すようにＡ／Ｄ変換をおこなった後にこの
ような補正回路を設ければよい。このような処理をおこ
なうことによって、より鮮明で欠陥の目立たない映像を
表示することができる。すなわち、本発明ではデジタル
処理をおこなうので、他のデジタル処理を必要とする表
示方法と併用することによって、相乗効果が生じる。
クスを構成するスイッチング素子の特性を考慮して、映
像信号を補正することが望まれる。その場合、実施例１
および２に示すようにＡ／Ｄ変換をおこなった後にこの
ような補正回路を設ければよい。このような処理をおこ
なうことによって、より鮮明で欠陥の目立たない映像を
表示することができる。すなわち、本発明ではデジタル
処理をおこなうので、他のデジタル処理を必要とする表
示方法と併用することによって、相乗効果が生じる。
【００３８】また、画素にアナログ電圧を印加して階調
表示をおこなうのではなく、特開平５−３５２０２のよ
うに、画素にデジタル信号を印加して階調表示をおこな
う表示方法と本発明を併用することによっても、より一
層の効果をえることができる。このように本発明は産業
上有益である。
表示をおこなうのではなく、特開平５−３５２０２のよ
うに、画素にデジタル信号を印加して階調表示をおこな
う表示方法と本発明を併用することによっても、より一
層の効果をえることができる。このように本発明は産業
上有益である。
【図１】実施例１の回路ブロック図を示す。
【図２】実施例１のデータ比較回路等を示す。
【図３】実施例１のリフレッシュパルス発生回路を示
す。
す。
【図４】上記回路によるリフレッシュパルス発生のタイ
ムチャートを示す。
ムチャートを示す。
【図５】実施例１のゲートドライバのスタートパルス発
生回路を示す。
生回路を示す。
【図６】実施例１のゲートドライバのスタートパルス発
生回路を示す。
生回路を示す。
【図７】上記回路によるスタートパルス発生のタイムチ
ャートを示す。
ャートを示す。
【図８】実施例１のゲートドライバとその周辺の回路を
示す。
示す。
【図９】実施例１のゲートドライバによる出力を示す。
【図１０】実施例１のゲートパルスのタイムチャートを
示す。
示す。
【図１１】実施例２の回路ブロック図を示す。
【図１２】実施例２のリフレッシュパルス発生回路を示
す。
す。
【図１３】上記回路によるリフレッシュパルス発生のタ
イムチャートを示す。
イムチャートを示す。
【図１４】実施例２のゲートパルスのタイムチャートを
示す。
示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３１ Ｇ０９Ｇ 3/20 ６３１Ｂ ６３１Ｄ
Claims (5)
- 【請求項１】第１の信号を記憶するフレームメモリと、
前記第１の信号と第２の信号とを比較するデータ比較回
路と、前記データ比較回路の出力信号に基づいてリフレ
ッシュ信号を出力するリフレッシュ信号発生回路と、前
記リフレッシュ信号とゲートドライバからの出力信号と
を入力してゲート信号を出力するＡＮＤ回路とを備える
ことを特徴としたアクティブマトリクス型表示装置。 - 【請求項２】前記データ比較回路は、前記第１の信号を
入力する第１のシフトレジスタと、該第１のシフトレジ
スタの出力を記憶する第１のラッチ回路と、第２の信号
を入力する第２のシフトレジスタと、該第２のシフトレ
ジスタの出力を記憶する第２のラッチ回路と、前記第１
のラッチ回路の出力と前記第２のラッチ回路の出力の排
他的和をとるＥＸＯＲ回路と、前記ＥＸＯＲ回路の出力
の和をとるＯＲ回路とを含むことを特徴とする請求項１
のアクティブマトリクス型表示装置。 - 【請求項３】前記リフレッシュ信号発生回路は、垂直ク
ロック信号を遅延させる複数の遅延回路と、前記遅延回
路の入力信号と出力信号との差分を検出するマルチプレ
クサとを含むことを特徴とする請求項１または２のアク
ティブマトリクス型表示装置。 - 【請求項４】アナログ映像信号をデジタル映像信号に変
換するＡ／Ｄコンバータを含むにことを特徴とする請求
項１、２または３のアクティブマトリクス型表示装置。 - 【請求項５】前記フレームメモリの前段にデジタル化さ
れた映像信号の順序を変更する２つ以上のメモリを含む
ことを特徴とする請求項１、２、３または４のアクティ
ブマトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050008A JP3632957B2 (ja) | 2001-02-26 | 2001-02-26 | アクティブマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050008A JP3632957B2 (ja) | 2001-02-26 | 2001-02-26 | アクティブマトリクス型表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05305294A Division JP3476241B2 (ja) | 1994-02-25 | 1994-02-25 | アクティブマトリクス型表示装置の表示方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001282209A true JP2001282209A (ja) | 2001-10-12 |
| JP3632957B2 JP3632957B2 (ja) | 2005-03-30 |
Family
ID=18911033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001050008A Expired - Fee Related JP3632957B2 (ja) | 2001-02-26 | 2001-02-26 | アクティブマトリクス型表示装置 |
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|---|---|
| JP (1) | JP3632957B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018036367A (ja) * | 2016-08-30 | 2018-03-08 | 株式会社デンソーテン | 映像処理装置、映像表示システムおよび映像処理方法 |
| CN110402461A (zh) * | 2017-04-06 | 2019-11-01 | 华为技术有限公司 | 显示屏控制方法及终端 |
| CN115428064A (zh) * | 2020-04-24 | 2022-12-02 | 京瓷株式会社 | 点矩阵型显示装置以及计时装置 |
-
2001
- 2001-02-26 JP JP2001050008A patent/JP3632957B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018036367A (ja) * | 2016-08-30 | 2018-03-08 | 株式会社デンソーテン | 映像処理装置、映像表示システムおよび映像処理方法 |
| CN110402461A (zh) * | 2017-04-06 | 2019-11-01 | 华为技术有限公司 | 显示屏控制方法及终端 |
| US11205384B2 (en) | 2017-04-06 | 2021-12-21 | Huawei Technologies Co., Ltd. | Display screen control method and terminal |
| CN115428064A (zh) * | 2020-04-24 | 2022-12-02 | 京瓷株式会社 | 点矩阵型显示装置以及计时装置 |
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| JP3632957B2 (ja) | 2005-03-30 |
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