JP2008225494A - 表示ドライバ及び電気光学装置 - Google Patents
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Abstract
【課題】 初期化時にのみ参照される端子の数を削減できる表示ドライバ及び電気光学装置を提供する。
【解決手段】 電気光学パネルの複数のデータ線を駆動する表示ドライバ10は、表示データ又は設定データが入力されるデータ入力部20と、データ入力部20を介して入力された表示データに基づいて複数のデータ線を駆動するデータ線駆動部32を有する表示処理部30と、表示処理部30を制御するための制御レジスタ40と、初期設定信号に基づいてデータ入力部20を介して入力された設定データを取り込む取込部50とを含む。初期化信号により表示処理部30及び制御レジスタ40の少なくとも1つが初期状態に設定された後に、取込部50に取り込まれた設定データが制御レジスタ40に設定される。表示処理部30が、制御レジスタ40に設定された設定データに基づいて制御される。
【選択図】 図1
【解決手段】 電気光学パネルの複数のデータ線を駆動する表示ドライバ10は、表示データ又は設定データが入力されるデータ入力部20と、データ入力部20を介して入力された表示データに基づいて複数のデータ線を駆動するデータ線駆動部32を有する表示処理部30と、表示処理部30を制御するための制御レジスタ40と、初期設定信号に基づいてデータ入力部20を介して入力された設定データを取り込む取込部50とを含む。初期化信号により表示処理部30及び制御レジスタ40の少なくとも1つが初期状態に設定された後に、取込部50に取り込まれた設定データが制御レジスタ40に設定される。表示処理部30が、制御レジスタ40に設定された設定データに基づいて制御される。
【選択図】 図1
Description
本発明は、表示ドライバ及び電気光学装置に関する。
液晶表示装置に代表される電気光学装置は、複数の走査線と、複数のデータ線と、複数の画素とを含む。複数の走査線は、走査ドライバによって一垂直走査期間内に順次選択される。複数のデータ線は、一水平走査期間ごとにデータドライバによって駆動される。
データドライバには、表示コントローラから例えば画素単位にシリアルに表示データが供給される。データドライバは、シリアルに入力された表示データをシフトして一水平走査分の表示データを生成する。そしてデータドライバは、この一水平走査分の表示データに基づいてデータ線を駆動する。例えば特許文献1に記載されているようにデータドライバでは、実装状態に応じて、表示コントローラから供給される表示データのシフト方向を変更できる。これにより、表示コントローラとデータドライバとの間の配線を短くできる。そのためデータドライバは、表示データのシフト方向を設定するための端子を有し、該端子の初期化時の状態に応じて、表示データのシフト方向を変更できるようになっている。データドライバは、この他に各種の端子を有し、端子の初期化時の状態に応じた制御を行う。
特開2002−351412号公報
しかしながら、データドライバの多機能化が進むと、初期化時に設定される端子の数も増加する。その一方で、表示サイズの拡大による電気光学装置のデータ線の本数の増加が顕著である。このためデータドライバでは、データ線を駆動するための端子数が飛躍的に増加し、これ以上他の端子を増やすことが困難な状況となっている。
その第1の理由は、データドライバの端子数が多くなると、チップサイズが大きくなり、コスト高を招くからである。第2の理由は、端子に接続される入力バッファ又は入出力バッファの消費電力が大きいため、端子数の増加は消費電力の増大も招くからである。従って、データドライバにおいても、端子数をできるだけ少なくすることが望まれる。特に、初期化時にのみ参照される端子の数が少ないことが望ましい。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、初期化時にのみ参照される端子の数を削減できる表示ドライバ及び電気光学装置を提供することにある。
上記課題を解決するために本発明は、複数の走査線と、複数のデータ線と、複数の画素とを含む電気光学パネルの前記複数のデータ線を駆動する表示ドライバであって、表示データ又は設定データが入力されるデータ入力部と、前記データ入力部を介して入力された表示データに基づいて前記複数のデータ線を駆動するデータ線駆動部を有する表示処理部と、前記表示処理部を制御するための制御レジスタと、初期設定信号に基づいて、前記データ入力部を介して入力された前記設定データを取り込む取込部とを含み、初期化信号により前記表示処理部及び前記制御レジスタの少なくとも1つが初期状態に設定された後に、前記取込部に取り込まれた設定データが前記制御レジスタに設定され、前記表示処理部が、前記制御レジスタに設定された前記設定データに基づいて制御される表示ドライバに関係する。
本発明においては、データ入力部に、表示データ又は設定データが入力される。制御レジスタに設定された設定データに基づいて制御される表示処理部に含まれるデータ線駆動部は、データ入力部を介して入力された表示データに基づいて電気光学パネルのデータ線を駆動する。取込部は、初期設定信号に基づいて、データ入力部を介して入力された設定データを取り込む。そして、表示処理部及び制御レジスタの少なくとも1つが初期化信号により初期状態に設定された後に、取込部に取り込まれた設定データが制御レジスタに設定される。
これにより、初期化信号により初期状態に設定される初期化処理中に、データ入力部に入力される設定データを用いて表示処理部を制御できるようになる。そして、データ入力部を、初期設定用の設定データの入力部と、表示データの入力部として共用化できるため、表示ドライバにおいて初期設定用の端子の数を削減できるようになる。
また本発明に係る表示ドライバでは、前記初期設定信号は、前記初期化信号であってもよい。
本発明によれば、初期化信号を用いた設定データの設定により、表示処理部の細かな制御を実現できるようになるので、初期設定信号を新たに生成することなく、表示ドライバの構成の簡素化を実現し、低コスト化を図ることができるようになる。
また本発明に係る表示ドライバでは、前記初期化信号を、第1の遅延時間だけ遅延させる第1の遅延回路と、前記初期化信号を、前記第1の遅延時間より長い第2の遅延時間だけ遅延させる第2の遅延回路と、前記第2の遅延回路の出力に基づいて、前記第1の遅延回路の出力、又はクロックを選択出力するセレクタと、前記データ入力部を介して入力された前記表示データ又は前記設定データを、前記セレクタの出力に基づいて取り込むラッチ回路とを含み、前記表示データが、前記クロックに同期して前記データ入力部に入力され、前記データ線駆動部が、前記セレクタによって選択出力された前記クロックに基づいて前記ラッチ回路に取り込まれた前記表示データを用いて、前記複数のデータ線を駆動し、前記取込部が、前記セレクタによって選択出力された前記第1の遅延回路の出力に基づいて前記ラッチ回路に取り込まれた前記設定データを、前記第1及び第2の遅延回路の出力に基づいて保持するバッファを含み、前記バッファに保持された前記設定データが、水平走査期間を規定する水平同期信号又は垂直走査期間を規定する垂直同期信号に基づいて前記制御レジスタに設定されてもよい。
本発明においては、初期化信号を初期設定信号として用いることにより、表示ドライバの各部が初期状態に設定された状態では、設定データを設定できなくなる。そこで、初期化信号を遅延させる第1及び第2の遅延回路を設け、より遅延時間の短い第1の遅延回路の出力でラッチ回路がデータ入力部からの設定データを取り込む。また、ラッチ回路は、遅延時間の長い第2の遅延回路の出力に基づいて切り換えられたクロックに基づいて、データ入力部からの表示データを取り込む。そして、ラッチ回路に取り込まれた設定データを一旦バッファで保持した後、水平同期信号又は垂直同期信号に基づいて制御レジスタに設定するようにした。
これにより、簡素な構成で、表示ドライバの各部が初期状態に設定される初期化信号を用いて、初期化処理中にデータ入力部に入力された設定データを制御レジスタに設定できるようになり、表示ドライバのより一層の低コスト化を実現できるようになる。
また本発明に係る表示ドライバでは、前記設定データが、前記水平同期信号により規定される水平帰線期間、又は前記垂直同期信号により規定される垂直帰線期間に、前記制御レジスタに設定されてもよい。
本発明によれば、表示処理部の設定を、表示の影響がない帰線期間を利用するようにしたので、表示品位の劣化を低減できる。また、バッファに保持された設定データを、制御レジスタに繰り返し設定するようにしたので、静電気等に起因するノイズで制御レジスタの設定値が変化して誤動作してしまうという事態を回避できる。
また本発明に係る表示ドライバでは、前記取込部に取り込まれた前記設定データが第1のデータのとき、少なくとも前記データ線駆動部による前記複数のデータ線への駆動出力を停止することができる。
また本発明に係る表示ドライバでは、前記取込部に取り込まれた前記設定データが第2のデータのとき、前記制御レジスタへの前記設定データの設定を省略することができる。
本発明によれば、初期化時に上述の設定データを設定できない表示コントローラに接続された場合でも、表示ドライバに誤って設定データが制御レジスタに設定されることを防止できるようになる。
また本発明に係る表示ドライバでは、前記初期設定信号が入力される初期設定信号入力部を含むことができる。
ここで初期設定信号として初期化信号を用いた場合、初期化信号入力部を含むことを意味する。
また本発明は、複数の走査線と、複数のデータ線と、複数の画素と、前記複数のデータ線を駆動する上記のいずれか記載の表示ドライバとを含む電気光学装置に関係する。
本発明によれば、表示ドライバの端子数を削減することで、構成の簡素化及び小型化を図る電気光学装置を提供できる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
図1に、本実施形態における表示ドライバの構成の概要を示す。本実施形態における表示ドライバ10は、データ入力部20、表示処理部30、制御レジスタ40、取込部50を含む。
データ入力部20には、表示データ又は設定データ(広義にはデータ)が入力される。表示データ又は設定データは、図示しない表示コントローラによって供給される。このようなデータ入力部20の機能は、例えば1又は複数のデータ入力端子(広義には端子)により実現される。或いは、データ入力部20の機能は、1又は複数のデータ入力端子、及び該データ入力端子に電気的に接続された1又は複数の入力バッファ(又は入出力バッファ)により実現される。
表示処理部30は、データ入力部20を介して入力された表示データに基づいて電気光学パネルの複数のデータ線を駆動するための表示処理を行う。表示処理部30は、例えばデータ入力部20を介して画素単位にシリアルに入力された表示データをシフトして一水平走査分のデータを生成する。表示処理部30は、データ線駆動部32を含み、この一水平走査分のデータに基づいて複数のデータ線を駆動する。
このデータ線駆動部32を含む表示処理部30は、制御レジスタ40に設定された設定データ(設定データに対応した制御情報)に基づいて制御される。制御レジスタ40には、データ入力部20を介して入力された設定データが(制御情報として)設定される。
取込部50は、初期設定信号に基づいて、データ入力部20を介して入力された設定データ(広義にはデータ)を取り込む。初期設定信号として、表示処理部30及び制御レジスタ40の少なくとも1つを初期状態に設定する初期化信号を用いることができる。初期設定信号又は初期化信号もまた、図示しない表示コントローラによって供給される。
例えば表示ドライバ10は、初期設定信号が入力される初期設定信号入力部60を含むことができる。初期設定信号入力部60の機能は、例えば1又は複数の初期設定信号入力端子(広義には端子)により実現される。或いは、初期設定信号入力部60の機能は、1又は複数の初期設定信号入力端子、及び該初期設定信号入力端子に電気的に接続された1又は複数の入力バッファ(又は入出力バッファ)により実現される。初期設定信号として上述の初期化信号が用いられる場合、表示ドライバ10は、初期化信号が入力される初期化信号入力部を含むことができる。初期化信号入力部の機能は、例えば1又は複数の初期化信号入力端子(広義には端子)により実現される。或いは、初期化信号入力部の機能は、1又は複数の初期化信号入力端子、及び該初期化信号入力端子に電気的に接続された1又は複数の入力バッファ(又は入出力バッファ)により実現される。
表示ドライバ10では、初期化信号により表示処理部30及び制御レジスタ40の少なくとも1つが初期状態に設定された後に、取込部50に取り込まれた設定データが制御レジスタ40に設定される。そして、表示処理部30が、制御レジスタ40に設定された設定データに基づいて制御される。
こうすることで、表示データを入力するための入力部と、初期化時に表示処理部30を設定するための設定データを入力するための入力部とを共用できるようになる。従って、表示ドライバ10では、表示処理部30等を制御するために初期化時に設定するための端子を削減でき、表示ドライバ10の低コスト化及び低消費電力化とを図ることができるようになる。
以下では、初期設定信号として初期化信号を用いるものとする。
次に取込部50と、取込部50を制御するための構成例について説明する。
図2に、取込部50と該取込部50を制御するための構成例を示す。
ここでラッチ回路70は、データ入力部20を介して入力された表示データ又は設定データを取り込む。ラッチ回路70に取り込まれた表示データは、表示処理部30に供給される。ラッチ回路70に取り込まれた設定データは、取込部50が含むバッファ80によって保持される。
このため表示ドライバ10は、第1及び第2の遅延回路90、92、セレクタ94を含む。第1の遅延回路90は、初期化信号を第1の遅延時間d1だけ遅延させた遅延信号DC1を生成する。第2の遅延回路92は、初期化信号を、第1の遅延時間d1より長い第2の遅延時間d2(d1<d2)だけ遅延させた遅延信号DC2を生成する。セレクタ94は、第2の遅延回路92の出力(遅延信号DC2)に基づいて、第1の遅延回路90の出力(遅延信号DC1)、又はクロックを選択出力信号LCLKとして選択出力する。表示データは、このクロックに同期してデータ入力部20に入力される。
このようなセレクタ94の出力(選択出力信号LCLK)をラッチクロックとして用いることで、ラッチ回路70は、データ入力部20を介して入力された表示データ又は設定データを取り込むことができる。そして、データ線駆動部32は、セレクタ94によって選択出力されたクロックに基づいてラッチ回路70に取り込まれた表示データを用いて、複数のデータ線を駆動する。一方、取込部50のバッファ80は、セレクタ94によって選択出力された第1の遅延回路90の出力(遅延信号DC1)に基づいてラッチ回路70に取り込まれた設定データを、第1及び第2の遅延回路90、92の出力に基づいて保持する。
なおバッファ80に保持された設定データが、(制御情報(制御信号)として)制御レジスタ40に設定される。このとき、制御レジスタ40には、水平走査期間を規定する水平同期信号又は垂直走査期間を規定する垂直同期信号に基づいて、該設定データが設定される。
図3に、図2に示す構成の動作例のタイミング図を示す。
初期化信号がLレベルのとき、表示ドライバの内部回路が初期状態に設定される。従って、例えば図2に示すラッチ回路70及びバッファ80は初期状態のままである。
初期化信号がLレベルからHレベルに変化する時刻t1以降では、ラッチ回路70及びバッファ80の保持内容を変更できる。そのため、第1及び第2の遅延回路90、92では、初期化信号を遅延させた遅延信号DC1、DC2を生成する。時刻t1以降でデータ入力部20を介して入力された設定データを取り込むため、セレクタ94は、初期化信号を第1の遅延時間d1だけ遅延させた遅延信号DC1を選択出力信号LCLKとして選択出力する。これにより、ラッチ回路70では、遅延信号DC1の立ち上がりエッジ(時刻t2)で、データ入力部20を介して入力された設定データを取り込むことができる。
その後、ラッチ回路70が表示データを取り込むため、セレクタ94は、第2の遅延時間d2だけ遅延させた遅延信号DC2により、クロックを選択出力信号LCLKとして選択出力する。これにより、遅延信号DC2が立ち上がった時刻t3以降において、ラッチ回路70では、選択されたクロックを用いて、データ入力部20を介して入力された表示データを取り込むことができる。
ラッチ回路70に取り込まれた設定データをバッファ80で保持するため、時刻t2、t3の間の期間を、バッファ取込期間とすることが望ましい。そのため、図2では、遅延信号DC1、DC2を用いてバッファ取込期間を規定する信号を生成し、バッファ80は該信号に基づいてラッチ回路70に取り込まれた設定データを保持する。
なお図2では、取込部50は、バッファ80を含むものとして説明しているが、図2に示すラッチ回路70、第1及び第2の遅延回路90、92、及びセレクタ94の少なくとも1つを取込部50を含むようにしてもよい。
図4に、図2に示す取込部50と該取込部50を制御するための回路構成例を示す。但し、図2に示す構成と同一部分には同一符号を付し、適宜説明を省略する。
ここでは、データ入力部20に入力された18ビットの表示データがデータバスD0〜D17に供給されるものとする。例えば表示データは、各色6ビットのR信号(RD0〜RD5)、G信号(GD0〜GD5)、B信号(BD0〜BD5)により1画素が18ビットで構成されるものとする。また、18ビットのうち下位4ビットを用いて設定データがデータ入力部20に供給されるものとする。
図2に示す初期化信号は、リセット信号XRESに相当する。図2に示すクロックは、ドットクロックCPHに相当する。リセット信号XRESは、Lレベルでアクティブとなる。
図2に示すラッチ回路70が、リセット付きフリップフロップ(Flip-Flop:FF)1−0〜1−17に相当する。FF1−0〜FF1−17のそれぞれは、クロック入力端子Cに入力された信号の立ち上がりエッジで、データ入力端子Dに入力された信号を保持してデータ出力端子Qから出力する。またFF1−0〜FF1−17のそれぞれは、リセット端子Rへの入力信号がLレベルのとき、初期状態となる。データバスD0〜D17は、FF1−0〜FF1−17のデータ入力端子Dに接続される。FF1−0〜FF1−17のデータ出力端子Qは、入力データバスDI0〜DI17に接続される。FF1−0〜FF1−17のリセット端子Rには、リセット信号XRESが共通に入力される。
図2に示すバッファ80が、FF2−0〜FF2−3に相当する。FF2−0〜FF20−3のそれぞれは、クロック入力端子Cに入力された信号の立ち上がりエッジで、データ入力端子Dに入力された信号を保持してデータ出力端子Qから出力し、反転データ出力端子XQから、保持された信号の反転信号を出力する。またFF2−0〜FF2−3のそれぞれは、リセット端子Rへの入力信号がLレベルのとき、初期状態となる。入力データバスDI0〜DI3は、FF2−0〜FF2−3のデータ入力端子Dに接続される。FF2−0〜FF2−3のデータ出力端子Qは、制御レジスタ40に接続される。FF2−0〜FF2−3のリセット端子Rには、リセット信号XRESが共通に入力される。
図2に示す第1の遅延回路90が、遅延回路DLY1に相当する。図2に示す第2の遅延回路90が、遅延回路DLY2に相当する。図4では、遅延回路DLY1、DLY2に共通に遅延素子が用いられている。遅延回路DLY1は遅延素子が1つ、遅延回路DLY2には、遅延回路DLY1に用いられる遅延素子が6つ直列に接続され、第2の遅延時間d2が第1の遅延時間d1より長くなるようにしている。遅延信号DC1が遅延信号XRESdに相当する。遅延信号DC2が遅延信号SELに相当する。FF1−0〜FF1−17のクロック入力端子Cには、セレクタ94の出力である選択出力信号LCLKが共通に入力される。
図4では、遅延信号XRESd、SELに基づいて、ラッチクロックLCLK1が生成される。ラッチクロックLCLK1の立ち上がりが、遅延信号SELの立ち上がりとなるように生成される。FF2−0〜FF2−3のクロック入力端子Cには、ラッチクロックLCLK1が共通に入力される。
図4では、FF2−0のデータ出力端子Qから、制御信号SHL0が出力される。またFF2−1のデータ出力端子Qから、制御信号DEC0が出力される。更にFF2−2のデータ出力端子Qから、制御信号NOUT0が出力される。更にまたFF2−3のデータ出力端子Qから、制御信号RSEL0が出力される。
更に図4では、FF2−0〜FF2−3に取り込まれた設定データが第1のデータのとき(例えば設定データがすべて1のとき、又はすべて0のとき)、少なくともデータ線駆動部32によるデータ線への駆動出力を停止する非出力状態に設定するためのディセーブル信号DISABLEが生成される。
或いは、FF2−0〜FF2−3に取り込まれた設定データが第2のデータのとき(例えば第1のデータと同じ設定データがすべて1のとき、又はすべて0のとき)、ディセーブル信号DISABLEにより、制御レジスタ40への設定データの設定を省略するようにしてもよい。
図5に、制御レジスタ40の構成例を示す。
制御レジスタ40は、FF3−0〜FF3−3を含む。FF3−0〜FF3−3のそれぞれは、リセット端子Rへの入力信号がLレベルのとき、初期状態となる。FF3−0〜FF3−3のリセット端子Rには、リセット信号XRESが共通に入力される。
制御信号SEL0が、FF3−0のデータ入力端子Dに供給される。FF3−0のデータ出力端子Qから、表示データのシフト方向を設定するためのシフト方向設定信号SHLが出力される。
制御信号DEC0が、FF3−1のデータ入力端子Dに供給される。FF3−1のデータ出力端子Qから、8色表示モードに設定するための8色表示モード設定信号DECが出力される。
制御信号NOUT0が、FF3−2のデータ入力端子Dに供給される。FF3−2のデータ出力端子Qから、表示ドライバ10のデータ線への出力数を設定するための出力数設定信号NOUTが出力される。
制御信号RSEL0が、FF3−3のデータ入力端子Dに供給される。FF3−3のデータ出力端子Qから、データ線を駆動するための複数の基準電圧を発生する基準電圧発生回路の抵抗回路を切り換えるための抵抗選択信号RSELが出力される。
また、FF3−0〜FF3−3は、水平同期信号HSYNC又は垂直同期信号VSYNCに基づいて、上述の制御信号を取り込む。図5では、垂直同期信号VSYNCに同期して、FF3−0〜FF3−3が上述の制御信号を取り込むようになっている。
更に図5では、ディセーブル信号DISABLEがHレベルのとき、制御レジスタ40への設定データの設定を省略することができるようになっている。一般的に、初期状態では電流消費を避けるためデータバスがすべてLレベル又はHレベルに固定される。従って、ディセーブル信号DISABLEを用いることで、初期化時に上述の設定データを設定できない表示コントローラに接続された場合でも、表示ドライバ10に誤って設定データが制御レジスタ40に設定されることを防止できる。
なお制御レジスタ40への設定データの設定は、垂直帰線期間又は水平帰線期間であることが望ましい。垂直帰線期間又は水平帰線期間において設定を変更すれば、表示画像に影響を与えることがないからである。
図6に、垂直帰線期間及び水平帰線期間の説明図を示す。
水平走査期間は、水平同期信号HSYNCにより規定される。水平走査期間では、選択された走査線に接続された画素に、データ線を介して駆動電圧が供給される。図6では、水平同期信号HSYNCがHレベルの期間が水平走査期間であり、水平同期信号HSYNCがLレベルの期間が水平帰線期間となる。
垂直走査期間は、垂直同期信号VSYNCにより規定される。垂直走査期間では、1又は複数の走査線ごとに複数の走査線が順次選択される。垂直走査期間は、複数の水平走査期間及び複数の水平帰線期間を含む。図6では、垂直同期信号VSYNCがHレベルの期間が垂直走査期間であり、垂直同期信号VSYNCがLレベルの期間が垂直帰線期間となる。
図7に、図4に示す取込部50と、図5に示す制御レジスタ40の動作例のタイミング図を示す。ここでは、ディセーブル信号DISABLEがLレベルのままであるものとする。
図示しない表示コントローラは、本実施形態における表示ドライバ10の他に、電気光学パネルの走査線を選択する走査ドライバや、表示ドライバ10及び走査ドライバに電源を供給する電源回路を制御する。そして電気光学装置の初期化時には、表示コントローラが、表示ドライバ10、走査ドライバ及び電源回路の初期化を制御する。このような表示コントローラは、表示ドライバ10に対して、リセット信号XRES及び設定データを供給して初期化を行う。その後、表示コントローラは、ドットクロックCPHと、該ドットクロックCPHに同期した画素単位の表示データとを表示ドライバ10に供給する。表示コントローラは、電気光学パネルの複数のデータ線の並び順序に対応して表示データを供給する。
表示コントローラが供給するリセット信号XRESがLレベルのとき、図4及び図5に示す各部が初期状態に設定される。図4及び図5では、FF1−0〜FF1−17、FF2−0〜FF2−3、FF3−0〜FF3−3が初期化される。このとき、表示コントローラは、設定データを表示ドライバ10に供給する。図7では、データバスD0〜D17では、例えば設定データAが供給されている。
次に、表示コントローラが、時刻T0でリセット信号XRESをLレベルからHレベルに変化させると共に、ドットクロックCPHの供給を開始する。表示ドライバ10では、時刻T0から第1の遅延時間d1が経過した後に、遅延信号XRESdがLレベルからHレベルに変化する(時刻T1)。また、時刻T0から第2の遅延時間d2が経過した後に、遅延信号SELがLレベルからHレベルに変化する(時刻T2)。
この結果、FF1−0〜FF1−17は、セレクタ94により選択出力された選択出力信号LCLKの立ち上がりで(時刻T3)、データバスD0〜D17上のデータを取り込む。そのため、入力データバスDI0〜DI17に、データバスD0〜D17のデータが出力される。図7では、データバスD0〜D3(例えばデータバスD4〜D17がLレベル)に供給された設定データAに対応するデータが、FF1−0〜FF1−3に取り込まれる。
また、時刻T4では、ラッチクロックLCLK1の立ち上がりエッジで、入力データバスDI0〜DI3のデータが、FF2−0〜FF2−3に取り込まれる。そして、FF2−0〜FF2−3に取り込まれた設定データに対応した制御信号(制御情報)SHL0、DEC0、NOUT0、RESL0が変化する。
遅延信号SELがLレベルからHレベルに変化する時刻T2以降では、セレクタ94は、選択出力信号LCLKとしてドットクロックCPHを出力する。そのため、FF1−0〜FF1−17は、選択出力信号LCLKの立ち上がりエッジごとに、データバスD0〜D17上のデータを取り込むことになる。一方、FF2−0〜FF2−3では、ラッチクロックLCLK1が変化しないため、時刻T4以降で保持内容が変更されることはない。
時刻T5で垂直同期信号VSYNCが立ち下がると、FF2−0〜FF2−3から出力される制御信号が、図5に示す制御レジスタ40のFF3−0〜FF3−3に取り込まれる。この結果、FF2−0〜FF2−3から出力される制御信号に対応して、シフト方向設定信号SHL、8色表示モード設定信号DEC、出力数設定信号NOUT、抵抗選択信号RSELが変化する。
表示処理部30は、シフト方向設定信号SHL、8色表示モード設定信号DEC、出力数設定信号NOUT、抵抗選択信号RSELによって制御される。
次に、上述した制御レジスタ40によって設定される表示処理部30の構成例について説明する。
図8に、表示処理部30の構成例のブロック図を示す。
表示処理部30は、シフトレジスタ200、データラッチ210、ラインラッチ220、DAC(Digital to Analog Converter)(広義には電圧選択回路)230、基準電圧発生回路240、データ線駆動部32を含む。
シフトレジスタ200は、ドットクロックCPHに同期したシフト動作を行う双方向のシフトレジスタである。シフトレジスタ200のシフト方向は、シフト方向設定信号SHLによって切り換えられる。シフト方向設定信号SHLがLレベルのとき、シフトレジスタ200は、ドットクロックCPHに同期してシフトスタート信号ST1を第1のシフト方向にシフトさせる。シフト方向設定信号SHLがHレベルのとき、シフトレジスタ200は、ドットクロックCPHに同期してシフトスタート信号ST2を第1のシフト方向と反対の方向である第2のシフト方向にシフトさせる。シフトスタート信号ST1、ST2は、一水平走査分の表示データの先頭位置でHレベルとなる信号であり、例えば表示コントローラから供給される。シフトスタート信号ST1、ST2は、同一の信号とすることができる。
シフトレジスタ200は、シフトスタート信号ST1、ST2のシフト動作によって順次Hレベルとなるパルスをシフト出力SFO1〜SFOk(kは2以上の整数)として出力する。このシフト出力の出力数に限定されるものではない。
データラッチ210は、複数のフリップフロップを有する。各フリップフロップは、シフトレジスタ200からのシフト出力に基づいて、図4に示すように入力データバスDIに出力された表示データを取り込む。データラッチ210に取り込まれた表示データは、ラインラッチ220に出力される。
ラインラッチ220は、水平同期信号HSYNCに基づいて、データラッチ210で順次取り込まれた表示データをラッチして、一水平走査分の表示データをDAC230に出力する。
DAC230は、基準電圧発生回路240によって生成された複数の基準電圧の中から、1出力あたりの表示データ(6ビットのR信号、G信号又はB信号)に対応する基準電圧を選択する。
基準電圧発生回路240は、各基準電圧が6ビットで表現される表示データの各階調に対応する複数の基準電圧V0〜V63を生成する。基準電圧発生回路240は、高電位側の電源電圧(第1の電源電圧)VDDと低電位側の電源電圧(第2の電源電圧)VSSとの間の電圧を抵抗回路により分割した複数の分割電圧を基準電圧V0〜V63を出力する。
データ線駆動部32は、各データ出力部が各データ線に対応した複数のデータ出力部を有する。データ出力部は、DAC230からの基準電圧を用いてデータ線を駆動する。
なお表示処理部30は、所与の極性反転周期の極性反転信号POLに同期して極性反転駆動を行う。極性反転信号POLは、表示コントローラによって供給される。極性反転駆動では、所与の基準電位を基準に電気光学物質(例えば液晶)の印加電圧の極性を反転させる。
図9に、シフトレジスタ200、データラッチ210、ラインラッチ220の回路構成例を示す。
シフトレジスタ200は、第1のシフト方向のシフト動作を実現するための第1〜第kのDフリップフロップ(D Flip-Flop:以下、DFFと略す。)1−1〜1−kを有する。以下では、第i(1≦i≦k、iは整数)のDFF1−iを、DFF1−iと表す。各DFFは、データ入力端子D、クロック入力端子C及びデータ出力端子Qを含み、クロック入力端子Cへの入力信号の立ち上がりエッジにおけるデータ入力端子Dへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Qから出力する。DFF1−1〜DFF1−kが直列に接続されて構成される。即ち、DFF1−j(1≦j≦k−1、jは整数)のデータ出力端子Qが、次段のDFF1−(j+1)のデータ入力端子Dに接続される。
DFF1−1のデータ入力端子Dに、シフトスタート信号ST1が入力される。また、DFF1−1〜DFF1−kのクロック入力端子Cには、共通にドットクロックCPHが入力される。
またシフトレジスタ200は、第2のシフト方向のシフト動作を実現するための第1〜第kのDFF2−1〜2−kを有する。DFF2−1〜DFF2−kが直列に接続されて構成される。即ち、DFF2−j(1≦j≦k−1、jは整数)のデータ出力端子Qが、次段のDFF2−(j+1)のデータ入力端子Dに接続される。
DFF2−1のデータ入力端子Dに、シフトスタート信号ST2が入力される。また、DFF2−1〜DFF2−kのクロック入力端子Cには、共通にドットクロックCPHが入力される。
シフト方向設定信号SHLの反転信号に基づいて、DFF1−iのデータ出力端子Qの信号又はDFF2−iのデータ出力端子Qの信号が、シフト出力SFOiとして出力される。
データラッチ210は、第1〜第kのラッチ用DFFを有する。以下では、第i(1≦i≦k、iは整数)のラッチ用DFFを、LDFFiと表す。各LDFFは、データ入力端子D、クロック入力端子C及びデータ出力端子Qを含み、クロック入力端子Cへの入力信号の立ち下がりエッジにおけるデータ入力端子Dへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Qから出力する。但し、LDFFは、18ビットの表示データを保持する。そして、LDFFiのクロック入力端子Cには、シフトレジスタ200からのシフト出力SFOiが供給される。ラッチデータLATiは、LDFFiのデータ出力端子Qのデータである。LDFF1〜LDFFkのデータ入力端子Dには、共通にデータバスが接続される。
ラインラッチ220は、第1〜第kのラインラッチ用DFFを有する。以下では、第i(1≦i≦k、iは整数)のラインラッチ用DFFを、LLDFFiと表す。各LLDFFは、データ入力端子D、クロック入力端子C及びデータ出力端子Qを含み、クロック入力端子Cへの入力信号の立ち上がりエッジにおけるデータ入力端子Dへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Qから出力する。但し、LLDFFは、18ビットの表示データを保持する。そして、LLDFFiのクロック入力端子Cには、水平同期信号HSYNCが供給される。ラインラッチデータLLATiは、LLDFFiのデータ出力端子Qのデータである。LLDFFiのデータ入力端子Dには、LDFFiのデータ出力端子Qが接続される。
なおDFF1−1〜DFF1−k、DFF2−1〜DFF2−k、LDFF1〜LDFFk、LLDFF1〜LLDFFkは、リセット信号XRESによって初期化されることが望ましい。
このような構成のシフトレジスタ200は、制御レジスタ40からのシフト方向設定信号SHLに基づいてシフト制御される。
図10に、シフト方向設定信号SHLがLレベルに設定されたときのシフトレジスタ200、データラッチ210の動作例のタイミング図を示す。
データバスには、画素単位に表示データがドットクロックCPHに同期して順次供給される。そして、表示データの先頭位置に対応して、シフトスタート信号ST1がHレベルとなる。
シフト方向設定信号SHLがLレベルのとき、シフトレジスタ200では第1のシフト方向にシフト動作が行われる。即ち、シフトレジスタ200は、シフトスタート信号ST1をドットクロックCPHの立ち上がりで取り込む。そしてシフトレジスタ200は、ドットクロックの立ち上がりに同期してシフトされたパルスを、各段のシフト出力SFO1〜SFOkとして順次出力する。
データラッチ210は、シフトレジスタ200の各段のシフト出力の立ち下がりエッジで、データバス上の表示データを取り込む。その結果、データラッチ210では、LDFF1、LDFF2、・・・の順に、表示データが取り込まれる。LDFF1〜LDFFkに取り込まれた表示データは、ラッチデータLAT1〜LATkとして出力される。
ラインラッチ220は、データラッチ210に取り込まれた表示データを、一水平走査期間ごとにラッチする。
図11に、シフト方向設定信号SHLがHレベルに設定されたときのシフトレジスタ200、データラッチ210の動作例のタイミング図を示す。
データバスには、画素単位に表示データがドットクロックCPHに同期して順次供給される。そして、表示データの先頭位置に対応して、シフトスタート信号ST2がHレベルとなる。
シフト方向設定信号SHLがHレベルのとき、シフトレジスタ200では第2のシフト方向にシフト動作が行われる。即ち、シフトレジスタ200は、シフトスタート信号ST2をドットクロックCPHの立ち上がりで取り込む。そしてシフトレジスタ200は、ドットクロックの立ち上がりに同期してシフトされたパルスを、各段のシフト出力SFOk〜SFO1として順次出力する。
データラッチ210は、シフトレジスタ200の各段のシフト出力の立ち下がりエッジで、データバス上の表示データを取り込む。その結果、データラッチ210では、LDFFk、LDFF(k−1)、・・・の順に、表示データが取り込まれる。LDFF1〜LDFFkに取り込まれた表示データは、ラッチデータLAT1〜LATkとして出力される。
ラインラッチ220は、データラッチ210に取り込まれた表示データを、一水平走査期間ごとにラッチする。
以上のように、シフト方向設定信号SHLによりシフトレジスタ200のシフト方向を制御することで、表示データを表示ドライバ10に供給する表示コントローラは、データ線の並び方向に関わらず、常に同じ順序で表示データをシリアルに供給できるようになる。
こうしてラインラッチ220にラッチされた一水平走査分の表示データは、DAC230に供給される。
まず、DAC230に複数の基準電圧を供給する基準電圧発生回路240について説明する。
図12に、基準電圧発生回路240の回路構成例を示す。
基準電圧発生回路240は、高電位側の電源電圧VDDと、低電位側の電源電圧VSSとの間の電圧を、抵抗回路により分割することで複数の基準電圧を発生する。
基準電圧発生回路240は、正極性用ラダー抵抗回路242−Pと負極性用ラダー抵抗回路242−Nとを有する。正極性用ラダー抵抗回路242−Pは、極性反転信号POLが第1の論理レベルのときの極性反転周期で用いられる基準電圧V1〜V62を生成する。負極性用ラダー抵抗回路242−Pは、極性反転信号POLが第2の論理レベルのときの極性反転周期で用いられる基準電圧V1〜V62を生成する。このように極性ごとにラダー抵抗回路を設け、所与の極性反転タイミングにしたがって、各極性における基準電圧を切り換えて出力することで、極性反転に伴う高電位側及び低電位側の電源電圧VDD、VSSを切り換える必要がなくなる。これにより、電源電圧の切替による充放電を削減できる。
正極性用ラダー抵抗回路242−Pは、ラダー抵抗回路244−1、244−2を含む。ラダー抵抗回路の全抵抗値と、該ラダー抵抗回路を構成する各抵抗素子の抵抗値との比を抵抗比とすると、ラダー抵抗回路244−1の抵抗比と、ラダー抵抗回路244−2の抵抗比とは異なる。
同様に、負極性用ラダー抵抗回路242−Nは、ラダー抵抗回路246−1、246−2を含む。そして、ラダー抵抗回路246−1の抵抗比と、ラダー抵抗回路246−2の抵抗比とは異なる。
こうすることで、正極性用の基準電圧として、ラダー抵抗回路244−1により発生する基準電圧V1〜V62と、ラダー抵抗回路244−2により発生する基準電圧V1〜V62とを異ならせることができる。また負極性用の基準電圧として、ラダー抵抗回路246−1により発生する基準電圧V1〜V62と、ラダー抵抗回路246−2により発生する基準電圧V1〜V62とを異ならせることができる。
表示ドライバ10が駆動する電気光学装置の特性(電気光学材料の特性)や製造ばらつきによって、階調特性が異なる。そのため、同じ表示データであっても、電気光学装置の特性等に応じて最適な基準電圧を発生させる必要がある。そこで、基準電圧発生回路240では、抵抗選択信号RSELによって極性ごとに2つのラダー抵抗回路の中から最適な抵抗比のラダー抵抗回路を選択できるようになっている。
ラダー抵抗回路244−1、244−2、及びラダー抵抗回路246−1、246−2のうち正極性用及び負極性用としてそれぞれ1つが、極性反転信号POLと抵抗選択信号RSELとのデコード結果に応じて選択される。各ラダー抵抗回路と、高電位側及び低電位側の電源電圧との間のスイッチ回路をオン又はオフさせることで、所望のラダー抵抗回路を選択できる。
このように基準電圧発生回路240は、抵抗選択信号RSELによってラダー抵抗回路を切り換えることによって、複数パターンの基準電圧V0〜V63を発生させることができるようになる。
図13に、DAC230と、データ線駆動部32の1つのデータ出力部との回路構成例を示す。即ち、データ線駆動部32の1出力当たりの構成のみを示している。
DAC230は、ROM(Read Only Memory)デコーダ回路により実現することができる。DAC230は、6ビットの表示データ(1ドット分の表示データ)に基づいて、基準電圧V0〜V63のうちいずれか1つを選択して選択電圧Vsとしてデータ出力部250に出力する。
より具体的には、DAC230は、極性反転信号POLに基づいて6ビットの表示データRD0〜RD5を反転する反転回路232を含む。反転回路232は、極性反転信号POLがHレベルのとき、表示データの各ビットの正転出力を行う。反転回路232は、極性反転信号がLレベルのとき、表示データの各ビットの反転出力を行う。反転回路232の出力がROMデコーダに入力される。ここで、表示データRD5が最上位ビットであるものとする。
DAC230において、基準電圧発生回路240により生成された基準電圧V0〜V63のうちのいずれか1つが、反転回路232の出力に基づいて選択される。
極性反転信号POLが第1の論理レベルのとき、例えば6ビットの表示データRD5〜RD0「000010」(=2)に対応して、正極性用ラダー抵抗回路242−Pにより生成された基準電圧V2が選択されるものとする。このとき、次の極性反転タイミングで極性反転信号POLが第2の論理レベルになると、表示データRD5〜RD0をビット反転したデータを用いて基準電圧を選択させる。即ち、ビット反転したデータ「111101」(=61)により、負極性用ラダー抵抗回路242−Nにより生成された基準電圧V61´を選択させる。ここで、図12に示すように、基準電圧V2、V61´は、基準電圧発生回路240の同じ出力ノードが出力される。このように、正極性及び負極性において、同じ出力ノードの電圧を用いることになり、基準電圧発生回路の出力ノードの充放電を頻繁に繰り返す必要がなくなる。
このようにしてDAC230により選択された選択電圧Vsは、データ出力部250に入力される。
データ出力部250は、演算増幅回路OPAMPと、スイッチ回路SWA、SWBを含む。演算増幅回路OPAMPは、ボルテージフォロワ接続された演算増幅器である。演算増幅回路OPAMPは、出力イネーブル信号OEにより出力制御される。出力イネーブル信号OEは、出力数設定信号NOUTに応じてデータ出力部ごとに生成される。
図14に、出力数設定信号NOUTにより設定される出力数の一例を示す。出力数設定信号NOUTがHレベルのとき、出力数がα(αは整数)に設定される。これにより、データ線S1〜Sαに対応するデータ出力部の出力イネーブル信号OEによるイネーブル制御がオン状態となり、表示期間中に出力イネーブル信号OEによる出力制御が行われる。表示期間中の出力制御としては、例えば演算増幅回路OPAMPの電流制御がある。
一方、出力数設定信号NOUTがLレベルのとき、出力数がβ(1<β<α、βは整数)に設定される。これにより、データ線S1〜Sβに対応するデータ出力部の出力イネーブル信号OEによるイネーブル制御がオン状態となる。そして、データ線S(β+1)〜Sαに対応するデータ出力部の出力イネーブル信号OEによるイネーブル制御がオフ状態となる。この場合、データ線S(β+1)〜Sαに対応するデータ出力部の演算増幅回路OPAMPの駆動出力が停止される。
図13において、演算増幅回路OPAMPは、出力イネーブル信号OEによるイネーブル制御がオン状態となり、出力イネーブル信号OEにより出力オンが指示されたとき、選択電圧Vsに基づいて、データ線S1に接続される出力ノードを駆動する。
なお、図13において、ディセーブル信号DIABLE信号がHレベルのとき、演算増幅回路OPAMPの駆動出力をオフすると共に、スイッチ回路SWA、SWBをオフとすることで、データ線への駆動出力を停止するようにしてもよい。
また表示ドライバ10では、1又は複数のデータ出力部単位で、駆動出力のオン又はオフを指定できるようになっている。駆動出力がオンに設定されたとき、演算増幅回路OPAMPによってデータ線が駆動される。駆動出力がオフに設定されたとき、演算増幅回路OPAMPによるデータ線の駆動が行われない。データ出力部250による駆動出力のオン又はオフは、パーシャル設定信号PARTにより指定される。パーシャル設定信号PARTは、表示コントローラによって指定される。
図13に示すデータ出力部250がパーシャル設定信号PARTによって駆動出力がオフに設定されたときには、スイッチ回路SWBをオフ、スイッチ回路SWAをオンにする。そして、データ線S1には、スイッチ回路SWAを介して、極性反転信号POLにより規定される極性に応じて選択される表示データの最上位ビットRD5のデータに対応した信号電圧が供給される。
この場合、画素単位でパーシャル設定信号PARTが指定されるため、各色1ビットのデータにより8色表示を行うことができるようになる。これにより、パーシャル設定信号PARTにより駆動出力がオンに設定されたパーシャル表示エリアで、所望の動画像若しくは静止画像を表示させるその一方で、パーシャル設定信号PARTにより駆動出力がオフに設定されたパーシャル非表示エリアの表示色を多彩にした画像表示が可能となる。
次に、本実施形態における表示ドライバが適用されたデータドライバを含む電気光学装置について説明する。
図15に、本実施形態における電気光学装置の構成例を示す。ここでは、電気光学装置として液晶装置を例に説明する。
電気光学装置は、携帯電話機、携帯型情報機器(PDA等)、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、又はGPS(Global Positioning System)などの種々の電子機器に組み込むことができる。
図15において、電気光学装置610は、液晶表示(LCD)パネル(広義には表示パネル又は電気光学パネル)620、データドライバ630、走査ドライバ(ゲートドライバ)640、LCDコントローラ(広義には表示コントローラ)650を含む。データドライバ630は、本実施形態における表示ドライバ10の機能を含む。
なお、電気光学装置610にこれら全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
LCDパネル620は、各走査線(ゲート線)が各行に設けられた複数の走査線(ゲート線)と、複数の走査線と交差し各データ線が各列に設けられた複数のデータ線(ソース線)と、各画素が複数の走査線のいずれかの走査線及び複数のデータ線のいずれかのデータ線により特定される複数の画素とを含む。各画素は、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)と画素電極とを含む。データ線にはTFTが接続され、該TFTに画素電極が接続される。
より具体的には、LCDパネル620は例えばガラス基板からなるパネル基板上に形成される。パネル基板には、図15のY方向に複数配列されそれぞれX方向に伸びる走査線GL1〜GLM(Mは2以上の整数。Mは3以上が望ましい。)と、X方向に複数配列されそれぞれY方向に伸びるデータ線DL1〜DLN(Nは2以上の整数)とが配置されている。走査線GLm(1≦m≦M、mは整数)とデータ線DLn(1≦n≦N、nは整数)との交差点に対応する位置に画素PEmnが設けられている。画素PEmnは、TFTmnと画素電極とを含む。
TFTmnのゲート電極は走査線GLmに接続される。TFTmnのソース電極はデータ線DLnに接続される。TFTmnのドレイン電極は画素電極に接続される。画素電極と、該画素電極と液晶素子(広義には電気光学物質)を介して対向する対向電極COM(コモン電極)との間には、液晶容量CLmnが形成されている。なお液晶容量CLmnと並列に、保持容量を形成するようにしても良い。画素電極と対向電極COMとの間の電圧に応じて、画素の透過率が変化するようになっている。対向電極COMに供給される電圧VCOMは、データドライバ630が内蔵する電源回路660により生成される。
このようなLCDパネル620は、例えば画素電極及びTFTが形成された第1の基板と、対向電極が形成された第2の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
データドライバ630は、一水平走査期間ごとに供給される一水平走査分の表示データに基づいてLCDパネル620のデータ線DL1〜DLNを駆動する。より具体的には、データドライバ630は、表示データに基づいてデータ線DL1〜DLNの少なくとも1つを駆動することができる。
走査ドライバ640は、LCDパネル620の走査線GL1〜GLMを走査する。より具体的には、走査ドライバ640は、一垂直走査期間内に走査線GL1〜GLMを順次選択し、選択した走査線を駆動する。
LCDコントローラ650は、図示しないCPU等のホストにより設定された内容に従って、走査ドライバ640及びデータドライバ630(電源回路660)に対して制御信号を出力する。より具体的には、LCDコントローラ650が初期化された後、このLCDコントローラ650が、データドライバ630及び走査ドライバ640を初期化する。このときLCDコントローラ650は、データドライバ630に対してリセット信号XRESを出力すると共に、設定データを供給する。その後、LCDコントローラ650は、例えば動作モードの設定や内部で生成した水平同期信号HSYNCや垂直同期信号VSYNC、ドットクロックCPH、及び表示データを供給する。またLCDコントローラ650は、電源回路660に対しては、極性反転信号POLにより、対向電極COMの電圧VCOMの極性反転タイミングの制御を行う。
電源回路660は、外部から供給される基準電圧に基づいて、走査ドライバ640の各種電圧や、対向電極COMの電圧VCOMを生成する。ここで、データドライバ630は、上述のディセーブル信号DISABLEがHレベルのとき、電源回路660の電圧出力を行わないようにしてもよい。
なお図15では、電気光学装置610がLCDコントローラ650を含む構成になっているが、LCDコントローラ650を電気光学装置610の外部に設けてもよい。或いは、LCDコントローラ650と共にホスト(図示せず)を電気光学装置610に含めるように構成してもよい。
また走査ドライバ640及びLCDコントローラ650の少なくとも1つをデータドライバ630に内蔵させてもよい。
また、データドライバ630、走査ドライバ640及びLCDコントローラ650の一部又は全部をLCDパネル620上に形成してもよい。図16では、例えばLCDパネル620上に、データドライバ630及び走査ドライバ640が形成されている。このようにLCDパネル620は、複数のデータ線と、複数の走査線と、各画素が複数のデータ線のいずれかと複数の走査線のいずれかとにより特定される複数の画素と、複数のデータ線を駆動するデータドライバとを含むように構成することができる。LCDパネル620の画素形成領域680に、複数の画素が形成されている。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また上述の実施形態では、制御信号SHL0、DEC0、NOUT0、RSEL0が1ビットであるものとして説明したが、2ビット以上であってもよい。また設定データのビット数に限定されるものではない。
更に上述の実施形態では、初期化時の設定データにより、シフト方向、出力数、8色表示モード及び抵抗選択の設定を行う場合について説明したが、これらに限定されるものではない。データドライバが内蔵する電源回路の電圧設定や、端子の割り付けの設定等の通常動作(表示動作)中には設定された状態が変化しないようなものを、初期化時の上述した設定データにより設定できるようにすることも可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
10 表示ドライバ、20 データ入力部、30 表示処理部32 データ線駆動部、
40 制御レジスタ、50 取込部、60 初期設定信号入力部、70 ラッチ回路、
80 バッファ、90 第1の遅延回路、92 第2の遅延回路、94 セレクタ
40 制御レジスタ、50 取込部、60 初期設定信号入力部、70 ラッチ回路、
80 バッファ、90 第1の遅延回路、92 第2の遅延回路、94 セレクタ
Claims (8)
- 複数の走査線と、複数のデータ線と、複数の画素とを含む電気光学パネルの前記複数のデータ線を駆動する表示ドライバであって、
表示データ又は設定データが入力されるデータ入力部と、
前記データ入力部を介して入力された表示データに基づいて前記複数のデータ線を駆動するデータ線駆動部を有する表示処理部と、
前記表示処理部を制御するための制御レジスタと、
初期設定信号に基づいて、前記データ入力部を介して入力された前記設定データを取り込む取込部と、
を含み、
初期化信号により前記表示処理部及び前記制御レジスタの少なくとも1つが初期状態に設定された後に、前記取込部に取り込まれた設定データが前記制御レジスタに設定され、
前記表示処理部が、
前記制御レジスタに設定された前記設定データに基づいて制御されることを特徴とする表示ドライバ。 - 請求項1において、
前記初期設定信号は、前記初期化信号であることを特徴とする表示ドライバ。 - 請求項2において、
前記初期化信号を、第1の遅延時間だけ遅延させる第1の遅延回路と、
前記初期化信号を、前記第1の遅延時間より長い第2の遅延時間だけ遅延させる第2の遅延回路と、
前記第2の遅延回路の出力に基づいて、前記第1の遅延回路の出力、又はクロックを選択出力するセレクタと、
前記データ入力部を介して入力された前記表示データ又は前記設定データを、前記セレクタの出力に基づいて取り込むラッチ回路と、
を含み、
前記表示データが、
前記クロックに同期して前記データ入力部に入力され、
前記データ線駆動部が、
前記セレクタによって選択出力された前記クロックに基づいて前記ラッチ回路に取り込まれた前記表示データを用いて、前記複数のデータ線を駆動し、
前記取込部が、
前記セレクタによって選択出力された前記第1の遅延回路の出力に基づいて前記ラッチ回路に取り込まれた前記設定データを、前記第1及び第2の遅延回路の出力に基づいて保持するバッファを含み、
前記バッファに保持された前記設定データが、
水平走査期間を規定する水平同期信号又は垂直走査期間を規定する垂直同期信号に基づいて前記制御レジスタに設定されることを特徴とする表示ドライバ。 - 請求項3において、
前記設定データが、
前記水平同期信号により規定される水平帰線期間、又は前記垂直同期信号により規定される垂直帰線期間に、前記制御レジスタに設定されることを特徴とする表示ドライバ。 - 請求項1乃至4のいずれかにおいて、
前記取込部に取り込まれた前記設定データが第1のデータのとき、少なくとも前記データ線駆動部による前記複数のデータ線への駆動出力を停止することを特徴とする表示ドライバ。 - 請求項1乃至5のいずれかにおいて、
前記取込部に取り込まれた前記設定データが第2のデータのとき、前記制御レジスタへの前記設定データの設定を省略することを特徴とする表示ドライバ。 - 請求項1乃至6のいずれかにおいて、
前記初期設定信号が入力される初期設定信号入力部を含むことを特徴とする表示ドライバ。 - 複数の走査線と、
複数のデータ線と、
複数の画素と、
前記複数のデータ線を駆動する請求項1乃至7のいずれか記載の表示ドライバと、
を含むことを特徴とする電気光学装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010096956A (ja) * | 2008-10-16 | 2010-04-30 | Sony Corp | 表示パネル用駆動回路、表示パネルモジュール、表示装置および表示パネルの駆動方法 |
US7741871B2 (en) | 2008-03-19 | 2010-06-22 | Seiko Epson Corporation | Integrated circuit device, electro-optical device, and electronic instrument |
JP2010153994A (ja) * | 2008-12-24 | 2010-07-08 | Alps Electric Co Ltd | チューナ、チューナシステム及びチューナシステムの制御方法 |
JP2010256403A (ja) * | 2009-04-21 | 2010-11-11 | Renesas Electronics Corp | 表示装置用電源回路、表示装置、及び表示装置用電源電圧の昇圧倍率変更方法 |
US8228320B2 (en) | 2008-03-26 | 2012-07-24 | Seiko Epson Corporation | Integrated circuit device, electro-optical device, and electronic apparatus |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202578A (ja) * | 1993-01-07 | 1994-07-22 | Hitachi Ltd | ドットマトリクス表示装置 |
JPH07199861A (ja) * | 1993-12-30 | 1995-08-04 | Takiron Co Ltd | ドットマトリクス発光ダイオード表示器の発光光度調整装置 |
JPH0916126A (ja) * | 1995-06-29 | 1997-01-17 | Matsushita Electric Ind Co Ltd | フルカラーledパネル |
JP2001154644A (ja) * | 1999-11-30 | 2001-06-08 | Sanyo Electric Co Ltd | 表示駆動回路 |
-
2008
- 2008-04-24 JP JP2008113539A patent/JP2008225494A/ja not_active Withdrawn
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202578A (ja) * | 1993-01-07 | 1994-07-22 | Hitachi Ltd | ドットマトリクス表示装置 |
JPH07199861A (ja) * | 1993-12-30 | 1995-08-04 | Takiron Co Ltd | ドットマトリクス発光ダイオード表示器の発光光度調整装置 |
JPH0916126A (ja) * | 1995-06-29 | 1997-01-17 | Matsushita Electric Ind Co Ltd | フルカラーledパネル |
JP2001154644A (ja) * | 1999-11-30 | 2001-06-08 | Sanyo Electric Co Ltd | 表示駆動回路 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7741871B2 (en) | 2008-03-19 | 2010-06-22 | Seiko Epson Corporation | Integrated circuit device, electro-optical device, and electronic instrument |
US8228320B2 (en) | 2008-03-26 | 2012-07-24 | Seiko Epson Corporation | Integrated circuit device, electro-optical device, and electronic apparatus |
JP2010096956A (ja) * | 2008-10-16 | 2010-04-30 | Sony Corp | 表示パネル用駆動回路、表示パネルモジュール、表示装置および表示パネルの駆動方法 |
JP2010153994A (ja) * | 2008-12-24 | 2010-07-08 | Alps Electric Co Ltd | チューナ、チューナシステム及びチューナシステムの制御方法 |
JP2010256403A (ja) * | 2009-04-21 | 2010-11-11 | Renesas Electronics Corp | 表示装置用電源回路、表示装置、及び表示装置用電源電圧の昇圧倍率変更方法 |
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