JP4158658B2 - 表示ドライバ及び電気光学装置 - Google Patents

Description

本発明は、表示ドライバ及び電気光学装置に関する。

液晶表示装置に代表される電気光学装置は、複数の走査線と、複数のデータ線と、複数の画素とを含む。複数の走査線は、走査ドライバによって一垂直走査期間内に順次選択される。複数のデータ線は、一水平走査期間ごとにデータドライバによって駆動される。

データドライバには、表示コントローラから例えば画素単位にシリアルに表示データが供給される。データドライバは、シリアルに入力された表示データをシフトして一水平走査分の表示データを生成する。そしてデータドライバは、この一水平走査分の表示データに基づいてデータ線を駆動する。例えば特許文献１に記載されているようにデータドライバでは、実装状態に応じて、表示コントローラから供給される表示データのシフト方向を変更できる。これにより、表示コントローラとデータドライバとの間の配線を短くできる。そのためデータドライバは、表示データのシフト方向を設定するための端子を有し、該端子の初期化時の状態に応じて、表示データのシフト方向を変更できるようになっている。データドライバは、この他に各種の端子を有し、端子の初期化時の状態に応じた制御を行う。
特開２００２−３５１４１２号公報

しかしながら、データドライバの多機能化が進むと、初期化時に設定される端子の数も増加する。その一方で、表示サイズの拡大による電気光学装置のデータ線の本数の増加が顕著である。このためデータドライバでは、データ線を駆動するための端子数が飛躍的に増加し、これ以上他の端子を増やすことが困難な状況となっている。

その第１の理由は、データドライバの端子数が多くなると、チップサイズが大きくなり、コスト高を招くからである。第２の理由は、端子に接続される入力バッファ又は入出力バッファの消費電力が大きいため、端子数の増加は消費電力の増大も招くからである。従って、データドライバにおいても、端子数をできるだけ少なくすることが望まれる。特に、初期化時にのみ参照される端子の数が少ないことが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、初期化時にのみ参照される端子の数を削減できる表示ドライバ及び電気光学装置を提供することにある。

上記課題を解決するために本発明は、複数の走査線と、複数のデータ線と、複数の画素とを含む電気光学パネルの前記複数のデータ線を駆動する表示ドライバであって、表示データ又は設定データが入力されるデータ入力部と、前記データ入力部を介して入力された表示データに基づいて前記複数のデータ線を駆動するデータ線駆動部を有する表示処理部と、前記表示処理部を制御するための制御レジスタと、初期設定信号に基づいて、前記データ入力部を介して入力された前記設定データを取り込む取込部とを含み、初期化信号により前記表示処理部及び前記制御レジスタの少なくとも１つが初期状態に設定された後に、前記取込部に取り込まれた設定データが前記制御レジスタに設定され、前記表示処理部が、前記制御レジスタに設定された前記設定データに基づいて制御される表示ドライバに関係する。

本発明においては、データ入力部に、表示データ又は設定データが入力される。制御レジスタに設定された設定データに基づいて制御される表示処理部に含まれるデータ線駆動部は、データ入力部を介して入力された表示データに基づいて電気光学パネルのデータ線を駆動する。取込部は、初期設定信号に基づいて、データ入力部を介して入力された設定データを取り込む。そして、表示処理部及び制御レジスタの少なくとも１つが初期化信号により初期状態に設定された後に、取込部に取り込まれた設定データが制御レジスタに設定される。

これにより、初期化信号により初期状態に設定される初期化処理中に、データ入力部に入力される設定データを用いて表示処理部を制御できるようになる。そして、データ入力部を、初期設定用の設定データの入力部と、表示データの入力部として共用化できるため、表示ドライバにおいて初期設定用の端子の数を削減できるようになる。

また本発明に係る表示ドライバでは、前記初期設定信号は、前記初期化信号であってもよい。

本発明によれば、初期化信号を用いた設定データの設定により、表示処理部の細かな制御を実現できるようになるので、初期設定信号を新たに生成することなく、表示ドライバの構成の簡素化を実現し、低コスト化を図ることができるようになる。

また本発明に係る表示ドライバでは、前記初期化信号を、第１の遅延時間だけ遅延させる第１の遅延回路と、前記初期化信号を、前記第１の遅延時間より長い第２の遅延時間だけ遅延させる第２の遅延回路と、前記第２の遅延回路の出力に基づいて、前記第１の遅延回路の出力、又はクロックを選択出力するセレクタと、前記データ入力部を介して入力された前記表示データ又は前記設定データを、前記セレクタの出力に基づいて取り込むラッチ回路とを含み、前記表示データが、前記クロックに同期して前記データ入力部に入力され、前記データ線駆動部が、前記セレクタによって選択出力された前記クロックに基づいて前記ラッチ回路に取り込まれた前記表示データを用いて、前記複数のデータ線を駆動し、前記取込部が、前記セレクタによって選択出力された前記第１の遅延回路の出力に基づいて前記ラッチ回路に取り込まれた前記設定データを、前記第１及び第２の遅延回路の出力に基づいて保持するバッファを含み、前記バッファに保持された前記設定データが、水平走査期間を規定する水平同期信号又は垂直走査期間を規定する垂直同期信号に基づいて前記制御レジスタに設定されてもよい。

本発明においては、初期化信号を初期設定信号として用いることにより、表示ドライバの各部が初期状態に設定された状態では、設定データを設定できなくなる。そこで、初期化信号を遅延させる第１及び第２の遅延回路を設け、より遅延時間の短い第１の遅延回路の出力でラッチ回路がデータ入力部からの設定データを取り込む。また、ラッチ回路は、遅延時間の長い第２の遅延回路の出力に基づいて切り換えられたクロックに基づいて、データ入力部からの表示データを取り込む。そして、ラッチ回路に取り込まれた設定データを一旦バッファで保持した後、水平同期信号又は垂直同期信号に基づいて制御レジスタに設定するようにした。

これにより、簡素な構成で、表示ドライバの各部が初期状態に設定される初期化信号を用いて、初期化処理中にデータ入力部に入力された設定データを制御レジスタに設定できるようになり、表示ドライバのより一層の低コスト化を実現できるようになる。

また本発明に係る表示ドライバでは、前記設定データが、前記水平同期信号により規定される水平帰線期間、又は前記垂直同期信号により規定される垂直帰線期間に、前記制御レジスタに設定されてもよい。

本発明によれば、表示処理部の設定を、表示の影響がない帰線期間を利用するようにしたので、表示品位の劣化を低減できる。また、バッファに保持された設定データを、制御レジスタに繰り返し設定するようにしたので、静電気等に起因するノイズで制御レジスタの設定値が変化して誤動作してしまうという事態を回避できる。

また本発明に係る表示ドライバでは、前記取込部に取り込まれた前記設定データが第１のデータのとき、少なくとも前記データ線駆動部による前記複数のデータ線への駆動出力を停止することができる。

また本発明に係る表示ドライバでは、前記取込部に取り込まれた前記設定データが第２のデータのとき、前記制御レジスタへの前記設定データの設定を省略することができる。

本発明によれば、初期化時に上述の設定データを設定できない表示コントローラに接続された場合でも、表示ドライバに誤って設定データが制御レジスタに設定されることを防止できるようになる。

また本発明に係る表示ドライバでは、前記初期設定信号が入力される初期設定信号入力部を含むことができる。

ここで初期設定信号として初期化信号を用いた場合、初期化信号入力部を含むことを意味する。

また本発明は、複数の走査線と、複数のデータ線と、複数の画素と、前記複数のデータ線を駆動する上記のいずれか記載の表示ドライバとを含む電気光学装置に関係する。

本発明によれば、表示ドライバの端子数を削減することで、構成の簡素化及び小型化を図る電気光学装置を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

図１に、本実施形態における表示ドライバの構成の概要を示す。本実施形態における表示ドライバ１０は、データ入力部２０、表示処理部３０、制御レジスタ４０、取込部５０を含む。

データ入力部２０には、表示データ又は設定データ（広義にはデータ）が入力される。表示データ又は設定データは、図示しない表示コントローラによって供給される。このようなデータ入力部２０の機能は、例えば１又は複数のデータ入力端子（広義には端子）により実現される。或いは、データ入力部２０の機能は、１又は複数のデータ入力端子、及び該データ入力端子に電気的に接続された１又は複数の入力バッファ（又は入出力バッファ）により実現される。

表示処理部３０は、データ入力部２０を介して入力された表示データに基づいて電気光学パネルの複数のデータ線を駆動するための表示処理を行う。表示処理部３０は、例えばデータ入力部２０を介して画素単位にシリアルに入力された表示データをシフトして一水平走査分のデータを生成する。表示処理部３０は、データ線駆動部３２を含み、この一水平走査分のデータに基づいて複数のデータ線を駆動する。

このデータ線駆動部３２を含む表示処理部３０は、制御レジスタ４０に設定された設定データ（設定データに対応した制御情報）に基づいて制御される。制御レジスタ４０には、データ入力部２０を介して入力された設定データが（制御情報として）設定される。

取込部５０は、初期設定信号に基づいて、データ入力部２０を介して入力された設定データ（広義にはデータ）を取り込む。初期設定信号として、表示処理部３０及び制御レジスタ４０の少なくとも１つを初期状態に設定する初期化信号を用いることができる。初期設定信号又は初期化信号もまた、図示しない表示コントローラによって供給される。

例えば表示ドライバ１０は、初期設定信号が入力される初期設定信号入力部６０を含むことができる。初期設定信号入力部６０の機能は、例えば１又は複数の初期設定信号入力端子（広義には端子）により実現される。或いは、初期設定信号入力部６０の機能は、１又は複数の初期設定信号入力端子、及び該初期設定信号入力端子に電気的に接続された１又は複数の入力バッファ（又は入出力バッファ）により実現される。初期設定信号として上述の初期化信号が用いられる場合、表示ドライバ１０は、初期化信号が入力される初期化信号入力部を含むことができる。初期化信号入力部の機能は、例えば１又は複数の初期化信号入力端子（広義には端子）により実現される。或いは、初期化信号入力部の機能は、１又は複数の初期化信号入力端子、及び該初期化信号入力端子に電気的に接続された１又は複数の入力バッファ（又は入出力バッファ）により実現される。

表示ドライバ１０では、初期化信号により表示処理部３０及び制御レジスタ４０の少なくとも１つが初期状態に設定された後に、取込部５０に取り込まれた設定データが制御レジスタ４０に設定される。そして、表示処理部３０が、制御レジスタ４０に設定された設定データに基づいて制御される。

こうすることで、表示データを入力するための入力部と、初期化時に表示処理部３０を設定するための設定データを入力するための入力部とを共用できるようになる。従って、表示ドライバ１０では、表示処理部３０等を制御するために初期化時に設定するための端子を削減でき、表示ドライバ１０の低コスト化及び低消費電力化とを図ることができるようになる。

以下では、初期設定信号として初期化信号を用いるものとする。

次に取込部５０と、取込部５０を制御するための構成例について説明する。

図２に、取込部５０と該取込部５０を制御するための構成例を示す。

ここでラッチ回路７０は、データ入力部２０を介して入力された表示データ又は設定データを取り込む。ラッチ回路７０に取り込まれた表示データは、表示処理部３０に供給される。ラッチ回路７０に取り込まれた設定データは、取込部５０が含むバッファ８０によって保持される。

このため表示ドライバ１０は、第１及び第２の遅延回路９０、９２、セレクタ９４を含む。第１の遅延回路９０は、初期化信号を第１の遅延時間ｄ１だけ遅延させた遅延信号ＤＣ１を生成する。第２の遅延回路９２は、初期化信号を、第１の遅延時間ｄ１より長い第２の遅延時間ｄ２（ｄ１＜ｄ２）だけ遅延させた遅延信号ＤＣ２を生成する。セレクタ９４は、第２の遅延回路９２の出力（遅延信号ＤＣ２）に基づいて、第１の遅延回路９０の出力（遅延信号ＤＣ１）、又はクロックを選択出力信号ＬＣＬＫとして選択出力する。表示データは、このクロックに同期してデータ入力部２０に入力される。

このようなセレクタ９４の出力（選択出力信号ＬＣＬＫ）をラッチクロックとして用いることで、ラッチ回路７０は、データ入力部２０を介して入力された表示データ又は設定データを取り込むことができる。そして、データ線駆動部３２は、セレクタ９４によって選択出力されたクロックに基づいてラッチ回路７０に取り込まれた表示データを用いて、複数のデータ線を駆動する。一方、取込部５０のバッファ８０は、セレクタ９４によって選択出力された第１の遅延回路９０の出力（遅延信号ＤＣ１）に基づいてラッチ回路７０に取り込まれた設定データを、第１及び第２の遅延回路９０、９２の出力に基づいて保持する。

なおバッファ８０に保持された設定データが、（制御情報（制御信号）として）制御レジスタ４０に設定される。このとき、制御レジスタ４０には、水平走査期間を規定する水平同期信号又は垂直走査期間を規定する垂直同期信号に基づいて、該設定データが設定される。

図３に、図２に示す構成の動作例のタイミング図を示す。

初期化信号がＬレベルのとき、表示ドライバの内部回路が初期状態に設定される。従って、例えば図２に示すラッチ回路７０及びバッファ８０は初期状態のままである。

初期化信号がＬレベルからＨレベルに変化する時刻ｔ１以降では、ラッチ回路７０及びバッファ８０の保持内容を変更できる。そのため、第１及び第２の遅延回路９０、９２では、初期化信号を遅延させた遅延信号ＤＣ１、ＤＣ２を生成する。時刻ｔ１以降でデータ入力部２０を介して入力された設定データを取り込むため、セレクタ９４は、初期化信号を第１の遅延時間ｄ１だけ遅延させた遅延信号ＤＣ１を選択出力信号ＬＣＬＫとして選択出力する。これにより、ラッチ回路７０では、遅延信号ＤＣ１の立ち上がりエッジ（時刻ｔ２）で、データ入力部２０を介して入力された設定データを取り込むことができる。

その後、ラッチ回路７０が表示データを取り込むため、セレクタ９４は、第２の遅延時間ｄ２だけ遅延させた遅延信号ＤＣ２により、クロックを選択出力信号ＬＣＬＫとして選択出力する。これにより、遅延信号ＤＣ２が立ち上がった時刻ｔ３以降において、ラッチ回路７０では、選択されたクロックを用いて、データ入力部２０を介して入力された表示データを取り込むことができる。

ラッチ回路７０に取り込まれた設定データをバッファ８０で保持するため、時刻ｔ２、ｔ３の間の期間を、バッファ取込期間とすることが望ましい。そのため、図２では、遅延信号ＤＣ１、ＤＣ２を用いてバッファ取込期間を規定する信号を生成し、バッファ８０は該信号に基づいてラッチ回路７０に取り込まれた設定データを保持する。

なお図２では、取込部５０は、バッファ８０を含むものとして説明しているが、図２に示すラッチ回路７０、第１及び第２の遅延回路９０、９２、及びセレクタ９４の少なくとも１つを取込部５０を含むようにしてもよい。

図４に、図２に示す取込部５０と該取込部５０を制御するための回路構成例を示す。但し、図２に示す構成と同一部分には同一符号を付し、適宜説明を省略する。

ここでは、データ入力部２０に入力された１８ビットの表示データがデータバスＤ０〜Ｄ１７に供給されるものとする。例えば表示データは、各色６ビットのＲ信号（ＲＤ０〜ＲＤ５）、Ｇ信号（ＧＤ０〜ＧＤ５）、Ｂ信号（ＢＤ０〜ＢＤ５）により１画素が１８ビットで構成されるものとする。また、１８ビットのうち下位４ビットを用いて設定データがデータ入力部２０に供給されるものとする。

図２に示す初期化信号は、リセット信号ＸＲＥＳに相当する。図２に示すクロックは、ドットクロックＣＰＨに相当する。リセット信号ＸＲＥＳは、Ｌレベルでアクティブとなる。

図２に示すラッチ回路７０が、リセット付きフリップフロップ（Flip-Flop：ＦＦ）１−０〜１−１７に相当する。ＦＦ１−０〜ＦＦ１−１７のそれぞれは、クロック入力端子Ｃに入力された信号の立ち上がりエッジで、データ入力端子Ｄに入力された信号を保持してデータ出力端子Ｑから出力する。またＦＦ１−０〜ＦＦ１−１７のそれぞれは、リセット端子Ｒへの入力信号がＬレベルのとき、初期状態となる。データバスＤ０〜Ｄ１７は、ＦＦ１−０〜ＦＦ１−１７のデータ入力端子Ｄに接続される。ＦＦ１−０〜ＦＦ１−１７のデータ出力端子Ｑは、入力データバスＤＩ０〜ＤＩ１７に接続される。ＦＦ１−０〜ＦＦ１−１７のリセット端子Ｒには、リセット信号ＸＲＥＳが共通に入力される。

図２に示すバッファ８０が、ＦＦ２−０〜ＦＦ２−３に相当する。ＦＦ２−０〜ＦＦ２０−３のそれぞれは、クロック入力端子Ｃに入力された信号の立ち上がりエッジで、データ入力端子Ｄに入力された信号を保持してデータ出力端子Ｑから出力し、反転データ出力端子ＸＱから、保持された信号の反転信号を出力する。またＦＦ２−０〜ＦＦ２−３のそれぞれは、リセット端子Ｒへの入力信号がＬレベルのとき、初期状態となる。入力データバスＤＩ０〜ＤＩ３は、ＦＦ２−０〜ＦＦ２−３のデータ入力端子Ｄに接続される。ＦＦ２−０〜ＦＦ２−３のデータ出力端子Ｑは、制御レジスタ４０に接続される。ＦＦ２−０〜ＦＦ２−３のリセット端子Ｒには、リセット信号ＸＲＥＳが共通に入力される。

図２に示す第１の遅延回路９０が、遅延回路ＤＬＹ１に相当する。図２に示す第２の遅延回路９０が、遅延回路ＤＬＹ２に相当する。図４では、遅延回路ＤＬＹ１、ＤＬＹ２に共通に遅延素子が用いられている。遅延回路ＤＬＹ１は遅延素子が１つ、遅延回路ＤＬＹ２には、遅延回路ＤＬＹ１に用いられる遅延素子が６つ直列に接続され、第２の遅延時間ｄ２が第１の遅延時間ｄ１より長くなるようにしている。遅延信号ＤＣ１が遅延信号ＸＲＥＳｄに相当する。遅延信号ＤＣ２が遅延信号ＳＥＬに相当する。ＦＦ１−０〜ＦＦ１−１７のクロック入力端子Ｃには、セレクタ９４の出力である選択出力信号ＬＣＬＫが共通に入力される。

図４では、遅延信号ＸＲＥＳｄ、ＳＥＬに基づいて、ラッチクロックＬＣＬＫ１が生成される。ラッチクロックＬＣＬＫ１の立ち上がりが、遅延信号ＳＥＬの立ち上がりとなるように生成される。ＦＦ２−０〜ＦＦ２−３のクロック入力端子Ｃには、ラッチクロックＬＣＬＫ１が共通に入力される。

図４では、ＦＦ２−０のデータ出力端子Ｑから、制御信号ＳＨＬ０が出力される。またＦＦ２−１のデータ出力端子Ｑから、制御信号ＤＥＣ０が出力される。更にＦＦ２−２のデータ出力端子Ｑから、制御信号ＮＯＵＴ０が出力される。更にまたＦＦ２−３のデータ出力端子Ｑから、制御信号ＲＳＥＬ０が出力される。

更に図４では、ＦＦ２−０〜ＦＦ２−３に取り込まれた設定データが第１のデータのとき（例えば設定データがすべて１のとき、又はすべて０のとき）、少なくともデータ線駆動部３２によるデータ線への駆動出力を停止する非出力状態に設定するためのディセーブル信号ＤＩＳＡＢＬＥが生成される。

或いは、ＦＦ２−０〜ＦＦ２−３に取り込まれた設定データが第２のデータのとき（例えば第１のデータと同じ設定データがすべて１のとき、又はすべて０のとき）、ディセーブル信号ＤＩＳＡＢＬＥにより、制御レジスタ４０への設定データの設定を省略するようにしてもよい。

図５に、制御レジスタ４０の構成例を示す。

制御レジスタ４０は、ＦＦ３−０〜ＦＦ３−３を含む。ＦＦ３−０〜ＦＦ３−３のそれぞれは、リセット端子Ｒへの入力信号がＬレベルのとき、初期状態となる。ＦＦ３−０〜ＦＦ３−３のリセット端子Ｒには、リセット信号ＸＲＥＳが共通に入力される。

制御信号ＳＥＬ０が、ＦＦ３−０のデータ入力端子Ｄに供給される。ＦＦ３−０のデータ出力端子Ｑから、表示データのシフト方向を設定するためのシフト方向設定信号ＳＨＬが出力される。

制御信号ＤＥＣ０が、ＦＦ３−１のデータ入力端子Ｄに供給される。ＦＦ３−１のデータ出力端子Ｑから、８色表示モードに設定するための８色表示モード設定信号ＤＥＣが出力される。

制御信号ＮＯＵＴ０が、ＦＦ３−２のデータ入力端子Ｄに供給される。ＦＦ３−２のデータ出力端子Ｑから、表示ドライバ１０のデータ線への出力数を設定するための出力数設定信号ＮＯＵＴが出力される。

制御信号ＲＳＥＬ０が、ＦＦ３−３のデータ入力端子Ｄに供給される。ＦＦ３−３のデータ出力端子Ｑから、データ線を駆動するための複数の基準電圧を発生する基準電圧発生回路の抵抗回路を切り換えるための抵抗選択信号ＲＳＥＬが出力される。

また、ＦＦ３−０〜ＦＦ３−３は、水平同期信号ＨＳＹＮＣ又は垂直同期信号ＶＳＹＮＣに基づいて、上述の制御信号を取り込む。図５では、垂直同期信号ＶＳＹＮＣに同期して、ＦＦ３−０〜ＦＦ３−３が上述の制御信号を取り込むようになっている。

更に図５では、ディセーブル信号ＤＩＳＡＢＬＥがＨレベルのとき、制御レジスタ４０への設定データの設定を省略することができるようになっている。一般的に、初期状態では電流消費を避けるためデータバスがすべてＬレベル又はＨレベルに固定される。従って、ディセーブル信号ＤＩＳＡＢＬＥを用いることで、初期化時に上述の設定データを設定できない表示コントローラに接続された場合でも、表示ドライバ１０に誤って設定データが制御レジスタ４０に設定されることを防止できる。

なお制御レジスタ４０への設定データの設定は、垂直帰線期間又は水平帰線期間であることが望ましい。垂直帰線期間又は水平帰線期間において設定を変更すれば、表示画像に影響を与えることがないからである。

図６に、垂直帰線期間及び水平帰線期間の説明図を示す。

水平走査期間は、水平同期信号ＨＳＹＮＣにより規定される。水平走査期間では、選択された走査線に接続された画素に、データ線を介して駆動電圧が供給される。図６では、水平同期信号ＨＳＹＮＣがＨレベルの期間が水平走査期間であり、水平同期信号ＨＳＹＮＣがＬレベルの期間が水平帰線期間となる。

垂直走査期間は、垂直同期信号ＶＳＹＮＣにより規定される。垂直走査期間では、１又は複数の走査線ごとに複数の走査線が順次選択される。垂直走査期間は、複数の水平走査期間及び複数の水平帰線期間を含む。図６では、垂直同期信号ＶＳＹＮＣがＨレベルの期間が垂直走査期間であり、垂直同期信号ＶＳＹＮＣがＬレベルの期間が垂直帰線期間となる。

図７に、図４に示す取込部５０と、図５に示す制御レジスタ４０の動作例のタイミング図を示す。ここでは、ディセーブル信号ＤＩＳＡＢＬＥがＬレベルのままであるものとする。

図示しない表示コントローラは、本実施形態における表示ドライバ１０の他に、電気光学パネルの走査線を選択する走査ドライバや、表示ドライバ１０及び走査ドライバに電源を供給する電源回路を制御する。そして電気光学装置の初期化時には、表示コントローラが、表示ドライバ１０、走査ドライバ及び電源回路の初期化を制御する。このような表示コントローラは、表示ドライバ１０に対して、リセット信号ＸＲＥＳ及び設定データを供給して初期化を行う。その後、表示コントローラは、ドットクロックＣＰＨと、該ドットクロックＣＰＨに同期した画素単位の表示データとを表示ドライバ１０に供給する。表示コントローラは、電気光学パネルの複数のデータ線の並び順序に対応して表示データを供給する。

表示コントローラが供給するリセット信号ＸＲＥＳがＬレベルのとき、図４及び図５に示す各部が初期状態に設定される。図４及び図５では、ＦＦ１−０〜ＦＦ１−１７、ＦＦ２−０〜ＦＦ２−３、ＦＦ３−０〜ＦＦ３−３が初期化される。このとき、表示コントローラは、設定データを表示ドライバ１０に供給する。図７では、データバスＤ０〜Ｄ１７では、例えば設定データＡが供給されている。

次に、表示コントローラが、時刻Ｔ０でリセット信号ＸＲＥＳをＬレベルからＨレベルに変化させると共に、ドットクロックＣＰＨの供給を開始する。表示ドライバ１０では、時刻Ｔ０から第１の遅延時間ｄ１が経過した後に、遅延信号ＸＲＥＳｄがＬレベルからＨレベルに変化する（時刻Ｔ１）。また、時刻Ｔ０から第２の遅延時間ｄ２が経過した後に、遅延信号ＳＥＬがＬレベルからＨレベルに変化する（時刻Ｔ２）。

この結果、ＦＦ１−０〜ＦＦ１−１７は、セレクタ９４により選択出力された選択出力信号ＬＣＬＫの立ち上がりで（時刻Ｔ３）、データバスＤ０〜Ｄ１７上のデータを取り込む。そのため、入力データバスＤＩ０〜ＤＩ１７に、データバスＤ０〜Ｄ１７のデータが出力される。図７では、データバスＤ０〜Ｄ３（例えばデータバスＤ４〜Ｄ１７がＬレベル）に供給された設定データＡに対応するデータが、ＦＦ１−０〜ＦＦ１−３に取り込まれる。

また、時刻Ｔ４では、ラッチクロックＬＣＬＫ１の立ち上がりエッジで、入力データバスＤＩ０〜ＤＩ３のデータが、ＦＦ２−０〜ＦＦ２−３に取り込まれる。そして、ＦＦ２−０〜ＦＦ２−３に取り込まれた設定データに対応した制御信号（制御情報）ＳＨＬ０、ＤＥＣ０、ＮＯＵＴ０、ＲＥＳＬ０が変化する。

遅延信号ＳＥＬがＬレベルからＨレベルに変化する時刻Ｔ２以降では、セレクタ９４は、選択出力信号ＬＣＬＫとしてドットクロックＣＰＨを出力する。そのため、ＦＦ１−０〜ＦＦ１−１７は、選択出力信号ＬＣＬＫの立ち上がりエッジごとに、データバスＤ０〜Ｄ１７上のデータを取り込むことになる。一方、ＦＦ２−０〜ＦＦ２−３では、ラッチクロックＬＣＬＫ１が変化しないため、時刻Ｔ４以降で保持内容が変更されることはない。

時刻Ｔ５で垂直同期信号ＶＳＹＮＣが立ち下がると、ＦＦ２−０〜ＦＦ２−３から出力される制御信号が、図５に示す制御レジスタ４０のＦＦ３−０〜ＦＦ３−３に取り込まれる。この結果、ＦＦ２−０〜ＦＦ２−３から出力される制御信号に対応して、シフト方向設定信号ＳＨＬ、８色表示モード設定信号ＤＥＣ、出力数設定信号ＮＯＵＴ、抵抗選択信号ＲＳＥＬが変化する。

表示処理部３０は、シフト方向設定信号ＳＨＬ、８色表示モード設定信号ＤＥＣ、出力数設定信号ＮＯＵＴ、抵抗選択信号ＲＳＥＬによって制御される。

次に、上述した制御レジスタ４０によって設定される表示処理部３０の構成例について説明する。

図８に、表示処理部３０の構成例のブロック図を示す。

表示処理部３０は、シフトレジスタ２００、データラッチ２１０、ラインラッチ２２０、ＤＡＣ（Digital to Analog Converter）（広義には電圧選択回路）２３０、基準電圧発生回路２４０、データ線駆動部３２を含む。

シフトレジスタ２００は、ドットクロックＣＰＨに同期したシフト動作を行う双方向のシフトレジスタである。シフトレジスタ２００のシフト方向は、シフト方向設定信号ＳＨＬによって切り換えられる。シフト方向設定信号ＳＨＬがＬレベルのとき、シフトレジスタ２００は、ドットクロックＣＰＨに同期してシフトスタート信号ＳＴ１を第１のシフト方向にシフトさせる。シフト方向設定信号ＳＨＬがＨレベルのとき、シフトレジスタ２００は、ドットクロックＣＰＨに同期してシフトスタート信号ＳＴ２を第１のシフト方向と反対の方向である第２のシフト方向にシフトさせる。シフトスタート信号ＳＴ１、ＳＴ２は、一水平走査分の表示データの先頭位置でＨレベルとなる信号であり、例えば表示コントローラから供給される。シフトスタート信号ＳＴ１、ＳＴ２は、同一の信号とすることができる。

シフトレジスタ２００は、シフトスタート信号ＳＴ１、ＳＴ２のシフト動作によって順次Ｈレベルとなるパルスをシフト出力ＳＦＯ１〜ＳＦＯｋ（ｋは２以上の整数）として出力する。このシフト出力の出力数に限定されるものではない。

データラッチ２１０は、複数のフリップフロップを有する。各フリップフロップは、シフトレジスタ２００からのシフト出力に基づいて、図４に示すように入力データバスＤＩに出力された表示データを取り込む。データラッチ２１０に取り込まれた表示データは、ラインラッチ２２０に出力される。

ラインラッチ２２０は、水平同期信号ＨＳＹＮＣに基づいて、データラッチ２１０で順次取り込まれた表示データをラッチして、一水平走査分の表示データをＤＡＣ２３０に出力する。

ＤＡＣ２３０は、基準電圧発生回路２４０によって生成された複数の基準電圧の中から、１出力あたりの表示データ（６ビットのＲ信号、Ｇ信号又はＢ信号）に対応する基準電圧を選択する。

基準電圧発生回路２４０は、各基準電圧が６ビットで表現される表示データの各階調に対応する複数の基準電圧Ｖ０〜Ｖ６３を生成する。基準電圧発生回路２４０は、高電位側の電源電圧（第１の電源電圧）ＶＤＤと低電位側の電源電圧（第２の電源電圧）ＶＳＳとの間の電圧を抵抗回路により分割した複数の分割電圧を基準電圧Ｖ０〜Ｖ６３を出力する。

データ線駆動部３２は、各データ出力部が各データ線に対応した複数のデータ出力部を有する。データ出力部は、ＤＡＣ２３０からの基準電圧を用いてデータ線を駆動する。

なお表示処理部３０は、所与の極性反転周期の極性反転信号ＰＯＬに同期して極性反転駆動を行う。極性反転信号ＰＯＬは、表示コントローラによって供給される。極性反転駆動では、所与の基準電位を基準に電気光学物質（例えば液晶）の印加電圧の極性を反転させる。

図９に、シフトレジスタ２００、データラッチ２１０、ラインラッチ２２０の回路構成例を示す。

シフトレジスタ２００は、第１のシフト方向のシフト動作を実現するための第１〜第ｋのＤフリップフロップ（D Flip-Flop：以下、ＤＦＦと略す。）１−１〜１−ｋを有する。以下では、第ｉ（１≦ｉ≦ｋ、ｉは整数）のＤＦＦ１−ｉを、ＤＦＦ１−ｉと表す。各ＤＦＦは、データ入力端子Ｄ、クロック入力端子Ｃ及びデータ出力端子Ｑを含み、クロック入力端子Ｃへの入力信号の立ち上がりエッジにおけるデータ入力端子Ｄへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Ｑから出力する。ＤＦＦ１−１〜ＤＦＦ１−ｋが直列に接続されて構成される。即ち、ＤＦＦ１−ｊ（１≦ｊ≦ｋ−１、ｊは整数）のデータ出力端子Ｑが、次段のＤＦＦ１−（ｊ＋１）のデータ入力端子Ｄに接続される。

ＤＦＦ１−１のデータ入力端子Ｄに、シフトスタート信号ＳＴ１が入力される。また、ＤＦＦ１−１〜ＤＦＦ１−ｋのクロック入力端子Ｃには、共通にドットクロックＣＰＨが入力される。

またシフトレジスタ２００は、第２のシフト方向のシフト動作を実現するための第１〜第ｋのＤＦＦ２−１〜２−ｋを有する。ＤＦＦ２−１〜ＤＦＦ２−ｋが直列に接続されて構成される。即ち、ＤＦＦ２−ｊ（１≦ｊ≦ｋ−１、ｊは整数）のデータ出力端子Ｑが、次段のＤＦＦ２−（ｊ＋１）のデータ入力端子Ｄに接続される。

ＤＦＦ２−１のデータ入力端子Ｄに、シフトスタート信号ＳＴ２が入力される。また、ＤＦＦ２−１〜ＤＦＦ２−ｋのクロック入力端子Ｃには、共通にドットクロックＣＰＨが入力される。

シフト方向設定信号ＳＨＬの反転信号に基づいて、ＤＦＦ１−ｉのデータ出力端子Ｑの信号又はＤＦＦ２−ｉのデータ出力端子Ｑの信号が、シフト出力ＳＦＯｉとして出力される。

データラッチ２１０は、第１〜第ｋのラッチ用ＤＦＦを有する。以下では、第ｉ（１≦ｉ≦ｋ、ｉは整数）のラッチ用ＤＦＦを、ＬＤＦＦｉと表す。各ＬＤＦＦは、データ入力端子Ｄ、クロック入力端子Ｃ及びデータ出力端子Ｑを含み、クロック入力端子Ｃへの入力信号の立ち下がりエッジにおけるデータ入力端子Ｄへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Ｑから出力する。但し、ＬＤＦＦは、１８ビットの表示データを保持する。そして、ＬＤＦＦｉのクロック入力端子Ｃには、シフトレジスタ２００からのシフト出力ＳＦＯｉが供給される。ラッチデータＬＡＴｉは、ＬＤＦＦｉのデータ出力端子Ｑのデータである。ＬＤＦＦ１〜ＬＤＦＦｋのデータ入力端子Ｄには、共通にデータバスが接続される。

ラインラッチ２２０は、第１〜第ｋのラインラッチ用ＤＦＦを有する。以下では、第ｉ（１≦ｉ≦ｋ、ｉは整数）のラインラッチ用ＤＦＦを、ＬＬＤＦＦｉと表す。各ＬＬＤＦＦは、データ入力端子Ｄ、クロック入力端子Ｃ及びデータ出力端子Ｑを含み、クロック入力端子Ｃへの入力信号の立ち上がりエッジにおけるデータ入力端子Ｄへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Ｑから出力する。但し、ＬＬＤＦＦは、１８ビットの表示データを保持する。そして、ＬＬＤＦＦｉのクロック入力端子Ｃには、水平同期信号ＨＳＹＮＣが供給される。ラインラッチデータＬＬＡＴｉは、ＬＬＤＦＦｉのデータ出力端子Ｑのデータである。ＬＬＤＦＦｉのデータ入力端子Ｄには、ＬＤＦＦｉのデータ出力端子Ｑが接続される。

なおＤＦＦ１−１〜ＤＦＦ１−ｋ、ＤＦＦ２−１〜ＤＦＦ２−ｋ、ＬＤＦＦ１〜ＬＤＦＦｋ、ＬＬＤＦＦ１〜ＬＬＤＦＦｋは、リセット信号ＸＲＥＳによって初期化されることが望ましい。

このような構成のシフトレジスタ２００は、制御レジスタ４０からのシフト方向設定信号ＳＨＬに基づいてシフト制御される。

図１０に、シフト方向設定信号ＳＨＬがＬレベルに設定されたときのシフトレジスタ２００、データラッチ２１０の動作例のタイミング図を示す。

データバスには、画素単位に表示データがドットクロックＣＰＨに同期して順次供給される。そして、表示データの先頭位置に対応して、シフトスタート信号ＳＴ１がＨレベルとなる。

シフト方向設定信号ＳＨＬがＬレベルのとき、シフトレジスタ２００では第１のシフト方向にシフト動作が行われる。即ち、シフトレジスタ２００は、シフトスタート信号ＳＴ１をドットクロックＣＰＨの立ち上がりで取り込む。そしてシフトレジスタ２００は、ドットクロックの立ち上がりに同期してシフトされたパルスを、各段のシフト出力ＳＦＯ１〜ＳＦＯｋとして順次出力する。

データラッチ２１０は、シフトレジスタ２００の各段のシフト出力の立ち下がりエッジで、データバス上の表示データを取り込む。その結果、データラッチ２１０では、ＬＤＦＦ１、ＬＤＦＦ２、・・・の順に、表示データが取り込まれる。ＬＤＦＦ１〜ＬＤＦＦｋに取り込まれた表示データは、ラッチデータＬＡＴ１〜ＬＡＴｋとして出力される。

ラインラッチ２２０は、データラッチ２１０に取り込まれた表示データを、一水平走査期間ごとにラッチする。

図１１に、シフト方向設定信号ＳＨＬがＨレベルに設定されたときのシフトレジスタ２００、データラッチ２１０の動作例のタイミング図を示す。

データバスには、画素単位に表示データがドットクロックＣＰＨに同期して順次供給される。そして、表示データの先頭位置に対応して、シフトスタート信号ＳＴ２がＨレベルとなる。

シフト方向設定信号ＳＨＬがＨレベルのとき、シフトレジスタ２００では第２のシフト方向にシフト動作が行われる。即ち、シフトレジスタ２００は、シフトスタート信号ＳＴ２をドットクロックＣＰＨの立ち上がりで取り込む。そしてシフトレジスタ２００は、ドットクロックの立ち上がりに同期してシフトされたパルスを、各段のシフト出力ＳＦＯｋ〜ＳＦＯ１として順次出力する。

データラッチ２１０は、シフトレジスタ２００の各段のシフト出力の立ち下がりエッジで、データバス上の表示データを取り込む。その結果、データラッチ２１０では、ＬＤＦＦｋ、ＬＤＦＦ（ｋ−１）、・・・の順に、表示データが取り込まれる。ＬＤＦＦ１〜ＬＤＦＦｋに取り込まれた表示データは、ラッチデータＬＡＴ１〜ＬＡＴｋとして出力される。

ラインラッチ２２０は、データラッチ２１０に取り込まれた表示データを、一水平走査期間ごとにラッチする。

以上のように、シフト方向設定信号ＳＨＬによりシフトレジスタ２００のシフト方向を制御することで、表示データを表示ドライバ１０に供給する表示コントローラは、データ線の並び方向に関わらず、常に同じ順序で表示データをシリアルに供給できるようになる。

こうしてラインラッチ２２０にラッチされた一水平走査分の表示データは、ＤＡＣ２３０に供給される。

まず、ＤＡＣ２３０に複数の基準電圧を供給する基準電圧発生回路２４０について説明する。

図１２に、基準電圧発生回路２４０の回路構成例を示す。

基準電圧発生回路２４０は、高電位側の電源電圧ＶＤＤと、低電位側の電源電圧ＶＳＳとの間の電圧を、抵抗回路により分割することで複数の基準電圧を発生する。

基準電圧発生回路２４０は、正極性用ラダー抵抗回路２４２−Ｐと負極性用ラダー抵抗回路２４２−Ｎとを有する。正極性用ラダー抵抗回路２４２−Ｐは、極性反転信号ＰＯＬが第１の論理レベルのときの極性反転周期で用いられる基準電圧Ｖ１〜Ｖ６２を生成する。負極性用ラダー抵抗回路２４２−Ｐは、極性反転信号ＰＯＬが第２の論理レベルのときの極性反転周期で用いられる基準電圧Ｖ１〜Ｖ６２を生成する。このように極性ごとにラダー抵抗回路を設け、所与の極性反転タイミングにしたがって、各極性における基準電圧を切り換えて出力することで、極性反転に伴う高電位側及び低電位側の電源電圧ＶＤＤ、ＶＳＳを切り換える必要がなくなる。これにより、電源電圧の切替による充放電を削減できる。

正極性用ラダー抵抗回路２４２−Ｐは、ラダー抵抗回路２４４−１、２４４−２を含む。ラダー抵抗回路の全抵抗値と、該ラダー抵抗回路を構成する各抵抗素子の抵抗値との比を抵抗比とすると、ラダー抵抗回路２４４−１の抵抗比と、ラダー抵抗回路２４４−２の抵抗比とは異なる。

同様に、負極性用ラダー抵抗回路２４２−Ｎは、ラダー抵抗回路２４６−１、２４６−２を含む。そして、ラダー抵抗回路２４６−１の抵抗比と、ラダー抵抗回路２４６−２の抵抗比とは異なる。

こうすることで、正極性用の基準電圧として、ラダー抵抗回路２４４−１により発生する基準電圧Ｖ１〜Ｖ６２と、ラダー抵抗回路２４４−２により発生する基準電圧Ｖ１〜Ｖ６２とを異ならせることができる。また負極性用の基準電圧として、ラダー抵抗回路２４６−１により発生する基準電圧Ｖ１〜Ｖ６２と、ラダー抵抗回路２４６−２により発生する基準電圧Ｖ１〜Ｖ６２とを異ならせることができる。

表示ドライバ１０が駆動する電気光学装置の特性（電気光学材料の特性）や製造ばらつきによって、階調特性が異なる。そのため、同じ表示データであっても、電気光学装置の特性等に応じて最適な基準電圧を発生させる必要がある。そこで、基準電圧発生回路２４０では、抵抗選択信号ＲＳＥＬによって極性ごとに２つのラダー抵抗回路の中から最適な抵抗比のラダー抵抗回路を選択できるようになっている。

ラダー抵抗回路２４４−１、２４４−２、及びラダー抵抗回路２４６−１、２４６−２のうち正極性用及び負極性用としてそれぞれ１つが、極性反転信号ＰＯＬと抵抗選択信号ＲＳＥＬとのデコード結果に応じて選択される。各ラダー抵抗回路と、高電位側及び低電位側の電源電圧との間のスイッチ回路をオン又はオフさせることで、所望のラダー抵抗回路を選択できる。

このように基準電圧発生回路２４０は、抵抗選択信号ＲＳＥＬによってラダー抵抗回路を切り換えることによって、複数パターンの基準電圧Ｖ０〜Ｖ６３を発生させることができるようになる。

図１３に、ＤＡＣ２３０と、データ線駆動部３２の１つのデータ出力部との回路構成例を示す。即ち、データ線駆動部３２の１出力当たりの構成のみを示している。

ＤＡＣ２３０は、ＲＯＭ（Read Only Memory）デコーダ回路により実現することができる。ＤＡＣ２３０は、６ビットの表示データ（１ドット分の表示データ）に基づいて、基準電圧Ｖ０〜Ｖ６３のうちいずれか１つを選択して選択電圧Ｖｓとしてデータ出力部２５０に出力する。

より具体的には、ＤＡＣ２３０は、極性反転信号ＰＯＬに基づいて６ビットの表示データＲＤ０〜ＲＤ５を反転する反転回路２３２を含む。反転回路２３２は、極性反転信号ＰＯＬがＨレベルのとき、表示データの各ビットの正転出力を行う。反転回路２３２は、極性反転信号がＬレベルのとき、表示データの各ビットの反転出力を行う。反転回路２３２の出力がＲＯＭデコーダに入力される。ここで、表示データＲＤ５が最上位ビットであるものとする。

ＤＡＣ２３０において、基準電圧発生回路２４０により生成された基準電圧Ｖ０〜Ｖ６３のうちのいずれか１つが、反転回路２３２の出力に基づいて選択される。

極性反転信号ＰＯＬが第１の論理レベルのとき、例えば６ビットの表示データＲＤ５〜ＲＤ０「００００１０」（＝２）に対応して、正極性用ラダー抵抗回路２４２−Ｐにより生成された基準電圧Ｖ２が選択されるものとする。このとき、次の極性反転タイミングで極性反転信号ＰＯＬが第２の論理レベルになると、表示データＲＤ５〜ＲＤ０をビット反転したデータを用いて基準電圧を選択させる。即ち、ビット反転したデータ「１１１１０１」（＝６１）により、負極性用ラダー抵抗回路２４２−Ｎにより生成された基準電圧Ｖ６１´を選択させる。ここで、図１２に示すように、基準電圧Ｖ２、Ｖ６１´は、基準電圧発生回路２４０の同じ出力ノードが出力される。このように、正極性及び負極性において、同じ出力ノードの電圧を用いることになり、基準電圧発生回路の出力ノードの充放電を頻繁に繰り返す必要がなくなる。

このようにしてＤＡＣ２３０により選択された選択電圧Ｖｓは、データ出力部２５０に入力される。

データ出力部２５０は、演算増幅回路ＯＰＡＭＰと、スイッチ回路ＳＷＡ、ＳＷＢを含む。演算増幅回路ＯＰＡＭＰは、ボルテージフォロワ接続された演算増幅器である。演算増幅回路ＯＰＡＭＰは、出力イネーブル信号ＯＥにより出力制御される。出力イネーブル信号ＯＥは、出力数設定信号ＮＯＵＴに応じてデータ出力部ごとに生成される。

図１４に、出力数設定信号ＮＯＵＴにより設定される出力数の一例を示す。出力数設定信号ＮＯＵＴがＨレベルのとき、出力数がα（αは整数）に設定される。これにより、データ線Ｓ１〜Ｓαに対応するデータ出力部の出力イネーブル信号ＯＥによるイネーブル制御がオン状態となり、表示期間中に出力イネーブル信号ＯＥによる出力制御が行われる。表示期間中の出力制御としては、例えば演算増幅回路ＯＰＡＭＰの電流制御がある。

一方、出力数設定信号ＮＯＵＴがＬレベルのとき、出力数がβ（１＜β＜α、βは整数）に設定される。これにより、データ線Ｓ１〜Ｓβに対応するデータ出力部の出力イネーブル信号ＯＥによるイネーブル制御がオン状態となる。そして、データ線Ｓ（β＋１）〜Ｓαに対応するデータ出力部の出力イネーブル信号ＯＥによるイネーブル制御がオフ状態となる。この場合、データ線Ｓ（β＋１）〜Ｓαに対応するデータ出力部の演算増幅回路ＯＰＡＭＰの駆動出力が停止される。

図１３において、演算増幅回路ＯＰＡＭＰは、出力イネーブル信号ＯＥによるイネーブル制御がオン状態となり、出力イネーブル信号ＯＥにより出力オンが指示されたとき、選択電圧Ｖｓに基づいて、データ線Ｓ１に接続される出力ノードを駆動する。

なお、図１３において、ディセーブル信号ＤＩＡＢＬＥ信号がＨレベルのとき、演算増幅回路ＯＰＡＭＰの駆動出力をオフすると共に、スイッチ回路ＳＷＡ、ＳＷＢをオフとすることで、データ線への駆動出力を停止するようにしてもよい。

また表示ドライバ１０では、１又は複数のデータ出力部単位で、駆動出力のオン又はオフを指定できるようになっている。駆動出力がオンに設定されたとき、演算増幅回路ＯＰＡＭＰによってデータ線が駆動される。駆動出力がオフに設定されたとき、演算増幅回路ＯＰＡＭＰによるデータ線の駆動が行われない。データ出力部２５０による駆動出力のオン又はオフは、パーシャル設定信号ＰＡＲＴにより指定される。パーシャル設定信号ＰＡＲＴは、表示コントローラによって指定される。

図１３に示すデータ出力部２５０がパーシャル設定信号ＰＡＲＴによって駆動出力がオフに設定されたときには、スイッチ回路ＳＷＢをオフ、スイッチ回路ＳＷＡをオンにする。そして、データ線Ｓ１には、スイッチ回路ＳＷＡを介して、極性反転信号ＰＯＬにより規定される極性に応じて選択される表示データの最上位ビットＲＤ５のデータに対応した信号電圧が供給される。

この場合、画素単位でパーシャル設定信号ＰＡＲＴが指定されるため、各色１ビットのデータにより８色表示を行うことができるようになる。これにより、パーシャル設定信号ＰＡＲＴにより駆動出力がオンに設定されたパーシャル表示エリアで、所望の動画像若しくは静止画像を表示させるその一方で、パーシャル設定信号ＰＡＲＴにより駆動出力がオフに設定されたパーシャル非表示エリアの表示色を多彩にした画像表示が可能となる。

次に、本実施形態における表示ドライバが適用されたデータドライバを含む電気光学装置について説明する。

図１５に、本実施形態における電気光学装置の構成例を示す。ここでは、電気光学装置として液晶装置を例に説明する。

電気光学装置は、携帯電話機、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、又はＧＰＳ（Global Positioning System）などの種々の電子機器に組み込むことがで
きる。

図１５において、電気光学装置６１０は、液晶表示（ＬＣＤ）パネル（広義には表示パネル又は電気光学パネル）６２０、データドライバ６３０、走査ドライバ（ゲートドライバ）６４０、ＬＣＤコントローラ（広義には表示コントローラ）６５０を含む。データドライバ６３０は、本実施形態における表示ドライバ１０の機能を含む。

なお、電気光学装置６１０にこれら全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ＬＣＤパネル６２０は、各走査線（ゲート線）が各行に設けられた複数の走査線（ゲート線）と、複数の走査線と交差し各データ線が各列に設けられた複数のデータ線（ソース線）と、各画素が複数の走査線のいずれかの走査線及び複数のデータ線のいずれかのデータ線により特定される複数の画素とを含む。各画素は、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）と画素電極とを含む。データ線にはＴＦＴが接続され、該ＴＦＴに画素電極が接続される。

より具体的には、ＬＣＤパネル６２０は例えばガラス基板からなるパネル基板上に形成される。パネル基板には、図１５のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線ＧＬ１〜ＧＬＭ（Ｍは２以上の整数。Ｍは３以上が望ましい。）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数）との交差点に対応する位置に画素ＰＥｍｎが設けられている。画素ＰＥｍｎは、ＴＦＴｍｎと画素電極とを含む。

ＴＦＴｍｎのゲート電極は走査線ＧＬｍに接続される。ＴＦＴｍｎのソース電極はデータ線ＤＬｎに接続される。ＴＦＴｍｎのドレイン電極は画素電極に接続される。画素電極と、該画素電極と液晶素子（広義には電気光学物質）を介して対向する対向電極ＣＯＭ（コモン電極）との間には、液晶容量ＣＬｍｎが形成されている。なお液晶容量ＣＬｍｎと並列に、保持容量を形成するようにしても良い。画素電極と対向電極ＣＯＭとの間の電圧に応じて、画素の透過率が変化するようになっている。対向電極ＣＯＭに供給される電圧ＶＣＯＭは、データドライバ６３０が内蔵する電源回路６６０により生成される。

このようなＬＣＤパネル６２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

データドライバ６３０は、一水平走査期間ごとに供給される一水平走査分の表示データに基づいてＬＣＤパネル６２０のデータ線ＤＬ１〜ＤＬＮを駆動する。より具体的には、データドライバ６３０は、表示データに基づいてデータ線ＤＬ１〜ＤＬＮの少なくとも１つを駆動することができる。

走査ドライバ６４０は、ＬＣＤパネル６２０の走査線ＧＬ１〜ＧＬＭを走査する。より具体的には、走査ドライバ６４０は、一垂直走査期間内に走査線ＧＬ１〜ＧＬＭを順次選択し、選択した走査線を駆動する。

ＬＣＤコントローラ６５０は、図示しないＣＰＵ等のホストにより設定された内容に従って、走査ドライバ６４０及びデータドライバ６３０（電源回路６６０）に対して制御信号を出力する。より具体的には、ＬＣＤコントローラ６５０が初期化された後、このＬＣＤコントローラ６５０が、データドライバ６３０及び走査ドライバ６４０を初期化する。このときＬＣＤコントローラ６５０は、データドライバ６３０に対してリセット信号ＸＲＥＳを出力すると共に、設定データを供給する。その後、ＬＣＤコントローラ６５０は、例えば動作モードの設定や内部で生成した水平同期信号ＨＳＹＮＣや垂直同期信号ＶＳＹＮＣ、ドットクロックＣＰＨ、及び表示データを供給する。またＬＣＤコントローラ６５０は、電源回路６６０に対しては、極性反転信号ＰＯＬにより、対向電極ＣＯＭの電圧ＶＣＯＭの極性反転タイミングの制御を行う。

電源回路６６０は、外部から供給される基準電圧に基づいて、走査ドライバ６４０の各種電圧や、対向電極ＣＯＭの電圧ＶＣＯＭを生成する。ここで、データドライバ６３０は、上述のディセーブル信号ＤＩＳＡＢＬＥがＨレベルのとき、電源回路６６０の電圧出力を行わないようにしてもよい。

なお図１５では、電気光学装置６１０がＬＣＤコントローラ６５０を含む構成になっているが、ＬＣＤコントローラ６５０を電気光学装置６１０の外部に設けてもよい。或いは、ＬＣＤコントローラ６５０と共にホスト（図示せず）を電気光学装置６１０に含めるように構成してもよい。

また走査ドライバ６４０及びＬＣＤコントローラ６５０の少なくとも１つをデータドライバ６３０に内蔵させてもよい。

また、データドライバ６３０、走査ドライバ６４０及びＬＣＤコントローラ６５０の一部又は全部をＬＣＤパネル６２０上に形成してもよい。図１６では、例えばＬＣＤパネル６２０上に、データドライバ６３０及び走査ドライバ６４０が形成されている。このようにＬＣＤパネル６２０は、複数のデータ線と、複数の走査線と、各画素が複数のデータ線のいずれかと複数の走査線のいずれかとにより特定される複数の画素と、複数のデータ線を駆動するデータドライバとを含むように構成することができる。ＬＣＤパネル６２０の画素形成領域６８０に、複数の画素が形成されている。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また上述の実施形態では、制御信号ＳＨＬ０、ＤＥＣ０、ＮＯＵＴ０、ＲＳＥＬ０が１ビットであるものとして説明したが、２ビット以上であってもよい。また設定データのビット数に限定されるものではない。

更に上述の実施形態では、初期化時の設定データにより、シフト方向、出力数、８色表示モード及び抵抗選択の設定を行う場合について説明したが、これらに限定されるものではない。データドライバが内蔵する電源回路の電圧設定や、端子の割り付けの設定等の通常動作（表示動作）中には設定された状態が変化しないようなものを、初期化時の上述した設定データにより設定できるようにすることも可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における表示ドライバの構成の概要図。 取込部と該取込部を制御するための構成例のブロック図。 図２に示す回路の動作例のタイミング図。 取込部と該取込部を制御するための構成例の回路図。 制御レジスタの構成例の回路図。 垂直帰線期間及び水平帰線期間の説明図。 図４の取込部と、図５の制御レジスタの動作例のタイミング図。 表示処理部の構成例のブロック図。 シフトレジスタ、データラッチ、ラインラッチの構成例の回路図。 シフト方向設定信号がＬレベルに設定されたときのシフトレジスタ、データラッチの動作例のタイミング図。 シフト方向設定信号がＨレベルに設定されたときのシフトレジスタ、データラッチの動作例のタイミング図。 基準電圧発生回路の構成例の回路図。 ＤＡＣと、データ線駆動部の１つのデータ出力部との構成例の回路図。 出力数設定信号により設定される出力数の一例の説明図。 本実施形態における電気光学装置の構成例を示す図。 本実施形態における電気光学装置の他の構成例を示す図。

符号の説明

１０ 表示ドライバ、２０ データ入力部、３０ 表示処理部３２ データ線駆動部、
４０ 制御レジスタ、５０ 取込部、６０ 初期設定信号入力部、７０ ラッチ回路、
８０ バッファ、９０ 第１の遅延回路、９２ 第２の遅延回路、９４ セレクタ

Claims (7)

1. 複数の走査線と、複数のデータ線と、複数の画素とを含む電気光学パネルの前記複数のデータ線を駆動する表示ドライバであって、
   表示データ又は設定データが入力されるデータ入力部と、
   前記データ入力部を介して入力された前記表示データに基づいて前記複数のデータ線を駆動するための処理を行う表示処理部と、
   前記表示処理部を制御するための情報が設定される制御レジスタと、
   初期化信号に基づいて、前記データ入力部を介して入力された前記設定データを取り込む取込部と、
   を含み、
   前記初期化信号により前記表示処理部及び前記制御レジスタの少なくとも１つが初期状態に設定された後に、前記取込部に取り込まれた前記設定データが前記制御レジスタに設定されることを特徴とする表示ドライバ。
2. 請求項１において、
   前記初期化信号を、第１の遅延時間だけ遅延させる第１の遅延回路と、
   前記初期化信号を、前記第１の遅延時間より長い第２の遅延時間だけ遅延させる第２の遅延回路と、
   前記第２の遅延回路の出力に基づいて、前記第１の遅延回路の出力、又はクロックを選択出力するセレクタと、
   前記データ入力部を介して入力された前記表示データ又は前記設定データを、前記セレクタの出力に基づいて取り込むラッチ回路と、
   を含み、
   前記表示データが、
   前記クロックに同期して前記データ入力部に入力され、
   前記データ線駆動部が、
   前記セレクタによって選択出力された前記クロックに基づいて前記ラッチ回路に取り込まれた前記表示データを用いて、前記複数のデータ線を駆動し、
   前記取込部が、
   前記セレクタによって選択出力された前記第１の遅延回路の出力に基づいて前記ラッチ回路に取り込まれた前記設定データを、前記第１及び第２の遅延回路の出力に基づいて保持するバッファを含み、
   前記バッファに保持された前記設定データが、
   水平走査期間を規定する水平同期信号又は垂直走査期間を規定する垂直同期信号に基づいて前記制御レジスタに設定されることを特徴とする表示ドライバ。
3. 請求項２において、
   前記設定データが、
   前記水平同期信号により規定される水平帰線期間、又は前記垂直同期信号により規定される垂直帰線期間に、前記制御レジスタに設定されることを特徴とする表示ドライバ。
4. 請求項１乃至３のいずれかにおいて、
   前記取込部に取り込まれた前記設定データが第１のデータのとき、少なくとも前記データ線駆動部による前記複数のデータ線への駆動出力を停止することを特徴とする表示ドライバ。
5. 請求項１乃至４のいずれかにおいて、
   前記取込部に取り込まれた前記設定データが第２のデータのとき、前記制御レジスタへの前記設定データの設定を省略することを特徴とする表示ドライバ。
6. 請求項１乃至５のいずれかにおいて、
   前記初期設定信号が入力される初期設定信号入力部を含むことを特徴とする表示ドライバ。
7. 複数の走査線と、
   複数のデータ線と、
   複数の画素と、
   前記複数のデータ線を駆動する請求項１乃至６のいずれか記載の表示ドライバと、
   を含むことを特徴とする電気光学装置。

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