CN102810053A - 显示接口电路 - Google Patents

Abstract

本发明公开了一种显示接口电路包含有一物理层电路，用来接收并调变一原始数据信号及一原始时钟信号的准位，并据以分别产生一数据信号及一时钟信号；一画面缓冲器，用来根据该时钟信号一指令信号，储存及输出该数据信号；一显示器串行接口，用来通过数据封包，传输该数据信号及该时钟信号；一组态缓存器，用来根据一异步时钟信号及该数据信号，产生该指令信号；以及一异步延迟电路，用来调整该时钟信号传送至该组态缓存器的一时钟延迟，以产生该异步时钟信号。

Description

显示接口电路

技术领域

本发明涉及一种显示接口电路，尤其涉及一种通过一异步正反器电路，调整一时钟延迟的显示接口电路。

背景技术

随着科技的发展，手持装置如智能型手机、个人数字助理(Personal DigitalAssistant，PDA)等，整合了越来越多的通信及显示技术，以实现各式各样的应用功能。为了同时控制各式应用功能，智能型手持装置的处理器与显示面板间需要一高速处理接口，以提高数据传输量，进而提升面板显示的画质或触控等功能。为此，业界领导厂商提出一行动产业处理器接口(Mobile IndustryProcessor Interface，MIPI)，用来将手持装置的应用处理器接口标准化。

请参考图1，图1为现有技术一行动产业处理器接口10的示意图。在图1中，行动产业处理器接口10将一手机的一处理器112提供的一原始数据信号DAT_o及一原始时钟信号CLK_o高速传递至手机的一显示面板110。行动产业处理器接口10包含有一物理层电路100、一显示器串行接口(DisplaySerial Interface，DSI)102、一内存控制器104、一组态缓存器106及一画面缓冲器108。物理层电路100用来根据行动产业处理器接口的规格，调变原始数据信号DAT_o及原始时钟信号CLK_o的准位，并据以分别产生一数据信号DAT及一时钟信号CLK。显示器串行接口102用来通过数据封包，传输数据信号DAT及时钟信号CLK。内存控制器104用来根据数据信号DAT及时钟信号CLK，产生一存取信号ACC，以控制画面缓冲器108的存取。组态缓存器106用来根据时钟信号CLK及数据信号DAT，产生一指令信号CMD，以控制画面缓冲器108对显示面板110的输出。画面缓冲器108则用来暂存数据信号DAT，以于手机更新画面时，输出数据信号DAT至显示面板110。

须注意的是，在行动产业处理器接口10中，物理层电路100属于模拟电路，而显示器串行接口102、内存控制器104及组态缓存器106属于数字电路。在此情况下，行动产业处理器接口10的时钟布局特别困难。一般来说，电路设计者通过一时钟树状合成(Clock Tree Synthesis，CTS)技术布局时钟，其可缩小行动产业处理器接口10中组件间的时钟偏离(clock skew)，却不能保证可缩小时钟延迟(clock latency)。举例来说，请参考图2A，图2A为时钟信号CLK在经过时钟树状合成后，于行动产业处理器接口10中不同区域的时序图。在图2A中，CLK_a为时钟信号CLK于物理层电路100出发时的时序图，而CLK_b为时钟信号CLK抵达显示器串行接口102的时序图，CLK_a与CLK_b的时间差即为一时钟延迟LTC。然而，随着高速传输的需求，时钟信号CLK的振荡速率逐渐提升，时钟延迟LTC将导致CLK_b违反时钟信号的保持时间(hold time)规范，如图2B所示，其结果将导致行动产业处理器接口10无法运作。

因此，如何在模拟及数字电路共存的情形下，维持行动产业处理器接口的时钟信号的正确运作，已成为业界的努力目标之一。

发明内容

因此，本发明的主要目的即在于提供一种显示接口电路，以兼顾时钟信号静止的省电设计及行动产业处理器接口调整时钟延迟的需求。

为达成上述目的，本发明揭露一种显示接口电路，用来协调一行动装置的一处理器及一显示面板。该接口电路包含有一模拟电路模块，包含有一物理层电路，用来接收并调变该处理器提供的一原始数据信号及一原始时钟信号的准位，并据以分别产生一数据信号及一时钟信号，以符合一产业规格；一画面缓冲器，用来根据一存取信号、该时钟信号，储存该数据信号，并根据一指令信号，输出该数据信号至该显示面板；以及一数字电路模块，包含有一显示器串行接口，耦接于该物理层电路，用来通过数据封包，传输该数据信号及该时钟信号；一内存控制器，耦接于该显示器串行接口及该画面缓冲器之间，用来根据该数据信号及该时钟信号，产生该存取信号；一组态缓存器，用来根据一异步时钟信号及该数据信号，产生该指令信号；以及一异步延迟电路，耦接于该显示器串行接口及该设定缓存器之间，用来调整该时钟信号传送至该组态缓存器的一时钟延迟，以产生该异步时钟信号。

附图说明

图1为现有技术一行动产业处理器接口的示意图。

图2A及图2B为图1的行动产业处理器接口中一时钟信号于时钟树状合成后，于不同区域的时序图。

图3为一行动产业处理器接口的示意图。

图4为图3的行动产业处理器接口中一原始数据信号及一原始时钟信号的时序图。

图5为本发明实施例一行动产业处理器接口的示意图。

其中，附图标记说明如下：

ACC              存取信号

CLK_o            原始时钟信号

CLK_A            异步时钟信号

CLK              时钟信号

CMD              指令信号

DAT_o            原始数据信号

DAT              数据信号

LTC              延迟时间

10、30、50       行动产业处理器接口

500              模拟电路模块

100、502         物理层电路

110、510           显示面板

112、512           处理器

108、520           画面缓冲器

530                数字电路模块

102、532           显示器串行接口

104、534           内存控制器

106、536           组态缓存器

300、538           异步延迟电路

具体实施方式

请参考图3，图3为一行动产业处理器接口(Mobile Industry ProcessorInterface，MIPI)30的示意图。行动产业处理器接口30系于行动产业处理器接口10的物理层电路100及显示器串行接口(Display Serial Interface，DSI)102间新增一异步延迟电路300，用来延迟时钟信号CLK抵达显示器串行接口102的时间，以符合时钟信号对于建立时间(setup time)及保持时间(hold time)的规范。然而，插入异步延迟电路300的副作用为增加行动产业处理器接口30整体的时钟延迟。也就是说，时钟信号CLK传递至最末端组件如组态缓存器106及一画面缓冲器108的耗时将增加。一般来说，为节省功耗，处理器112如不再输出原始数据信号DAT_o，原始时钟信号CLK_o亦于数个时钟周期后停止供应，如图4所示。在此情况下，由于时钟信号CLK受到异步延迟电路300的延迟，当数据信号DAT抵达画面缓冲器108时，时钟信号CLK已静止，造成数据信号DAT无法正确地被写入画面缓冲器108。

为了克服异步延迟电路300的副作用，请参考图5，图5为本发明实施例一行动产业处理器接口50的示意图。行动产业处理器接口50用来协调一行动装置的一处理器512及一显示面板510。行动产业处理器接口50包含有一模拟电路模块500、一画面缓冲器520及一数字电路模块530。模拟电路模块500包含有一物理层电路502，用来接收并根据一行动产业处理器接口的规范，调变处理器512提供的一原始数据信号DAT_o及一原始时钟信号CLK_o的准位，并据以分别产生一数据信号DAT及一时钟信号CLK。画面缓冲器520用来根据一存取信号ACC及时钟信号CLK，储存数据信号DAT，并根据一指令信号CMD，输出数据信号DAT至显示面板510。数字电路模块530包含有一显示器串行接口532、一内存控制器534、一组态缓存器536及一异步延迟电路538。显示器串行接口用来通过数据封包，传输数据信号DAT及时钟信号CLK。内存控制器534用来根据DAT数据信号及CLK时钟信号，产生存取信号ACC。组态缓存器536用来根据一异步时钟信号CLK_A及数据信号DAT，产生指令信号CMD。异步延迟电路538用来调整时钟信号CLK传送至组态缓存器536的一时钟延迟(clock latency)，以产生异步时钟信号CLK_A。

简单来说，为了避免时钟信号CLK于数据信号DAT抵达画面缓冲器520前静止，异步延迟电路538改为安装于显示器串行接口532及组态缓存器536之间。如此一来，相较于行动产业处理器接口30，时钟信号CLK传送至画面缓冲器520的时间延迟可缩短，以保证画面缓冲器520的正常运作。由于组态缓存器536包含众多的正反器(Flip-flop)，不利于时钟树状合成(ClockTree Synthesis，CTS)，因此需要异步延迟电路538调整时间延迟，以免违反时钟信号对于建立时间及保持时间的规范。相较之下，画面缓冲器520包含的正反器数目较少，因此不须额外加入异步延迟电路。

较佳地，异步延迟电路538可通过正反器的串接实现，但不限于此。另外，更实际地说，若行动装置为一手机，且显示面板510为一薄膜晶体管液晶显示器(thin-film transistor liquid-crystal display，TFT-LCD)面板，数据信号DAT包含有更新显示内容所需的源极驱动信号与门极驱动信号。

在现有技术中，随着时钟信号CLK的振荡速率逐渐提升，时钟信号CLK因时间延迟而违反建立时间或保持时间规范的机率增加，而传统的时钟树状合成技术无法解决。虽然行动产业处理器接口30新增异步延迟电路300，以解决时钟信号CLK违反建立时间或保持时间规范的问题，却又额外造成画面缓冲器108因时钟信号CLK静止而无法运作的问题。相较之下，本发明根据组态缓存器536及画面缓冲器520对时钟信号CLK延迟调整的不同需求，仅通过异步延迟电路538，调整时钟信号CLK至组态缓存器536的延迟时间。如此一来，在画面缓冲器520写入数据信号DAT完成前，时钟信号CLK保持振荡，可确保行动产业处理器接口50的正确运作。

综上所述，本发明仅于显示器串行接口及组态缓存器间新增异步延迟电路，以兼顾时钟信号静止的省电设计及行动产业处理器接口调整时钟延迟的需求。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (7)

1.一种显示接口电路，用来协调一行动装置的一处理器及一显示面板，其特征在于，该接口电路包含有：

一模拟电路模块，包含一物理层电路，用来接收并调变该处理器提供的

一原始数据信号及一原始时钟信号的准位，并据以分别产生一数据信号及一时钟信号，以符合一产业规格；

一画面缓冲器，用来根据一存取信号、该时钟信号，储存该数据信号，并根据一指令信号，输出该数据信号至该显示面板；以及

一数字电路模块，包含有：

一显示器串行接口，耦接于该物理层电路，用来通过数据封包，传输该数据信号及该时钟信号；

一内存控制器，耦接于该显示器串行接口及该画面缓冲器之间，用来根据该数据信号及该时钟信号，产生该存取信号；

一组态缓存器，用来根据一异步时钟信号及该数据信号，产生该指令信号；以及

一异步延迟电路，耦接于该显示器串行接口及该设定缓存器之间，用来调整该时钟信号传送至该组态缓存器的一时钟延迟，以产生该异步时钟信号。

2.如权利要求1所述的显示接口电路，其特征在于，该原始时钟信号于该原始数据信号静止一段后续处理时间后，随之静止。

3.如权利要求2所述的显示接口电路，其特征在于，该画面缓冲器于该时钟信号随着该原始时派信号静止前，储存该数据信号。

4.如权利要求1所述的显示接口电路，其特征在于，该异步延迟电路包含有至少一正反器。

5.如权利要求1所述的显示接口电路，其特征在于，该产业规格是一行动产业处理器接口。

6.如权利要求1所述的显示接口电路，其特征在于，该显示面板是一薄膜晶体管液晶显示器面板。

7.如权利要求6所述的显示接口电路，其特征在于，该数据信号包含有多个源极驱动信号及多个闸极驱动信号。

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