CN114115588B - 感应面板的控制芯片、控制电路及控制方法 - Google Patents
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Abstract
本发明提供一种感应面板的控制电路，第一控制芯片包含第一时钟输入管脚、时钟输出管脚、主要数据管脚及第一次要数据管脚，通过主要数据管脚传送一命令。第二控制芯片包含第二时钟输入管脚，用来接收时钟；以及第二次要数据管脚，用来接收命令。第三控制芯片包含：第三时钟输入管脚接收时钟；第三次要数据管脚，用来接收命令。第二控制芯片根据时钟及第一目标数值传送或接收第一数据；第三控制芯片根据时钟及第二目标数值传送或接收第二数据；第一目标数值不等于第二目标数值。本发明的分布式架构，有助于简化绕线的复杂度、使电路布局更有弹性，不增加单一芯片的运算负担。
Description
技术领域
本发明涉及感应面板领域，特别涉及一种感应面板的控制芯片、控制电路及控制方法。
背景技术
感应面板可以感应接触式操作或非接触式操作。可感应接触式操作的面板例如是电容式或电阻式的触控面板，其通过侦测面板上的电压大小来得知接触式操作的位置。可感应非接触式操作的面板例如是电磁感应面板，其通过侦测面板表面的电磁场大小来得知非接触式操作的位置。
感应面板通常需要多个侦测芯片，以及一个与这些侦测芯片连接的主控芯片。侦测芯片负责侦测选定范围内的电压或电磁场，并产生侦测结果，而主控芯片根据侦测结果计算接触/非接触式操作的位置。
感应面板的尺寸愈大，所需的侦测芯片愈多，因此主控芯片需要有更多的管脚来与所有侦测芯片讯号链接。这会造成主控芯片的成本增加，以及提高面板之绕线的复杂度。
发明内容
为了解决现有技术存在的问题，本发明的至少一个实施例提供了感应面板的控制芯片、控制电路及控制方法，能够改善先前技术的不足。
第一方面，本发明实施例提出一种感应面板的控制芯片所述感应面板包含一感应电路，这控制芯片包含：时钟输入管脚；第一资料管脚；侦测电路，耦接这感应电路，用来侦测这感应电路上之一特征值；内存，储存多个程序代码或程序指令；以及，计算电路，耦接这时钟输入管脚、这第一数据管脚、这侦测电路及这内存，用来执行这些程序代码或程序指令以执行下列步骤：通过这时钟输入管脚接收一时钟；通过这第一数据管脚接收一命令；以及，根据这时钟及一目标数值通过这第一数据管脚传送这特征值；其中这目标数值决定这控制芯片传送这特征值之一时间点。
在一些实施例中，这芯片，还包含第二数据管脚，耦接这计算电路，这计算电路更执行下列步骤：通过这第二数据管脚传送这命令。
在一些实施例中，这芯片的特征值是第一特征值，这计算电路更执行下列步骤：通过这第二数据管脚接收第二特征值；以及，通过这第一数据管脚传送这第二特征值。
第二方面，本发明实施例还提供感应面板的控制电路，包含：第一控制芯片，包含第一时钟输入管脚、第一时钟输出管脚、第一主要数据管脚及第一次要数据管脚，用来通过这第一时钟输出管脚传送一时钟，以及通过这第一主要数据管脚传送一命令；第二控制芯片，包含：第二时钟输入管脚，耦接这第一时钟输出管脚，用来接收这时钟；以及，第二次要数据管脚，耦接这第一主要数据管脚，用来接收这命令；以及，第三控制芯片，包含：第三时钟输入管脚，耦接这第一时钟输出管脚，用来接收这时钟；以及第三次要数据管脚，耦接这第一主要数据管脚，用来接收这命令；其中，这第二控制芯片于接收这命令之后，根据这时钟及第一目标数值传送或接收第一数据，这第三控制芯片于接收这命令之后，根据这时钟及第二目标数值传送或接收第二数据，以及这第一目标数值不等于这第二目标数值。
在一些实施例中，控制电路中这命令是写入命令、这第一控制芯片通过这第一主要数据管脚传送这第一数据及这第二数据，以及这第二控制芯片于接收这写入命令之后等待N个这时钟的周期再通过这第二次要数据管脚接收这第一数据，N为大于等于零的整数。
在一些实施例中，这电路的第二目标数值大于这第一目标数值，这第一控制芯片系先传送这第一数据再传送这第二数据。
在一些实施例中，这电路的命令是读取命令、这第二控制芯片于接收这读取命令之后等待N个这时钟的周期再通过这第二次要数据管脚传送这第一数据，以及这第一控制芯片通过这第一主要数据管脚接收这第一数据，N为大于等于零的整数。
在一些实施例中，这电路的第二目标数值大于这第一目标数值，这第一控制芯片系通过这第一主要数据管脚先接收这第一数据再接收这第二数据。
第三方面，本发明实施例还提供感应面板的控制电路，包含：第一控制芯片，包含第一时钟输入管脚、第一时钟输出管脚、第一主要数据管脚及第一次要数据管脚，用来通过这第一时钟输出管脚传送一时钟，以及通过这第一主要数据管脚传送一命令；第二控制芯片，包含：第二时钟输入管脚，耦接这第一时钟输出管脚，用来接收这时钟；第二时钟输出管脚，用来传送这时钟；第二次要数据管脚，耦接这第一主要数据管脚，用来接收这命令；以及，第二主要数据管脚，用来传送这命令；以及，第三控制芯片，包含：第三时钟输入管脚，耦接这第二时钟输出管脚，用来接收这时钟；以及，第三次要数据管脚，耦接这第二主要数据管脚，用来接收这命令。
在一些实施例中，控制电路的命令是写入命令、这第一控制芯片通过这第一主要数据管脚输出第一数据及第二数据、这第二控制芯片通过这第二次要数据管脚接收这第一数据及这第二数据，并根据这时钟取得这第一资料、这第二控制芯片通过这第二主要数据管脚传送这第二数据，以及这第三控制芯片通过这第三次要数据管脚接收这第二数据。
在一些实施例中，控制电路的第一控制芯片系先传送这第二数据再传送这第一数据。
在一些实施例中，控制电路的命令是读取命令、这第三控制芯片根据这读取命令产生第一数据、这第三控制芯片通过这第三次要数据管脚将这第一数据传送至这第二控制芯片、这第二控制芯片根据这读取命令产生第二数据，以及这第二控制芯片通过这第二主要数据管脚接收这第一数据，并且通过这第二次要数据管脚传送这第一数据及这第二数据至这第一控制芯片。
在一些实施例中，控制电路的第二控制芯片系先传送这第一数据再传送这第二数据。
可见，本发明实施例的控制芯片在主控模式及被控模式之间切换。而且，因为每个感应芯片都可执行感应算法，所以即使感应面板的尺寸变大也不会增加某一个控制芯片的运算需求。也就是说，本发明所提出之控制电路是一种分布式及/或去中心化的架构，不但有助于简化绕线的复杂度、使电路布局更有弹性，而且不会造成单一芯片的运算负担过大。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明控制芯片一实施例的功能结构图；
图2显示本发明一实施例的感应面板及其控制电路；
图3显示控制电路之写入操作中写入命令及数据在时序上的安排；
图4A显示控制芯片210的写入操作的流程图；
图4B显示控制芯片220～250的写入操作的流程图；
图5显示控制电路之读取操作中读取命令及资料在时序上的安排；
图6A显示控制芯片210的读取操作的流程图；
图6B显示控制芯片220～250的读取操作的流程图；
图7显示本发明另一实施例的感应面板及其控制电路；
图8显示控制电路之写入操作中写入命令及数据在时序上的安排；
图9A显示控制芯片710的写入操作的流程图；
图9B显示控制芯片720～740的写入操作的流程图；
图10显示控制电路之读取操作中读取命令及资料在时序上的安排；
图11A显示控制芯片710的读取操作的流程图；
图11B显示控制芯片720～740的读取操作的流程图；
图12显示本发明另一实施例的感应面板及其控制电路。
其中，附图标记如下：
210,220,230,240,250,710,720,730,740,750,1210,1220,1230,1240,1250,1260,1270,1280,1290,1291,1292：控制芯片；
110:侦测电路
120:计算电路
130:内存
CLK_TX,CLK_TX1,CLK_TX2,CLK_TX3,CLK_TX4:时钟输出管脚CLK_RX,CLK_RX1,CLK_RX2,CLK_RX3,CLK_RX4,CLK_RX5:时钟输入管脚DAT_TX,DAT_TX1,DAT_TX2,DAT_TX3,DAT_TX4:主要资料管脚DAT_RX,DAT_RX1,DAT_RX2,DAT_RX3,DAT_RX4,DAT_RX5:次要资料管脚200,700,1200:感应面板
201,202,203,204,205,701,702,703,704,705:感应电路
208,708,1208:控制电路
CLK:时钟
T:周期
t0,t1,t2,t3,t4,t5,t6,t7,t8,t9,t10,t11,t12,t13,t14,t15,t16,t17,t18,t19:时间点
CMD_W:写入命令
DAT_210_220,DAT_210_230,DAT_210_240,DAT_210_250,DAT_220_210,DAT_230_210,DAT_240_210,DAT_250_210,DAT_710_720,DAT_710_730,DAT_710_740,DAT_710_750,DAT_720_710,DAT_730_5710,DAT_740_710,DAT_750_710:资料
CMD_R:读取命令
具体实施方案
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
本发明之揭露内容包含感应面板的控制芯片、控制电路及控制方法。由于本发明之感应面板的控制芯片及控制电路所包含之部分组件单独而言可能为已知组件，因此在不影响这装置发明之充分揭露及可实施性的前提下，以下说明对于已知组件的细节将予以节略。此外，本发明之感应面板的控制方法的部分或全部流程可以是软件及/或固件之形式，并且可通过本发明之控制芯片或其等效装置来执行，在不影响这方法发明之充分揭露及可实施性的前提下，以下方法发明之说明将着重于步骤内容而非硬件。
图1为本发明控制芯片一实施例的功能结构图。控制芯片100用来侦测感应面板上的接触式操作或是非接触式操作。控制芯片100包含侦测电路110、计算电路120、内存130以及四个管脚：时钟输出管脚CLK_TX、时钟输入管脚CLK_RX、主要数据管脚DAT_TX及次要资料管脚DAT_RX。侦测电路110耦接感应电路(例如电容数组、电阻数组或天线数组)，用来侦测感应电路上的特征值(例如电压、电场及磁场的至少其中一个)。内存130储存多个程序代码或程序指令。计算电路120耦接侦测电路110、内存130及这四个管脚。计算电路120可以是具有程序执行能力的电路或电子组件，例如中央处理器、微处理器、微处理单元、数字信号处理器、特殊应用集成电路(Application Specific Integrated Circuit,ASIC)，或其等效电路。计算电路120通过执行这些程序代码或程序指令来实现控制芯片100的功能(包含但不限于处理特征值)。换言之，这些程序代码或程序指令可视为控制芯片100的固件或软件。
时钟输出管脚CLK_TX及时钟输入管脚CLK_RX是单向的管脚，也就是说，计算电路120通过时钟输入管脚CLK_RX接收时钟，以及通过时钟输出管脚CLK_TX传送时钟。主要数据管脚DAT_TX及次要数据管脚DAT_RX是双向的管脚，也就是说，计算电路120可以通过主要数据管脚DAT_TX传送及接收数据，也可以通过次要数据管脚DAT_RX传送及接收资料。
图2显示本发明一实施例的感应面板及其控制电路。感应面板200包含感应电路201、感应电路202、感应电路203、感应电路204、感应电路205及控制电路208。控制电路208包含控制芯片210、控制芯片220、控制芯片230、控制芯片240及控制芯片250等5个控制芯片。每个控制芯片通过感应电路侦测感应面板200的一个指定区域；更明确地说，控制芯片210、220、230、240及250(分别与感应电路201、202、203、204及205耦接或电连接)分别通过感应电路201、202、203、204及205侦测感应面板200的某个区域。控制芯片210、220、230、240及250皆可用控制芯片100实作。请注意，5个控制芯片仅用于示例，不是用来限定本发明。在其他的实施例中，感应面板200上可以配置更多或更少的控制芯片。
控制芯片210的时钟输出管脚CLK_TX1与控制芯片220的时钟输入管脚CLK_RX2、控制芯片230的时钟输入管脚CLK_RX3、控制芯片240的时钟输入管脚CLK_RX4及控制芯片250的时钟输入管脚CLK_RX5耦接或电连接。也就是说，控制芯片210可以传送时钟CLK给控制芯片220、控制芯片230、控制芯片240及控制芯片250。在一些实施例中，时钟CLK可以由位于控制电路208上的振荡器(图未示)产生，而控制芯片210通过时钟输入管脚CLK_RX1接收时钟CLK。
控制芯片210的主要数据管脚DAT_TX1与控制芯片220的次要数据管脚DAT_RX2、控制芯片230的次要数据管脚DAT_RX3、控制芯片240的次要数据管脚DAT_RX4及控制芯片250的次要数据管脚DAT_RX5耦接或电连接。也就是说，控制芯片210可以通过主要数据管脚DAT_TX1传送数据给控制芯片220、230、240及250，以及通过主要数据管脚DAT_TX1接收控制芯片220、230、240及250(分别通过次要数据管脚DAT_RX2、次要数据管脚DAT_RX3、次要资料管脚DAT_RX4及次要数据管脚DAT_RX5)所传送的数据。在一些实施例中，控制芯片210可以通过次要数据管脚DAT_RX1将数据传送给其他组件(例如，电子装置的处理器(图未示)，这电子装置包含或整合感应面板200)。
以下讨论控制电路208的写入操作(图3、图4A及图4B)及读取操作(图5、图6A及图6B)。
图3显示控制电路208之写入操作中写入命令及数据在时序上的安排，图4A显示控制芯片210的写入操作的流程图，图4B显示控制芯片220～250的写入操作的流程图。
控制芯片210的计算电路120通过时钟输出管脚CLK_TX1传送时钟CLK(步骤S410)，以及根据时钟CLK通过主要数据管脚DAT_TX1依序传送写入命令CMD_W(时间点t0)、数据DAT_210_220(时间点t1)、数据DAT_210_230(时间点t2)、数据DAT_210_240(时间点t3)及数据DAT_210_250(时间点t4)(步骤S420)。「数据DAT_X_Y」代表数据的来源是控制芯片X，而数据的目的地是控制芯片Y。在一些实施例中，写入命令与数据的长度相同；例如，在图3的例子中，皆为3个时钟CLK的周期T(但不以此为限)。
控制芯片220、230、240及250的计算电路120分别通过时钟输入管脚CLK_RX2、CLK_RX3、CLK_RX4及CLK_RX5接收时钟CLK(步骤S460)、分别通过次要数据管脚DAT_RX2、DAT_RX3、DAT_RX4及DAT_RX5接收写入命令CMD_W(步骤S470)，以及根据时钟CLK及目标数值Px分别通过次要数据管脚DAT_RX2、DAT_RX3、DAT_RX4及DAT_RX5接收数据(步骤S480)。在一些实施例中，控制芯片220、230、240及250的计算电路120将数据储存至内存130。
控制芯片220、230、240及250各自储存一个目标数值Px(x＝2,3,4,5)(储存在内存130中)。举例来说，P2＝0T、P3＝3T、P4＝6T及P5＝9T；如此一来，控制芯片220、230、240及250的计算电路120于收到写入命令CMD_W后(时间点t1)分别等待0T、3T、6T、9T才开始接收数据(即，分别于时间点t1、t2、t3及t4开始接收数据DAT_210_220、数据DAT_210_230、资料DAT_210_240及资料DAT_210_250)。在一些实施例中，目标数值Px可以是控制芯片的编号(例如，P2＝2、P3＝3、P4＝4及P5＝5)，各控制芯片再根据编号及数据的长度来得知应等待的时间(例如，等待的时间＝(Px-2)*3T)。
图5显示控制电路208之读取操作中读取命令及数据在时序上的安排，图6A显示控制芯片210的读取操作的流程图，图6B显示控制芯片220～250的读取操作的流程图。
控制芯片210的计算电路120通过时钟输出管脚CLK_TX1传送时钟CLK(步骤S610)，以及根据时钟CLK通过主要数据管脚DAT_TX1传送读取命令CMD_R(时间点t0)(步骤S620)。
控制芯片220、230、240及250的计算电路120分别通过时钟输入管脚CLK_RX2、CLK_RX3、CLK_RX4及CLK_RX5接收时钟CLK(步骤S660)、分别通过次要数据管脚DAT_RX2、DAT_RX3、DAT_RX4及DAT_RX5接收读取命令CMD_R(步骤S670)，以及根据时钟CLK及目标数值Px分别通过次要数据管脚DAT_RX2、DAT_RX3、DAT_RX4及DAT_RX5传送数据(步骤S680)。举例来说，如图5所示，控制芯片220的计算电路120于收到读取命令CMD_R后等待P2＝0T才传送数据DAT_220_210(即，于时间点t1开始传送)、控制芯片230的计算电路120于收到读取命令CMD_R后等待P3＝3T才传送数据DAT_230_210(即，于时间点t2开始传送)、控制芯片240的计算电路120于收到读取命令CMD_R后等待P4＝6T才传送数据DAT_240_210(即，于时间点t3开始传送)、控制芯片250的计算电路120于收到读取命令CMD_R后等待P5＝9T才传送数据DAT_250_210(即，于时间点t4开始传送)。在一些实施例中，数据DAT_220_210、数据DAT_230_210、资料DAT_240_210及数据DAT_250_210是前述之感应电路上的特征值。
图7显示本发明另一实施例的感应面板及其控制电路。感应面板700包含感应电路701、感应电路702、感应电路703、感应电路704、感应电路705及控制电路708。控制电路708包含控制芯片710、控制芯片720、控制芯片730、控制芯片740及控制芯片750等5个控制芯片。每个控制芯片通过感应电路侦测感应面板的一个指定区域；举例来说，控制芯片710、720、730、740及750(分别与感应电路701、702、703、704及705耦接或电连接)分别通过感应电路701、702、703、704及705侦测感应面板700的某个区域。控制芯片710、720、730、740及750皆可用控制芯片100实作。
控制芯片710的时钟输出管脚CLK_TX1耦接或电连接控制芯片720的时钟输入管脚CLK_RX2、控制芯片720的时钟输出管脚CLK_TX2耦接或电连接控制芯片730的时钟输入管脚CLK_RX3、控制芯片730的时钟输出管脚CLK_TX3耦接或电连接控制芯片740的时钟输入管脚CLK_RX4，以及控制芯片740的时钟输出管脚CLK_TX4耦接或电连接控制芯片750的时钟输入管脚CLK_RX5。也就是说，控制芯片710～750以串联的方式传送时钟CLK。在一些实施例中，时钟CLK可以由位于控制电路708上的振荡器(图未示)产生，而控制芯片710通过时钟输入管脚CLK_RX1接收时钟CLK。
控制芯片710的主要数据管脚DAT_TX1耦接或电连接控制芯片720的次要数据管脚DAT_RX2、控制芯片720的主要数据管脚DAT_TX2耦接或电连接控制芯片730的次要数据管脚DAT_RX3、控制芯片730的主要数据管脚DAT_TX3耦接或电连接控制芯片740的次要数据管脚DAT_RX4，以及控制芯片740的主要数据管脚DAT_TX4耦接或电连接控制芯片750的次要数据管脚DAT_RX5。也就是说，控制芯片710～750以串联的方式传送及接收数据。更明确地说，控制芯片710可以传送数据给控制芯片720，也可以从控制芯片720接收数据；控制芯片720可以传送数据给控制芯片730，也可以从控制芯片730接收数据；以此类推。在一些实施例中，控制芯片710可以通过次要数据管脚DAT_RX1将数据传送给其他组件。
以下讨论控制电路708的写入操作(图8、图9A及图9B)及读取操作(图10、图11A及图11B)。
图8显示控制电路708之写入操作中写入命令及数据在时序上的安排，图9A显示控制芯片710的写入操作的流程图，图9B显示控制芯片720～740的写入操作的流程图。
控制芯片710的计算电路120通过时钟输出管脚CLK_TX1传送时钟CLK(步骤S910)，以及根据时钟CLK通过主要数据管脚DAT_TX1依序传送写入命令CMD_W(时间点t0)、数据DAT_710_750(时间点t3)、数据DAT_710_740(时间点t6)、数据DAT_710_730(时间点t9)及数据DAT_710_720(时间点t12)(步骤S920)。
控制芯片720的计算电路120从时间点t0开始通过次要数据管脚DAT_RX2接收写入命令CMD_W，并于下一个周期(从时间点t1开始)开始通过主要数据管脚DAT_TX2传送写入命令CMD_W。在控制芯片720接收及处理写入命令CMD_W之后(即得知这命令为写入命令之后，时间点t3)，控制芯片720的计算电路120根据时钟CLK及目标数值P2＝9T来接收数据DAT_710_720。更明确地说，控制芯片720的计算电路120从时间点t3开始计时9T的时间后开始取得数据DAT_710_720，并且将中间的数据(即，数据DAT_710_750、资料DAT_710_740及数据DAT_710_730)通过主要数据管脚DAT_TX2往下一级的控制芯片(即，控制芯片730)传送。
类似地，控制芯片730的计算电路120于时间点t2开始通过主要数据管脚DAT_TX3传送写入命令CMD_W。在控制芯片730接收及处理写入命令CMD_W之后(即于时间点t4得知这命令为写入命令之后)，控制芯片730的计算电路120将中间的数据(即，数据DAT_710_750及数据DAT_710_740)通过主要数据管脚DAT_TX3往下一级的控制芯片(即，控制芯片740)传送，并且在时间点t10(即t4+6T(6T为控制芯片730的目标数值P3))开始取得资料DAT_710_730。
类似地，控制芯片740的计算电路120于时间点t3开始通过主要数据管脚DAT_TX4传送写入命令CMD_W。在控制芯片740接收及处理写入命令CMD_W之后(即于时间点t5得知这命令为写入命令之后)，控制芯片740的计算电路120将中间的数据(即，数据DAT_710_750)通过主要数据管脚DAT_TX4往下一级的控制芯片(即，控制芯片750)传送，并且在时间点t8(即t5+3T(3T为控制芯片740的目标数值P4))开始取得资料DAT_710_740。
因为控制芯片750是最后一个控制芯片，所以控制芯片750不需要传送写入命令CMD_W。在控制芯片750接收及处理写入命令CMD_W之后(即于时间点t6得知这命令为写入命令之后)，控制芯片750的计算电路120在时间点t6(即t6+0T(0T为控制芯片750的目标数值P5))开始取得资料DAT_710_740。
根据上述的讨论，控制芯片720、730及740的操作可以以图9B的流程图表示，包含以下的步骤。
步骤S960：控制芯片720、730及740的计算电路120分别通过时钟输入管脚CLK_RX2、CLK_RX3、CLK_RX4及CLK_RX5接收时钟CLK。
步骤S970：控制芯片720、730及740的计算电路120分别通过次要数据管脚DAT_RX2、DAT_RX3及DAT_RX4接收写入命令CMD_W、第一数据及第二数据。对控制芯片720而言，第一数据报含数据DAT_710_750、资料DAT_710_740及资料DAT_710_730，而第二数据报含资料DAT_710_720。对控制芯片730而言，第一数据报含数据DAT_710_750及资料DAT_710_740，而第二数据报含资料DAT_710_730。对控制芯片740而言，第一数据报含数据DAT_710_750，而第二数据报含资料DAT_710_740。
步骤S980：控制芯片720、730及740的计算电路120分别通过主要数据管脚DAT_TX2、DAT_TX3及DAT_TX4传送写入命令CMD_W及第一数据。
步骤S990：控制芯片720、730及740的计算电路120分别根据时钟CLK及目标数值P2、P3及P4取得第二资料。在一些实施例中，控制芯片720、730及740的计算电路120将第二数据储存至内存130。
图10显示控制电路708之读取操作中读取命令及数据在时序上的安排，图11A显示控制芯片710的读取操作的流程图，图11B显示控制芯片720～740的读取操作的流程图。
控制芯片710的计算电路120通过时钟输出管脚CLK_TX1传送时钟CLK(步骤S1110)，以及根据时钟CLK通过主要数据管脚DAT_TX1传送读取命令CMD_R(时间点t0)(步骤S1120)。
控制芯片720的计算电路120于时间点t0开始通过次要数据管脚DAT_RX2接收读取命令CMD_R，并且于时间点t1开始通过主要数据管脚DAT_TX2传送读取命令CMD_R。控制芯片730的计算电路120于时间点t1开始通过次要数据管脚DAT_RX3接收读取命令CMD_R，并且于时间点t2开始通过主要数据管脚DAT_TX3传送读取命令CMD_R。控制芯片740的计算电路120于时间点t2开始通过次要数据管脚DAT_RX4接收读取命令CMD_R，并且于时间点t3开始通过主要数据管脚DAT_TX4传送读取命令CMD_R。控制芯片750的计算电路120于时间点t3开始通过次要数据管脚DAT_RX5接收读取命令CMD_R。因为控制芯片750是最后一个控制芯片，所以控制芯片750不需要传送读取命令CMD_R。
控制芯片750于接收及处理读取命令CMD_R之后(即于时间点t6得知这命令为读取命令之后)，控制芯片750的计算电路120在时间点t6(即t6+0T(0T为控制芯片750的目标数值P5))开始通过次要数据管脚DAT_RX5传送数据DAT_750_710。
控制芯片740的计算电路120于时间点t6开始通过主要数据管脚DAT_TX4接收数据DAT_750_710、于时间点t7开始通过次要数据管脚DAT_RX4传送数据DAT_750_710，以及于时间点t10(即t7+3T(3T为控制芯片740的目标数值P4))开始通过次要数据管脚DAT_RX4传送数据DAT_740_710。
控制芯片730的计算电路120于时间点t7开始通过主要数据管脚DAT_TX3依序接收数据DAT_750_710及数据DAT_740_710、于时间点t8开始通过次要数据管脚DAT_RX3依序传送数据DAT_750_710及数据DAT_740_710，以及于时间点t14(即t8+6T(6T为控制芯片730的目标数值P3))开始通过次要数据管脚DAT_RX3传送数据DAT_730_710。
控制芯片720的计算电路120于时间点t8开始通过主要数据管脚DAT_TX2依序接收数据DAT_750_710、数据DAT_740_710及数据DAT_730_710、于时间点t9开始通过次要数据管脚DAT_RX2依序传送数据DAT_750_710、数据DAT_740_710及数据DAT_730_710，以及于时间点t18(即t9+9T(9T为控制芯片720的目标数值P2))开始通过次要数据管脚DAT_RX2传送数据DAT_720_710。
根据上述的讨论，控制芯片720、730及740的操作可以以图11B的流程图表示，包含以下的步骤。
步骤S1160：控制芯片720(730或740)的计算电路120通过时钟输入管脚CLK_RX2(CLK_RX3或CLK_RX4)接收时钟CLK。
步骤S1170：控制芯片720(730或740)的计算电路120通过次要数据管脚DAT_RX2(DAT_RX3或DAT_RX4)接收读取命令CMD_R。
步骤S1180：控制芯片720(730或740)的计算电路120通过主要数据管脚DAT_TX2(DAT_TX3或DAT_TX4)传送读取命令CMD_R。
步骤S1190：控制芯片720(730或740)的计算电路120通过主要数据管脚DAT_TX2(DAT_TX3或DAT_TX4)接收第一数据。对控制芯片740而言，第一数据报含数据DAT_750_710。对控制芯片730而言，第一数据报含数据DAT_750_710及资料DAT_740_710。对控制芯片720而言，第一数据报含数据DAT_750_710、资料DAT_740_710及资料DAT_730_710。
步骤S1195：控制芯片720(730或740)的计算电路120通过次要数据管脚DAT_RX2(DAT_RX3或DAT_RX4)传送第一数据及第二数据。对控制芯片740而言，第二数据报含数据DAT_740_710。对控制芯片730而言，第二数据报含数据DAT_730_710。对控制芯片720而言，第二数据报含数据DAT_720_710。
在一些实施例中，控制芯片210及控制芯片710所接收的数据可以包含接触/非接触式操作的位置的坐标，而这坐标是由其他的控制芯片(例如220、230、240、250、720、730、740或250)根据所测得的特征值计算得到。
在图2的实施例中，控制芯片是以并联的方式连接，而在图7的实施例中，控制芯片是以串联的方式连接。其他的实施例可以结合图2及图7的实施例。图12显示本发明另一实施例的感应面板及其控制电路。感应面板1200的控制电路1208包含控制芯片1210、控制芯片1220、控制芯片1230、控制芯片1240、控制芯片1250、控制芯片1260、控制芯片1270、控制芯片1280、控制芯片1290、控制芯片1291及控制芯片1292等11个控制芯片。为了简洁起见，图12中省略控制芯片的管脚并且只绘示数据联机(即，省略时钟联机)。控制芯片1210、1220、1230、1240及1250为并联连接；控制芯片1220、1260、1270及1280为串联连接；控制芯片1250、1290、1291及1292为串联连接。只要为每个控制芯片预先指定目标数值Px，则各控制芯片便可依据图4A～4B、图6A～6B、图9A～9B以及图11A～11B的流程操作。因为结合串联及并联，所以控制电路1208在布局上更有弹性，更容易应用于各种尺寸的感应面板。
综上所述，基于自定义的通讯规范(参考图3、图5、图8及图10之时序图，以及图4A、图4B、图6A、图6B、图9A、图9B、图11A及图11B之流程图)本发明之控制芯片可以根据软件或固件动态设置为主控(master)模式(通过主要数据管脚DAT_TX传送数据及接收数据，例如前述之控制芯片210、710、720、730及740)或被控(slave)模式(通过次要数据管脚DAT_RX传送数据及接收数据，例如前述之控制芯片220、230、240、250、720、730、740及750)。请注意，控制芯片720、730及740于主控模式及被控模式之间切换。再者，因为每个感应芯片皆可执行感应算法，所以即使感应面板的尺寸变大也不会增加某一个控制芯片的运算需求。也就是说，本发明所提出之控制电路是一种分布式及/或去中心化的架构，不但有助于简化绕线的复杂度、使电路布局更有弹性，而且不会造成单一芯片的运算负担过大。
由于本技术领域具有通常知识者可通过本案之装置发明的揭露内容来了解本案之方法发明的实施细节与变化，因此，为避免赘文，在不影响这方法发明之揭露要求及可实施性的前提下，重复之说明在此予以节略。请注意，前揭图标中，组件之形状、尺寸及比例仅为示意，系供本技术领域具有通常知识者了解本发明之用，不是用来限制本发明。此外，在一些实施例中，前揭的流程图中所提及的步骤可依实际操作调整其前后顺序，甚至可同时或部分同时执行。
虽然本发明之实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之申请专利范围所界定者为准。
本领域技术人员可以明白的是，结合本文中所公开的实施例描述的各示例的单元及算法步骤能够以电子硬件、或者软件和电子硬件的结合来实现。这些功能是以硬件还是软件方式来实现，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以针对每个特定的应用，使用不同的方式来实现所描述的功能，但是这种实现并不应认为超出本申请的范围。
在本申请实施例中，所公开的系统、装置和方法可以通过其它方式来实现。例如，单元的划分仅仅为一种逻辑功能划分，在实际实现时还可以有另外的划分方式。例如，多个单元或组件可以进行组合或者可以集成到另一个系统中。另外，各个单元之间的耦合可以是直接耦合或间接耦合。另外，在本申请实施例中的各功能单元可以集成在一个处理单元中，也可以是单独的物理存在等等。
应理解，在本申请的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请的实施例的实施过程构成任何限定。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在机器可读存储介质中。因此，本申请的技术方案可以以软件产品的形式来体现，这软件产品可以存储在机器可读存储介质中，其可以包括若干指令用以使得电子设备执行本申请实施例所描述的技术方案的全部或部分过程。上述存储介质可以包括ROM、RAM、可移动盘、硬盘、磁盘或者光盘等各种可以存储程序代码的介质。
以上内容仅为本申请的具体实施方式，本申请的保护范围并不局限于此。本领域技术人员在本申请所公开的技术范围内可以进行变化或替换，这些变化或替换都应当在本申请的保护范围之内。
Claims (13)
1.一种感应面板的控制芯片，其特征在于，所述感应面板包含一感应电路，所述控制芯片包含：
时钟输入管脚；
第一数据管脚；
侦测电路，耦接所述感应电路，用来侦测所述感应电路上之一特征值；
内存，储存多个程序代码或程序指令；以及
计算电路，耦接所述时钟输入管脚、所述第一数据管脚、所述侦测电路及所述内存，用来执行所述程序代码或程序指令以执行下列步骤：
通过所述时钟输入管脚接收一时钟；
通过所述第一数据管脚接收一命令；以及
根据所述时钟及一目标数值通过所述第一数据管脚传送所述特征值；
其中所述目标数值决定所述控制芯片传送所述特征值之一时间点。
2.根据权利要求1所述的芯片，其特征在于，还包含第二数据管脚，
耦接所述计算电路，所述计算电路更执行下列步骤：通过所述第二数据管脚传送所述命令。
3.根据权利要求2所述的芯片，其特征在于，所述特征值是第一特征值，所述计算电路更执行下列步骤：
通过所述第二数据管脚接收第二特征值；以及
通过所述第一数据管脚传送所述第二特征值。
4.一种感应面板的控制电路，其特征在于，包含：
第一控制芯片，包含第一时钟输入管脚、第一时钟输出管脚、第一主要数据管脚及第一次要数据管脚，用来通过所述第一时钟输出管脚传送一时钟，以及通过所述第一主要数据管脚传送一命令；
第二控制芯片，包含：
第二时钟输入管脚，耦接所述第一时钟输出管脚，用来接收所述时钟；以及
第二次要数据管脚，耦接所述第一主要数据管脚，用来接收所述命令；以及
第三控制芯片，包含：
第三时钟输入管脚，耦接所述第一时钟输出管脚，用来接收所述时钟；以及
第三次要数据管脚，耦接所述第一主要数据管脚，用来接收所述命令；
其中，所述第二控制芯片于接收所述命令之后，根据所述时钟及第一目标数值传送或接收第一数据，所述第三控制芯片于接收所述命令之后，根据所述时钟及第二目标数值传送或接收第二数据，以及所述第一目标数值不等于所述第二目标数值。
5.根据权利要求4所述的控制电路，其特征在于，其中所述命令是写入命令、所述第一控制芯片通过所述第一主要数据管脚传送所述第一数据及所述第二数据，以及所述第二控制芯片于接收所述写入命令之后等待N个所述时钟的周期再通过所述第二次要数据管脚接收所述第一数据，N为大于等于零的整数。
6.根据权利要求5所述的控制电路，其特征在于，所述第二目标数值大于所述第一目标数值，所述第一控制芯片系先传送所述第一数据再传送所述第二数据。
7.根据权利要求4所述的控制电路，其特征在于，所述命令是读取命令、所述第二控制芯片于接收所述读取命令之后等待N个所述时钟的周期再通过所述第二次要数据管脚传送所述第一数据，以及所述第一控制芯片通过所述第一主要数据管脚接收所述第一数据，N为大于等于零的整数。
8.根据权利要求7所述的控制电路，其特征在于，其中所述第二目标数值大于所述第一目标数值，所述第一控制芯片系通过所述第一主要数据管脚先接收所述第一数据再接收所述第二数据。
9.一种感应面板的控制电路，其特征在于，包含：
第一控制芯片，包含第一时钟输入管脚、第一时钟输出管脚、第一主要数据管脚及第一次要数据管脚，用来通过所述第一时钟输出管脚传送一时钟，以及通过所述第一主要数据管脚传送一命令；
第二控制芯片，包含：
第二时钟输入管脚，耦接所述第一时钟输出管脚，用来接收所述时钟；
第二时钟输出管脚，用来传送所述时钟；
第二次要数据管脚，耦接所述第一主要数据管脚，用来接收所述命令；以及
第二主要数据管脚，用来传送所述命令；以及
第三控制芯片，包含：
第三时钟输入管脚，耦接所述第二时钟输出管脚，用来接收所述时钟；以及
第三次要数据管脚，耦接所述第二主要数据管脚，用来接收所述命令。
10.根据权利要求9所述的控制电路，其特征在于，所述命令是写入命令、所述第一控制芯片通过所述第一主要数据管脚输出第一数据及第二数据、所述第二控制芯片通过所述第二次要数据管脚接收所述第一数据及所述第二数据，并根据所述时钟取得所述第一数据、所述第二控制芯片通过所述第二主要数据管脚传送所述第二数据，以及所述第三控制芯片通过所述第三次要数据管脚接收所述第二数据。
11.根据权利要求10所述的控制电路，其特征在于，所述第一控制芯片系先传送所述第二数据再传送所述第一数据。
12.根据权利要求9所述的控制电路，其特征在于，所述命令是读取命令、所述第三控制芯片根据所述读取命令产生第一数据、所述第三控制芯片通过所述第三次要数据管脚将所述第一数据传送至所述第二控制芯片、所述第二控制芯片根据所述读取命令产生第二数据，以及所述第二控制芯片通过所述第二主要数据管脚接收所述第一数据，并且通过所述第二次要数据管脚传送所述第一数据及所述第二数据至所述第一控制芯片。
13.根据权利要求12所述的控制电路，其特征在于，所述第二控制芯片系先传送所述第一数据再传送所述第二数据。
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