KR102450521B1

KR102450521B1 - 모바일 장치 및 그것의 인터페이싱 방법

Info

Publication number: KR102450521B1
Application number: KR1020180002874A
Authority: KR
Inventors: 권지웅; 이수웅
Original assignee: 삼성전자주식회사
Priority date: 2018-01-09
Filing date: 2018-01-09
Publication date: 2022-10-05
Also published as: TWI778181B; US20190213164A1; TW201931047A; KR20190084755A; CN110018975A; US10565154B2; CN110018975B

Abstract

본 발명의 실시 예에 따른 모바일 장치는, 직렬 클록 라인을 통해서 제공되는 클록 신호에 동기하여 직렬 데이터 라인으로 제공되는 제 1 데이터를 수신하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 제 2 데이터를 출력하는 슬레이브 장치 그리고 상기 클록 신호를 생성하며, 상기 생성된 클록 신호에 동기하여 상기 제 1 데이터를 상기 직렬 데이터 라인으로 전송하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 전달되는 상기 제 2 데이터를 수신하는 마스터 장치를 포함하되, 상기 마스터 장치는 상기 제 1 데이터를 전송할 때에는 제 1 주파수의 상기 클록 신호를 생성하고, 상기 제 2 데이터를 수신할 때에는 상기 제 1 주파수보다 낮은 제 2 주파수의 상기 클록 신호를 생성한다.

Description

모바일 장치 및 그것의 인터페이싱 방법{MOBILE DEVICE AND INTERFACING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 좀더 상세하게는 비동기 대역의 송수신 채널을 갖는 마스터 장치 및 슬레이브 장치를 갖는 모바일 장치 및 그것의 인터페이싱 방법에 관한 것이다.

최근, 스마트폰, 테블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 장치의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 장치들에는 데이터 교환, 전자 결재, 무선 태그, 이미지 센싱, 전력 제어 등의 다양한 목적을 위한 장치들이 탑재된다.

일반적으로 모바일 장치는 인쇄 회로 기판(PCB) 위에서 적어도 두 개의 장치들을 접속하기 위해 설계된다. 이들 장치들에 포함되는 핀들의 수가 증가할수록 모바일 장치의 생산 비용은 비싸진다. 장치들의 핀 수를 줄이기 위해, 통신 속도가 중요하지 않을 때, 데이터를 전송하기 위해 직렬 인터페이스가 사용한다. 하지만, 이들 직렬 인터페이스들은 송신 채널과 수신 채널 간 동일한 대역폭으로 제한되어 있다.

사용자의 요구와 변화하는 통신 환경에서 모바일 장치에 탑재되는 장치들에 대한 더 많은 기능 및 성능이 요구되고 있다. 이에 따라 이들 장치들 간의 데이터 전송 대역폭의 제한은 변화하는 기능 및 성능 향상 요구에 대응하는데 제한 요소로 작용하고 있다.

본 발명의 목적은 모바일 장치에 포함되는 장치들 간 상이한 쓰기 대역폭과 읽기 대역폭을 갖는 직렬 인터페이스 기술을 제공하는 데 있다. 본 발명의 다른 목적은, 모바일 장치에 포함되는 장치들 사이에서 교환되는 데이터의 방향에 따라 상이한 대역폭을 갖는 인터페이싱 방법을 제공하는데 있다.

본 발명의 일 실시 예에 따른 모바일 장치는, 직렬 클록 라인을 통해서 제공되는 클록 신호에 동기하여 직렬 데이터 라인으로 제공되는 제 1 데이터를 수신하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 제 2 데이터를 출력하는 슬레이브 장치 그리고 상기 클록 신호를 생성하며, 상기 생성된 클록 신호에 동기하여 상기 제 1 데이터를 상기 직렬 데이터 라인으로 전송하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 전달되는 상기 제 2 데이터를 수신하는 마스터 장치를 포함하되, 상기 마스터 장치는 상기 제 1 데이터를 전송할 때에는 제 1 주파수의 상기 클록 신호를 생성하고, 상기 제 2 데이터를 수신할 때에는 상기 제 1 주파수보다 낮은 제 2 주파수의 상기 클록 신호를 생성한다.

본 발명의 다른 실시 예에 따른 모바일 장치는, 직렬 클록 라인과 직렬 데이터 라인을 사용하여 외부와 통신하는 슬레이브 장치, 그리고 상기 직렬 클록 라인을 사용하여 상기 슬레이브 장치에 클록 신호를 전달하고, 상기 직렬 데이터 라인을 통해 상기 슬레이브 장치와 통신하는 마스터 장치를 포함하되, 상기 마스터 장치는 상기 직렬 데이터 라인에서 교환되는 데이터의 전달 방향에 따라 상기 클록 신호의 주파수를 가변한다.

본 발명의 실시 예에 따른 양방향 직렬 데이터 라인 및 단방향 직렬 클록 라인으로 연결되는 마스터 장치 및 슬레이브 장치를 포함하는 모바일 장치의 인터페이싱 방법은, 상기 마스터 장치가 상기 슬레이브 장치로의 접근 요청을 검출하는 단계, 상기 마스터 장치가 상기 접근 요청이 쓰기 요청인지 또는 읽기 요청인지를 결정하는 단계, 상기 결정된 접근 요청이 상기 읽기 요청에 대응하는 경우, 상기 마스터 장치가 상기 단방향 직렬 클록 라인으로는 제 1 주파수의 클록 신호를, 상기 양방향 직렬 데이터 라인으로는 상기 제 1 주파수의 상기 클록 신호에 동기하여 읽기 명령어를 전송하는 단계, 그리고 상기 마스터 장치가 상기 단방향 직렬 클록 라인으로 제 2 주파수의 상기 클록 신호를 전송하고, 상기 제 2 주파수의 상기 클록 신호를 사용하여 상기 양방향 직렬 데이터 라인으로 전달되는 읽기 데이터를 수신하는 단계를 포함하되, 상기 제 1 주파수는 상기 제 2 주파수보다 높다.

상술한 바와 같이, 본 발명에 따르면 마스터 장치와 슬레이브 장치 간에 전송 방향에 따라 다른 대역폭으로 데이터를 교환하는 모바일 장치를 구현할 수 있다. 따라서, 간단한 구조를 사용하여 쓰기 데이터의 대역폭을 획기적으로 높일 수 있는 모바일 장치를 제공할 수 있다.

도 1은 본 발명의 실시 예에 따른 모바일 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 마스터 장치의 예시적 구성을 보여주는 블록도이다.
도 3은 도 1의 슬레이브 장치의 예시적 구성을 보여주는 블록도이다.
도 4는 본 발명의 데이터(DATA)와 클록 신호(CLK)의 전달 방법을 보여주는 타이밍도이다.
도 5는 본 발명의 슬레이브 장치로의 쓰기 동작시 데이터 경로와 클록 신호 경로를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 슬레이브 장치로부터 데이터를 읽어내기 위한 방법을 보여주는 타이밍도이다.
도 7은 본 발명의 슬레이브 장치로부터 읽기 데이터를 수신하는 동작 모드에서 데이터 경로와 클록 신호 경로를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 마스터 장치에서 수행되는 클록 신호(CLK)의 주파수를 조정하는 방법을 간략히 보여주는 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 모바일 장치를 간략히 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 모바일 장치를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 모바일 장치를 보여주는 블록도이다. 도 1을 참조하면, 모바일 장치(100)는 마스터 장치(110)와 슬레이브 장치(120)를 포함할 수 있다. 마스터 장치(110)는 하나의 직렬 데이터 라인(130)과 하나의 직렬 클록 라인(140)으로 슬레이브 장치(120)와 연결될 수 있다.

마스터 장치(110)는 슬레이브 컨트롤러(112)와 슬레이브 인터페이스(114)를 포함한다. 슬레이브 컨트롤러(112)는 슬레이브 장치(120)에 전달할 데이터를 생성할 수 있다. 예를 들면, 슬레이브 컨트롤러(112)는 슬레이브 장치(120)에 전달할 명령어(CMD)나 슬레이브 장치(120)에 기입할 데이터를 생성할 수 있다. 슬레이브 컨트롤러(112)는 마스터 장치(110)의 요청에 따라 슬레이브 장치(120)의 동작 모드나 설정 데이터를 생성하여 슬레이브 인터페이스(114)에 전달할 수 있을 것이다. 또는, 슬레이브 컨트롤러(112)는 슬레이브 인터페이스(114)를 통해서 슬레이브 장치(120)로부터 수신되는 수신 데이터(RX_DATA)를 입력받을 수 있다. 슬레이브 컨트롤러(112)는 수신 데이터(RX_DATA)를 이용하여 슬레이브 장치(120)의 동작 상태나 지시된 동작의 처리 여부를 확인할 수 있다.

슬레이브 인터페이스(114)는 양방향(Bi-directional)으로 데이터 전송이 가능한 직렬 데이터 라인(130)을 사용하여 슬레이브 장치(120)에 송신 데이터(TX_DATA)를 전송한다. 슬레이브 인터페이스(114)는 직렬 데이터 라인(130)을 통해서 슬레이브 장치(120)로부터 전달되는 수신 데이터(RX_DATA)를 수신하여 슬레이브 컨트롤러(112)에 전달한다. 슬레이브 인터페이스(114)는 송신 데이터(TX_DATA)를 클록 신호(CLK)에 동기하여 패드(P1_D)에 연결되는 직렬 데이터 라인(130)으로 전달한다. 동시에 슬레이브 인터페이스(114)는 클록 신호(CLK)를 패드(P1_C)를 통해서 직렬 클록 라인(140)으로 출력한다. 그러면, 슬레이브 장치(120)는 직렬 클록 라인(140)을 통해서 전달된 클록 신호(CLK)를 사용하여 직렬 데이터 라인(130)으로 전달된 송신 데이터(TX_DATA)를 수신할 것이다.

더불어, 슬레이브 인터페이스(114)는 슬레이브 장치(120)로부터 데이터를 읽어내기 위해 클록 신호(CLK)를 전달한다. 슬레이브 인터페이스(114)는 클록 신호(CLK)에 동기하여 슬레이브 장치(120)로부터 출력되는 수신 데이터(RX_DATA)를 래치하여 슬레이브 컨트롤러(112)에 전달한다. 슬레이브 인터페이스(114)는 슬레이브 장치(120)와 데이터를 교환할 때, 전달되는 데이터 방향에 따라 상이한 주파수의 클록 신호(CLK)를 생성한다. 그리고 슬레이브 인터페이스(114)는 생성된 클록 신호(CLK)를 사용하여 데이터의 전송이나 수신에 사용하는 동시에, 생성된 클록 신호(CLK)를 직렬 클록 라인(140)을 통하여 슬레이브 장치(120)에도 제공한다.

예를 들면, 슬레이브 인터페이스(114)는 슬레이브 장치(120)에 송신 데이터(TX_DATA)를 전달할 때, 제 1 주파수(f_H)의 클록 신호(CLK)를 사용한다. 즉, 슬레이브 인터페이스(114)는 슬레이브 장치(120)에 송신 데이터(TX_DATA)를 전달할 때, 제 1 주파수(f_H)의 클록 신호(CLK)를 사용하여 직렬 데이터 라인(130)을 구동한다. 더불어, 슬레이브 인터페이스(114)는 슬레이브 장치(120)가 송신 데이터(TX_DATA)를 수신하도록 제 1 주파수(f_H)의 클록 신호(CLK)를 슬레이브 장치(120)에 전달할 것이다.

반면, 슬레이브 인터페이스(114)는 슬레이브 장치(120)로부터 수신 데이터(RX_DATA)를 제공받을 때, 제 1 주파수(f_H)보다 낮은 제 2 주파수(f_L)의 클록 신호(CLK)를 사용한다. 즉, 슬레이브 인터페이스(114)는 슬레이브 장치(120)로부터 전달되는 수신 데이터(RX_DATA)를 래치할 때, 상대적으로 낮은 제 2 주파수(f_L)의 클록 신호(CLK)를 사용한다. 더불어, 슬레이브 인터페이스(114)는 슬레이브 장치(120)가 수신 데이터(RX_DATA)를 직렬 데이터 라인(130)에 드라이브하도록 제 2 주파수(f_L)의 클록 신호(CLK)를 슬레이브 장치(120)에 전달할 것이다.

슬레이브 장치(120)는 직렬 데이터 라인(130)과 직렬 클록 라인(140)을 사용하여 마스터 장치(110)로부터 전달되는 명령어나 데이터를 수신한다. 그리고 수신된 명령어나 데이터에 응답하여 특정 동작을 수행하거나 마스터 장치(110)로 데이터를 출력할 수 있다. 슬레이브 장치(120)는 직렬 데이터 라인(130)과 접속되기 위해 패드(P2_D)를 구비하고, 직렬 클록 라인(140)과 접속되기 위해 패드(P2_C)를 구비할 수 있다.

슬레이브 장치(120)에서 사용되는 클록 신호(CLK)는 전적으로 직렬 클록 라인(140)으로 전달되는 클록 신호(CLK)와 동일하다. 즉, 슬레이브 장치(120)는 직렬 클록 라인(140)으로 전달되는 클록 신호(CLK)를 조정하거나 변조하기 위한 수단을 포함하지 않는다. 따라서, 슬레이브 장치(120)는 대역폭의 이득을 구현하기 위한 별도의 클록 변조 회로나 클록 게이팅 회로를 구비하지 않는다. 슬레이브 장치(120)는 간단한 구조의 클록 경로(Clock Path)를 갖는다. 슬레이브 장치(120)는 마스터 인터페이스(122)와 기능 블록(124)을 포함할 수 있다.

마스터 인터페이스(122)는 직렬 데이터 라인(130)으로 전달되는 데이터와 직렬 클록 라인(140)으로 입력되는 클록 신호(CLK)를 수신한다. 직렬 데이터 라인(130)으로 전달되는 데이터에는 마스터 장치(110)에서 전달되는 명령어(CMD)나 쓰기 데이터가 포함될 수 있다. 마스터 인터페이스(122)는 명령어(CMD)에 따라 기능 블록(124)에 데이터를 기입하거나 동작 조건을 입력할 수 있다. 마스터 인터페이스(122)는 또한 마스터 장치(110)로부터의 명령어(CMD)에 응답하여 직렬 데이터 라인(130)으로 데이터를 출력할 수 있다.

마스터 인터페이스(122)가 데이터를 출력할 때에도 직렬 클록 라인(140)으로 전달되는 클록 신호(CLK)가 사용된다. 특히, 직렬 데이터 라인(130)을 사용하여 슬레이브 장치(120)에서 마스터 장치(110)로 데이터가 전달되는 경우, 상대적으로 낮은 제 2 주파수(f_L)의 클록 신호(CLK)가 마스터 인터페이스(122)에 입력될 것이다. 그 이외의 경우에는 슬레이브 인터페이스(122)는 제 2 주파수(f_L)보다 높은 제 1 주파수(f_H)의 클록 신호(CLK)를 수신할 것이다.

기능 블록(124)은 슬레이브 장치(124)의 동작을 수행하는 기능 또는 슬레이브 장치(124)의 동작 모드를 설정하는 블록일 수 있다. 예를 들면, 기능 블록(124)은 슬레이브 장치(120)의 동작 모드를 설정하는 레지스터 셋(Register set)들을 포함할 수 있다. 또는, 기능 블록(124)은 슬레이브 장치(120)의 상태 정보(Status Information)나 로그 정보를 저장하고 마스터 인터페이스(122)의 요청에 따라 출력할 수 있다.

여기서, 마스터 장치(110)와 슬레이브 장치(120)를 연결하는 직렬 데이터 라인(130)과 직렬 클록 라인(140)은 각각 하나의 싱글 라인으로 구성될 수 있다. 즉, 직렬 데이터 라인(130)은 마스터 장치(110)의 데이터용 패드(P1_D, 또는 핀)와 슬레이브 장치(120)의 데이터용 패드(P2_D, 또는 핀) 사이를 연결하는 싱글 와이어(Single wire) 또는 도전 라인으로 구성될 수 있다. 그리고 직렬 클록 라인(140)도 마스터 장치(110)의 클록용 패드(P1_C, 또는 핀)와 슬레이브 장치(120)의 클록용 패드(P2_C, 또는 핀) 사이를 연결하는 싱글 와이어나 도전 라인으로 구성될 수 있다.

이상에서는 본 발명의 모바일 장치(100)의 구조가 간략히 설명되었다. 본 발명의 모바일 장치(100)는 양방향으로 데이터를 전송하는 직렬 데이터 라인(130)으로 연결되는 마스터 장치(110)와 슬레이브 장치(120)를 포함한다. 그리고 마스터 장치(110)와 슬레이브 장치(120)는 단방향으로 클록 신호(CLK)를 전달하기 위한 직렬 클록 라인(140)에 의해서 연결된다. 마스터 장치(110)에서 슬레이브 장치(120)로 데이터가 전송될 때에는 상대적으로 높은 제 1 주파수(f_H)의 클록 신호(CLK)가 전달된다. 반면, 슬레이브 장치(120)에서 마스터 장치(110)로 데이터가 전송될 때에는 상대적으로 낮은 제 2 주파수(f_L)의 클록 신호(CLK)가 마스터 장치(110)에서 슬레이브 장치(120)로 전달된다. 상술한 클록 신호(CLK)의 제공을 통해서, 슬레이브 장치(120)에 별도의 클록 변조 수단을 구비하지 않고도 하드웨어가 허용하는 최대 주파수(제 1 주파수, f_H)로 슬레이브 장치(120)에 데이터를 제공할 수 있다.

도 2는 도 1에 도시된 마스터 장치의 예시적 구성을 보여주는 블록도이다. 도 2를 참조하면, 마스터 장치(110)는 슬레이브 컨트롤러(112) 및 슬레이브 인터페이스(114)를 포함할 수 있다. 슬레이브 인터페이스(114)는 플립플롭들(111, 113), 드라이버들(115, 117), 그리고 클록 발생기(119)를 포함할 수 있다.

슬레이브 컨트롤러(112)는 앞서 도 1에서 설명한 바와 같이 마스터 장치(110)의 요청에 따라 슬레이브 장치(120)로 전달할 송신 데이터(TX_DATA)를 슬레이브 인터페이스(114)에 제공한다. 슬레이브 컨트롤러(112)는 슬레이브 인터페이스(114)에서 제공하는 수신 데이터(RX_DATA)를 수신하여 처리한다. 특히, 슬레이브 컨트롤러(112)는 주파수 제어 신호(Freq_ctrl)를 통해서 슬레이브 인터페이스(114)에서 생성되는 클록 신호(CLK)의 주파수를 제어한다. 슬레이브 컨트롤러(112)는 송신 데이터(TX_DATA)를 슬레이브 장치(120)에 전달할 때의 클록 신호(CLK)의 주파수와 수신 데이터(RX_DATA)를 래치하기 위한 클록 신호(CLK)의 주파수를 다른 값으로 설정한다.

슬레이브 인터페이스(114)는 슬레이브 컨트롤러(112)에서 제공하는 송신 데이터(TX_DATA)를 패드(P1_D)를 통해서 출력한다. 패드(P1_D)는 슬레이브 장치(120)와 직렬 데이터 라인(130, 도 1 참조)을 통해서 연결될 것이다. 송신 데이터(TX_DATA)를 직렬 데이터 라인(130)으로 출력하기 위해 클록 신호(CLK)에 트리거되는 제 1 플립플롭(111) 및 제 1 드라이버(115)가 사용된다. 제 1 플립플롭(111)에 제공되는 클록 신호(CLK)는 클록 발생기(119)에서 생성된다. 송신 데이터(TX_DATA)가 직렬 데이터 라인(130)으로 전송되는 타이밍 구간에서 제 1 주파수(f_H)의 클록 신호(CLK)가 제 1 플립플롭(111)에 제공될 것이다. 그러면, 제 1 주파수(f_H)의 클록 신호(CLK)의 상승 에지(Rising Edge)에 동기하여 송신 데이터(TX_DATA)가 제 1 플립플롭(111)의 입력단(D)에서 출력단(Q)으로 전달된다. 제 1 플립플롭(111)의 출력단(Q)으로 출력된 송신 데이터(TX_DATA)는 제 1 드라이버(115)에 의해서 직렬 데이터 라인(130)의 신호 레벨로 레벨 쉬프트된다. 그리고 패드(P1_D)를 통해서 직렬 데이터 라인(130)을 경유하여 슬레이브 장치(120)에 전달될 것이다.

반면, 패드(P1_D)를 통해서 슬레이브 장치(120)로부터 전달되는 수신 데이터(RX_DATA)를 수신하기 위해 슬레이브 인터페이스(114)는 제 2 드라이버(117)를 포함한다. 제 2 드라이버(117)를 통해서 패드(P1_D)에 전달된 데이터의 신호 레벨이 쉬프트된다. 그리고 레벨이 쉬프트된 수신 데이터(RX_DATA)는 제 2 플립플롭(113)의 입력단(D)에 전달될 것이다. 제 2 플립플롭(113)은 클록 신호(CLK)의 하강 에지(Falling Edge)에 동기하여 입력단(D)에 입력된 수신 데이터(RX_DATA)를 래치하여 출력단(Q)으로 전달한다. 여기서, 제 2 플립플롭(113)의 트리거 방식은 하강 에지에 동기하는 방식에만 국한되지 않음은 잘 이해될 것이다. 즉, 제 2 플립플롭(113)은 클록 신호(CLK)의 상승 에지에서 동기하는 방식으로도 구현될 수 있음은 잘 이해될 것이다. 제 2 플립플롭(113)의 출력단(Q)에 전달된 수신 데이터(RX_DATA)는 슬레이브 컨트롤러(112)에 제공된다. 직렬 데이터 라인(130)을 통해서 수신 데이터(RX_DATA)가 마스터 장치(110)에 입력되는 타이밍 구간에서는 제 2 주파수(f_L)의 클록 신호(CLK)가 제 2 플립플롭(113)에 제공될 것이다. 더불어, 슬레이브 인터페이스(114)는 수신 데이터(RX_DATA)를 슬레이브 장치(120)가 구동하도록 제 2 주파수(f_L)의 클록 신호(CLK)를 직렬 클록 라인(140)을 통해 슬레이브 장치(120)에 전달한다.

특히, 클록 발생기(119)는 슬레이브 컨트롤러(112)로부터의 주파수 제어 신호(Freq_ctrl)에 따라 클록 신호(CLK)를 생성한다. 클록 발생기(119)는 기준 클록(rCLK)을 이용하여 슬레이브 인터페이스(114)의 데이터 송신 및 수신을 위한 클록 신호(CLK)를 생성한다. 클록 발생기(119)는 위상 고정 루프(Phase Locked Loop; PLL) 회로나 지연 고정 루프(Delay Locked Loop; DLL) 회로로 구현될 수 있으나, 이에 한정되는 것은 아니다.

클록 발생기(119)는 송신 데이터(TX_DATA)가 슬레이브 장치(120)에 전달되는 타이밍 구간에서 제 1 주파수(f_H)의 클록 신호(CLK)를 생성한다. 제 1 주파수(f_H)의 클록 신호(CLK)에 동기하여 송신 데이터(TX_DATA)가 직렬 데이터 라인(130)을 경유하여 슬레이브 장치(120)에 전달된다. 그리고 제 1 주파수(f_H)의 클록 신호(CLK)는 패드(P1_C)를 경유하여 직렬 클록 라인(140, 도 1 참조)으로 출력된다. 그러면 슬레이브 장치(120)는 전달된 제 1 주파수(f_H)의 클록 신호(CLK)를 사용하여 직렬 데이터 라인(130)으로 전달된 송신 데이터(TX_DATA)를 수신할 것이다.

반면, 클록 발생기(119)는 수신 데이터(RX_DATA)가 슬레이브 장치(120)로부터 마스터 장치(110)에 전달되는 타이밍 구간에서 제 2 주파수(f_L)의 클록 신호(CLK)를 생성한다. 제 2 주파수(f_L)는 제 1 주파수(f_H)보다 낮다. 제 2 주파수(f_L)의 클록 신호(CLK)에 동기하여 직렬 데이터 라인(130)을 경유하여 패드(P1_D)에 입력된다. 그러면, 제 2 드라이버(117)와 제 2 주파수(f_L)의 클록 신호(CLK)에 의해서 트리거되는 제 2 플립플롭(113)에 의해서 수신 데이터(RX_DATA)가 래치되고, 래치된 수신 데이터(RX_DATA)는 슬레이브 컨트롤러(112)에 전달된다. 특히, 클록 발생기(119)는 제 2 주파수(f_L)의 클록 신호(CLK)를 직렬 클록 라인(140)을 통하여 슬레이브 장치(120)전달한다. 슬레이브 장치(120)는 제 2 주파수(f_L)의 클록 신호(CLK)를 사용하여 수신 데이터(RX_DATA)를 직렬 데이터 라인(130)으로 출력할 것이다.

이상에서는 본 발명의 마스터 장치(110)의 구성이 예시적으로 설명되었다. 마스터 장치(110)는 직렬 데이터 라인(130) 상에서의 데이터 전송 방향에 따라 상이한 주파수(f_L/f_H)의 클록 신호(CLK)를 슬레이브 장치(120)에 전달할 수 있다. 이러한 송신 모드와 수신 모드에서 서로 다른 주파수를 슬레이브 장치(120)에 전달하기 위한 클록 발생기(119)가 마스터 장치(110)에 포함된다.

직렬 데이터 라인(130)을 통한 데이터 송신 모드에서는 데이터 경로(Data path)와 클록 경로(CLK path) 각각의 지연 차이는 크지 않다. 따라서, 데이터 송신 모드에서는 데이터 경로와 클록 경로의 지연 차이에 따른 클록 신호(CLK)의 주파수 제한이 적다. 결국, 데이터 송신 모드에서는 상대적으로 높은 제 1 주파수(f_H)의 클록 신호(CLK)가 생성되고, 슬레이브 장치(120)에 전달된다. 반면, 데이터 수신 모드에서는 데이터 경로와 클록 경로의 지연 차이가 상대적으로 크다. 따라서, 클록 신호(CLK)의 주파수를 높이기에는 어려움이 있다. 데이터 수신 모드에서는 상대적으로 낮은 제 2 주파수(f_L)의 클록 신호(CLK)가 슬레이브 장치(120)에 전달된다. 이러한 마스터 장치(110)의 클록 신호(CLK)의 주파수 제어를 통해서 슬레이브 장치(120)에 대한 쓰기 속도를 높일 수 있다.

도 3은 도 1의 슬레이브 장치의 예시적 구성을 보여주는 블록도이다. 도 3을 참조하면, 슬레이브 장치(120)는 마스터 인터페이스(122)와 기능 블록(124)을 포함할 수 있다. 마스터 인터페이스(122)는 직렬 데이터 라인(130) 및 직렬 클록 라인(140)을 통해서 마스터 장치(110)와 데이터를 교환할 수 있다. 마스터 인터페이스(122)는 드라이버들(121, 125) 및 플립플롭들(123, 127)을 포함할 수 있다.

마스터 인터페이스(122)는 직렬 데이터 라인(130)과 직렬 클록 라인(140)을 사용하여 마스터 장치(110)로부터 제공되는 데이터(DATA)를 수신한다. 직렬 인터페이스 프로토콜의 특성에 따라 직렬 데이터 라인(130)으로 전달된 데이터(DATA)에는 명령어나 어드레스, 또는 쓰기 데이터가 포함될 수 있을 것이다. 마스터 인터페이스(122)는 데이터(DATA)를 수신하기 위해 직렬 클록 라인(140)을 경유하여 패드(P2_C)로 입력되는 클록 신호(CLK)를 사용한다.

마스터 인터페이스(122)에 의해서 수신된 클록 신호(CLK)는 제 3 플립플롭(123)의 클록 입력단에 제공된다. 제 3 플립플롭(123)의 클록 입력단에서 클록 신호(CLK)는 반전되어 입력될 수 있다. 이러한 클록 신호(CLK)의 반전을 통해서 데이터 경로에서 발생하는 지연이 보상될 수 있다. 하지만, 제 3 플립플롭(123)에 입력되는 클록 신호(CLK)의 반전은 본 발명의 일 예에 불과함은 잘 이해될 것이다.

패드(P1_D)를 통해서 슬레이브 장치(120)에 전달된 송신 데이터(TX_DATA)는 제 3 드라이버(121)에 의해서 신호 레벨이나 신호 강도가 조정된다. 그리고 제 3 드라이버(121)에 의해 레벨이 조정된 송신 데이터(TX_DATA)는 제 3 플립플롭(123)의 입력단(D)으로 제공된다. 제 3 플립플롭(123)은 클록 신호(CLK)의 하강 에지(Falling Edge)에 동기하여 송신 데이터(TX_DATA)를 래치하여 출력단(Q)으로 전달한다. 여기서, 제 3 플립플롭(123)의 트리거 방식은 하강 에지에 동기하는 방식에만 국한되지 않음은 잘 이해될 것이다. 제 3 플립플롭(123)의 출력단(Q)에 전달된 송신 데이터(TX_DATA)는 기능 블록(124)의 입력 데이터(Din)로서 제공될 수 있다. 직렬 데이터 라인(130)을 경유하여 데이터(DATA)가 슬레이브 장치(120)에 입력되는 타이밍 구간에서는 제 1 주파수(f_H)의 클록 신호(CLK)가 제 3 플립플롭(123)에 제공될 것이다.

반면, 마스터 장치(110)로 수신 데이터(RX_DATA)를 전송하는 경우, 마스터 인터페이스(122)는 기능 블록(124)으로부터 제공되는 출력 데이터(Dout)를 제 4 플립플롭(127) 및 제 4 드라이버(125)를 사용하여 패드(P2_D)로 출력한다. 이때 제 4 플립플롭(127)에 제공되는 클록 신호(CLK)의 주파수는 제 2 주파수(f_L)에 대응한다. 제 4 플립플롭(127)은 클록 신호(CLK)의 상승 에지(Rising Edge)에 동기하여 입력단(D)에 전달되는 출력 데이터(Dout)를 출력단(Q)으로 전달한다. 제 4 드라이버(125)는 제 4 플립플롭(127)의 출력단(Q)에서 출력되는 데이터를 패드(P2_D)로 구동한다. 그러면, 패드(P2_D) 및 직렬 데이터 라인(130)을 통해서 전달된 데이터는 마스터 장치(110)의 수신 데이터(RX_DATA)로 제공될 수 있다.

기능 블록(124)은 슬레이브 장치(120)의 주요 기능을 수행하거나 주요 기능을 수행하기 위한 장치 설정을 수행할 수 있다. 예를 들면, 기능 블록(124)은 복수의 레지스터 셋(126)을 포함할 수 있다. 마스터 장치(110)는 슬레이브 장치(120)의 동작을 설정하기 위해 레지스터 셋(126)에 데이터를 기입할 수 있다. 다양한 기능과 다양한 성능을 제공하기 위해 슬레이브 장치(120)의 레지스터 셋(126)에 기입해야 할 데이터의 사이즈는 커질 수 있다. 퍼포먼스 저하를 최소화하기 위해 기능 블록(124)의 레지스터 셋(126)에 고속으로 데이터를 기입할 필요가 있다. 이를 위해서 직렬 데이터 라인(130)에 제공되는 데이터의 대역폭이 증가되어야 한다. 본 발명에서는 레지스터 셋(126)의 쓰기를 위한 송신 데이터(TX_DATA)의 전송 타이밍 구간에서 클록 신호(CLK)의 주파수를 제 1 주파수(f_H)로 제공한다. 반면, 상대적으로 데이터 사이즈가 작은 수신 데이터(RX_DATA)가 마스터 장치(110)로 전달되는 타이밍 구간에서는 클록 신호(CLK)의 주파수는 상대적으로 낮은 제 2 주파수(f_L)로 제공될 수 있다. 즉, 본 발명에서는 슬레이브 장치(120)의 쓰기 모드와 읽기 모드에서 직렬 데이터 라인(130)의 대역폭이 달라질 수 있다.

이상의 슬레이브 장치(120)의 예시적 구성에 따르면, 슬레이브 장치(120)는 마스터 장치(110)에서 제공되는 클록 신호(CLK)를 변조없이 사용하여 송신 데이터(TX_DATA)를 수신하거나 수신 데이터(RX_DATA)를 출력한다. 따라서, 슬레이브 장치(120)가 클록 신호(CLK)를 제어하기 위한 별도의 구성을 구비하지 않고도 쓰기 대역폭을 증가시킬 수 있다. 따라서, 간단한 구조 및 저비용으로도 마스터 장치(110)와 슬레이브 장치(120) 사이의 쓰기 대역폭을 증가시킬 수 있는 모바일 장치(100)의 구현이 가능하다.

도 4는 본 발명의 데이터(DATA)와 클록 신호(CLK)의 전달 방법을 보여주는 타이밍도이다. 도 2 내지 도 4를 참조하면, 직렬 데이터 라인(130)에 마스터 장치(110)로부터 슬레이브 장치(120)로 데이터(DATA, 송신 데이터)가 전달되는 타이밍 구간에서 클록 신호(CLK)는 상대적으로 높은 제 1 주파수(f_H)로 제공될 수 있다. 마스터 장치(110)의 슬레이브 컨트롤러(112)가 슬레이브 장치(120)의 레지스터 셋(126)에 데이터를 기입하는 경우를 가정하기로 한다.

T0 시점에서, 마스터 장치(110)의 슬레이브 컨트롤러(112)는 쓰기 명령어(WR_CMD)를 생성하고, 슬레이브 인터페이스(114)에 전달할 것이다. 그리고 슬레이브 컨트롤러(112)는 하이 레벨(H)의 주파수 제어 신호(Freq_ctrl)를 클록 발생기(119)에 제공한다. 그러면, 클록 발생기(119)는 제 1 주파수(f_H)의 클록 신호(CLK)를 생성하여 제 1 플립플롭(111) 및 직렬 클록 라인(140)으로 전달할 것이다. 제 1 플립플롭(111)에 입력되는 클록 신호(CLK)의 상승 에지에 동기하여 쓰기 명령어(WR_CMD)가 제 1 드라이버(115) 및 패드(P1_D)를 경유하여 직렬 데이터 라인(130)으로 전달된다. 그러면 슬레이브 장치(120)에서는 직렬 클록 라인(140)으로 제공된 제 1 주파수(f_H)의 클록 신호(CLK)를 사용하여 쓰기 명령어(WR_CMD)를 수신할 것이다. 여기서, 쓰기 명령어(WR_CMD)에는 레지스터 셋(124)의 주소 정보도 더 포함될 수 있음은 잘 이해될 것이다.

T1 시점에서, 슬레이브 장치(120)는 쓰기 명령어(WR_CMD)의 수신을 완료하고, 후속되는 소정의 클록 사이클 이후에 제공될 쓰기 데이터(WR_DATA)를 수신할 준비를 수행한다.

T2 시점에서, 슬레이브 컨트롤러(112)는 레지스터 셋(126)에 기입할 쓰기 데이터(WR_DATA)를 생성한다. 그리고 생성된 쓰기 데이터(WR_DATA)는 슬레이브 인터페이스(114)에 전달된다. 슬레이브 컨트롤러(112)는 쓰기 데이터(WR_DATA)의 제공에 따라 하이 레벨(H)의 주파수 제어 신호(Freq_ctrl)를 클록 발생기(119)에 제공할 것이다. 그러면, 클록 발생기(119)는 제 1 주파수(f_H)의 클록 신호(CLK)를 생성하여 제 1 플립플롭(111) 및 직렬 클록 라인(140)으로 전달할 것이다. 제 1 플립플롭(111)에 입력되는 클록 신호(CLK)의 상승 에지에 동기하여 쓰기 데이터(WR_DATA)가 제 1 드라이버(115) 및 패드(P1_D)를 경유하여 직렬 데이터 라인(130)으로 전달된다. 그러면 슬레이브 장치(120)에서는 직렬 클록 라인(140)으로 제공된 제 1 주파수(f_H)의 클록 신호(CLK)를 사용하여 쓰기 데이터(WR_DATA)를 수신할 것이다. 슬레이브 장치(120)의 마스터 인터페이스(122)는 수신된 쓰기 데이터(WR_DATA)를 기능 블록(124)의 레지스터 셋(126)에 기입할 것이다.

이상에서 설명한 타이밍도에 따르면, 직렬 데이터 라인(130)을 통해서 마스터 장치(110)로부터 슬레이브 장치(120)로 데이터가 전송되는 경우, 데이터를 전송하기 위한 클록 신호(CLK)의 주파수는 제 1 주파수(f_H)로 설정된다. 따라서, 슬레이브 장치(120)로 제공되는 데이터의 대역폭을 대폭 증가시킬 수 있다.

도 5는 본 발명의 슬레이브 장치로의 쓰기 동작시 데이터 경로와 클록 신호 경로를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 슬레이브 장치(120)로 데이터가 전송되는 경우의 데이터 경로(135)와 클록 경로(145)가 도시되어 있다.

먼저, 데이터 경로(135)에는 제 1 플립플롭(111)과 제 1 드라이버(115), 패드(P1_D), 직렬 데이터 라인(130), 패드(P2_D), 그리고 제 3 드라이버(121)가 포함된다. 그리고 클록 경로(145)에는 클록 발생기(119)로부터 패드(P1_C)까지의 클록 라인, 패드(P1_C), 직렬 클록 라인(140), 패드(P2_C), 그리고 패드(P2_C)로부터 제 3 플립플롭(123)까지의 클록 라인이 포함된다.

마스터 장치(110)에서 슬레이브 장치(120)로의 데이터 전송시에 실질적으로 제 3 플립플롭(123)에서 관찰되는 데이터와 클록 신호(CLK)의 지연 차이는 상대적으로 크지 않다. 즉, 데이터 경로(135)를 경유하여 제 3 플립플롭(123)에 전달되는 데이터의 지연(Data delay)은 도시된 바와 같이 'DD1+DD2+DD3+DD4+DD5+DD6+DD7'로 모델링될 수 있다. 즉, 데이터 지연(Data delay)은 클록 발생기(119)로부터 제 1 플립플롭(111)까지의 클록 전달 지연(DD1)을 포함한다. 그리고 데이터 지연(Data delay)은, 제 1 플립플롭(111)의 입출력단 지연(DD2), 제 1 플립플롭(111)으로부터 패드(P1_D)까지의 선로 지연(DD3, 제 1 드라이버 포함), 패드들(P1_D, P2_D)에서의 지연(DD4, DD6), 직렬 데이터 라인(130)에서의 신호 지연(DD5), 그리고 패드(P2_D)와 제 3 플립플롭(123) 간의 선로 지연(DD7, 제 3 드라이버 포함)을 포함할 수 있다.

더불어, 클록 발생기(119)로부터 제 3 플립플롭(123)에 전달되는 클록 신호(CLK)의 클록 지연(CLK delay)은 도시된 바와 같이 'CD1+CD2+CD3+CD4+CD5'로 모델링될 수 있다. 클록 지연(CLK delay)은 클록 발생기(119)로부터 패드(P1_C)까지의 선로 지연(CD1), 패드들(P1_C, P2_C)에서의 지연(CD2, CD4), 직렬 클록 라인(130)에서의 신호 지연(CD3), 패드(P2_C)와 제 3 플립플롭(123) 간의 선로 지연(CD5)을 포함할 수 있다.

데이터 경로(135)와 클록 경로(145) 상에 존재하는 지연 인자는 플립플롭(111)이나 드라이버(115, 121)와 같은 스위칭에 의한 시간 지연이 포함될 수 있다. 그리고 패드들(P1_D, P2_D, P1_C, P2_C)이나 직렬 데이터 라인(130)이나 직렬 클록 라인(140)에 존재하는 집중 또는 분포 회로 정수들(예를 들면, 임피던스)에 기인하는 시간 지연도 포함될 수 있다. 하지만, 마스터 장치(110)에서 슬레이브 장치(120)로의 데이터 전송 모드에서는 실질적으로 데이터 지연과 클록 지연의 차이는 크지 않다. 따라서, 이러한 데이터 지연과 클록 지연은 제 3 플립플롭(123)의 클록 입력단에서 클록 신호(CLK)를 반전시키는 것만으로도 보상될 수 있다. 결국, 마스터 장치(110)로부터 슬레이브 장치(120)로의 데이터 전송 모드에서 클록 지연과 데이터 지연의 차이에 기인한 주파수 제한 요소는 크지 않다. 따라서, 마스터 장치(110)로부터 슬레이브 장치(120)로의 데이터 전송시 클록 신호(CLK)의 주파수를 충분히 높인 제 1 주파수(f_H)로 조정할 수 있을 것이다.

도 6은 본 발명의 슬레이브 장치로부터 데이터를 읽어내기 위한 방법을 보여주는 타이밍도이다. 도 2 내지 도 3, 그리고 도 6을 참조하면, 직렬 데이터 라인(130)으로 마스터 장치(110)로부터 슬레이브 장치(120)로 데이터(DATA)가 전달되는 타이밍 구간에서 클록 신호(CLK)는 상대적으로 높은 제 1 주파수(f_H)로 제공된다. 반면, 직렬 데이터 라인(130)을 경유하여 슬레이브 장치(120)로부터 마스터 장치(110)로 데이터(DATA)가 전달되는 타이밍 구간에서 클록 신호(CLK)는 상대적으로 낮은 제 2 주파수(f_L)로 제공될 것이다.

t0 시점에서, 마스터 장치(110)의 슬레이브 컨트롤러(112)는 읽기 명령어(RD_CMD)를 생성한다. 슬레이브 컨트롤러(112)는 생성된 읽기 명령어(RD_CMD)를 슬레이브 인터페이스(114)에 전달할 것이다. 그리고 슬레이브 컨트롤러(112)는 읽기 명령어(RD_CMD)가 직렬 데이터 라인(130)으로 전달되는 타이밍 구간 동안 하이 레벨(H)의 주파수 제어 신호(Freq_ctrl)를 클록 발생기(119)에 제공한다. 그러면, 클록 신호(CLK)는 읽기 명령어(RD_CMD)가 직렬 데이터 라인(130)으로 전달되는 타이밍 구간 동안 제 1 주파수(f_H)의 클록 신호(CLK)를 생성하여 제 1 플립플롭(111) 및 직렬 클록 라인(140)으로 전달할 것이다.

제 1 플립플롭(111)에 입력되는 클록 신호(CLK)의 상승 에지에 동기하여 읽기 명령어(RD_CMD)가 제 1 드라이버(115) 및 패드(P1_D)를 경유하여 직렬 데이터 라인(130)으로 전달된다. 그러면 슬레이브 장치(120)에서는 직렬 클록 라인(140)을 통해서 전달되는 제 1 주파수(f_H)의 클록 신호(CLK)를 사용하여 읽기 명령어(RD_CMD)를 수신할 것이다. 여기서, 읽기 명령어(RD_CMD)에는 주소 정보도 더 포함될 수 있음은 잘 이해될 것이다.

t1 시점에서, 슬레이브 장치(120)의 기능 블록(124)은 마스터 장치(110)에서 제공한 읽기 명령어(RD_CMD)에 응답하여 읽기 데이터(RD_DATA)를 준비할 것이다. 슬레이브 장치(120)의 읽기 데이터(RD_DATA)를 준비하는 타이밍 구간(t1~t2)에서도 클록 신호(CLK)의 주파수는 제 1 주파수(f_H)로 유지될 수 있을 것이다.

t2 시점에서, 슬레이브 컨트롤러(112)는 타이밍 구간(t1~t2)의 경과에 응답하여 주파수 제어 신호(Freq_ctrl)를 로우 레벨(L)로 천이시킨다. 그러면, 클록 발생기(119)는 클록 신호(CLK)의 주파수를 제 2 주파수(f_L)로 변경하여 출력한다. 그러면, 클록 발생기(119)로부터 제 2 주파수(f_L)의 클록 신호(CLK)가 출력되고, 직렬 클록 라인(140)을 경유하여 제 4 플립플롭(127)의 클록 입력단에 전달될 것이다. 제 2 주파수(f_L)의 클록 신호(CLK)에 동기하여 제 4 플립플롭(127)은 기능 블록(124)으로부터 제공된 읽기 데이터(RD_DATA)를 직렬 데이터 라인(130)으로 출력한다.

이상에서는 직렬 데이터 라인(130)을 통해서 읽기 명령어(RD_CMD)가 마스터 장치(110)로부터 슬레이브 장치(120)로 전송되는 경우와, 읽기 데이터(RD_DATA)가 슬레이브 장치(120)로부터 마스터 장치(110)로 전송되는 경우가 설명되었다. 읽기 명령어(RD_CMD)와 같은 데이터가 마스터 장치(110)로부터 슬레이브 장치(120)로 전송되는 데이터 전송 모드(TX mode)에서, 클록 발생기(119)는 제 1 주파수(f_H )의 클록 신호(CLK)를 생성한다. 반면, 읽기 데이터(RD_DATA)가 슬레이브 장치(120)로부터 마스터 장치(110)로 수신되는 데이터 수신 모드(RX mode)에서, 클록 발생기(119)는 제 1 주파수(f_H )보다 낮은 제 2 주파수(f_L)의 클록 신호(CLK)의 클록 신호(CLK)를 생성한다.

도 7은 본 발명의 슬레이브 장치로부터 읽기 데이터를 수신하는 동작 모드에서 데이터 경로와 클록 신호 경로를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 데이터 수신 모드에서 클록 지연(CLK delay)과 데이터 지연(Data delay)의 차이가 상대적으로 커지게 됨을 알 수 있다.

먼저, 제 2 플립플롭(113)에 제공되는 클록 신호(CLK)의 클록 지연(CLK delay)은 'CD1+INVD'로 모델링될 수 있다. 즉, 제 2 플립플롭(113)에서의 클록 지연(CLK delay)은 클록 발생기(119)로부터 제 2 플립플롭(113) 간의 클록 라인에 의한 지연(CD1)과 클록 입력단에서의 반전에 의한 지연(INVD)의 합으로 모델링된다.

반면, 슬레이브 장치(120)에서 마스터 장치(110)로 제공되는 데이터(예를 들면, 읽기 데이터)의 데이터 지연(Data delay)은 'DD1 + DD2 + DD3 + DD4 + DD5 + DD6 + DD7 + DD8 + DD9 + DD10 + DD11'로 모델링될 수 있다. 여기서, 지연값 'DD1 + DD2 + DD3 + DD4 + DD5 + DD6'은 클록 발생기(119)에서 제 4 플립플롭(127)까지의 클록 지연에 해당한다. 그리고 지연값 'DD7 + DD8 + DD9 + DD10 + DD11'은 제 4 플립플롭(127)에서 제 2 플립플롭(113)까지 발생하는 데이터의 지연에 해당한다.

상술한 바와 같이 데이터 지연(Data delay)과 클록 지연(CLK delay)의 차이가 크기 때문에, 제 2 플립플롭(113)에서 클록 신호(CLK)를 반전시켜 입력받는 조작만으로는 지연 차이에 의한 데이터 홀딩 마진을 확보하기 어렵다. 따라서, 슬레이브 장치(120)로부터 마스터 장치(110)로의 데이터 전송을 위한 클록 신호의 주파수를 낮추어 제 2 플립플롭(113)의 데이터 홀딩 마진을 확보할 수밖에 없다.

본 발명의 모바일 장치(100)는 마스터 장치(110)에서 생성되는 클록 신호(CLK)의 주파수를 직렬 데이터 라인(130)에 전송되는 데이터의 방향에 따라 조정할 수 있다. 즉, 마스터 장치(110)에서 슬레이브 장치(120)로 데이터가 전달되는 송신 모드에서는 클록 신호(CLK)의 주파수는 제 1 주파수(f_H )로 제공될 수 있다. 여기서 제 1 주파수(f_H )는 데이터 경로와 클록 경로의 지연 차이에 영향을 받지 않는 한도 내에서 충분히 높일 수 있을 것이다. 반면, 슬레이브 장치(120)에서 마스터 장치(110)로 데이터가 전달되는 수신 모드에서는 클록 신호(CLK)의 주파수는 제 1 주파수(f_H )보다 낮은 제 2 주파수(f_L)로 조정될 수 있다. 따라서, 데이터 경로와 클록 경로의 지연 차이가 크더라도 클록 신호(CLK)의 주파수 저하에 따라 수신단에서의 데이터 홀딩 마진은 충분히 확보될 수 있다.

도 8은 본 발명의 마스터 장치에서 수행되는 클록 신호(CLK)의 주파수를 조정하는 방법을 간략히 보여주는 순서도이다. 도 8을 참조하면, 마스터 장치(110)의 슬레이브 컨트롤러(112)는 슬레이브 장치(120)에 대한 접근 모드에 따라 클록 발생기(119, 도 2 참조)에서 생성되는 클록 신호(CLK)의 주파수를 제어한다.

S110 단계에서, 마스터 장치(110)의 슬레이브 컨트롤러(112)는 슬레이브 장치(120)로의 접근 요청 또는 접근 모드를 검출한다. 예를 들면, 모바일 장치(100)의 부팅을 위해 파워-온(Power-on)이나 리셋이 수행되는 경우, 마스터 장치(110)는 슬레이브 장치(120)의 설정을 위한 쓰기 동작을 수행해야 한다. 또는, 마스터 장치(110)는 슬레이브 장치(120)의 상태(Status)나 특정 명령에 대한 응답을 제공받기 위해 읽기 동작을 수행할 수도 있을 것이다.

S120 단계에서, 마스터 장치(110)는 검출된 접근 모드에 따른 동작 분기를 를 수행한다. 만일, 접근 모드가 읽기 모드(Read)인 경우, 절차는 S130 단계로 이동한다. 반면, 접근 모드가 쓰기 모드(Write)인 경우, 절차는 S140 단계로 이동할 것이다.

S130 단계에서, 마스터 장치(110)는 읽기 명령어(RD_CMD)를 직렬 데이터 라인(130)을 사용하여 슬레이브 장치(120)에 전달하기 위하여 클록 신호(CLK)의 주파수를 제 1 주파수(f_H )로 설정한다. 예를 들면, 슬레이브 컨트롤러(112)는 하이 레벨(H)의 주파수 제어 신호(Freq_ctrl)를 클록 발생기(119)에 전달할 수 있을 것이다. 그러면, 클록 발생기(119)는 제 1 주파수(f_H )의 클록 신호(CLK)를 생성하여 제 1 플립플롭(111) 및 직렬 클록 라인(140)을 경유하여 제 3 플립플롭(123)에 전달할 것이다.

S135 단계에서, 마스터 장치(110)는 읽기 명령어(RD_CMD)에 응답하여 출력하는 읽기 데이터(RD_DATA)를 수신하기 위한 제 2 주파수(f_L)의 클록 신호(CLK)를 생성한다. 즉, 슬레이브 컨트롤러(112)는 읽기 데이터(RD_DATA)가 직렬 데이터 라인(130)을 통해서 제 2 플립플롭(113)에 입력되는 타이밍 구간에서 로우 레벨(L)의 주파수 제어 신호(Freq_ctrl)를 클록 발생기(119)에 전달할 수 있다. 그러면, 클록 발생기(119)는 제 2 주파수(f_L)의 클록 신호(CLK)를 생성하여 제 2 플립플롭(113) 및 직렬 클록 라인(140)을 경유하여 제 4 플립플롭(127)에 전달할 것이다. 슬레이브 컨트롤러(112)는 요청한 읽기 데이터(RD_DATA)의 수신이 완료되면, 다시 클록 신호(CLK)의 주파수를 제 1 주파수(f_H )로 복원할 수 있다.

S140 단계에서, 마스터 장치(110)는 쓰기 명령어(WR_CMD) 또는 쓰기 데이터(WR_DATA)를 직렬 데이터 라인(130)을 사용하여 슬레이브 장치(120)에 전달하기 위하여 클록 신호(CLK)의 주파수를 제 1 주파수(f_H )로 설정한다. 슬레이브 컨트롤러(112)는 쓰기 명령어(WR_CMD) 또는 쓰기 데이터(WR_DATA)가 전송되는 송신 타이밍 구간 동안 하이 레벨(H)의 주파수 제어 신호(Freq_ctrl)를 클록 발생기(119)에 전달할 수 있을 것이다. 그러면, 클록 발생기(119)는 제 1 주파수(f_H )의 클록 신호(CLK)를 생성하여 제 1 플립플롭(111) 및 직렬 클록 라인(140)을 경유하여 제 3 플립플롭(123)에 전달할 것이다.

이상에서는 본 발명의 마스터 장치(110)의 슬레이브 장치(120)에 대한 접근 모드에 따른 클록 신호(CLK)의 주파수 설정 방법이 간략히 설명되었다. 본 발명의 마스터 장치(110)는 직렬 데이터 라인(130) 상에서의 데이터 전송 방향에 따라 클록 신호(CLK)의 주파수를 가변하여 대역폭 이득을 얻을 수 있다.

도 9는 본 발명의 다른 실시 예에 따른 모바일 장치를 간략히 보여주는 블록도이다. 도 9를 참조하면, 모바일 장치(200)는 하나의 마스터 장치(210)와 적어도 2개의 슬레이브 장치들(220, 240)을 포함할 수 있다. 마스터 장치(210)와 제 1 슬레이브 장치(220)는 직렬 데이터 라인(230) 및 직렬 클록 라인(235)으로 구성되는 인터페이스를 통해서 연결될 수 있다. 마스터 장치(210)와 제 2 슬레이브 장치(240)는 직렬 데이터 라인(250) 및 직렬 클록 라인(255)으로 구성되는 인터페이스를 통해서 연결될 수 있다.

마스터 장치(210)는 슬레이브 장치들(220, 240)을 제어하기 위한 슬레이브 컨트롤러(212)와 슬레이브 인터페이스들(214, 216)을 포함할 수 있다. 제 1 슬레이브 인터페이스(214)는 마스터 장치(210)와 제 1 슬레이브 장치(220) 간의 인터페이싱을 전담한다. 제 2 슬레이브 인터페이스(216)는 마스터 장치(210)와 제 2 슬레이브 장치(240) 간의 인터페이싱을 전담한다.

제 1 슬레이브 장치(220)는 제 1 마스터 인터페이스(222) 및 제 1 기능 블록(224)을 포함한다. 제 2 슬레이브 장치(240)는 제 2 마스터 인터페이스(242) 및 제 2 기능 블록(244)을 포함한다. 제 1 슬레이브 장치(220) 및 제 2 슬레이브 장치(240)에는 클록 신호들을 변조하거나 생성하기 위한 구성은 포함하지 않는다. 제 1 슬레이브 장치(220)는 단지 마스터 장치(210)에서 제공되는 제 1 클록 신호(CLK1)를 사용하여 데이터를 수신하거나, 출력할 데이터를 구동한다. 제 2 슬레이브 장치(240)도 마스터 장치(210)에서 제공되는 제 2 클록 신호(CLK2)를 사용하여 데이터를 수신하거나, 출력할 데이터를 구동한다.

슬레이브 컨트롤러(212), 제 1 슬레이브 인터페이스(214), 그리고 제 1 슬레이브 장치(220)의 데이터 교환 및 제 1 클록 신호(CLK1)의 전송은 앞서 설명된 도 1의 그것들과 실질적으로 동일하다. 즉, 직렬 데이터 라인(230) 상에서 전달되는 데이터(Data1)의 전송 방향에 따라 제 1 클록 신호(CLK1)의 주파수가 조정된다. 예를 들면, 직렬 데이터 라인(230) 상에서 제 1 슬레이브 장치(220) 방향으로 데이터가 전송되는 경우, 제 1 클록 신호(CLK1)는 상대적으로 높은 주파수(f1_H)로 생성될 수 있다. 반면, 직렬 데이터 라인(230) 상에서 제 1 슬레이브 장치(220)로부터 마스터 장치(210) 방향으로 데이터가 전송되는 경우, 제 1 클록 신호(CLK1)는 상대적으로 낮은 주파수(f1_L)로 생성될 수 있다.

슬레이브 컨트롤러(212), 제 2 슬레이브 인터페이스(216), 그리고 제 2 슬레이브 장치(240)의 데이터 교환 및 제 2 클록 신호(CLK2)의 전송은 앞서 설명된 도 1의 그것들과 실질적으로 동일하다. 직렬 데이터 라인(250) 상에서 전달되는 데이터(Data2)의 전송 방향에 따라 제 2 클록 신호(CLK2)의 주파수가 조정된다. 예를 들면, 직렬 데이터 라인(250) 상에서 제 2 슬레이브 장치(240) 방향으로 데이터가 전송되는 경우, 제 2 클록 신호(CLK2)는 상대적으로 높은 주파수(f2_H)로 생성될 수 있다. 반면, 직렬 데이터 라인(250) 상에서 제 2 슬레이브 장치(240)로부터 마스터 장치(210) 방향으로 데이터가 전송되는 경우, 제 2 클록 신호(CLK2)는 상대적으로 낮은 주파수(f2_L)로 생성될 수 있다.

도 10은 본 발명의 또 다른 실시 예에 따른 모바일 장치를 보여주는 블록도이다. 도 10을 참조하면, 모바일 장치(300)는 마스터 장치로 제공되는 시스템-온-칩(SoC, 310)과 슬레이브 장치로 제공되는 기능 장치(320)를 포함할 수 있다. 여기서, 시스템-온-칩(310)과 기능 장치(320)는 개별적이 칩 단위로 구현될 수 있다.

시스템-온-칩(310)과 기능 장치(320)는 컨트롤 채널(330)과 메인 채널(340)을 통해서 각각 독립적으로 통신할 수 있다. 예를 들면, 컨트롤 채널(330)을 통해서 시스템-온-칩(310)은 기능 장치(320)를 제어할 수 있다. 또한, 시스템-온-칩(310)과 메인 채널(340)을 통해서 기능 장치(320)와 데이터를 교환할 수 있다.

여기서, 컨트롤 채널(330)은 도 1의 마스터 장치(110)와 슬레이브 장치(120) 사이에서 통신을 수행하는 직렬 인터페이스와 동일하게 동작할 수 있다. 즉, 컨트롤 채널(330)은 양방향(Bi-direction)으로 데이터를 전송할 수 있는 직렬 데이터 라인(SDL)과 시스템-온-칩(310)으로부터 기능 장치(320)로 단방향(Uni-direction)으로 클록 신호(CLK)를 전달하기 위한 직렬 클록 라인(SCL)을 포함할 수 있다.

컨트롤 채널(330)이 활성화되면, 시스템-온-칩(310)의 클록 발생기(315)는 직렬 클록 라인(SCL)을 통해서 기능 장치(320)에 전송할 클록 신호(CLK)를 생성할 것이다. 클록 발생기(315)는 직렬 데이터 라인(SDL) 상에서 전달되는 데이터(Data)의 전송 방향에 따라 클록 신호(CLK)의 주파수를 가변할 수 있다. 예컨대, 직렬 데이터 라인(SDL) 상에서 기능 장치(320) 방향으로 데이터가 전송되는 경우, 클록 신호(CLK)는 상대적으로 높은 제 1 주파수(f_H)로 생성될 수 있다. 반면, 기능 장치(320)로부터 시스템-온-칩(310) 방향으로 데이터가 전송되는 경우, 클록 신호(CLK)는 상대적으로 낮은 제 2 주파수(f_L)로 생성될 수 있다.

여기서, 클록 신호(CLK)의 주파수가 제 1 주파수(f_H)와 제 2 주파수(f_L)의 2개 주파수로 가변되는 예가 설명되었으나, 본 발명은 여기에만 국한되지 않는다. 즉, 클록 신호(CLK)의 주파수는 3개 이상의 주파수들 중 어느 하나로 가변될 수 있음은 잘 이해될 것이다.

컨트롤 채널(330)을 사용하여 시스템-온-칩(310)은 기능 장치(320)에 구비되는 레지스터 셋(325)에 데이터를 기입할 수 있다. 더불어, 컨트롤 채널(330)을 사용하여 시스템-온-칩(310)은 기능 장치(320)의 디버깅이나 응답 데이터를 출력받을 수 있다.

도 11은 본 발명의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 블록도이다. 도 11을 참조하면, 마스터 장치로 동작하는 응용 프로세서(1100)는 복수의 슬레이브 장치들(12001~1900)을 제어할 수 있다. 응용 프로세서(1100)와 각 슬레이브 장치들(1200~1900) 사이에는 양방향 데이터 교환이 가능한 직렬 데이터 라인과 직렬 클록 라인이 배치될 수 있다. 응용 프로세서(1100)는 베이스밴드 모뎀 프로세서 칩, 모뎀의 기능과 AP의 기능을 함께 수행할 수 있는 칩, AP 또는 모바일 AP로 구현될 수 있으나 이에 한정되는 것은 아니다.

슬레이브 장치들은 RFIC(1200), PMIC(1300), 전력 공급 모듈(1400), 제2RFIC(1500), 센서(1600), 지문 인식 칩(1700), 터치 스크린 컨트롤러(1800), 및 DDI(digital display interface 또는 display driver IC) 칩(1900)을 포함할 수 있다. RFIC(1200)는 적어도 하나의 연결 칩을 포함할 수 있다. 예컨대, 연결 칩은 이동 통신을 위한 칩, WLAN 통신을 위한 칩, 블루투스 통신을 위한 칩, GNSS 통신을 위한 칩, FM 오디오/비디오를 처리하기 위한 칩, NFC, 및/또는 Wi-Fi 통신을 위한 칩을 포함할 수 있으나 이에 한정되는 것을 아니다.

이와 같이, 응용 프로세서(1100)와 각 슬레이브 장치(1200~1900)는 각각의 직렬 데이터 라인에서 전달되는 데이터의 전송 방향에 따라 클록 신호의 주파수가 조정될 수 있다. 따라서, 응용 프로세서(1100)와 각 슬레이브 장치들(1200~1900)을 연결하기 위한 핀들의 수를 줄일 수 있고, 슬레이브 장치들의 구조를 간단하게 구현할 수 있다. 즉, 응용 프로세서(1100)와 각 슬레이브 장치(1200~1900)를 구현하는데 필요한 비용을 줄이고도 마스터 장치에서 슬레이브 장치로 전송되는 데이터의 대역폭을 충분히 확보할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims

직렬 클록 라인을 통해서 제공되는 클록 신호에 동기하여 직렬 데이터 라인으로 제공되는 제 1 데이터를 수신하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 제 2 데이터를 출력하는 슬레이브 장치; 그리고
상기 클록 신호를 생성하며, 상기 생성된 클록 신호에 동기하여 상기 제 1 데이터를 상기 직렬 데이터 라인으로 전송하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 전달되는 상기 제 2 데이터를 수신하는 마스터 장치를 포함하되,
상기 마스터 장치는 상기 제 1 데이터를 전송할 때에는 제 1 주파수의 상기 클록 신호를 생성하고, 상기 제 2 데이터를 수신할 때에는 상기 제 1 주파수보다 낮은 제 2 주파수의 상기 클록 신호를 생성하고,
상기 마스터 장치는:
상기 제 1 데이터 또는 상기 제 2 데이터에 따라 상기 클록 신호의 주파수를 조정하기 위한 주파수 제어 신호를 생성하는 슬레이브 컨트롤러; 및
상기 주파수 제어 신호에 응답하여 상기 클록 신호를 생성하고, 상기 클록 신호에 따라 상기 제 1 데이터를 상기 직렬 데이터 라인으로 전송하거나, 상기 직렬 데이터 라인으로 입력되는 상기 제 2 데이터를 수신하는 슬레이브 인터페이스를 포함하고,
상기 슬레이브 인터페이스는:
상기 주파수 제어 신호에 따라 상기 클록 신호를 생성하는 클록 발생기;
상기 클록 신호에 따라 상기 제 1 데이터를 상기 직렬 데이터 라인으로 전달하는 제 1 플립플롭; 및
상기 클록 신호에 따라 상기 직렬 데이터 라인으로 전달되는 상기 제 2 데이터를 수신하는 제 2 플립플롭을 포함하는 모바일 장치.
제 1 항에 있어서,
상기 슬레이브 장치는:
상기 직렬 클록 라인으로 전달되는 상기 클록 신호에 응답하여 상기 직렬 데이터 라인으로 전달되는 상기 제 1 데이터를 수신하는 제 3 플립플롭;
상기 클록 신호에 응답하여 상기 제 2 데이터를 상기 직렬 데이터 라인으로 전달하는 제 4 플립플롭을 포함하는 모바일 장치.
제 2 항에 있어서,
상기 슬레이브 장치는 상기 제 1 데이터가 저장되는 레지스터 셋을 갖는 기능 블록을 포함하는 모바일 장치.
제 2 항에 있어서,
상기 슬레이브 장치는 상기 클록 신호를 변조없이 상기 제 3 플립플롭 또는 상기 제 4 플립플롭의 트리거에 사용하는 모바일 장치.
직렬 클록 라인을 통해서 제공되는 클록 신호에 동기하여 직렬 데이터 라인으로 제공되는 제 1 데이터를 수신하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 제 2 데이터를 출력하는 슬레이브 장치; 그리고
상기 클록 신호를 생성하며, 상기 생성된 클록 신호에 동기하여 상기 제 1 데이터를 상기 직렬 데이터 라인으로 전송하거나, 상기 클록 신호에 동기하여 상기 직렬 데이터 라인으로 전달되는 상기 제 2 데이터를 수신하는 마스터 장치를 포함하되,
상기 마스터 장치는 상기 제 1 데이터를 전송할 때에는 제 1 주파수의 상기 클록 신호를 생성하고, 상기 제 2 데이터를 수신할 때에는 상기 제 1 주파수보다 낮은 제 2 주파수의 상기 클록 신호를 생성하고,
상기 제 1 데이터는 상기 슬레이브 장치에 제공되는 명령어, 어드레스, 그리고 설정 데이터 중 적어도 하나를 포함하고,
상기 제 2 데이터는 상기 슬레이브 장치가 상기 마스터 장치로 전송하는 상태 데이터 또는 디버깅 데이터를 포함하는 모바일 장치.
제 5 항에 있어서,
상기 직렬 데이터 라인 및 상기 직렬 클록 라인은 각각 싱글 도전 라인으로 형성되는 모바일 장치.
직렬 클록 라인과 직렬 데이터 라인을 사용하여 외부와 통신하는 슬레이브 장치; 그리고
상기 직렬 클록 라인을 사용하여 상기 슬레이브 장치에 클록 신호를 전달하고, 상기 직렬 데이터 라인을 통해 상기 슬레이브 장치와 통신하는 마스터 장치를 포함하되,
상기 마스터 장치는 상기 직렬 데이터 라인에서 교환되는 데이터의 전달 방향에 따라 상기 클록 신호의 주파수를 가변하고,
상기 직렬 데이터 라인은 양방향 신호 라인이고, 상기 직렬 클록 라인은 단방향 신호 라인인 모바일 장치.
제 7 항에 있어서,
상기 마스터 장치는, 상기 직렬 데이터 라인을 통해 상기 슬레이브 장치로 송신 데이터를 전송하는 송신 모드시에는 제 1 주파수의 상기 클록 신호를 생성하고, 상기 슬레이브 장치로부터 수신 데이터를 수신하는 수신 모드시에는 상기 제 1 주파수보다 낮은 제 2 주파수의 상기 클록 신호를 생성하는 모바일 장치.
제 8 항에 있어서,
상기 마스터 장치는:
상기 송신 모드 또는 상기 수신 모드에 따라 상기 클록 신호의 주파수를 제어하는 슬레이브 컨트롤러; 및
상기 슬레이브 컨트롤러의 제어에 따라 상기 직렬 데이터 라인으로 상기 송신 데이터를 전송하거나, 상기 직렬 데이터 라인으로 입력되는 상기 수신 데이터를 수신하고, 상기 클록 신호를 상기 직렬 클록 라인으로 전송하는 슬레이브 인터페이스를 포함하는 모바일 장치.
제 9 항에 있어서,
상기 슬레이브 인터페이스는:
상기 슬레이브 컨트롤러의 제어에 따라 상기 클록 신호를 생성하는 클록 발생기;
상기 클록 신호에 따라 상기 송신 데이터를 상기 직렬 데이터 라인으로 전달하는 제 1 플립플롭; 그리고
상기 클록 신호에 따라 상기 직렬 데이터 라인으로 전달되는 상기 수신 데이터를 수신하는 제 2 플립플롭을 포함하는 모바일 장치.
제 10 항에 있어서,
상기 제 1 플립플롭의 출력단과 상기 직렬 데이터 라인 사이에는 상기 송신 데이터를 구동하기 위한 제 1 드라이버; 그리고
상기 제 2 플립플롭의 입력단과 상기 직렬 데이터 라인 사이에 상기 수신 데이터의 레벨을 조정하기 위한 제 2 드라이버를 더 포함하는 모바일 장치.
직렬 클록 라인과 직렬 데이터 라인을 사용하여 외부와 통신하는 슬레이브 장치; 그리고
상기 직렬 클록 라인을 사용하여 상기 슬레이브 장치에 클록 신호를 전달하고, 상기 직렬 데이터 라인을 통해 상기 슬레이브 장치와 통신하는 마스터 장치를 포함하되,
상기 마스터 장치는 상기 직렬 데이터 라인에서 교환되는 데이터의 전달 방향에 따라 상기 클록 신호의 주파수를 가변하고,
상기 슬레이브 장치는:
상기 직렬 클록 라인으로 전달되는 상기 클록 신호에 응답하여 상기 직렬 데이터 라인으로 전달되는 송신 데이터를 수신하는 제 3 플립플롭;
상기 직렬 클록 라인으로 전달되는 상기 클록 신호에 응답하여 수신 데이터를 상기 직렬 데이터 라인으로 전달하는 제 4 플립플롭을 포함하는 모바일 장치.
제 12 항에 있어서,
상기 제 3 플립플롭은 반전된 상기 클록 신호에 트리거되어 상기 송신 데이터를 수신하는 모바일 장치.
제 12 항에 있어서,
상기 슬레이브 장치는, 상기 송신 데이터에 포함되는 쓰기 데이터가 기입되는 레지스터 셋을 포함하는 기능 블록을 포함하는 모바일 장치.
양방향 직렬 데이터 라인 및 단방향 직렬 클록 라인으로 연결되는 마스터 장치 및 슬레이브 장치를 포함하는 모바일 장치의 인터페이싱 방법에 있어서:
상기 마스터 장치가 상기 슬레이브 장치로의 접근 요청을 검출하는 단계;
상기 마스터 장치가 상기 접근 요청이 쓰기 요청인지 또는 읽기 요청인지를 결정하는 단계;
상기 결정된 접근 요청이 상기 읽기 요청에 대응하는 경우, 상기 마스터 장치가 상기 단방향 직렬 클록 라인으로는 제 1 주파수의 클록 신호를, 상기 양방향 직렬 데이터 라인으로는 상기 제 1 주파수의 상기 클록 신호에 동기하여 읽기 명령어를 전송하는 단계;
상기 마스터 장치가 상기 단방향 직렬 클록 라인으로 제 2 주파수의 상기 클록 신호를 전송하고, 상기 제 2 주파수의 상기 클록 신호를 사용하여 상기 양방향 직렬 데이터 라인으로 전달되는 읽기 데이터를 수신하는 단계; 그리고
상기 마스터 장치가 상기 단방향 직렬 클록 라인으로 제 2 주파수의 상기 클록 신호를 전송하고, 상기 제 2 주파수의 상기 클록 신호를 사용하여 상기 양방향 직렬 데이터 라인으로 전달되는 상태 데이터 또는 디버깅 데이터를 수신하는 단계를 포함하되,
상기 제 1 주파수는 상기 제 2 주파수보다 높은 인터페이싱 방법.
제 15 항에 있어서,
상기 결정된 접근 요청이 상기 쓰기 요청에 대응하는 경우, 상기 마스터 장치는 상기 단방향 직렬 클록 라인으로 상기 제 1 주파수의 상기 클록 신호를 전송하고, 상기 양방향 직렬 데이터 라인으로는 상기 제 1 주파수의 상기 클록 신호에 동기하여 쓰기 명령어 및 쓰기 데이터를 전송하는 단계를 더 포함하는 인터페이싱 방법.
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