JP2005202628A - メモリ制御装置、メモリ制御方法およびメモリ制御プログラム - Google Patents

Abstract

【課題】多ビットのメモリに対してのアクセス（書き込み、読み出し、書き込み／読み出し）を高速に行うことができるようにする。
【解決手段】差分計算部６３は、データ保持レジスタ５０に一時記憶されたデータを、１まとまりとなる処理単位毎に、ＬＵＴ６１に保持される複数のパターン情報のそれぞれに基づいて読み出し、直前に読み出したデータとの差分を算出して、同じ差分が連続する場合が多いパターン情報を特定する。この特定したパターン情報を用いて、データ保持レジスタ５０から読み出されるデータについて、出力データ生成部２０において、直前に読み出されたデータとの差分情報を検出し、差分情報が同じであると判別した区間において、周波数制御回路１１において生成する書き込みのためのクロック信号を高速化する。
【選択図】図１

Description

この発明は、多ビットメモリに対してアクセス（書き込み、読み出し、書き込み／読み出し）を行う種々の電子機器に適用されるメモリ制御装置、メモリ制御方法およびメモリ制御プログラムに関する。

例えば、メモリへのデータの記録速度を向上させるなどのために、バス帯域を向上させるには、クロック周波数を上げる、バス幅を広げるというのが一般的である。しかし、クロック周波数を上げる場合には、消費電力増加や輻射の問題が発生する。また、クロック周波数を上げる場合には、クロックスキュー（クロック信号の到達時間差）やデバイスの仕様であるＡＣスペック（セットアップタイム及びホールドタイム）の観点から容易ではない。また、バス幅を広げるのも、ＬＳＩのピン数の増加を生み容易な解決手段にならない。

従来、シリアルバス転送に関しては、後に記す特許文献１に開示されているようなシステムがあり、転送データが変化しない場合は、デバイスのＡＣスペック（セットアップ及び、ホールドタイム）の影響がなくなるので、書き込みクロックスピードを上げるという技術が提案されている。
特開平１１−２５０００６号公報

ところで、携帯電話端末、カメラ付き携帯電話端末、デジタルカメラ、ＰＤＡ（Personal Digital Assistant）、パーソナルコンピュータなどの種々の電子機器には、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random access Memory）などが搭載され、これを多ビットメモリとして用いて、画像データ、音声データ、テキストデータ、グラフィックスデータ、プログラムデータなどの種々のデータを記録することが行われている。

しかしながら、特許文献１に記載の技術は、シリアル転送には有効であるが、上述のような種々の電子機器に搭載される多ビットのメモリの制御（多ビットのデータ転送制御）については、十分な効果（十分なバス帯域の向上）が望めない場合がある。

すなわち、データ転送処理の信頼性の確保などの観点からメモリ等のデバイスのＡＣスペックにおいては、アクセス禁止区間が設けられる。例えば、立ち上がりクロックで同期して動作するシステムにおいては、図１１Ｂに示すように、クロックの立ち上がりに対して、(区間ｔ１＋区間ｔ２)の間ではデータが変化してはいけないという規格（ＡＣスペック）が定められている。ここで、区間t１はセットアップタイム、区間t２はホールドタイムと呼ばれる。

したがって、図１１Ａにおいて、データ０ｘ００、０ｘ０１、０ｘ０８、０ｘ０４が示すように、１６進数１バイトの書き込みデータが供給され、これを図１１Ｂに示したクロック信号に基づいて、メモリに記録する場合には、図１１Ｃに示したように、区間ｔ２の直後のタイミングで各書き込みデータがメモリに記録されることになる。なお、この明細書において、０ｘ００、０ｘ０１のように記載された場合の０ｘは、後に続く０〜９、Ａ〜Ｆからなる文字列が１６進数であることを示している。

そして、図１２Ａにおいては、０ｘ００、０ｘ０１、０ｘ０１、０ｘ０４というように、同じデータ０ｘ０１が２回続く場合がある。このように、同じデータが連続する部分では、図１２Ｂに示したように、クロック信号の周波数を上げることができる。これにより、図１２Ｃに示したように、同じデータが連続する部分では、クロック信号を速くして、データを高速に処理することが可能になると考えられる。しかし、シリアル転送と違い、多ビットのメモリ制御に、上記の特許文献１に記載の技術を適用した場合は以下のような問題点がある。

１．多ビットのデータ転送（パラレルデータ転送）の場合には、同一データを続けてメモリに書き込むという現象が稀である。つまり、転送するデータが、「０」か「１」かの１ビットずつのシリアル転送の場合と異なり、多ビットのデータ（パラレルデータ）の場合には、同一の多ビットのデータの発生確率が低くなるので、クロック信号の周波数を上げることが可能な場合がシリアル転送の場合に比べ極端に減少する。

２．多ビットのデータをメモリに記録する場合、メモリ上の記録位置を示すアドレス情報と、記録しようとする書き込みデータとの両方をメモリに対して供給しなければならず、書き込みデータの効率転送だけを実現しても、データ転送の高速化を図ることができない。

３．上記の特許文献１に記載の技術は、書き込み（ライト）方向だけにしか適用できない。すなわち、書き込み方向に関しては、次の書き込みデータを把握できるため、クロックの制御は可能である。しかし、読み出し（リード）方向に関しては、次の読み出しデータを把握できないため（読み出してみないとどのようなデータか分からないため）、読み出しのためのクロック信号の周波数制御ができない。

以上のことにかんがみ、この発明は、上記問題点を解決し、多ビットのメモリに対してのアクセス（書き込み、読み出し、書き込み／読み出し）を高速に行うことができるようにするための装置、方法、プログラムを提供することを目的とする。

上記課題を解決するため、請求項１に記載の発明のメモリ制御装置は、
１つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードを備えたメモリ装置用の制御装置であって、
処理対象のデータを一時的に保持する第１の保持手段と、
前記１まとまりのデータの処理順序を示す１つ以上のパターン情報を保持する第２の保持手段と、
前記第１の保持手段から前記１まとまりとなる処理単位毎に、前記第２の保持手段の前記パターン情報のそれぞれを用いてデータを読み出し、その直前に読み出したデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定する特定手段と、
前記特定手段により特定された前記パターン情報に応じて前記第１の保持手段から読み出されるデータの供給を受けて、その直前に供給されたデータとの差分情報を検出する検出手段と、
前記検出手段からの前記差分情報の供給を順次に受けて、その直前に供給された前記差分情報と同じか否かを判別する判別手段と、
前記判別手段からの判別結果が、前記差分情報が同じであることを示している場合に、前記差分情報の前記メモリ装置への書き込みのためのクロック信号を高速化する第１の周波数制御手段と
を備えることを特徴とする。

この請求項１に記載の発明のメモリ制御装置によれば、第１の保持手段に保持される処理対象のデータは、まず、特定手段により、１まとまりとなる処理単位毎に、第２の保持手段に保持される複数のパターン情報のそれぞれが用いられて読み出され、直前に読み出されたデータとの差分が算出されて、同じ差分が連続する場合が多いパターン情報が特定される。

そして、特定手段により特定されたパターン情報に基づいて、第１の保持手段から読み出されるデータの供給を受ける検出手段により、直前に読み出されたデータとの差分情報が検出される。そして、検出手段からの検出結果に基づいて、判別手段により連続する差分情報が同じであると判別された区間において、第１の周波数制御手段により書き込みのためのクロック信号が高速化（速くなるように）される。

このように、差分が同じ（均一）になる部分が多くなる処理順序を示すパターン情報が特定手段により特定され、この特定されたパターン情報に基づいて第１の保持手段から読み出されるデータから書き込みデータとなる差分情報が形成されて、この差分情報が連続して同じ（均一）になる区間において、第１の周波数制御手段により書き込みのためのクロック信号が速くなるようにされる。これにより、書き込み時のデータのメモリ装置への高速転送が可能にされ、バス帯域を向上させるようにして、データの書き込みを迅速に行うことができるようにされる。

また、請求項２に記載の発明のメモリ制御装置は、請求項１に記載のメモリ制御装置であって、
前記特定手段からの特定された前記パターン情報と前記差分情報の書き込み開始位置を示すアドレス情報とを関連付けて保持する第３の保持手段と、
前記第３の保持手段に保持されている情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御手段と、
前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元手段と
を備えることを特徴とする。

この請求項２に記載の発明のメモリ制御装置によれば、特定手段により特定されたパターン情報とバーストモード時の各まとまりの書き込みアドレス（スタートアドレス）とが、第３の保持手段により関連付けられて記憶される。この第３の保持手段に記憶された情報が用いられて、メモリ装置に記憶された差分情報が書き込み時と同じ態様で制御手段により読み出され、復元手段により復元される。

これにより、バーストモード記録される差分情報を記録時と同じ態様で読み出して、これを元の形式の処理対象のデータに復元し、これを処理回路に入力するなどのことができるようにされる。すなわち、データのメモリ装置への高速記録を実現すると共に、記録されたデータの適正な利用をも確実に行うことができるようにされる。

また、請求項３に記載の発明のメモリ制御装置は、請求項２に記載のメモリ制御装置であって、
前記特定手段は、算出した前記差分が同じである区間を示す同一区間情報を形成することができるものであり、
前記第３の保持手段は、前記特定手段からの前記同一区間情報を前記パターン情報と前記アドレス情報とに関連付けて保持するものであり、
前記第３の保持手段に保持されている前記同一区間情報に基づいて、差分情報が同じ区間の差分情報を読み出す場合に、前記メモリ装置への読み出しのためのクロック信号を高速化する第２の周波数制御手段と
を備えることを特徴とする。

この請求項３に記載の発明のメモリ制御装置によれば、第３の保持手段は、記録時において検出される差分が同じ（均一）になる区間を示す同一区間情報をもパターン情報やスタートアドレスと関連付けて記憶することができるようにされる。この第３の保持手段の同一区間情報が用いられて、差分が同じとなる区間の差分情報を読み出す場合に、その区間においては、第２の周波数制御手段により、読み出しのためのクロック信号が高速となるようにされる。

これにより、第３の保持手段に保持される同一区間情報に基づいて、差分情報の読み出し処理をも高速に行うことができるようにされる。したがって、読み出し時のデータのメモリ装置からの高速転送が可能にされ、バス帯域を向上させるようにして、データの読み出しを迅速に行うことができるようにされる。

また、請求項４に記載の発明のメモリ制御装置は、
１つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードが用いられ、
前記１まとまりとなるデータの処理順序を示す複数のパターン情報のそれぞれ毎に、前記パターン情報に基づいて処理対象のデータを順次に取り込み、その直前に取り込んだデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定し、
この特定したパターン情報にしたがってデータを取り込むようにし、その直前に取り込んだデータとの差分情報を検出して、この差分情報を記録データとして記録した読み出し専用メモリ装置のためのメモリ制御装置であって、
特定された前記パターン情報と前記差分情報の書き込み位置を示すアドレス情報とを関連付けて保持している保持手段と、
前記保持手段に保持されている情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御手段と、
前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元手段と
を備えることを特徴とする。

この請求項４に記載の発明のメモリ制御装置によれば、読み出し専用のメモリ装置には、バーストモードでデータが記録されているが、以下のように、特定されるパターン情報にしたがって処理された差分情報が記録されている。

すなわち、書き込み対象のデータが、１まとまりとなる処理単位毎に、予め決められた複数のパターン情報のそれぞれが用いられて取り込まれ、その直前に取り込まれたデータとの差分が算出されて、同じ差分が連続する場合が多いパターン情報が特定される。この特定されたパターン情報に基づいて、順次にバッファなどから読み出される書き込み対象のデータについて、その直前に読み出されたデータとの差分情報が検出され、この差分情報が書き込みデータとして読み出し専用のメモリ装置に記録されている。

そして、保持手段には、書き込み時に用いたパターン情報とバーストモードによる各まとまりの書き込みアドレス（スタートアドレス）とが関連付けられて記録されている。この保持手段に記憶された情報が用いられて、読み出し専用のメモリ装置に記憶された差分情報が書き込み時と同じ態様で制御手段により読み出され、復元手段により復元される。

これにより、バーストモード記録される差分情報を記録時と同じ態様で読み出して、これを元の形式の処理対象のデータに復元し、これを処理回路に入力するなどのことができるようにされる。すなわち、異なるパターンで高速にバーストモード記録された差分情報を適正に読み出して利用することができるようにされる。したがって、読み出し専用メモリ（ＲＯＭ：Read Only Memory）に特化したメモリ制御装置が実現される。

また、請求項５に記載の発明のメモリ制御装置は、請求項４に記載のメモリ制御装置であって、
前記保持手段は、前記パターン情報の特定時において得られる前記差分が同じである区間を示す同一区間情報を前記パターン情報と前記アドレス情報とに関連付けて保持しているものであり、
前記保持手段に保持されている前記同一区間情報に基づいて、差分情報が同じ区間の差分情報を読み出す場合に、前記メモリ装置への読み出しのためのクロック信号を高速化する周波数制御手段
を備えることを特徴とする。

この請求項５に記載の発明のメモリ制御装置によれば、保持手段は、データの記録時において検出される差分が同じ（均一）になる区間を示す同一区間情報をもパターン情報やスタートアドレスと関連付けて記憶することができるようにされる。この保持手段の同一区間情報が用いられて、差分が同じとなる区間の差分情報を読み出す場合に、その区間においては、周波数制御手段により、読み出しのためのクロック信号が高速となるようにされる。

これにより、読み出し専用メモリからの差分情報であるデータを、第１の保持手段に保持される同一区間情報に基づいて、高速に読み出すことができるようにされる。したがって、読み出し専用メモリ装置からのデータの読み出しの高速化を実現することができる。

この発明によれば、多ビットのメモリに対するアクセス（データの書き込みとデータの読み出しの一方あるいは両方）の高速化を図ることができる。特に、画像データのように、隣接する処理単位毎の多ビットデータの差分が均一となる部分の多いデータについては、高速化の効果をより顕著に発揮することができる。このため、携帯電話端末、カメラ付き携帯電話端末、デジタルカメラ、デジタルビデオカメラ、ＰＤＡ、パーソナルコンピュータなどの電子機器における多ビットメモリへのアクセスの高速化を実現することができる。

以下、図を参照しながら、この発明による装置、方法、プログラムの一実施の形態について説明する。

［メモリ制御システムの構成］
図１は、この発明が適用されて構成されたこの実施の形態のメモリ制御システム（メモリ制御装置）１０を説明するためのブロック図である。この実施の形態のメモリ制御システム１０は、バスラインからの多ビットのデータ（パラレルデータ）の供給を受けて、これを多ビットのメモリ装置４０のメモリに書き込んだり、また、メモリ装置部４０のメモリに記録されている多ビットのデータを読み出して、これをバスラインに送出したりすることができるものである。

この実施の形態において、メモリ装置４０は、例えば、ＳＤＲＡＭを備えるものである。また、メモリ装置４０は、バーストモードを有するものである。バーストモードは、例えば、６４ビット単位などのように、予め決められたビット数のデータ（多ビットのデータ）を記録する場合に、最初の多ビットのデータの供給時において、メモリ上の記録位置を示すアドレスの提供を受け、その後においては、アドレスの提供は受けることなく、メモリ装置内でアドレスを生成するようにして、順次に供給される予め決められた複数個分の多ビットのデータを１まとまりのデータとして連続して記録することができるものである。

このバーストモードを用いることにより、データ転送の効率化を図ることができる。そして、以下に説明する実施の形態において、メモリ装置４０は、予め決められたビット数の多ビットのデータ（例えば、６４ビットのデータ）を４回連続して供給を受けて、これを順次に記録することが可能な４バーストアクセスを可能にするバーストモードを有するものとして説明する。そして、以下に説明するこの実施の形態のメモリ制御システム１０は、メモリ装置４０が有するバーストモードに対応した制御ができるものである。

図１に示すように、この実施の形態のメモリ制御システム１０は、周波数制御回路１１、制御信号生成部１２、アドレス生成部１３、出力データ生成部２０、入力データ生成部３０、データ保持レジスタ５０、エントロピー計算部６０からなっている。出力データ生成部２０は、更に、比較器２１、ラッチ部２２、ＡＬＵ(Arithmetic Logic Unit)２３、エンコード部２４、ラッチ部２５、比較器２６から構成され、入力データ生成部３０は、比較器３１、ラッチ部３２、ＡＬＵ３３、デコード部３４から構成される。また、エントロピー計算部６０は、ＬＵＴ（Look Up Table）６１、エントロピー保持レジスタ６２、差分計算部６３から構成される。

周波数制御回路１１は、可変周波数発生回路であり、メモリ制御システム１０に外部から入力される基準クロック信号に基づいて、任意の周波数のクロック信号ＣＬを形成し、これをメモリ装置４０に供給するものである。そして、この実施の形態の周波数制御回路１１は、詳しくは後述もするように、出力データ生成部２０の比較器２６からの情報やエントロピー計算部６０の差分計算部６３からの情報に基づいて、出力するクロック信号ＣＬの周波数を調整することができるものである。

制御信号生成部１２は、図示しないメインコントローラやエントロピー計算部６０の差分計算部などからの情報に応じてメモリ装置４０に供給する種々の制御信号（コマンド信号）ＣＴを生成するものである。また、アドレス生成部１３は、図示しないメインコントローラやエントロピー計算部６０の差分計算部などからの情報に応じて、メモリ装置４０に供給するアドレス情報を生成するものである。

データ保持レジスタ５０は、メインメモリであるメモリ装置４０の前段に配置されて２次的に使用されるメモリであり、例えば、数百キロバイト以上の記憶容量を有するキャッシュメモリである。そして、バスラインを通じてメモリ制御システム１０に供給されるデータは、データ保持レジスタ５０を介して、エントロピー計算部６０、出力データ生成部２０に供給され、また、メモリ制御システム１０からバスラインへのデータの送出もデータ保持レジスタ５０を介して行われる。

エントロピー計算部６０は、書き込みデータの状態を把握し、メモリ装置４０において書き込みデータをバーストモードで記録する場合に、所定数の多ビットのデータをどのような順番で記録するのが一番効率的であるかを検出して、これに応じて書き込み処理を制御する共に、書き込み時の情報に基づいて、メモリ装置４０からのデータの読み出しをも制御する。

なお、上述もしたように、この実施の形態のメモリ装置４０は、いわゆる４バーストアクセスのバーストモードを備えたものであるので、この実施の形態において、エントロピー計算部６０は、１まとまりとなる４個分の多ビットのデータの処理順序を制御するようにするものである。

そして、このエントロピー計算部６０の機能により、メモリ制御システム１０からメモリ装置４０へのデータ転送の高速化を向上させると共に、メモリ装置４０からメモリ制御システム１０へのデータ転送の高速化をも図ることができるようにしている。すなわち、エントロピー計算部６０は、メモリ制御システム１０とメモリ装置４０間の双方向のデータ転送の高速化を図るためのものである。

出力データ生成部２０は、エントロピー計算部６０の差分計算部６３からの指示に応じて、データ保持レジスタから読み出される多ビットの書き込みデータの供給を受けて、隣接する多ビットのデータ間の差分が均一か否かを判別し、これに基づき周波数制御回路１１が生成するクロック信号ＣＬの周波数を制御すると共に、メモリ装置４０のメモリに実際に書き込むことになる書き込みデータＤＴを生成し、これをメモリ装置４０に対して出力するものである。すなわち、出力データ生成部２０は、周波数制御回路１１において生成される書き込み時のクロック信号ＣＬを調整すると共に、バスライン（処理システム）からの書き込みデータを処理してメモリ装置４０に出力するものである。

入力データ生成部３０は、エントロピー計算部６０の差分計算部６３からの情報に応じて動作する周波数制御回路１１、制御信号生成部１２、アドレス制御部１３のそれぞれからの信号に基づいて、メモリ装置４０から読み出された多ビットのデータＤＴの供給を受けて、これからバスラインに送出（入力）する形式の多ビットのデータを復元し、これをバスラインに送出するものである。すなわち、入力データ生成部３０は、メモリ装置４０から読み出された多ビットのデータを処理してバスライン（処理システム）に入力するものである。

そして、上述した各部が協働することにより、メモリ装置４０へのデータの書き込み処理、および、メモリ装置４０からのデータの読み出し処理の高速化を実現するようにしている。

［書き込み時の動作について］
次に、この実施の形態のメモリ制御システム１０の動作について説明する。まず、メモリ装置４０への書き込み（ライト）動作の概要について説明する。

バスラインからメモリ制御システム１０に供給される所定ビット数の多ビットのデータは、データ保持レジスタ５０に溜められる。メモリ装置４０に転送可能なサイズ（量）までデータが溜まった時点で、エントロピー計算部６０の差分計算部６３は、ＬＵＴ６１で規定される読み出し順番に従って、データ保持レジスタ５０から所定ビット数の多ビットのデータを読み出す。ここで、ＬＵＴ６１に格納されている情報は、上述のように読み出し順番を指示するためのパターン情報であり、バーストモード時において、連続して書き込む書き込みデータについてのアクセス順序の種類（バーストアクセスの種類）に対応して予め決められるものである。

図２は、この実施の形態のメモリ制御システム１０のＬＵＴ６１に格納されているデータ保持レジスタ５０からのデータの読み出し順番を示すパターン情報の一例を説明するための図であり、バーストアクセスの種類をも示す図である。上述もしたように、メモリ装置４０は、バーストモードと呼ばれる連続データアクセスモードを有するものである。

この実施の形態のメモリ装置４０は、スタートアドレスの下位２ビットと、モード情報（シーケンシャルモード若しくは、インターリーブモードの別を示す情報）の提供を受けることにより、メモリ装置４０で内部的にアドレスを生成し、連続して供給される予め決められた個数分（この実施の形態においては４個）の多ビットの書き込みデータを連続して記録することができるものである。

４バーストアクセスのバーストモードを備えるこの実施の形態のメモリ装置４０を制御するメモリ制御システム１０は、メモリ制御システム１０に供給された順番に応じて、０、１、２、３というように順番付けされる１かたまりの４つの連続する多ビットのデータをバーストモードで記録する場合、図２に示したように、８つのシーケンスのうちのいずれかに対応することができるようになっている。

そして、メモリ装置４０においては、図２に示したように、例えば、書き込み位置を示すスタートアドレスの下位２ビットが「０１」の時においては、シーケンシャルモードでは、１、２、３、０の順に内部アドレスを生成し、インターリーブモードでは、１、０、３、２の順に内部アドレスを生成することになる。また、スタートアドレスの下位２ビットが「１１」の時には、シーケンシャルモードでは、３、０、１、２の順に内部アドレスを生成し、インターリーブモードでは、３、２、１、０の順に内部アドレスを生成することになる。

なお、図２に示したように、スタートアドレスの下位２ビットが「００」の時には、シーケンシャルモード、インターリーブモードとも、０、１、２、３の順に内部アドレスを生成し、また、スタートアドレスの下位２ビットが「１０」の時には、シーケンシャルモード、インターリーブモードとも、２、３、０、１の順に内部アドレスを生成するので、この重複部分を除けば、４バーストアクセスにおけるアクセスの種類（アクセスパターン）は６種類ということになる。

そして、この図２に示す情報がパターン情報として、図１に示したエントロピー計算部６０のＬＵＴ６１に格納されている。そして、上述もしたように、エントロピー計算部６０の差分計算部６３は、ＬＵＴ６１に格納されている図２に示した６つのシーケンスのそれぞれに応じた順番で、データ保持レジスタ５０に保持されているバスラインからの多ビットのデータを読み出して、新たに読み出した多ビットのデータ（今回のデータ）とその直前に読み出した多ビットのデータ（前回のデータ）との差分を計算し、その結果を保持するようにする。

なお、４つの多ビットのデータの内、最初に読み出された多ビットのデータの場合には、例えば、ゼロデータとの差分演算を行うようにしてもよいし、最初に読みされた多ビットのデータそのままを、最初の差分値として用いるようにしてもよい。そして、結果としては、１まとまりとされる４つの多ビットのデータを対象として、１番目から４番目までの４つの差分値が得られることになる。

差分計算部６３は、バーストモードにおいての１まとまりとなる４つの多ビットのデータ毎に、ＬＵＴ６１に保持されている図２に示した６つのシーケンス（読み込み順番）の全てに関して上述のように差分の計算を行う。そして、差分計算部６３は、計算結果から、ＬＵＴ６１に規定されている読み込み順番（図２に示した６種類のシーケンス（処理順序））を示すパターン情報のうちで、差分情報の分布が一番均一になるシーケンスを示すパターン情報を決定（特定）し、決定情報をエントロピー保持レジスタ６２に記録する。

なお、この実施の形態においては、以下に説明するように、決定情報は、メモリアドレスの下位２ビットの情報とアドレッシングモードとにより、パターン情報を特定するようにし、エントロピーモードにより、差分値の状態（差分値の分布状態）を示すようにしている。

図３に、差分計算部６３からの決定情報を格納するエントロピー保持レジスタ６２のデータ構造を示す。データ構造は、メモリアドレス、アドレッシングモード、エントロピーモードからなる。

上述もしたように、メモリアドレス（特に下位２ビット）及び、アドレッシングモード（「０」がシーケンシャルモード、「１」がインターリーブモード）によって、パターン情報の別が示される。すなわち、図２に示した６つのシーケンスの内のどのシーケンスでデータ保持レジスタ５０からデータを読み出し、バーストモードアクセスを行うようにしたかが分かるようになっている。

また、エントロピーモードは、連続データの差分値の状態を示しており、図３に示したように、例えば、「００」の時は、２番目、３番目、４番目の差分値が同一（均一）であることを示し、「１０」の時は、１番目、２番目、３番目、４番目の差分値が異なっていることを示している。同様に、エントロピーモードが「０１」の時は、２番目と３番目の差分値が同一（均一）であり、「１１」の時には、３番目と４番目の差分値が同一（均一）であることを示している。

また、差分計算部６３で得られた決定情報は、図１に示したように、制御信号生成部１２、アドレス生成部１３及び、データ保持レジスタ５０に送信される。制御信号生成部１２及び、アドレス生成部１３は、決定情報をメモリ装置４０に付与し、また、データ保持レジスタ５０は、差分計算部６３からの決定情報により示されるパターン情報に従って順番に、出力データ生成部２０に多ビットのデータを送信する。

具体的には、制御信号生成部１２は、各種のコマンド信号を生成して、これをメモリ装置４０に供給するが、決定情報に応じたアドレッシングモードをも供給するようにする。また、アドレス生成部１３は、決定情報のメモリアドレスをメモリ装置４０に供給するようにする。そして、周波数制御回路１１は、書き込み時に用いられる所定の周波数のクロック信号ＣＬを生成して、これをメモリ装置４０に供給するので、データの書き込み処理を行うことが可能とされる。そして、メモリ装置４０のメモリに書き込まれるデータ（書き込みデータ）は、出力データ生成部２０において、以下のようにして生成される。

データ保持レジスタ５０からの多ビットのデータは、出力データ生成部２０の比較器２１、ラッチ部２２、ＡＬＵ２３に供給される。ラッチ部２２は、これに供給された多ビットのデータを保持するが、新たに多ビットのデータが供給される毎に、先に供給されて保持している多ビットのデータを出力して、比較器２１と、ＡＬＵ２３とに供給する。

そして、次の多ビットのデータがデータ保持レジスタ５０から供給されると、上述のように、１つ前のアドレスにおいて供給された多ビットのデータ（前回のデータ）がラッチ部２２から比較器２１とＡＬＵ２３とに供給されるので、比較器２１は、ラッチ部２２からの前回のデータとデータ保持レジスタ５０からから最新に供給された多ビットのデータ（今回のデータ）とを比較して大小関係を判別し、その判別結果をＡＬＵ２３とエンコード部２４とに供給する。すなわち、比較器２１は、データの供給タイミング毎に、前回供給された多ビットのデータ（前回のデータ）と今回供給された多ビットのデータ（今回のデータ）とを比較して、その大小関係を判別するものである。

ＡＬＵ２３は、比較器２１からの大小関係の判別結果に基づいて、ラッチ部２２からの前回のデータよりデータ保持レジスタ５０から最新に供給された今回のデータが大きい場合は、加算方向（増加方向）の差分値情報を計算し、また、ラッチ部２２からの前回のデータよりデータ保持レジスタ５０から最新に供給された今回のデータが小さい場合は、減算方向（減少方向）の差分値情報を計算する。ＡＬＵ２３で計算された差分値情報は、エンコード部２４に供給される。

エンコード部２４は、比較器２１から出力される大小関係の判別結果と、ＡＬＵ２３から出力される差分値情報をパッキングして、差分情報を形成し、これをラッチ部２５と比較器２６とに供給すると共に、メモリ装置４０にも供給して書き込む（記録する）ようにする。このように、デコード部３４において形成される差分情報は、実際にメモリ装置４０のメモリに書き込む書き込みデータＤＴとなるものである。

なお、この実施の形態において、エンコード部２４において形成される書き込みデータＤＴである差分情報は、図４に示す構造を持つ。図４に示すように、エンコード部２４において形成される書き込みデータＤＴは、比較情報部と差分情報部から成り、上述もしたように、一つ前のアドレスの多ビットのデータ（前回のデータ）との差分情報を表す。比較情報部は、１ビットで構成され、例えば、「０」の場合は加算方向、「１」の場合は減算方向を示す。また、差分情報部は、比較情報部の加減算の方向に対応した差分値情報で構成される。なお、書き込みデータは、図６に示した形式のものに限るものではなく、その他、必要な情報を付加するようにしてももちろんよい。

そして、ラッチ部２５は、エンコード部２４からの差分情報である書き込みデータＤＴを保持するものであるが、次の差分情報（書き込みデータＤＴ）が供給された時には、先に保持している差分情報（前回の書き込みデータＤＴ）を比較器２６に供給する。ここで、ラッチ部２５から出力される差分情報である前回供給された書き込みデータを書き込みデータＤＴｚとし、最新にエンコード部２４から供給された差分情報である今回供給された書き込みデータを書き込みデータＤＴｋとする。

比較器２６は、ラッチ部２５からの前回の書き込みデータＤＴｚと、エンコード部２４からの今回形成した書き込みデータ（今回の書き込みデータ）ＤＴｋとを比較し、その比較結果を周波数制御回路１１に供給する。なお、比較器２６から周波数制御回路１１に供給される比較結果は、増減の方向、差分情報（差分値情報）の双方が同一の場合には「１」、異なる場合には「０」というような１ビットの情報である。

周波数制御回路１１は、比較器１１からの比較結果が、前回の書き込みデータＤＴｚと今回の書き込みデータＤＴｋが同じであることを示しているときには、書き込みデータＤＴは変化していないということなので、通常よりも高い周波数のクロック信号ＣＬを形成し、これをメモリ装置４０に供給する。

また、周波数制御回路１１は、比較器１１からの比較結果が、前回の書き込みデータＤＴｚと今回の書き込みデータＤＴｋが異なることを示しているときには、書き込みデータＤＴは変化したということなので、通常の周波数のクロック信号ＣＬを形成し、これをメモリ装置４０に供給する。

これにより、内容が同じ書き込みデータが連続する部分においては、クロック信号ＣＬの周波数を通常よりも速くすることによって、バス帯域を向上させるようにし、書き込みデータＤＴのメモリ装置４０への書き込み（記録）を迅速に行うことができるようにしている。もちろん、隣接する書き込みデータが異なる場合には、クロック信号ＣＬは通常の周波数となるようにされるので、書き込みデータを通常通りに記録することができる。

なお、ラッチ部２２の初期値は、ゼロに設定してあり、データ保持レジスタ５０からの一番目のデータは、ラッチ部２２のデータゼロと比較されることになる。また、この実施の形態のメモリ装置４０は、上述もしたように、４バーストアクセスのバーストモードでデータの記録を行うようにしており、１まとまりとされる各４つ分の多ビットのデータの最初のデータとの比較や差分値の算出は、規定値ゼロとの間で行われる。

また、バスラインのバス幅（データ幅）は、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、２５６ビット、５１２ビット、…と種々の場合があり、メモリ制御システム１０とメモリ装置４０とを接続するデータラインの幅（データ幅）も同様に、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、２５６ビット、５１２ビット、…と種々の場合がある。

そして、バスラインのバス幅とメモリ制御システム１０とメモリ装置４０間のデータラインの幅とが異なっている場合であっても、キャッシュメモリであるデータ保持レジスタ５０を備えることによって、所定の処理単位毎（所定のビット数毎）にデータを読み出して処理することができるようにされる。

［供給されるデータと生成したデータの例について］
次に、図５、図６を参照しながら、この実施の形態のメモリ制御システム１０に対してデータ保持レジスタを通じて供給されるバスライン入力データの例と、これをこの実施の形態のメモリ制御システム１０において処理することにより生成した書き込みデータとについて具体的に説明する。

図５は、この実施の形態のメモリ制御システム１０への２種類のバスライン入力データの例を説明するための図であり、図６は、図５に示した２種類のバスライン入力データのそれぞれをメモリ制御システム１０で処理して形成した書き込みデータを説明するための図である。なお、図５、図６の双方の図とも、Ｘ軸がアドレス情報を示し、Ｙ軸がデータ値を示している。

図５に示すように、等差の増加方向のデータＮＤｔ１、等差の増加及び減少の複合データＮＤｔ２の２種類のデータのそれぞれをバスライン入力データとしてこの実施の形態のメモリ制御システム１０で処理すると、バスライン入力データＮＤｔ１、ＮＤｔ２のそれぞれは、図６に示したように、均一な差分情報に変換され、データ値が固定される。

すなわち、図５に示した等差の増加方向のデータＮＤｔ１をメモリ制御システム１０で処理すると、図６において、差分情報（書き込みデータ）ＤＴ１に示すように、２番目のアドレス以降は均一なデータとなる。また、図５に示した等差の増加方向と減少方向との複合入力データＮＤｔ２をメモリ制御システム１０で処理すると、図６において、差分情報（書き込みデータ）ＤＴ２が示すように、全範囲で均一なデータとなる。

したがって、図５、図６を比較すると分かるように、図５に示した等差増加方向のバスライン入力データＮＤｔ１をこの実施の形態のメモリ制御システム１０で処理すると、上述のようにして得られる差分情報は、図６において実線で示したデータＤＴ１が示すように、バーストモードで記録する１まとまりのデータの２番目以降については均一になるので、処理順序を変更することも無く、アドレスの変化方向も増加方向の単一方向となる。図６において、等差的に変化するアドレス情報０ｘ００→０ｘ０１→０ｘ０２→０ｘ０３は、実線で示した等差増加方向のバスライン入力データＮＤｔ１を処理して得られる差分情報ＤＴ１に対応するものである。

これに対して、図５に示した等差の増加及び、減少の複合のバスライン入力データＮＤｔ２をこの実施の形態のメモリ制御システム１０で処理すると、上述のようにして得られる差分情報は、図６において、点線で示したデータＤＴ２が示すように、処理順序が変更されることにより（アドレスを増加減少させるように調整されることにより）、差分情報が均一になるようにされる。図６において、増減するように変化するアドレス情報０ｘ０１→０ｘ００→０ｘ０３→０ｘ０２は、点線で示した等差増加方向のバスライン入力データをＮＤｔ２処理して得られる差分情報ＤＴ２に対応するものである。

このように、この実施の形態のメモリ制御システム１０においては、バーストモードにより処理する１まとまりのデータの処理順序を調整することにより（アドレスの増加減少を調整することにより）、差分情報が均一になるようにさせ、書き込み時のクロック信号ＣＬを高速化可能な区間を多く作りだすようにしている。これは、図２を用いて上述したバーストアクセスの種類の表のスタートアドレス「０１」、アドレッシングモード情報「１：インターリーブ」によって、バーストモードで処理する１まとまりのデータ毎に制御できるようにしている。

したがって、図５に示したいずれのバスライン入力データをメモリ装置４０のメモリに書き込む場合であっても、この実施の形態のメモリ制御システム１０においては、書き込みデータとなる差分情報が均一となる区間を効果的に設けることができる。そして、差分情報が均一になる区間においては、周波数制御回路１１において形成するクロック信号ＣＬの周波数を通常よりも速くし、バス帯域を向上させ、データを高速にメモリ装置４０に転送して、高速に記録することができる。

このように、バスラインからの書き込みデータをメモリ制御システム１０で処理することにより、データ線４１を通じて、メモリ制御システム１０からメモリ装置４０供給される書き込みデータ（差分情報）の変化を最小限に抑え、同じ書き込みデータが連続する区間においては、書き込みに用いるクロック信号ＣＬの周波数を速くし、書き込みデータを高速に転送して、メモリ装置４０のメモリに迅速に書き込むことができるようにしている。

また、図５、図６を用いて説明したように、バスラインから供給される多ビットのデータが同一内容のデータ（均一データ）である場合だけでなく、バスラインから供給される多ビットのデータが等差的に増加する部分、および、等差的に減少する部分の双方においても、差分情報を均一化することができ、書き込みのためのクロック信号ＣＬの周波数を速くすることができる。すなわち、同一となることが少ない多ビットのデータについても、差分情報が同一となるデータ区間を多く出現させるようにし、データ転送を高速化を図ることができるようにされる。

このように、図１に示したメモリ制御システム１０においては、図２の情報を図１のエントロピー計算部６０のＬＵＴ６１に持ち、差分計算部６３で、最適なバーストアクセスモードを決定し、制御信号生成部１２及び、アドレス生成部１３を通じて、図２に示したどのモードを選択したのかを、メモリ装置４０に送信するのが大きな特徴の１つである。

［書き込み（ライト）動作のタイミングチャートについて］
図７は、ＳＤＲＡＭにおけるバーストモードの書き込み動作の一般的なタイミングを説明するためのタイミングチャートであり、図８は、この実施の形態のメモリ制御システム１０でＳＤＲＡＭにバーストモードを使用して書き込み動作を行った場合のタイミングチャートである。

図７において、図７Ａはクロック信号を、図７Ｂはコマンド信号（制御信号）を、図７Ｃはアドレス情報を、図７Ｄは記録対象のバスデータ（書き込みデータ）を示している。また、図８において、図８Ａはクロック信号を、図８Ｂはコマンド信号を、図８Ｃはアドレス情報を、図８Ｄは記録対象のバスデータ（書き込みデータ）を示している。

図７の従来からの一般的な動作のタイミングチャートに示すように、ＳＤＲＡＭは、２次元配列のメモリとなっているため、メモリへのアドレスは、ＲＡＳ（Row Address strobe）方向（行アドレス方向）とＣＡＳ（Column address strobe）方向（列アドレス方向）の２回与える。図７Ｂ、図７Ｃに示すように、ＳＤＲＡＭの動作規定により、Ｒｏｗ（行）アドレス発行時は、ＡＣＴ（アクティベイト）コマンドを発行し、Ｃｏｌｕｍｎ（列）アドレス発行時は、ＷＲＴ（ライト）コマンドを発行する。

そして、図７に示したように、バーストモードアクセス使用時は、ＳＤＲＡＭ（メモリ装置４０）へアドレスを与えるのは、バースト転送のスタートアドレスのみであり、最初のデータ転送以外は、ＳＤＲＡＭに与える信号はクロック信号（図７Ａ）とバスデータ（図７Ｄ）の２種類のみである。これにより、図７に示したように、バーストモードで所定の１まとまりのデータが１回のアドレスの指定により、連続して記録するようにされる。

そして、図８に示したように、この実施の形態のメモリ制御システム１０の場合には、コマンドやアドレスをメモリ装置４０に与えるタイミングは同じである。そして、以下に説明するように、図２に示したスタートアドレス（メモリアドレス）は、制御信号生成部１２を通じてメモリ装置４０に供給されるが、これは、ＷＲＴコマンドの時に与えられるＣＡＳ方向のアドレスの下位２ビットに相当する。また、シーケンシャルモードまたはインターリーブモードの設定は、ＭＲＳ（Mode Register Set）のコマンド発行時に行うようにされる。

この実施の形態のメモリ制御システム１０の場合には、上述もしたように、エントロピー計算部６０の差分計算部６３から供給される情報に基づいて、制御信号生成部１２は、ＭＲＳコマンド、ＡＣＴコマンド、ＷＲＴコマンドを形成し、これをメモリ装置４０に供給する。また、エントロピー計算部６０の差分計算部６３から供給される情報に基づいて、アドレス生成部１３は、アドレス情報を形成し、これをメモリ装置４０に供給する。また、周波数制御回路１１は、出力データ生成部２０からの情報に基づいて、記録時におけるクロック信号の調整を行うようにしている。

すなわち、この実施の形態のメモリ制御システム１０においても、図８Ｂ、図８Ｃに示すように、制御信号生成部１２がＡＣＴコマンドを発行するタイミングで、アドレス生成部１３がＲｏｗ（行）アドレスを発行する。そして、制御信号生成部１２がＷＲＴコマンドを発行するタイミングで、アドレス生成部１３がＣｏｌｕｍｎ（列）アドレスを発行し、データ線４１を通じて供給されるバスデータ、この実施の形態においては、差分情報である書き込みデータＤＴのメモリ装置４０のＳＤＲＡＭへの記録が開始される。

この場合、最初の多ビットのデータ「ｄａｔ＿１」は、初期値ゼロと比較されるので、バスデータ「ｄａｔ＿１」がそのまま記録されることになるが、図６を用いて説明したように、差分情報である書き込みデータＤＴが均一となる部分においては、クロック信号の周波数が図８Ａに示すように高速となるようにされ、差分情報である書き込みデータＤＴが高速にメモリ装置４０のＳＤＲＡＭに転送されて記録される。

そして、図７のバーストモードを用いた通常のデータ転送処理時の態様と図８に示したこの実施の形態のメモリ制御システム１０によるバーストモードを用いたデータ転送処理時の態様とを比較すると明らかなように、この実施の形態のメモリ制御システム１０を用いてバーストモードによりデータを転送する場合には、データ「ｄａｔ＿１」を転送した後においては、クロック信号ＣＬを高速にすることができるので、データ転送の高速化をさらに顕著なものとして実現することができる。

なお、バーストモードによる記録時においては、例えば、４つの書き込みデータを１つのかたまりとして記録する４バーストモード、８つの書き込みデータを１つのかたまりとして記録する８バーストモードなどのように、多ビットのデータの１かたまり毎にＳＤＲＡＭのアドレスが指示するようにされると共に、図１に示したラッチ部２２の値がゼロクリアされることになる。すなわち、メモリ装置４０におけるバースト転送の多ビットのデータのかたまり毎に、ラッチ部２２の初期値はゼロに設定される。

［読み出し時の動作について］
次に、この実施の形態のメモリ制御システム１０におけるメモリ装置４０からのデータの読み出し（リード）動作について説明する。

メモリ装置４０のＳＤＲＡＭからのデータの読み出し動作においては、バーストモードを用いたデータの書き込み時において、１回のスタートアドレスの指定によって書き込まれることになる複数個の多ビットのデータ（この実施の形態においては、４個の多ビットのデータ）がどのようなシーケンス（順番）で記録されたかを知る必要があると共に、図４に示したフォーマットで記録されているデータをバスラインから供給された形式（バスラインに送出する形式）の元のデータにデコードする必要がある。

この実施の形態のメモリ制御システム１０においては、メモリ装置４０に対してどのようなシーケンスで書き込みデータＤＴを記録したかは、エントロピー計算部６０のエントロピー保持レジスタ６２に、図３に示したデータ構造で記憶している。このエントロピー保持レジスタ６２の情報に基づいて、制御信号生成部１２における制御信号の生成、アドレス生成部１３におけるアドレス情報の生成、読み出し時のクロック信号の制御を行うと共に、デコードされた多ビットのデータのバスラインの送出順序の制御を行うようにしている。

また、図４に示した差分情報の形式でメモリ装置４０のＳＤＲＡＭに記録されているデータのデコード処理は、以下に説明するように、入力データ生成部３０において行うことになる。

すなわち、この実施の形態のメモリ制御システム１０に対して、例えば、図示しないシステムコントローラからの読み出しアドレスを含む読み出し指示が与えられると、エントロピー計算部６０の差分計算部６３は、指示された読み出しアドレスに基づいて、エントロピー保持レジスタ６２に保持されている情報を検索する。

そして、差分計算部６３は、検索の結果得られた図３に示したデータ構造を有する情報に基づいて、周波数制御回路１１、制御信号生成部１２、アドレス生成部１３のそれぞれを制御する。具体的には、差分計算部６３は、制御信号生成部１２を制御して、バーストモードでデータを読み出すようにするための種々のコマンドである制御信号ＣＴを生成するようにすると共に、アドレス生成部１３を制御して、バーストモードでデータを読み出す場合のアドレスを生成するようにする。

さらに、差分計算部６３は、検索の結果得られた図３に示した構造を持つ情報のエントロピーモードに基づいて、周波数制御回路１１を制御する。例えば、図３に示したように、エントロピーモードが「００」である区間においては、１回の読み出しアドレスの指定によって読み出される４つのデータのうち、２番目以降のデータが均一（同一）であることが分かっている。そこで、この場合には、２番目以降のデータの読み出し時において、読み出しのためのクロック信号ＣＬの周波数を速くし、メモリ装置４０を高速に動作させてデータを読み出すようにすることによって、バス帯域を広げることができるようにしている。

なお、図３に示したように、エントロピーモードが「１０」である場合には、１回の読み出しアドレスの指定によって読み出される４つのデータの全てが異なっているので、読み出しのためのクロック信号ＣＬは通常のままとする。しかし、エントロピーモードが「０１」の場合には、１回の読み出しアドレスの指定によって読み出される４つのデータのうち、２番目と３番目とが均一（同一）であることが分かっているので、この２番目のデータと３番目のデータを読み出す場合に、読み出しのクロックを速くすることができる。

同様に、エントロピーモードが「１１」の場合には、１回の読み出しアドレスの指定によって読み出される４つのデータのうち、３番目と４番目とが均一（同一）であることが分かっているので、この３番目のデータと４番目のデータを読み出す場合に、読み出しのクロックを速くすることができる。

このように、データのバーストモードによる書き込み時においてどのようなシーケンスでデータを記録したかをエントロピー保持レジスタ６２に保持していることにより、データの読み出し制御を適切に行うことができると共に、読み出し時においても、読み出しのためのクロック信号ＣＬの周波数を速くすることが可能な区間を多数設けるようにすることによって、読み出し時におけるバス帯域を広げることができるようにしている。

上述したように、周波数制御回路１１からのクロック信号ＣＬと、制御信号生成部１２からの制御信号ＣＴと、アドレス生成部１３からのアドレス情報とに応じて、メモリ装置４０のＳＤＲＡＭから記録時と同じバーストモードで、図４に示したデータ構造を有するデータが読み出される。

そして、メモリ装置４０から読み出されたデータは、データ線４１を通じて入力データ生成部３０のデコード部３４に供給される。デコード部３４は、これに供給されたデータを比較情報部の演算方向を示すデータと差分情報部の差分値情報とに分解する。そして、比較情報部の演算方向を示す情報は、比較器３１に供給され、差分情報部の差分値情報はＡＬＵ３３に供給される。

比較器３１は、デコード部３４からの１ビットの演算方向を示すデータが「０」の場合は、ＡＬＵ３３に対して、ラッチ部３２からのデータと、デコード部３４からの差分値情報とを加算するようにする加算指示を出し、また、デコード部３４からの１ビットの演算方向を示すデータが「１」の場合は、ＡＬＵ３３に対して、ラッチ部３２からのデータから、デコード部３４からの差分値データを減算するようにする減算指示を出す。

これにより、ＡＬＵ３３においては、ラッチ部３２に保持されている１アドレス前のデコードされてデータ保持レジスタ５０に記憶するようにされたデータと、デコード部３４において分離された読み出しデータの差分情報部の差分値情報とが、読み出しデータの比較情報部の演算方向を示す情報に基づいて、順次に加算または減算処理されて、バスラインに送出する形式のデータが順次に復元される。

そして、上述もしたように、バスラインに送出する形式に復元されたデータは、データ保持レジスタ５０に格納されてバスラインへの送出を待つと共に、ラッチ部３２にラッチされて、次アドレスの読み出しデータの復元に用いられるようにされる。

そして、データ保持レジスタ５０に格納された復元後の読み出しデータは、エントロピー計算部６０の差分計算部６３によるエントロピー保持レジスタ６２に保持された情報に基づく読み出し制御に応じて、このメモリ制御システム１０への供給時（メモリ装置４０への書き込み時）と同じ順番で、復元された多ビットのデータがバスラインに送出されて利用されることになる。

なお、上述した書き込み動作時の場合と同様に、メモリ装置４０におけるバースト転送の多ビットのデータのかたまり毎に、ラッチ部３２の初期値はゼロに設定される。これにより、バーストモードでメモリ装置４０のＳＤＲＡＭに書き込まれたデータを書き込み時と同じ多ビットのデータのかたまり毎に読み出して、これを復元し、復元したデータを処理システムへの入力データとしてバスラインに送出することができるようにされる。

図９に、一般的なバーストモード時の読み出し（リード）動作のタイミングチャートを示し、図１０に、この実施の形態のメモリ制御システム１０において行われるバーストモード時の読み出し（リード）動作のタイミングチャートを示す。図９において、図９Ａはクロック信号を、図９Ｂはコマンド信号（制御信号）を、図９Ｃはアドレス情報を、図９Ｄはバスデータ（読み出しデータ）を示している。また、図１０において、図１０Ａはクロック信号を、図１０Ｂはコマンド信号（制御信号）を、図１０Ｃはアドレス情報を、図１０Ｄはバスデータ（読み出しデータ）を示している。

図９に示すように、一般的なバーストモードの読み出し動作は、図９Ｂに示したように、書き込み時と同様に、ＭＲＳコマンド、ＡＣＴコマンド、ＲＥＤコマンドを順次に発行して、メモリ装置４０からのデータの読み出しが行われる。そして、この場合、図９Ｃに示したように、ＭＲＳコマンド発行時にシーケンシャルモードまたはインターリーブモードの別を示す情報を発行し、ＡＣＴコマンド発行時にＲｏｗ（行）アドレスを発行し、ＲＥＤコマンド発行時にＣｏｌｕｍｎ（列）アドレスを発行する。これにより、図９Ｄに示したように、予め決められた複数個の多ビットのデータｄａｔ１、ｄａｔ２、ｄａｔ３、ｄａｔ４、ｄａｔ５、ｄａｔ６が読み出される。この場合、図９Ａに示したように、読み出しのためのクロック信号の周波数が変更されることはない。

これに対し、この実施の形態のメモリ制御システム１０の場合には、図１０Ｂ、図１０Ｃに示すように、ＭＲＳコマンド、ＡＣＴコマンド、ＲＥＤコマンド、および、スタートアドレスであるＲｏｗ（行）アドレス、Ｃｏｌｕｍｎ（列）アドレスは、基本的には、図９Ｂ、図９Ｃに示した一般的なバーストモードの読み出し動作の場合と同様のタイミングで行われる。そして、この実施の形態のメモリ制御システム１０においては、各コマンド信号は、エントロピー計算部６０の差分計算部６３の制御に応じた制御信号生成部１２により生成され、アドレス情報は、エントロピー計算部６０の差分計算部６３の制御に応じたアドレス生成部１３により生成される。

そして、この実施の形態のメモリ制御システム１０の場合には、図１０Ａに示すように、読み出されるデータが均一（同じ）である区間が連続する場合には、エントロピー計算部６０の差分計算部６３の制御に応じて、周波数制御回路１１が読み出しのためのクロック信号を速くするので、図１０Ｄに示すように差分情報としてメモリ装置４０のＳＤＲＡＭに記録されているデータを高速に読み出すことができるようにされる。

すなわち、図９と図１０とを比較すると明らかなように、最初のデータｄａｔ１を読み出した後においては、この実施の形態のメモリ制御システム１０の場合には、読み出しのためのクロック信号が速くされて、メモリ装置４０のＳＤＲＡＭに記録されているデータが高速に読み出すようにされる。換言すれば、読み出し（リード）データが均一の場合は、多ビットのメモリの読み出し動作においても高速動作ができる。

このように、この実施の形態のメモリ制御システム１０は、メモリ装置４０へのデータの書き込み時において、エントロピー計算部６０の機能により書き込みデータの値が均一になる区間を多く発生させるようにして、出力データ生成部２０の機能により、書き込みデータが均一になる区間においては、周波数制御回路１１を制御して書き込みのためのクロック信号を速くして、データの書き込みを高速に行うことができるようにしている。

さらに、この実施の形態のメモリ制御システム１０は、メモリ装置４０からのデータの読み出し時において、エントロピー計算部６０の機能により書き込み時の書き込みデータのシーケンス（順序）に合致するようにメモリ装置４０からデータを読み出すが、同じデータが連続する部分においては、読み出しのためのクロック信号を速くして、メモリ装置４０からのデータの読み出しを高速に行うことができるようにしている。

すなわち、この実施の形態のメモリ制御システム１０は、書き込み時と読み出し時の双方において、データの転送を高速に行うことができるようにしている。

なお、この実施の形態のメモリ制御システム１０においては、バーストモードが用いられて、メモリ装置４０へのデータの書き込みと、メモリ装置４０からのデータの読み出しとが行われるので、メモリ装置４０へのデータの転送時だけでなく、メモリ装置４０からのデータの読み出し時においても、所定単位毎にデータの読み出しを行うことにより、上述のように多ビットのデータを適正に復元することができ、しかも、１ファイル分の差分情報の途中からでも、読み出して、適正に多ビットのデータを復元し、これを利用することができるようにされる。

［携帯通信機器端末へのメモリ制御システム１０の適用について］
近年、携帯通信機器端末では、大容量のメモリを搭載するのが増えている。これは、携帯通信機器端末が取り扱うデータが、文字データ、音声データだけでなく、画像データまで扱うようになった影響が大きい。画像データに関しては、データ量の削減の意味から圧縮されて取り扱われることが多い。

画像データの圧縮の手法は、ＪＰＥＧ（Joint Photographic Experts Group）方式やＭＰＥＧ（Moving Picture Experts Group）方式等で採用されているＤＣＴ（Discrete Cosine Transform：離散コサイン変換）を用いるのが一般的である。ＤＣＴは、画面内の近接するピクセル（画素）の画像情報の変化が緩やかである場合が自然画の中には多く、また、人間の目の感性が緩やかな画像情報変化に敏感で、急峻な画像情報変化に鈍感であるという、画像の性質と、利用者の目の機能との両方を利用し、高能率符号化しやすい状態に変換できるため広く利用されるようになっている。

つまり、静止画像データや動画像データなどの画像データの一般的な性質として、画面内の近接するピクセルの画像情報の変化が緩やかである、すなわち、近接するピクセルの画像情報の変化が、均一、あるいは、線形に変化する、あるいは、線形に近い状態で変化する場合が多いといえる。したがって、図５、図６を用いて説明したように、画像データをメモリに記録する場合にこの発明を適用することによって、差分情報が均一になる区間が多く発生し、画像データを高速にメモリに記録することが可能となる。

このように、扱うデータが画像データである場合が多くなってきている近年の携帯通信機器端末においては、データの変化が緩やか、すなわち、差分情報が均一な区間が多くなるという画像データの特徴を生かせるこの発明のメモリ制御システムの適用が有効である。

また、画像データを取り扱うシステムにおいては、大容量のメモリを効率的に使用するため、バーストモードアクセスを使用する場合が多い。近年主流である、ＳＤＲ（Single Data Rate）のＤＲＡＭ（Dynamic Random Access Memory）、ＤＤＲ（Double Data Rate）のＤＲＡＭ、および、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリなどでも、バーストモードを使用するのが殆どである。

これらのメモリを用いたメモリ装置は、アドレス発行が最初の一回だけであり、残りのアドレス生成は、メモリ装置の内部で行っている。したがって、上述のような、種々のメモリが用いられ、バーストモードを備えるメモリ装置を用いる場合に、この発明を適用することができる。

さらに、上述もしたように、バーストモードアクセスにおいては、シーケンシャルモード、インターリーブモードなどのアドレス生成モードをメモリ装置内部に備えており、この複数のモードを有効に利用して差分情報がより均一になるようにメモリ制御を行うことにより、データ転送の効率化を図ることができる。

なお、上述した実施の形態のメモリ制御システム１０において、データ保持レジスタ５０を設けてあるが、通常外部メモリへの頻繁なアクセスは、スピードの高速化及び、消費電力の点からシステムのボトルネックになる可能性が高いため、キャッシュメモリ等の２次メモリを外部メモリとシステムの間に置き、データの局所性（同じアドレス近辺にアクセスが集中する）を利用している場合が多い。

上述した実施の形態のメモリ制御システム１０のデータ保持レジスタ５０も、そのような２次メモリを流用することができるため、ハードウェアの規模の増加も必要最小限に抑えられる。

以上の点から、画像データを取り扱う携帯通信機器端末では、画像データの差分情報の均一性や、メモリ装置へのバーストモードアクセスを最適に利用したこの発明によるメモリ制御システム、メモリ制御方法が有効である。

また、この発明によるメモリ制御装置、メモリ制御方法は、全ての画像データに対して有効であり、ＣＣＤ（Charge Coupled Device）などの撮像素子から取り込まれる画像データに対する処理、拡大縮小等の画サイズ変換処理、及び、ＬＣＤ（Liquid Crystal Display）などの表示素子への画像の表示処理等においても、データを転送する場合に適用可能である。よって、携帯通信機器端末でのアプリケーションとの親和性も高く、バス帯域の向上に対しての効果は大きい。

［各回路部と請求項の各手段との対応付けについて］
そして、上述した実施の形態においては、データ保持レジスタ５０が、第１の保持手段としての機能を実現し、エントロピー計算部６０のＬＵＴ６１が第２の保持手段あるいは再生専用のメモリ制御システムにおける保持手段としての機能を実現し、エントロピー計算部６０の差分計算部６３が、特定手段としての機能を実現している。また、出力データ生成部２０の比較器２１とラッチ部２２とＡＬＵ２３と協働して、検出手段としての機能を実現し、出力データ生成部２０のエンコード部２４とラッチ部２５と比較器２６とが協働して、判別手段としての機能を実現している。また、周波数制御回路１１が第１の周波数制御手段としての機能を実現している。

また、エントロピー計算部６０のエントロピー保持レジスタ６２が、第３の保持手段としての機能を実現し、エントロピー計算部６０の差分計算部６３と周波数制御回路１１、制御信号生成部１２、アドレス生成部１３が協働して、制御手段としての機能を実現している。また、入力データ生成部３０が、復元手段としての機能を実現し、周波数制御回路１１が第２の周波数制御手段としての機能も実現するようにしている。

［プログラム化について］
また、メモリ制御システム１０のラッチ部２２、２５、３２のデータを保持する機能をコンピュータの所定のレジスタにより実現するようにし、バーストモードで記録する１まとまりの多ビットのデータをどのような順番で処理するかを特定する特定手段としての機能と、差分情報を検出する検出手段としての機能と、判別手段としての機能と、周波数制御手段としての機能をコンピュータで実行するプログラム（ソフトウエア）により実現することももちろん可能である。

したがって、差分計算部６３としての機能、比較器２１としての機能、ＡＬＵ２３としての機能、エンコード部２４としての機能、さらに、制御信号生成部１２としての機能、アドレス生成部１３としての機能、デコード部３４としての機能、比較器３１としての機能、ＡＬＵ３３としての機能のそれぞれを、コンピュータで実行するプログラムによって実現することも可能である。

すなわち、多ビットのデータのデータを保持するレジスタやワークメモリ（作業領域）さえあれば、図１に示したメモリ制御システム１０の各部の機能をプログラムにより実現することができる。そして、メモリへのデータの書き込み／読み出しを行う種々の電子機器に、上述のように各部の機能を実現するプログラムを搭載することによって、多ビットのデータのデータを高速に転送可能な種々の電子機器を、機器構成を変更することなく実現することが可能である。

［その他］
なお、上述したように、この発明は、画像データを処理する場合に好適であることを説明したが、処理可能なデータは画像データだけではなく、種々のグラフィックスデータ、音声データ、テキストデータ、プログラムデータなどの種々のデータの転送制御に用いることが可能である。

また、この発明は、携帯電話端末、カメラ付き携帯電話端末、デジタルカメラ、デジタルビデオカメラ、ＰＤＡ、パーソナルコンピュータなど、画像データやその他の種々のデータを転送処理する種々の電子機器に適用可能であることは言うまでもない。

また、上述した実施の形態において、メモリ制御システム１０は、データの書き込みと読み出しの両方を行うものとして説明したが、これに限るものではない。例えば、上述したメモリ制御システム１０の記録処理と同様にしてデータが記録された読み出し専用メモリ（ＲＯＭ）用のメモリ制御システムを構成することもできる。

この場合には、図１に示したメモリ制御システム１０において、ＬＵＴ６１、出力データ生成部２０が不要になると共に、ＲＯＭにデータを記録するようにする場合に生成できる図３に示したスタートアドレス、アドレッシングモード、エントロピーモードを予め記録したエントロピー保持レジスタ６２を設けるようにすれば、ＲＯＭ用のメモリ制御システムを構成することができる。

もちろん、図１に示したメモリ制御システム１０の入力データ生成部３０を備えないメモリ制御システムを構成することにより、書き出し専用のメモリ制御システムを構成することもできる。このように、データの書き込みと読み出しの一方あるいは両方を行うこの発明によるメモリ制御システムを構成することが可能である。

この発明が適用されたメモリ制御システム（メモリ制御装置）を説明するためのブロック図である。 ＬＵＴ６１に格納されている情報の一例を説明するための図である。 エントロピー保持レジスタ６２のデータ構造を説明するための図である。 差分情報（書き込みデータ）のデータ構造を説明するための図である。 メモリ制御システム１０への２種類のバスライン入力データの例を説明するための図である。 図５に示した２種類のバスライン入力データのそれぞれをメモリ制御システム１０で処理して形成した書き込みデータを説明するためのである。 ＳＤＲＡＭにおける一般的なバーストモードの書き込み動作のタイミングを説明するためのタイミングチャートである。 メモリ制御システム１０でＳＤＲＡＭにバーストモードを使用して書き込み動作を行った場合のタイミングチャートである。 一般的なバーストモード時の読み出し（リード）動作のタイミングチャートである。 メモリ制御システム１０において行われるバーストモード時の読み出し（リード）動作のタイミングチャートである。 メモリへのアクセス禁止区間を説明するための図である。 従来のデータの高速転送化手法の一例を説明するためのタイミングチャートである。

符号の説明

１０…メモリ制御システム、１１…周波数制御回路、１２…制御信号生成部、１３…アドレス生成部、２０…出力データ生成部、２１…比較器、２２…ラッチ部、２３…ＡＬＵ、２４…エンコード部、２５…ラッチ部、２６…比較器、３０…入力データ生成部、３１…比較器、３２…ラッチ部、３３…ＡＬＵ、３４…デコード部、４０…メモリ装置、４１…データ線、５０…データ保持レジスタ、６０…エントロピー計算部、６１…ＬＵＴ、６２…エントロピー保持レジスタ、６３…差分計算部

Claims (15)

1. １つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードを備えたメモリ装置用の制御装置であって、
   処理対象のデータを一時的に保持する第１の保持手段と、
   前記１まとまりのデータの処理順序を示す１つ以上のパターン情報を保持する第２の保持手段と、
   前記第１の保持手段から前記１まとまりとなる処理単位毎に、前記第２の保持手段の前記パターン情報のそれぞれを用いてデータを読み出し、その直前に読み出したデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定する特定手段と、
   前記特定手段により特定された前記パターン情報に応じて前記第１の保持手段から読み出されるデータの供給を受けて、その直前に供給されたデータとの差分情報を検出する検出手段と、
   前記検出手段からの前記差分情報の供給を順次に受けて、その直前に供給された前記差分情報と同じか否かを判別する判別手段と、
   前記判別手段からの判別結果が、前記差分情報が同じであることを示している場合に、前記差分情報の前記メモリ装置への書き込みのためのクロック信号を高速化する第１の周波数制御手段と
   を備えることを特徴とするメモリ制御装置。
2. 請求項１に記載のメモリ制御装置であって、
   前記特定手段からの特定された前記パターン情報と前記差分情報の書き込み開始位置を示すアドレス情報とを関連付けて保持する第３の保持手段と、
   前記第３の保持手段に保持されている情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御手段と、
   前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元手段と
   を備えることを特徴とするメモリ制御装置。
3. 請求項２に記載のメモリ制御装置であって、
   前記特定手段は、算出した前記差分が同じである区間を示す同一区間情報を形成することができるものであり、
   前記第３の保持手段は、前記特定手段からの前記同一区間情報を前記パターン情報と前記アドレス情報とに関連付けて保持するものであり、
   前記第３の保持手段に保持されている前記同一区間情報に基づいて、差分情報が同じ区間の差分情報を読み出す場合に、前記メモリ装置への読み出しのためのクロック信号を高速化する第２の周波数制御手段と
   を備えることを特徴とするメモリ制御装置。
4. １つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードが用いられ、
   前記１まとまりとなるデータの処理順序を示す複数のパターン情報のそれぞれ毎に、前記パターン情報に基づいて処理対象のデータを順次に取り込み、その直前に取り込んだデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定し、
   この特定したパターン情報にしたがってデータを取り込むようにし、その直前に取り込んだデータとの差分情報を検出して、この差分情報を記録データとして記録した読み出し専用メモリ装置のためのメモリ制御装置であって、
   特定された前記パターン情報と前記差分情報の書き込み位置を示すアドレス情報とを関連付けて保持している保持手段と、
   前記保持手段に保持されている情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御手段と、
   前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元手段と
   を備えることを特徴とするメモリ制御装置。
5. 請求項４に記載のメモリ制御装置であって、
   前記保持手段は、前記パターン情報の特定時において得られる前記差分が同じである区間を示す同一区間情報を前記パターン情報と前記アドレス情報とに関連付けて保持しているものであり、
   前記保持手段に保持されている前記同一区間情報に基づいて、差分情報が同じ区間の差分情報を読み出す場合に、前記メモリ装置への読み出しのためのクロック信号を高速化する周波数制御手段
   を備えることを特徴とするメモリ制御装置。
6. １つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードを備えたメモリ装置の制御方法であって、
   前記１まとまりとなるデータの処理順序を示す複数のパターン情報のそれぞれに基づいて、バッファから前記１まとまりとなるデータを順次に読み出し、その直前に読み出したデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定する特定ステップと、
   前記特定ステップにおいて特定された前記パターン情報に応じて前記バッファから読み出されるデータの供給を受けて、その直前に供給されたデータとの差分情報を検出する検出ステップと、
   前記検出ステップにおいて検出された前記差分情報の供給を順次に受けて、その直前に供給された前記差分情報と同じか否かを判別する判別ステップと、
   前記判別手段ステップにおいての判別結果が、前記差分情報が同じであることを示している場合に、前記差分情報の前記メモリ装置への書き込みのためのクロック信号を高速化する第１の周波数制御ステップと
   を有することを特徴とするメモリ制御方法。
7. 請求項６に記載のメモリ制御方法であって、
   データの書き込み処理時において、前記特定ステップにおいて特定された前記パターン情報と前記差分情報の書き込み開始位置を示すアドレス情報とを関連付けて所定のメモリに記録する第１の記録ステップを備え、
   データの読み出し処理時においては、
   前記第１の記録ステップにおいて所定のメモリに記録された情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御ステップと、
   前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元ステップと
   を備えることを特徴とするメモリ制御方法。
8. 請求項７に記載のメモリ制御方法であって、
   前記特定ステップにおいては、算出した前記差分が同じである区間を示す同一区間情報を形成することができるものであり、
   前記第１の記憶ステップにおいては、前記特定ステップにおいて形成される前記同一区間情報を、前記パターン情報と前記アドレス情報とに関連付けて記録するようにし、
   前記第１の記録ステップにおいて前記所定のメモリに記録される前記同一区間情報に基づいて、差分情報が同じとなる区間においては、前記メモリ装置への読み出しのためのクロック信号を高速化する第２の周波数制御ステップと
   を有することを特徴とするメモリ制御方法。
9. １つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードが用いられ、
   前記１まとまりとなるデータの処理順序を示す複数のパターン情報のそれぞれ毎に、前記パターン情報に基づいて処理対象のデータを順次に取り込み、その直前に取り込んだデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定し、
   特定した前記パターン情報にしたがってデータを取り込むようにし、その直前に取り込んだデータとの差分情報を検出して、この差分情報を記録データとして記録した読み出し専用メモリ装置のためのメモリ制御方法であって、
   特定された前記パターン情報と前記差分情報の書き込み位置を示すアドレス情報とを関連付けて所定のメモリに記録する第１の記録ステップと、
   前記第１の記録ステップにおいて前記所定のメモリに記録した情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御ステップと、
   前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元ステップと
   を有することを特徴とするメモリ制御方法。
10. 請求項９に記載のメモリ制御方法であって、
    前記第１の記録ステップにおいては、前記パターン情報の特定時において得られる前記差分が同じである区間を示す同一区間情報を前記パターン情報と前記アドレス情報とに関連付けて記録するようにしており、
    前記第１の記録ステップにおいて前記所定のメモリに記録された前記同一区間情報に基づいて、差分情報が同じとなる区間においては、前記メモリ装置への読み出しのためのクロック信号を高速化する周波数制御ステップ
    を有することを特徴とするメモリ制御方法。
11. １つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードを備えたメモリ装置を制御するコンピュータを、
    前記１まとまりとなるデータの処理順序を示す複数のパターン情報のそれぞれに基づいて、バッファから前記１まとまりとなるデータを順次に読み出し、その直前に読み出したデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定する特定手段、
    前記特定手段により特定された前記パターン情報に応じて前記バッファから読み出されるデータについて、その直前に読み出されたデータとの差分情報を検出する検出手段、
    前記検出手段により検出される前記差分情報の供給を順次に受けて、その直前に供給された前記差分情報と同じか否かを判別する判別手段、
    前記判別手段手段からの判別結果が、前記差分情報が同じであることを示している場合に、前記差分情報の前記メモリ装置への書き込みのためのクロック信号を高速化する第１の周波数制御手段
    として機能させることを特徴とするメモリ制御プログラム。
12. 請求項１１に記載のメモリ制御プログラムであって、
    データの書き込み処理時において、前記特定手段により特定された前記パターン情報と前記差分情報の書き込み開始位置を示すアドレス情報とを関連付けて所定のメモリに記録する第１の記録手段として機能させると共に、
    データの読み出し処理時においては、
    前記第１の記録手段により前記所定のメモリに記録された情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御手段、
    前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元手段
    として機能させることを特徴とするメモリ制御プログラム。
13. 請求項１２に記載のメモリ制御プログラムであって、
    前記特定手段は、算出した前記差分が同じである区間を示す同一区間情報を形成することができるものであり、
    前記第１の記録手段は、前記特定ステップにおいて形成される前記同一区間情報も前記パターン情報と前記アドレス情報とに関連付けて記録するものであり、
    前記第１の記録手段により前記所定のメモリに記録される前記同一区間情報に基づいて、差分情報が同じとなる区間においては、前記メモリ装置への読み出しのためのクロック信号を高速化する第２の周波数制御手段
    として機能させることを特徴とするメモリ制御プログラム。
14. １つの開始アドレスの指定により、予め決められる個数分のデータを、１まとまりのデータとして連続して記録するバーストモードが用いられ、
    前記１まとまりとなるデータの処理順序を示す複数のパターン情報のそれぞれ毎に、前記パターン情報に基づいて処理対象のデータを順次に取り込み、その直前に取り込んだデータとの差分を算出して、同じ差分が連続する場合が多い前記パターン情報を特定し、
    この特定したパターン情報にしたがって取り込むようにしたデータと、その直前に取り込んだデータとの差分情報を検出して、この差分情報を記録データとして記録した読み出し専用メモリ装置を制御するコンピュータを、
    特定された前記パターン情報と前記差分情報の書き込み位置を示すアドレス情報とを関連付けて所定のメモリに記録する第１の記録手段、
    前記第１の記録手段により前記所定のメモリに記録した情報に基づいて、書き込み時と同じ態様で前記メモリ装置から前記差分情報を読み出すように制御する制御手段、
    前記メモリ装置から読み出された差分情報から元の形式のデータを復元する復元手段
    として機能させることを特徴とするメモリ制御プログラム。
15. 請求項１４に記載のメモリ制御方法であって、
    前記第１の記録手段は、前記パターン情報の特定時において得られる前記差分が同じである区間を示す同一区間情報も前記パターン情報と前記アドレス情報とに関連付けて記録するものであり、
    前記第１の記録手段により前記所定のメモリに記録された前記同一区間情報に基づいて、差分情報が同じとなる区間においては、前記メモリ装置への読み出しのためのクロック信号を高速化する周波数制御手段
    として機能させることを特徴とするメモリ制御プログラム。

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