JP2000066948A - 圧縮データ入出力機能付メモリｌｓｉ - Google Patents

圧縮データ入出力機能付メモリｌｓｉ

Info

Publication number
JP2000066948A
JP2000066948A JP10232403A JP23240398A JP2000066948A JP 2000066948 A JP2000066948 A JP 2000066948A JP 10232403 A JP10232403 A JP 10232403A JP 23240398 A JP23240398 A JP 23240398A JP 2000066948 A JP2000066948 A JP 2000066948A
Authority
JP
Japan
Prior art keywords
data
compressed data
compressed
input
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10232403A
Other languages
English (en)
Inventor
Giichi Yabe
義一 矢部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10232403A priority Critical patent/JP2000066948A/ja
Priority to US09/374,992 priority patent/US6490669B1/en
Priority to KR1019990034068A priority patent/KR20000017360A/ko
Publication of JP2000066948A publication Critical patent/JP2000066948A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/102—Compression or decompression of data before storage

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】 【課題】 データ転送量を削減すると伴に、可変長圧縮
データ転送時の転送損失を抑えて実効的なバス・バンド
幅を拡大可能な圧縮データ入出力機能付メモリＬＳＩを
提供する。 【解決手段】 データサイズ検出回路７は書込み時に圧
縮データに付加されかつ圧縮後のデータの大きさを示す
圧縮情報を基に外部から入力される圧縮データの大きさ
を検出し、書込み動作に必要な期間だけデータ入出力回
路６及び命令デコーダ５を動作させてメモリセルアレイ
２に圧縮データを書込む。データサイズ検出回路７は読
出し時に圧縮情報を基にメモリセルアレイ２に保存され
ている圧縮データの大きさを検出し、読出し動作に必要
な期間だけデータ入出力回路６及びメモリセルアレイ２
を動作させて外部に圧縮データを読出す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は圧縮データ入出力機
能付メモリＬＳＩに関し、特にダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に代表されるようなコンピュ
ータシステムの中で主記憶システムやグラフィックスメ
モリシステムを構成するために用いられる大容量の半導
体メモリＬＳＩ（大規模集積回路）に関するものであ
る。
【０００２】
【従来の技術】一般に、演算処理装置（ＣＰＵ）と半導
体メモリＬＳＩとから構成されるコンピュータシステム
ではＣＰＵの性能向上に伴って、半導体メモリＬＳＩの
バス・バンド幅も大きくする必要がある。
【０００３】このため、特にアクセス時間が他のメモリ
ＬＳＩと比べて遅いＤＲＡＭに関して、そのバス・バン
ド幅を向上させるための技術開発が盛んに行われてい
る。ここで、バス・バンド幅とはデータ転送能力を意味
し、データ転送に使用する信号線の数とその動作周波数
の積とによって定義される。
【０００４】このような半導体メモリＬＳＩのバス・バ
ンド幅を向上させるために一般に用いられているのが、
外部インタフェースの動作周波数を高速化する技術であ
る。現在、最も高いバス・バンド幅を実現しているのは
信号線一本あたり６００Ｍビット／秒程度を実現するＲ
ａｍｂｕｓＤＲＡＭのインタフェース技術である。
【０００５】しかしながら、信号線間のタイミングのず
れ、バスのインピーダンスの不整合による信号波形の乱
れ、外部もしくはスイッチング時のノイズ等のため、こ
れ以上に動作周波数を高速にするのは技術的に大きな困
難を伴う。
【０００６】上記のように、既存の技術の延長線上で単
純に外部インタフェースの動作周波数の向上を図ってバ
ス・バンド幅を向上させることは困難な状況になってい
る。このため、転送するデータ自体を圧縮し、その転送
量を削減することで等価的にバス・バンド幅を向上させ
るメモリシステムを実現しようとする提案がなされてい
る。
【０００７】このような提案としては、”Ｎｅｗ ＤＲ
ＡＭ Ｔｅｃｈｎｏｌｏｇｉｅｓ”（Ｓｔｅｖｅｎ
Ａ．Ｐｒｚｚｙｂｙｌｓｋｉ，Ｓｅｃｏｎｄ Ｅｄｉｔ
ｉｏｎ，ＭｉｃｒｏＤｅｓｉｇｎ Ｒｅｓｏｕｒｃｅ
ｓ，１９９６，ｐｐ．１２４−１２７）に記載された技
術がある。
【０００８】この技術では、図５に示すように、フレー
ムバッファ５２内に非圧縮状態の描画データ用記憶領域
５４及び圧縮状態の描画データ記憶領域５３の２つの記
憶領域を設けている。
【０００９】これらの領域は夫々画面上の一定の領域に
対応したブロックの集合体として構成されている。ま
た、圧縮描画データ領域の各部ブロックにはそのブロッ
クのデータが有効か無効かを示すマーカがある。
【００１０】あるブロックを描画する際にはグラフィッ
クスコントローラ５１がそのブロックの圧縮描画データ
をまず参照する。グラフィックスコントローラ５１は圧
縮描画データが有効であれば圧縮描画データを用いて描
画を行い、無効であればそのブロックの非圧縮描画デー
タを用いて描画を行う。
【００１１】後者の場合、グラフィックスコントローラ
５１は読出したブロックの非圧縮描画データを圧縮して
フレームバッファの圧縮描画データ領域５３の対応する
ブロックの部分に書込み、書込んだ圧縮描画データを有
効とするようマーカにマークする。
【００１２】グラフィックスコントローラ５１等が描画
データの書換えを行う際には、非圧縮描画データ領域５
４に対して書込みを行う。この際、書換わったブロック
に対応する圧縮描画データ領域５３のブロックは無効と
マークされる。すなわち、新たに書換えられた圧縮描画
データのブロックのみが無効とマークされる。ここで、
フレームバッファとは特に画面描画用に用いられるメモ
リ領域を指している。
【００１３】以上の手順によって、画面描画に必要とな
るデータ転送量を大幅に削減することが可能となる。上
記の技術では、描画データの圧縮方法に関して特に触れ
られていないが、例えば、”Ａ Ｔｅｃｈｎｉｑｕｅ
ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｄａｔａ
Ｃｏｍｐｒｅｓｓｉｏｎ”（Ｔｅｒｒｙ Ａ．Ｗｅｌ
ｃｈ，ＩＥＥＥＥ Ｃｏｍｐｕｔｅｒ，Ｊｕｎ １９８
４，ｐｐ．８−１９）等に冗長性や規則性を持つデータ
の圧縮方法が述べられており、そこに述べられているよ
うな方法をソフトウェアあるいはハードウェアで実現す
ればよい。
【００１４】また、この技術によってどの程度データ転
送量を削減できるかは、圧縮方法や画像データの種類に
よって異なるが、一般的には１／２から１／１０程度の
圧縮が期待される。
【００１５】
【発明が解決しようとする課題】上述した従来の半導体
メモリＬＳＩでは、データ圧縮技術を用いることで、圧
縮をしない場合に比べて画面描画に必要とされるデータ
転送量を大幅に削減することができる。
【００１６】この技術ではデータ転送量の削減即、実効
的なバス・バンド幅の拡大につながらないという問題が
ある。一般に、メモリＬＳＩはメモリコントローラから
命令が発行されてからデータ転送の開始及び終了するま
での時間を固定としている。これはメモリコントローラ
がデータバスの使用時期を一括してスケジューリングす
ることによって、データバス上にデータが転送されない
空き時間を最小限に抑え、データバスの実効的なバス・
バンド幅を稼ぐためである。
【００１７】しかしながら、圧縮データのデータ長は固
定長でないため、ここで述べた一般的なスケジューリン
グ方法を用いて実効的なバス・バンド幅の拡大を行うこ
とができない。この場合、圧縮データを固定長とみなし
てこのスケジューリング方法を用いると、圧縮して減少
したデータ量の分だけデータバス上に無駄な空きが生じ
るだけであり、実効的なバス・バンド幅を拡大すること
にはならない。
【００１８】また、画面の描画時以外のデータ転送を圧
縮することができないという問題がある。すなわち、デ
ータをメモリＬＳＩに書込む場合のデータ転送量を削減
することができない。このため、画面の書換えが頻繁な
場合には、上記の技術が有効な手段であるとは言えな
い。
【００１９】さらに、圧縮データが無効な場合、メモリ
ＬＳＩから描画データを読出し、その後でメモリＬＳＩ
に圧縮データを書込まなければならないという問題があ
る。すなわち、ある期間、メモリＬＳＩとグラフィック
ス・コントロールＬＳＩとの間に圧縮データの書込みの
ための無駄なデータ転送が行わる。このため、画面の書
換えが頻繁な場合には実効的なバス・バンド幅が小さく
なるので、上記の技術が有効な手段であるとは言えな
い。
【００２０】そこで、本発明の目的は上記の問題点を解
消し、データ転送量を削減すると伴に、可変長圧縮デー
タ転送時の転送損失を抑えて実効的なバス・バンド幅を
拡大することができる圧縮データ入出力機能付メモリＬ
ＳＩを提供することにある。
【００２１】
【課題を解決するための手段】本発明による圧縮データ
入出力機能付メモリＬＳＩは、外部との間でデータの書
込み及び読出しが行われるメモリセルアレイを含む圧縮
データ入出力機能付メモリＬＳＩであって、外部との間
のデータ転送を当該データを圧縮した形式で行う入出力
手段と、圧縮データに付加されかつ圧縮後のデータの大
きさを示す圧縮情報を基に前記圧縮データの大きさを検
出する検出手段と、前記検出手段の検出結果に応じて前
記圧縮データの転送に必要な期間だけ少なくとも前記メ
モリセルアレイ及び前記入出力手段を含む内部回路を動
作させる手段とを備えている。
【００２２】すなわち、本発明の圧縮データ入出力機能
付メモリＬＳＩは、外部との間の入出力を圧縮データで
行い、書込み時にその圧縮データに付加されかつ圧縮後
のデータの大きさを示す圧縮情報を基に外部から入力さ
れる圧縮データの大きさを検出し、外部からの圧縮デー
タの書込み動作に必要な期間だけ内部回路を動作させて
メモリセルアレイに圧縮データを書込む手段と、圧縮デ
ータの外部への読出し時に圧縮情報を基に外部に出力さ
れる圧縮データの大きさを検出し、圧縮データの外部へ
の読出し動作に必要な期間だけ内部回路を動作させて外
部に圧縮データを読出す手段とを有している。
【００２３】また、本発明の圧縮データ入出力機能付メ
モリＬＳＩは、外部との間の入出力を圧縮データで行
い、書込み時にその圧縮データに付加されかつ圧縮後の
データの大きさを示す圧縮情報を基に外部から入力され
る圧縮データの大きさを検出し、外部からの圧縮データ
の書込み動作に必要な期間だけ内部回路を動作させると
ともに、圧縮データを伸張して得られる元データをメモ
リセルアレイに書込む手段と、圧縮データの外部への読
出し時にメモリセルアレイに保存されているデータを圧
縮情報を含む圧縮データに圧縮するとともに、この圧縮
情報を基に外部に出力される圧縮データの大きさを検出
し、圧縮データの外部への読出し動作に必要な期間だけ
内部回路を動作させて外部に圧縮データを読出す手段と
を有している。
【００２４】つまり、本発明では、圧縮した形式でデー
タ転送を行い、かつ可変長であるその圧縮データに対し
てデータに含まれかつ圧縮データの大きさを示す圧縮情
報を基にその圧縮データの大きさを認識し、圧縮データ
の転送に必要な期間だけ内部回路を動作させている。
【００２５】このため、外部装置が後続命令を発行する
際に、データ転送の余分な動作の完了を待つことなく、
効率のよいデータ転送を行うことが可能となり、実効的
にバス・バンド幅を大きくすることが可能となる。
【００２６】また、本発明では、入出力端子の電気的な
仕様に関する拡張及び変更を必要としない。そのため、
入出力インタフェースに関しては従来の半導体メモリＬ
ＳＩのインタフェース技術をそのまま使用することが可
能となる。
【００２７】さらに、本発明では、データの圧縮及び伸
張を内部で行い、メモリセルアレイに圧縮前の元データ
を保持することによって、メモリセルアレイ中の元デー
タの開始位置や大きさを任意に変えて読出し及び書込み
を行うことが可能となる。このため、外部装置が必要と
するデータを効率的に転送することが可能となり、実効
的にバス・バンド幅を大きくすることが可能となる。
【００２８】よって、描画データ等のデータ転送時にデ
ータ圧縮を行うことで、データ転送量を削減すると伴
に、可変長の圧縮データの転送時における転送損失を抑
え、実効的なバス・バンド幅を拡大することが可能なメ
モリＬＳＩを実現することが可能となる。
【００２９】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
る圧縮データ入出力機能付メモリＬＳＩの構成を示すブ
ロック図である。図において、圧縮データ入出力機能付
メモリＬＳＩ（以下、メモリＬＳＩとする）１はメモリ
セルアレイ２と、命令入力端子３と、データ入出力端子
４と、命令デコーダ５と、データ入出力回路６と、デー
タサイズ検出回路７とから構成されている。
【００３０】命令入力端子３からはメモリセルアレイ２
からのデータ読出し及びメモリセルアレイ２へのデータ
書込み等のメモリＬＳＩ１の動作を指定する命令及びそ
の命令によって扱われるデータのメモリセルアレイ２中
の格納場所を指定するアドレス等の情報が入力される。
【００３１】命令デコーダ５は命令入力端子３から命令
及びアドレスを受取り、その命令に従ってメモリセルア
レイ２とデータ入出力回路６とデータサイズ検出回路７
とを夫々制御する。データ入出力端子４では圧縮された
データ及びその圧縮データの大きさを示す情報を外部装
置（図示せず）に対して入出力する。
【００３２】データ入出力回路６は命令デコーダ５及び
データサイズ検出回路７からの制御を受け、データ書込
み時にはデータ入出力端子６からの入力データを内部デ
ータバス８を通してメモリセルアレイ２及びデータサイ
ズ検出回路７に送り、データ読出し時にはメモリセルア
レイ２から出力される圧縮データを内部データバス８を
通してデータ入出力端子４に送る。
【００３３】メモリセルアレイ２は命令デコーダ５の制
御に従って、アドレスによって指定される領域のデータ
の書込みもしくは読出しを内部データバス８を通してデ
ータ入出力回路６に対して行う。
【００３４】データサイズ検出回路７は読出し時にメモ
リセルアレイ２から出力される圧縮データに付加されか
つ圧縮後のデータの大きさを示す圧縮情報から、また書
込み時にデータ入出力回路６から出力される圧縮データ
に付加された圧縮情報から夫々その圧縮データの大きさ
を検出し、その大きさに従ってデータ入出力回路６及び
命令デコーダ５を制御することで、データの読出し及び
書込みに必要な期間だけデータ入出力回路６及びメモリ
セルアレイ２を動作させる。
【００３５】また、データサイズ検出回路７は、例えば
カウンタとレジスタとセレクタと比較器とＡＮＤ回路と
を組合わせることで実現することができ、データ入出力
回路６は、例えば入出力バッファ回路によって実現する
ことができる。
【００３６】図２は図１のデータサイズ検出回路７及び
データ入出力回路６の構成例を示すブロック図である。
図において、データサイズ検出回路７はカウンタ１１
と、レジスタ１２と、セレクタ１３と、比較器１４と、
出力用ＡＮＤ回路１５と、入力用ＡＮＤ回路１６とから
構成されている。また、データ入出力回路６は出力用ド
ライバ回路１７と、入力用ドライバ回路１８とから構成
されている。
【００３７】ここで、データサイズ検出回路７に入力さ
れるリセット信号１９とカウント・アップ信号２０とデ
ータ入力信号２１とデータ出力信号２２とは、夫々命令
入力端子３から入力される命令に従って命令デコーダ５
から出力される。
【００３８】カウンタ１１は読出しもしくは書込み動作
中、すでに転送が完了したデータ量を示す情報を保持
し、リセット信号１９及びカウント・アップ信号２０に
よって制御される。リセット信号１９は読出しもしくは
書込み動作を開始する時にカウンタ１１で保持している
値を初期化するために使用する。カウント・アップ信号
２０は読出しデータ及び書込みデータが処理される度に
カウンタ１１で保持されている値を更新する。
【００３９】セレクタ１３は読出し時にメモリセルアレ
イ２から出力されるデータを、書込み時にデータ入出力
回路６から出力されるデータを選択し、レジスタ１２に
出力する。レジスタ１２はセレクタ１３から受取る圧縮
データ内に含まれる圧縮データの大きさを示す圧縮情報
を保持する。
【００４０】比較器１４はカウンタ１１及びレジスタ１
２各々に保持されている値を比較し、圧縮データの読出
しもしくは書込みが完了している場合に電気的にＬｏｗ
レベルを出力し、完了していない場合にＨｉｇｈレベル
を出力する。
【００４１】データ入力信号２１は書込み動作時にＨｉ
ｇｈレベルになり、それ以外はＬｏｗレベルになる。デ
ータ出力信号２２は読出し動作時にＨｉｇｈレベルにな
り、それ以外はＬｏｗレベルになる。出力用ＡＮＤ回路
１５及び入力用ＡＮＤ回路１６は夫々の２つの入力の電
気的レベルがＨｉｇｈレベルの時にＨｉｇｈレベルを出
力し、それ以外はＬｏｗレベルを出力する。
【００４２】出力用ドライバ回路１７は出力用ＡＮＤ回
路１５からの入力がＨｉｇｈレベルの場合に入力を電気
的に増幅して出力するバッファリング状態になり（この
場合は、メモリセルアレイ２からの圧縮データをデータ
入出力端子４に出力する）、Ｌｏｗレベルの場合に出力
側を高抵抗にして電気的な影響を遮断する（ハイ・イン
ピーダンス状態）。
【００４３】上記の処理と同様に、入力用ドライバ回路
１８は入力用ＡＮＤ回路１６からの入力がＨｉｇｈレベ
ルの場合、バッファリング状態になり（この場合は、デ
ータ入出力端子４からの圧縮データをメモリセルアレイ
２に出力する）、Ｌｏｗレベルの場合にハイ・インピー
ダンス状態になる。
【００４４】すなわち、読出し開始後、出力用ドライバ
回路１７はバッファリング状態になり、比較器１４が圧
縮データの出力が完了したことを検知した場合にバッフ
ァリング状態からハイ・インピーダンス状態になる。ま
た同様に、書込み開始後、入力用ドライバ回路１８はバ
ッファリング状態になり、比較器１４が圧縮データの入
力が完了したことを検知した場合にバッファリング状態
からハイ・インピーダンス状態になる。
【００４５】図３は本発明の一実施例によるメモリＬＳ
Ｉ１の回路動作を示すタイミングチャートである。これ
ら図１〜図３を参照して本発明の一実施例によるメモリ
ＬＳＩ１の回路動作について説明する。ここで、例えば
命令入力端子３及びデータ入出力端子４には外部装置か
ら供給されるクロック信号に同期して命令及びデータ転
送が行われ、書込み及び読出し命令は夫々１サイクル
で、データは１サイクル中６４ビット転送されるものと
する。圧縮する以前の大きさが６４ビット×８のデータ
を１つの命令で読出しもしくは書込みを行う（圧縮しな
いで転送する場合には、８サイクルの時間が必要とな
る）。
【００４６】圧縮後のデータの大きさは一般的に画像に
よって異なるが、ここでは説明を簡単にするため、圧縮
前の５０％にデータ量を低減できるものとする（圧縮に
よって転送に必要なサイクル数は圧縮前の転送数の半分
である４サイクルとなる）。ここでは圧縮後のデータの
大きさを示す圧縮情報として、データ入出力端子４にデ
ータが入出力するために必要なサイクル数（４）を、圧
縮データの転送時の最も早い時期に転送する。書込む圧
縮データは外部装置から書込み命令が命令入力端子３に
入力されたサイクル内にデータ入出力端子４に入力が開
始されるものとする。読出す圧縮データは外部装置から
読出し命令が命令入力端子３に入力されてから３サイク
ル後にデータ入出力端子４に出力が開始されるものとす
る。
【００４７】データ入出力回路６を介して行われる内部
データバス８とデータ入出力端子４との間のデータ転送
には半サイクル程度の遅れ時間が必要であるとする。ま
た、書込み読出し動作が行われていない場合、データ入
力信号２２、データ出力信号２１及び比較器１４の出力
はＬｏｗレベルである。
【００４８】命令入力端子３を通してメモリＬＳＩ１が
外部装置から圧縮データの書込み命令を受取ると、命令
デコード回路５の制御によってデータ入力信号２２及び
比較器１４の出力がＨｉｇｈレベルとなり、カウンタ１
１の値はリセット信号１９によって“０”に初期化され
る。これによって、入力用ドライバ回路１８はバッファ
リング状態となり、内部データバス８にデータ入出力端
子４から入力された圧縮データを出力する。
【００４９】書込み命令が入力された次のサイクルでは
内部データバス８を通して、入力された圧縮データの中
の圧縮データの大きさの情報（４）がレジスタ１２に保
持される。カウンタ１１は各サイクル毎に保持している
値を１ずつ増加する。比較器１４はその内部に保持して
いる値とレジスタ１２に保持されている値とが一致した
時点でＬｏｗレベルを出力する。これによって、入力用
ドライバ回路１８は圧縮データの転送が終了した時点で
バッファリング状態からハイ・インピーダンス状態にな
る。
【００５０】上記の処理と同様に、命令入力端子３を通
してメモリＬＳＩ１が外部装置から圧縮データの読出し
命令を受取ると、その３サイクル後に命令デコード回路
５の制御によってデータ出力信号２１及び比較器１４の
出力がＨｉｇｈレベルとなり、カウンタ１１の値はリセ
ット信号１９によって“０”に初期化される。これによ
って、出力用ドライバ回路１７はバッファリング状態と
なり、メモリセルアレイ２から出力された圧縮データが
内部データバス８を介してデータ入出力端子４に出力さ
れる。
【００５１】その次のサイクルではメモリセルアレイ２
から出力された圧縮データの中の圧縮データの大きさの
情報（４）がレジスタ１２に保持される。カウンタ１１
は各サイクル毎に保持している値を１ずつ増加する。比
較器１４はその内部に保持している値とレジスタ１２に
保持されている値とが一致した時点でＬｏｗレベルを出
力する。これによって、出力用ドライバ回路１７は圧縮
データの転送が終了した時点でバッファリング状態から
ハイ・インピーダンス状態になる。
【００５２】上述したように、本発明の一実施例では、
圧縮した形式でデータの転送を行い、かつ可変長である
その圧縮データに対して当該圧縮データに含まれる圧縮
情報を基に圧縮データの大きさを認識し、圧縮データの
転送に必要な期間だけ内部動作及びデータ入出力回路６
を動作させることができる。
【００５３】この場合、圧縮データを転送するだけでは
実際の圧縮データの大きさではなく、圧縮データが最も
大きくなる場合に合わせて内部動作及びデータ入出力回
路６を動作させる必要が生じる。これによって、データ
入出力回路６が後続命令を発行する際に、データ転送の
余分な動作の完了を待つことなく、効率のよいデータ転
送を行うことができ、実効的にバス・バンド幅を大きく
することが可能となる。
【００５４】また、本発明の一実施例では入出力端子の
電気的な仕様に関する拡張及び変更を必要としないた
め、入出力インタフェースに関しては従来の半導体メモ
リＬＳＩのインタフェース技術をそのまま使用すること
ができる。
【００５５】図４は本発明の他の実施例による圧縮デー
タ入出力機能付メモリＬＳＩの構成を示すブロック図で
ある。図において、メモリＬＳＩ１はメモリセルアレイ
２と、命令入力端子３と、データ入出力端子４と、命令
デコーダ５と、データ入出力回路６と、データサイズ検
出回路７と、データ圧縮器３１と、データ伸張器３２と
から構成されている。
【００５６】命令入力端子３からはメモリセルアレイ２
からのデータ読出し及びメモリセルアレイ２へのデータ
書込み等のメモリＬＳＩ１の動作を指定する命令及びそ
の命令によって扱われるデータのメモリセルアレイ２中
の格納場所を指定するアドレス等の情報が入力される。
【００５７】命令デコーダ５は命令入力端子３から命令
及びアドレスを受取り、その命令に従ってメモリセルア
レイ２とデータ入出力回路６とデータサイズ検出回路７
とデータ圧縮器３１とデータ伸張器３２とを夫々制御す
る。
【００５８】データ入出力端子４では圧縮されたデータ
及びその圧縮データの大きさを示す圧縮情報を外部装置
に対して入出力する。データ入出力回路６は命令デコー
ダ５及びデータサイズ検出回路７からの制御を受け、デ
ータ書込み時にデータ入出力端子４から入力される圧縮
データを伸張器３２及びデータサイズ検出回路７に送
り、データ読出し時に圧縮器３１から出力される圧縮デ
ータをデータ入出力端子４に送る。
【００５９】圧縮器３１はメモリセルアレイ２から出力
されるデータを圧縮し、データ入出力回路６及びデータ
サイズ検出器７に出力する。伸張器３２はデータ入出力
回路６から入力された圧縮データを伸張し、メモリセル
アレイ２に出力する。メモリセルアレイ２は命令デコー
ダ５の制御に従って、アドレスによって指定される領域
に対して伸張器３２からのデータの書込みもしくは圧縮
器３１へのデータの読出しを行う。
【００６０】データサイズ検出回路７は読出し時に圧縮
器３１から出力される圧縮データに付加された圧縮情報
から、書込み時にデータ入出力回路６から出力される圧
縮データに付加された圧縮情報から夫々その圧縮データ
の大きさを検出し、その大きさに従ってデータ入出力回
路６及び命令デコーダ５を制御することで、データの読
出し及び書込みに必要な期間だけデータ入出力回路６及
びメモリセルアレイ２を動作させる。
【００６１】この図４を参照して本発明の他の実施例に
よるメモリＬＳＩ１の回路動作について説明する。デー
タ入出力回路６の動作は図１及び図２に示す本発明の一
実施例によるメモリＬＳＩ１の回路動作と同様である
が、メモリセルアレイ２へのデータ入出力過程が異な
る。
【００６２】すなわち、書込み時にはデータ入出力回路
６から内部データバス８に出力された圧縮データが伸張
器３２及びデータサイズ検出回路７に入力される。デー
タサイズ検出回路７は内部データバス８から入力された
圧縮データの大きさを示す圧縮情報を基に、圧縮データ
を入力するために必要な期間だけデータ入出力回路６を
バッファリング状態にする。伸張器３２に入力された圧
縮データは元データに伸張されてメモリセルアレイ２に
書込まれる。
【００６３】また、読出し時にはメモリセルアレイ２に
保持されている元データが圧縮器３１で圧縮され、内部
データバス８及びデータサイズ検出回路７に出力され
る。データサイズ検出回路７では圧縮器３１から出力さ
れた圧縮データの大きさを示す圧縮情報を基に、圧縮デ
ータを転送するために必要な期間だけデータ入出力回路
６をバッファリング状態にする。データ入出力回路６は
データサイズ検出回路７の制御の下に内部データバス８
に出力された圧縮データをデータ入出力端子４に出力す
る。
【００６４】上述したように、本発明の他の実施例で
は、圧縮した形式で効率のよいデータ転送を行うことが
でき、実効的にバス・バンド幅を大きくすることが可能
となる。また、入出力端子の電気的な仕様に関する拡張
及び変更を必要としないため、入出力インタフェースに
関しては従来の半導体メモリＬＳＩのインタフェース技
術をそのまま使用することができる。さらに、圧縮デー
タをそのまま記憶する場合には、圧縮する元データの大
きさを単位としたデータ転送しかできない。
【００６５】しかしながら、本発明の他の実施例では元
データを記憶しているため、メモリセルアレイ２中の元
データの開始位置や大きさを任意に変えることが可能で
ある。そのため、外部装置が必要とするデータに合った
開始位置及び大きさで転送することができ、実効的にバ
ス・バンド幅を大きくすることが可能となる。
【００６６】このように、圧縮した形式でデータの転送
を行い、かつ可変長であるその圧縮データに対して当該
圧縮データに含まれる圧縮情報を基に圧縮データの大き
さをデータサイズ検出回路７で検出し、圧縮データの転
送に必要な期間（書込み動作に必要な期間または読出し
動作に必要な期間）だけメモリセルアレイ２と命令デコ
ーダ５とデータ入出力回路６とを動作させることによっ
て、メモリＬＳＩ１からのデータ読出し及び書込み時の
実効的なバス・バンド幅を大きくすることができる。
【００６７】また、入出力端子の電気的な仕様に関する
拡張及び変更を必要とせず、データ形式の論理的な拡張
によって実現することができるので、入出力インタフェ
ースに関しては従来の半導体メモリＬＳＩのインタフェ
ース技術をそのまま使用することができる。
【００６８】さらに、データの圧縮及び伸張をメモリＬ
ＳＩ１の内部（圧縮器３１及び伸張器３２）で行い、メ
モリセルアレイ２に圧縮前の元データを保持することに
よって、メモリセルアレイ２中の元データの開始位置や
大きさを任意に変えて読出し及び書込みを行うことがで
きる。
【００６９】
【発明の効果】以上説明したように本発明によれば、外
部との間でデータの書込み及び読出しが行われるメモリ
セルアレイを含む圧縮データ入出力機能付メモリＬＳＩ
において、外部との間のデータ転送を当該データを圧縮
した形式で行い、圧縮データに付加されかつ圧縮後のデ
ータの大きさを示す圧縮情報を基にその圧縮データの大
きさを検出し、この検出結果に応じて圧縮データの転送
に必要な期間だけ少なくともメモリセルアレイ及び入出
力手段を含む内部回路を動作させることによって、デー
タ転送量を削減すると伴に、可変長圧縮データ転送時の
転送損失を抑えて実効的なバス・バンド幅を拡大するこ
とができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例による圧縮データ入出力機能
付メモリＬＳＩの構成を示すブロック図である。
【図２】図１のデータサイズ検出回路及びデータ入出力
回路の構成例を示すブロック図である。
【図３】本発明の一実施例による圧縮データ入出力機能
付メモリＬＳＩの回路動作を示すタイミングチャートで
ある。
【図４】本発明の他の実施例による圧縮データ入出力機
能付メモリＬＳＩの構成を示すブロック図である。
【図５】従来のデータ圧縮転送を用いたメモリシステム
の構成を示すブロック図である。
【符号の説明】
１ 圧縮データ入出力機能付メモリＬＳＩ ２ メモリセルアレイ ３ 命令入力端子 ４ データ入出力端子 ５ 命令デコーダ ６ データ入出力回路 ７ データサイズ検出回路 ８ 内部データバス １１ カウンタ １２ レジスタ １３ セレクタ １４ 比較器 １５ 出力用ＡＮＤ回路 １６ 入力用ＡＮＤ回路 １７ 出力用ドライバ回路 １８ 入力用ドライバ回路 ３１ データ圧縮器 ３２ データ伸張器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 外部との間でデータの書込み及び読出し
    が行われるメモリセルアレイを含む圧縮データ入出力機
    能付メモリＬＳＩであって、外部との間のデータ転送を
    当該データを圧縮した形式で行う入出力手段と、圧縮デ
    ータに付加されかつ圧縮後のデータの大きさを示す圧縮
    情報を基に前記圧縮データの大きさを検出する検出手段
    と、前記検出手段の検出結果に応じて前記圧縮データの
    転送に必要な期間だけ少なくとも前記メモリセルアレイ
    及び前記入出力手段を含む内部回路を動作させる手段と
    を有することを特徴とする圧縮データ入出力機能付メモ
    リＬＳＩ。
  2. 【請求項２】 前記内部回路を動作させる手段は、前記
    メモリセルアレイへのデータの書込み時に前記検出手段
    で検出された外部からの圧縮データの大きさに応じて前
    記メモリセルアレイへのデータの書込み動作に必要な期
    間だけ前記内部回路を動作させて前記メモリセルアレイ
    にデータを書込み、前記メモリセルアレイからのデータ
    の読出し時に前記検出手段で検出された外部への圧縮デ
    ータの大きさに応じて前記メモリセルアレイからのデー
    タの読出し動作に必要な期間だけ前記内部回路を動作さ
    せて外部に前記圧縮データを出力するよう構成したこと
    を特徴とする請求項１記載の圧縮データ入出力機能付メ
    モリＬＳＩ。
  3. 【請求項３】 前記メモリセルアレイに対して前記圧縮
    データの書込み及び読出しを行うよう構成したことを特
    徴とする請求項１または請求項２記載の圧縮データ入出
    力機能付メモリＬＳＩ。
  4. 【請求項４】 前記メモリセルアレイに対して前記圧縮
    データの元データの書込み及び読出しを行うよう構成し
    たことを特徴とする請求項１または請求項２記載の圧縮
    データ入出力機能付メモリＬＳＩ。
  5. 【請求項５】 前記外部からの圧縮データを伸張する伸
    張手段と、前記メモリセルアレイからのデータを圧縮す
    る圧縮手段とを含むことを特徴とする請求項４記載の圧
    縮データ入出力機能付メモリＬＳＩ。
  6. 【請求項６】 前記検出手段は、前記外部からの圧縮デ
    ータ及び前記圧縮手段で圧縮された圧縮データ各々に付
    加された前記圧縮情報を基に前記圧縮データの大きさを
    検出するよう構成したことを特徴とする請求項５記載の
    圧縮データ入出力機能付メモリＬＳＩ。
  7. 【請求項７】 前記圧縮手段は、前記メモリセルアレイ
    からのデータを圧縮する際に当該データの圧縮後の大き
    さを示す圧縮情報を圧縮したデータに付加するよう構成
    したことを特徴とする請求項５または請求項６記載の圧
    縮データ入出力機能付メモリＬＳＩ。
JP10232403A 1998-08-19 1998-08-19 圧縮データ入出力機能付メモリｌｓｉ Pending JP2000066948A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP10232403A JP2000066948A (ja) 1998-08-19 1998-08-19 圧縮データ入出力機能付メモリｌｓｉ
US09/374,992 US6490669B1 (en) 1998-08-19 1999-08-16 Memory LSI with compressed data inputting and outputting function
KR1019990034068A KR20000017360A (ko) 1998-08-19 1999-08-18 압축데이터 입출력기능을 갖는 메모리ｌｓｉ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10232403A JP2000066948A (ja) 1998-08-19 1998-08-19 圧縮データ入出力機能付メモリｌｓｉ

Publications (1)

Publication Number Publication Date
JP2000066948A true JP2000066948A (ja) 2000-03-03

Family

ID=16938708

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10232403A Pending JP2000066948A (ja) 1998-08-19 1998-08-19 圧縮データ入出力機能付メモリｌｓｉ

Country Status (3)

Country Link
US (1) US6490669B1 (ja)
JP (1) JP2000066948A (ja)
KR (1) KR20000017360A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007181052A (ja) * 2005-12-28 2007-07-12 Seiko Epson Corp 画像出力システム
JP2007184977A (ja) * 2007-03-19 2007-07-19 Seiko Epson Corp 画像出力システム
JP2010040057A (ja) * 2008-07-31 2010-02-18 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその制御方法、データ圧縮回路、データ展開回路、並びにデータ圧縮展開回路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020138654A1 (en) * 2001-03-21 2002-09-26 Zhigang Liu Apparatus, and associated method, for facilitating deletion of dictionary content pursuant to communication of signaling protocol messages
JP3886870B2 (ja) * 2002-09-06 2007-02-28 株式会社ルネサステクノロジ データ処理装置
US7779464B2 (en) * 2004-06-14 2010-08-17 Lionic Corporation System security approaches utilizing a hierarchical memory system
JP2007287085A (ja) * 2006-04-20 2007-11-01 Fuji Xerox Co Ltd 画像処理装置及びプログラム
JP2007287084A (ja) * 2006-04-20 2007-11-01 Fuji Xerox Co Ltd 画像処理装置及びプログラム
JP4795138B2 (ja) * 2006-06-29 2011-10-19 富士ゼロックス株式会社 画像処理装置及びプログラム
JP4979287B2 (ja) 2006-07-14 2012-07-18 富士ゼロックス株式会社 画像処理装置及びプログラム
JP4901692B2 (ja) * 2007-10-31 2012-03-21 株式会社リコー 画像処理装置、画像処理方法、画像処理プログラム及び記録媒体
US10169073B2 (en) * 2015-12-20 2019-01-01 Intel Corporation Hardware accelerators and methods for stateful compression and decompression operations
US10310897B2 (en) 2016-09-30 2019-06-04 Intel Corporation Hardware accelerators and methods for offload operations

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0482082A (ja) 1990-07-25 1992-03-16 Hitachi Ltd 半導体記憶装置
JPH04175850A (ja) 1990-11-02 1992-06-23 Hokkaido Nippon Denki Software Kk 送信データ編集処理方式
US5459850A (en) * 1993-02-19 1995-10-17 Conner Peripherals, Inc. Flash solid state drive that emulates a disk drive and stores variable length and fixed lenth data blocks
US5864716A (en) * 1994-01-07 1999-01-26 Cirrus Logic, Inc. Tagged data compression for parallel port interface
JP3426385B2 (ja) * 1995-03-09 2003-07-14 富士通株式会社 ディスク制御装置
US5696927A (en) * 1995-12-21 1997-12-09 Advanced Micro Devices, Inc. Memory paging system and method including compressed page mapping hierarchy
US5710909A (en) * 1996-01-23 1998-01-20 International Business Machines Corporation Data compression utilization method and apparatus for computer main store
JPH10154065A (ja) 1996-11-26 1998-06-09 Fujitsu Ltd バス制御装置
JP3127853B2 (ja) 1997-04-30 2001-01-29 日本電気株式会社 メモリ集積回路並びにこれを用いた主記憶システム及びグラフィクスメモリシステム
JPH11328008A (ja) 1998-05-19 1999-11-30 Nec Corp データ処理機能付メモリｌｓｉ
US6145069A (en) * 1999-01-29 2000-11-07 Interactive Silicon, Inc. Parallel decompression and compression system and method for improving storage density and access speed for non-volatile memory and embedded memory devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007181052A (ja) * 2005-12-28 2007-07-12 Seiko Epson Corp 画像出力システム
JP2007184977A (ja) * 2007-03-19 2007-07-19 Seiko Epson Corp 画像出力システム
JP2010040057A (ja) * 2008-07-31 2010-02-18 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその制御方法、データ圧縮回路、データ展開回路、並びにデータ圧縮展開回路

Also Published As

Publication number Publication date
KR20000017360A (ko) 2000-03-25
US6490669B1 (en) 2002-12-03

Similar Documents

Publication Publication Date Title
JP3127853B2 (ja) メモリ集積回路並びにこれを用いた主記憶システム及びグラフィクスメモリシステム
JP2000066948A (ja) 圧縮データ入出力機能付メモリｌｓｉ
JP2000066844A (ja) ディスク装置圧縮システム
JPH11328008A (ja) データ処理機能付メモリｌｓｉ
JP2880961B2 (ja) データバッファリング装置及びその制御方法
JPH0573413A (ja) キヤツシユメモリ・データ制御装置
JPH06303439A (ja) イメージデータ処理装置
JP3146197B2 (ja) データ転送装置及び記憶装置
JP2000011540A (ja) 圧縮機構付磁気テープ制御装置
JP2524673B2 (ja) 直接メモリアクセス装置
JP2577705B2 (ja) 画像圧縮伸長装置及びその制御方法
JPS63300363A (ja) イメ−ジ処理方式
JPS62243075A (ja) 画像デ−タ転送装置
JP2000276398A (ja) Ｃｐｕ用デ−タ読出し制御装置
JP2817535B2 (ja) Ｈｄｌｃフレーム受信制御方式
JPH10154065A (ja) バス制御装置
JPH0452923A (ja) データ入出力システム
JP2005202628A (ja) メモリ制御装置、メモリ制御方法およびメモリ制御プログラム
JP2501393B2 (ja) 直接メモリアクセス装置
JP2000285013A (ja) インターフェース装置
JPH1027157A (ja) バス装置
JPH0865475A (ja) 画像処理装置
JP2001166945A (ja) 半導体装置及び圧縮プログラムの生成方法
JPS60254280A (ja) 画像処理装置
JP2000163264A (ja) Ｃｐｕ用のプログラム記憶装置