JP2000285013A - インターフェース装置 - Google Patents
インターフェース装置Info
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- JP2000285013A JP2000285013A JP11089367A JP8936799A JP2000285013A JP 2000285013 A JP2000285013 A JP 2000285013A JP 11089367 A JP11089367 A JP 11089367A JP 8936799 A JP8936799 A JP 8936799A JP 2000285013 A JP2000285013 A JP 2000285013A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭと同様な制御により、高速にＳＤＲ
ＡＭからデータを読み出すことのできるＣＰＵとＳＤＲ
ＡＭとの間のインターフェース装置を提供することを課
題とする。 【解決手段】 ＣＰＵからＳＤＲＡＭへのアクセスを制
御するインターフェース装置であって、ＣＰＵから与え
られた読み出し開始のカラムアドレスを保持する保持手
段（１２）と、ＣＰＵからローアドレス及びＣＡＳ信号
を受け、該ローアドレスを指定するためのＡＣＴコマン
ドをＳＤＲＡＭに供給し、続いて保持手段が保持するカ
ラムアドレスを指定して読み出すためのＲＥＡＤコマン
ドをＳＤＲＡＭに供給し、ＳＤＲＡＭから読み出したデ
ータをＣＰＵに供給する制御手段（１１）とを有するイ
ンターフェース装置。
ＡＭからデータを読み出すことのできるＣＰＵとＳＤＲ
ＡＭとの間のインターフェース装置を提供することを課
題とする。 【解決手段】 ＣＰＵからＳＤＲＡＭへのアクセスを制
御するインターフェース装置であって、ＣＰＵから与え
られた読み出し開始のカラムアドレスを保持する保持手
段（１２）と、ＣＰＵからローアドレス及びＣＡＳ信号
を受け、該ローアドレスを指定するためのＡＣＴコマン
ドをＳＤＲＡＭに供給し、続いて保持手段が保持するカ
ラムアドレスを指定して読み出すためのＲＥＡＤコマン
ドをＳＤＲＡＭに供給し、ＳＤＲＡＭから読み出したデ
ータをＣＰＵに供給する制御手段（１１）とを有するイ
ンターフェース装置。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリへのアクセ
ス制御技術に係わり、特に、ＣＰＵがＳＤＲＡＭからデ
ータを読み出すインターフェース装置に関する。
ス制御技術に係わり、特に、ＣＰＵがＳＤＲＡＭからデ
ータを読み出すインターフェース装置に関する。
【０００２】
【従来の技術】コンピュータやデジタル信号処理装置な
どでは、ＣＰＵから高速にアクセスできるメモリとし
て、ＤＲＡＭの代わりにＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎ
ｏｕｓＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）が使用されることが増加してきた。
どでは、ＣＰＵから高速にアクセスできるメモリとし
て、ＤＲＡＭの代わりにＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎ
ｏｕｓＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）が使用されることが増加してきた。
【０００３】ＤＲＡＭは、ＣＰＵのようなデータを利用
するホストからの制御信号であるＲＡＳ（Ｒｏｗ Ａｄ
ｄｒｅｓｓ Ｓｔｒｏｂｅ）信号、ＣＡＳ（Ｃｏｌｕｍ
ｎＡｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号及びＷＥ（Ｗｒ
ｉｔｅ Ｅｎａｂｌｅ）信号などにより制御されてデー
タが読み出されたり、書き込まれたりする。例えば、Ｒ
ＡＳ信号の立下りでローアドレスを指定し、ＣＡＳ信号
の立下りでカラムアドレスを指定し、両アドレスで特定
される番地から、データの読み出しあるいは書きこみが
行われる。
するホストからの制御信号であるＲＡＳ（Ｒｏｗ Ａｄ
ｄｒｅｓｓ Ｓｔｒｏｂｅ）信号、ＣＡＳ（Ｃｏｌｕｍ
ｎＡｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号及びＷＥ（Ｗｒ
ｉｔｅ Ｅｎａｂｌｅ）信号などにより制御されてデー
タが読み出されたり、書き込まれたりする。例えば、Ｒ
ＡＳ信号の立下りでローアドレスを指定し、ＣＡＳ信号
の立下りでカラムアドレスを指定し、両アドレスで特定
される番地から、データの読み出しあるいは書きこみが
行われる。
【０００４】一方、ＳＤＲＡＭはＤＲＡＭに比べてより
高速アクセスが可能であって、ＣＰＵのクロック信号に
同期してアクセスが制御される。ＳＤＲＡＭのアクセス
制御には、アクチベイションと称するＡＣＴコマンドに
よりローアドレスが指定され、ＡＣＴコマンドから所定
クロック数だけ遅れて出るＲＥＡＤコマンドによるカラ
ムアドレスが指定される。ＲＥＡＤコマンドから所定ク
ロック数（ＣＡＳレイテンシ（Ｌａｔｅｎｃｙ））だけ
遅れてデータの読み出しが行われる。例えば、ＣＡＳレ
イテンシが２と言う場合は、ＲＥＡＤコマンドから２ク
ロック遅れてデータの読み出しが行われることを意味す
る。このように、ＳＤＲＡＭのアクセスはＣＰＵのクロ
ック信号に同期してアクセス動作が管理され進行する。
高速アクセスが可能であって、ＣＰＵのクロック信号に
同期してアクセスが制御される。ＳＤＲＡＭのアクセス
制御には、アクチベイションと称するＡＣＴコマンドに
よりローアドレスが指定され、ＡＣＴコマンドから所定
クロック数だけ遅れて出るＲＥＡＤコマンドによるカラ
ムアドレスが指定される。ＲＥＡＤコマンドから所定ク
ロック数（ＣＡＳレイテンシ（Ｌａｔｅｎｃｙ））だけ
遅れてデータの読み出しが行われる。例えば、ＣＡＳレ
イテンシが２と言う場合は、ＲＥＡＤコマンドから２ク
ロック遅れてデータの読み出しが行われることを意味す
る。このように、ＳＤＲＡＭのアクセスはＣＰＵのクロ
ック信号に同期してアクセス動作が管理され進行する。
【０００５】
【発明が解決しようとする課題】従来のＣＰＵの多く
は、ＤＲＡＭに対応しているが、ＳＤＲＡＭには対応し
ていない。そのような、元来ＳＤＲＡＭ対応でないＣＰ
Ｕに、ＳＤＲＡＭを接続してアクセスを可能とする場合
には、ＣＰＵ側から見た場合にはあくまでも通常のＤＲ
ＡＭあるいはＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏ
ｕｔｐｕｔ）タイプのＤＲＡＭが接続されていると見な
せる環境を作る必要がある。このような環境を作るイン
ターフェース回路をＣＰＵとＳＤＲＡＭとの間に用意す
る場合がある。
は、ＤＲＡＭに対応しているが、ＳＤＲＡＭには対応し
ていない。そのような、元来ＳＤＲＡＭ対応でないＣＰ
Ｕに、ＳＤＲＡＭを接続してアクセスを可能とする場合
には、ＣＰＵ側から見た場合にはあくまでも通常のＤＲ
ＡＭあるいはＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏ
ｕｔｐｕｔ）タイプのＤＲＡＭが接続されていると見な
せる環境を作る必要がある。このような環境を作るイン
ターフェース回路をＣＰＵとＳＤＲＡＭとの間に用意す
る場合がある。
【０００６】例えば、図５に示すインターフェース回路
が考えられる。ＣＰＵ２０はＤＲＡＭへのアクセスを制
御するためのＲＡＳ，ＣＡＳ，ＷＥ信号等を発生する。
インターフェース回路２１は、ＳＤＲＡＭ２２とＣＰＵ
２０との間に接続されていて、ＣＰＵ２０からの制御信
号を変換して、ＳＤＲＡＭ２２の制御信号であるＡＣＴ
コマンドやＲＥＡＤコマンドなどを生成してＳＤＲＡＭ
２２へのアクセスを制御する。
が考えられる。ＣＰＵ２０はＤＲＡＭへのアクセスを制
御するためのＲＡＳ，ＣＡＳ，ＷＥ信号等を発生する。
インターフェース回路２１は、ＳＤＲＡＭ２２とＣＰＵ
２０との間に接続されていて、ＣＰＵ２０からの制御信
号を変換して、ＳＤＲＡＭ２２の制御信号であるＡＣＴ
コマンドやＲＥＡＤコマンドなどを生成してＳＤＲＡＭ
２２へのアクセスを制御する。
【０００７】図６〜図９にＳＤＲＡＭインターフェース
回路の動作タイミングチャートを示す。図６は、ＣＰＵ
２０がクロックＣＬＫの１／２分周のクロックＣＫＩＯ
で制御し、シングルリードアクセスで通常モードの動作
をする場合である。図７は、シングルリードアクセスで
ＥＤＯモードの動作をする場合である。
回路の動作タイミングチャートを示す。図６は、ＣＰＵ
２０がクロックＣＬＫの１／２分周のクロックＣＫＩＯ
で制御し、シングルリードアクセスで通常モードの動作
をする場合である。図７は、シングルリードアクセスで
ＥＤＯモードの動作をする場合である。
【０００８】図６及び図７において、ＣＰＵ２０は、読
み出し要求のためのＲＡＳ信号とＣＡＳ信号を図示のタ
イミングで発生し、インターフェース回路２１に与え
る。ＲＡＳ信号の立下りでインターフェース回路２１は
ＡＣＴコマンドをＳＤＲＡＭに供給する。ＡＣＴコマン
ドによりローアドレスがＳＤＲＡＭ２２に与えられる。
み出し要求のためのＲＡＳ信号とＣＡＳ信号を図示のタ
イミングで発生し、インターフェース回路２１に与え
る。ＲＡＳ信号の立下りでインターフェース回路２１は
ＡＣＴコマンドをＳＤＲＡＭに供給する。ＡＣＴコマン
ドによりローアドレスがＳＤＲＡＭ２２に与えられる。
【０００９】次に、インターフェース回路２１は、ＣＰ
Ｕ２０からのＣＡＳ信号の立下りに応答してＲＥＡＤコ
マンドをＳＤＲＡＭ２２に供給する。ＲＥＡＤコマンド
によりカラムアドレスがＳＤＲＡＭ２２に与えられる。
ＲＥＡＤコマンドから２クロック（ＣＡＳレイテンシ）
遅れてＳＤＲＡＭ２２からデータが読み出されてインタ
ーフェース回路２１にラッチされる。ＣＰＵ２０は、Ｄ
ＡＴＡラッチのタイミングの後、次のＣＫＩＯの立上り
のタイミングでインターフェース２１にラッチされてい
るデータを取り込む。
Ｕ２０からのＣＡＳ信号の立下りに応答してＲＥＡＤコ
マンドをＳＤＲＡＭ２２に供給する。ＲＥＡＤコマンド
によりカラムアドレスがＳＤＲＡＭ２２に与えられる。
ＲＥＡＤコマンドから２クロック（ＣＡＳレイテンシ）
遅れてＳＤＲＡＭ２２からデータが読み出されてインタ
ーフェース回路２１にラッチされる。ＣＰＵ２０は、Ｄ
ＡＴＡラッチのタイミングの後、次のＣＫＩＯの立上り
のタイミングでインターフェース２１にラッチされてい
るデータを取り込む。
【００１０】この際に、図６の通常モードの場合には、
ＣＡＳ信号の立上り前のＣＫＩＯの立上がりでデータを
取り込むために、ＣＡＳ信号の立上りが２サイクルウエ
イト（Ｗａｉｔ）となっているが、図７のＥＤＯモード
の場合には、ＣＡＳ信号の立上りのタイミングの次のＣ
ＫＩＯの立上りでデータを取り込むという規定（その間
データを保持する。）になっている。ＣＡＳ信号の立上
りが１サイクルウエイト（Ｗａｉｔ）と短くすることが
できる。
ＣＡＳ信号の立上り前のＣＫＩＯの立上がりでデータを
取り込むために、ＣＡＳ信号の立上りが２サイクルウエ
イト（Ｗａｉｔ）となっているが、図７のＥＤＯモード
の場合には、ＣＡＳ信号の立上りのタイミングの次のＣ
ＫＩＯの立上りでデータを取り込むという規定（その間
データを保持する。）になっている。ＣＡＳ信号の立上
りが１サイクルウエイト（Ｗａｉｔ）と短くすることが
できる。
【００１１】通常モードとＥＤＯモードとでは、今回の
データの読み出し速度は同じであるが、ＥＤＯモードは
通常モードよりもＣＡＳ信号を速く立ち上げることがで
きる。このため、次のデータを高速に読み出すことがで
きる。
データの読み出し速度は同じであるが、ＥＤＯモードは
通常モードよりもＣＡＳ信号を速く立ち上げることがで
きる。このため、次のデータを高速に読み出すことがで
きる。
【００１２】次に、図８は、ＣＰＵ２０がクロックＣＬ
Ｋの１／２分周のクロックＣＫＩＯで動作し、高速ペー
ジリードアクセスで通常モードの動作をする場合であ
る。図９は、高速ページリードアクセスでＥＤＯモード
の動作をする場合である。高速リードアクセスは、同じ
ローアドレスで連続するカラムアドレスのデータを読み
出す動作である。例えば、続けて２カラム分のデータを
読み出す場合を説明する。
Ｋの１／２分周のクロックＣＫＩＯで動作し、高速ペー
ジリードアクセスで通常モードの動作をする場合であ
る。図９は、高速ページリードアクセスでＥＤＯモード
の動作をする場合である。高速リードアクセスは、同じ
ローアドレスで連続するカラムアドレスのデータを読み
出す動作である。例えば、続けて２カラム分のデータを
読み出す場合を説明する。
【００１３】図８及び図９におけるデータ読み出し動作
は、基本的には図６及び図７のシングルリードと同じで
ある。但し、高速ページリードアクセスでは、ＲＡＳ信
号の立下りから立上りまでの期間に、二つのＣＡＳ信号
の立下りのタイミングで順次ＲＥＡＤコマンドが発生し
てデータの読み出しが続けて行われる。
は、基本的には図６及び図７のシングルリードと同じで
ある。但し、高速ページリードアクセスでは、ＲＡＳ信
号の立下りから立上りまでの期間に、二つのＣＡＳ信号
の立下りのタイミングで順次ＲＥＡＤコマンドが発生し
てデータの読み出しが続けて行われる。
【００１４】図８の通常モードでは、ＣＡＳ信号が２サ
イクルウエイトになり、図９のＥＤＯモードではＣＡＳ
信号が１サイクルウエイトになる。図９におけるＥＤＯ
モードでは、ＣＡＳ信号が１サイクルウエイトになった
効果が読み出し速度の速さに現れる。ＥＤＯモードの読
み出し速度の向上は、連続読み出しデータ数が多いほど
より効果的であることが明らかであろう。
イクルウエイトになり、図９のＥＤＯモードではＣＡＳ
信号が１サイクルウエイトになる。図９におけるＥＤＯ
モードでは、ＣＡＳ信号が１サイクルウエイトになった
効果が読み出し速度の速さに現れる。ＥＤＯモードの読
み出し速度の向上は、連続読み出しデータ数が多いほど
より効果的であることが明らかであろう。
【００１５】このようなＳＤＲＡＭ用インターフェース
回路では、シングルリードにしても高速ページリードに
しても、ＣＡＳ信号のウエイト期間が必要であるので、
ＳＤＲＡＭの高速性を十分に生かすことができなかっ
た。
回路では、シングルリードにしても高速ページリードに
しても、ＣＡＳ信号のウエイト期間が必要であるので、
ＳＤＲＡＭの高速性を十分に生かすことができなかっ
た。
【００１６】本発明の目的は、このようなＣＡＳ信号の
ウエイトを少なくして、より高速にＳＤＲＡＭからデー
タを読み出すことのできるＣＰＵとＳＤＲＡＭとの間の
インターフェース装置を提供することにある。
ウエイトを少なくして、より高速にＳＤＲＡＭからデー
タを読み出すことのできるＣＰＵとＳＤＲＡＭとの間の
インターフェース装置を提供することにある。
【００１７】
【課題を解決するための手段】本発明の一観点によれ
ば、ＣＰＵからＳＤＲＡＭへのアクセスを制御するイン
ターフェース装置であって、前記ＣＰＵから与えられた
読み出し開始のカラムアドレスを保持する保持手段と、
前記ＣＰＵからローアドレス及びＣＡＳ信号を受け、該
ローアドレスを指定するためのＡＣＴコマンドをＳＤＲ
ＡＭに供給し、続いて前記保持手段が保持するカラムア
ドレスを指定して読み出すためのＲＥＡＤコマンドをＳ
ＤＲＡＭに供給し、ＳＤＲＡＭから読み出したデータを
ＣＰＵに供給する制御手段とを有するインターフェース
装置が提供される。
ば、ＣＰＵからＳＤＲＡＭへのアクセスを制御するイン
ターフェース装置であって、前記ＣＰＵから与えられた
読み出し開始のカラムアドレスを保持する保持手段と、
前記ＣＰＵからローアドレス及びＣＡＳ信号を受け、該
ローアドレスを指定するためのＡＣＴコマンドをＳＤＲ
ＡＭに供給し、続いて前記保持手段が保持するカラムア
ドレスを指定して読み出すためのＲＥＡＤコマンドをＳ
ＤＲＡＭに供給し、ＳＤＲＡＭから読み出したデータを
ＣＰＵに供給する制御手段とを有するインターフェース
装置が提供される。
【００１８】カラムアドレスのスタートアドレスをあら
かじめ保持手段に保持しておいて、ＣＰＵからのＲＡＳ
信号に応答して、その後はＣＡＳ信号にかかわらず、保
持手段に保持してあるカラムアドレスのスタートアドレ
スに基づいて、順次データをＳＤＲＡＭから読み出す。
かじめ保持手段に保持しておいて、ＣＰＵからのＲＡＳ
信号に応答して、その後はＣＡＳ信号にかかわらず、保
持手段に保持してあるカラムアドレスのスタートアドレ
スに基づいて、順次データをＳＤＲＡＭから読み出す。
【００１９】
【発明の実施の形態】１フレームの画像データは、フレ
ーメモリに格納される。フレームメモリは、通常、ＤＲ
ＡＭ又はＳＤＲＡＭである。各ラインの画像データは、
高速ページアクセスにより、フレームメモリの各ローア
ドレスに格納される。画像データは、フレームメモリの
連続するアドレスに順次書き込まれる。そして、フレー
ムメモリ内の画像データは、連続するアドレスから順次
読み出される。このような連続するアドレスから読み出
しを行う際に、特に、本発明の実施例の利用価値が高
い。
ーメモリに格納される。フレームメモリは、通常、ＤＲ
ＡＭ又はＳＤＲＡＭである。各ラインの画像データは、
高速ページアクセスにより、フレームメモリの各ローア
ドレスに格納される。画像データは、フレームメモリの
連続するアドレスに順次書き込まれる。そして、フレー
ムメモリ内の画像データは、連続するアドレスから順次
読み出される。このような連続するアドレスから読み出
しを行う際に、特に、本発明の実施例の利用価値が高
い。
【００２０】図１は、本発明の実施例によるＳＤＲＡＭ
用インターフェース装置を使用するデータ読み出しシス
テムのブロック図である。本発明の実施例のインターフ
ェース回路１は、ＣＰＵ２とＳＤＲＡＭ３との間に接続
されていて、ＣＰＵ２からのＤＲＡＭ用の制御信号を変
換して、ＳＤＲＡＭ３の制御信号であるＡＣＴコマンド
やＲＥＡＤコマンドなどを生成してＳＤＲＡＭ３へのア
クセスを制御する。ＣＰＵ２は実効的にはＳＤＲＡＭ３
へのアクセスをするが、ＣＰＵ２側からはあくまでも相
手がＤＲＡＭであると見なしてＲＡＳ，ＣＡＳ，ＷＥ信
号等の制御信号を発生する。
用インターフェース装置を使用するデータ読み出しシス
テムのブロック図である。本発明の実施例のインターフ
ェース回路１は、ＣＰＵ２とＳＤＲＡＭ３との間に接続
されていて、ＣＰＵ２からのＤＲＡＭ用の制御信号を変
換して、ＳＤＲＡＭ３の制御信号であるＡＣＴコマンド
やＲＥＡＤコマンドなどを生成してＳＤＲＡＭ３へのア
クセスを制御する。ＣＰＵ２は実効的にはＳＤＲＡＭ３
へのアクセスをするが、ＣＰＵ２側からはあくまでも相
手がＤＲＡＭであると見なしてＲＡＳ，ＣＡＳ，ＷＥ信
号等の制御信号を発生する。
【００２１】クロックＣＬＫは、例えば１００ＭＨｚで
あり、ＣＰＵ２とインターフェース回路１とＳＤＲＡＭ
３へ供給される。ＣＰＵ２は、クロックＣＬＫを分周し
て、周期が２倍のクロックＣＫＩＯを生成する。ＣＰＵ
２は、クロックＣＫＩＯに同期して、インタフェース回
路１を介してＳＤＲＡＭ３を制御する。
あり、ＣＰＵ２とインターフェース回路１とＳＤＲＡＭ
３へ供給される。ＣＰＵ２は、クロックＣＬＫを分周し
て、周期が２倍のクロックＣＫＩＯを生成する。ＣＰＵ
２は、クロックＣＫＩＯに同期して、インタフェース回
路１を介してＳＤＲＡＭ３を制御する。
【００２２】インターフェース回路１は、内部にＳＤＲ
ＡＭ制御用のコマンドの発生とデータの転送やラッチを
制御する制御部１１と、カラムスタートアドレスを設定
するレジスタ１２と、バーストサイズとリード／ライト
指定を設定するレジスタ１３とを有する。
ＡＭ制御用のコマンドの発生とデータの転送やラッチを
制御する制御部１１と、カラムスタートアドレスを設定
するレジスタ１２と、バーストサイズとリード／ライト
指定を設定するレジスタ１３とを有する。
【００２３】ここで、図２及び図３のタイミングチャー
トを参照してその読み出し動作について説明する。図２
は、１／２分周のクロックＣＫＩＯで動作し、高速ペー
ジリードアクセス（バーストサイズ＝２）で通常モード
の動作をする場合である。図３は、同じくクロックＣＫ
ＩＯで動作し、高速ページリードアクセス（バーストサ
イズ＝２）でＥＤＯモードの動作をする場合である。
トを参照してその読み出し動作について説明する。図２
は、１／２分周のクロックＣＫＩＯで動作し、高速ペー
ジリードアクセス（バーストサイズ＝２）で通常モード
の動作をする場合である。図３は、同じくクロックＣＫ
ＩＯで動作し、高速ページリードアクセス（バーストサ
イズ＝２）でＥＤＯモードの動作をする場合である。
【００２４】バーストサイズは、同じローアドレス内で
連続するカラムアドレスから読み出すデータ数（ワード
数）であり、例えば、１，２，４，８，１６，Ｆｕｌｌ
の中から選ぶことができる。Ｆｕｌｌは、全カラムアド
レス数であり、例えば２５６又は５１２である。なお、
ＳＤＲＡＭ３のＣＡＳレイテンシは２とする。
連続するカラムアドレスから読み出すデータ数（ワード
数）であり、例えば、１，２，４，８，１６，Ｆｕｌｌ
の中から選ぶことができる。Ｆｕｌｌは、全カラムアド
レス数であり、例えば２５６又は５１２である。なお、
ＳＤＲＡＭ３のＣＡＳレイテンシは２とする。
【００２５】ＳＤＲＡＭ３からのデータの読み出しの前
に、ＣＰＵ２は、最初のカラムスタートアドレスと、バ
ーストサイズと、読み出し（リード）の指定をあらかじ
めレジスタ１２と１３に書きこむ。
に、ＣＰＵ２は、最初のカラムスタートアドレスと、バ
ーストサイズと、読み出し（リード）の指定をあらかじ
めレジスタ１２と１３に書きこむ。
【００２６】まず、インタフェース回路１は、モード設
定のコマンドをＳＤＲＡＭ３に供給し、バーストサイズ
（例えば２）を指定する。
定のコマンドをＳＤＲＡＭ３に供給し、バーストサイズ
（例えば２）を指定する。
【００２７】次に、ＣＰＵ２は通常のＤＲＡＭと同じよ
うに高速ページモードでアクセス動作を開始する。イン
ターフェース回路１の制御部１１は、ＣＰＵ２からの最
初のＲＡＳ信号の立下りを検出し、ＣＰＵ２からその時
に供給されるローアドレスを指定し、ＡＣＴコマンドを
ＳＤＲＡＭ３に供給する。その後、ＣＡＳ信号の立下り
を待たずに、レジスタ１２に設定してあるカラムスター
トアドレスを指定し、ＲＥＡＤコマンドをＳＤＲＡＭ３
に供給する。
うに高速ページモードでアクセス動作を開始する。イン
ターフェース回路１の制御部１１は、ＣＰＵ２からの最
初のＲＡＳ信号の立下りを検出し、ＣＰＵ２からその時
に供給されるローアドレスを指定し、ＡＣＴコマンドを
ＳＤＲＡＭ３に供給する。その後、ＣＡＳ信号の立下り
を待たずに、レジスタ１２に設定してあるカラムスター
トアドレスを指定し、ＲＥＡＤコマンドをＳＤＲＡＭ３
に供給する。
【００２８】ＳＤＲＡＭ３は、設定してあるバーストサ
イズに従い、指定されたカラムスタートアドレスから連
続する２個のカラムアドレスをアドレスとし、２個のデ
ータを読み出してインターフェース回路１に出力する。
イズに従い、指定されたカラムスタートアドレスから連
続する２個のカラムアドレスをアドレスとし、２個のデ
ータを読み出してインターフェース回路１に出力する。
【００２９】インターフェース回路１は、その２個のデ
ータを保持する。１個目のデータは、直ちにインターフ
ェース回路１からＣＰＵ２へ供給され、その後のクロッ
クＣＫＩＯの立上りでＣＰＵ２がそのデータを取りこ
む。次に、２個目のデータがインターフェース回路１か
らＣＰＵ２へ供給され、その後のクロックＣＫＩＯの立
上りでＣＰＵ２がそのデータを取りこむ。
ータを保持する。１個目のデータは、直ちにインターフ
ェース回路１からＣＰＵ２へ供給され、その後のクロッ
クＣＫＩＯの立上りでＣＰＵ２がそのデータを取りこ
む。次に、２個目のデータがインターフェース回路１か
らＣＰＵ２へ供給され、その後のクロックＣＫＩＯの立
上りでＣＰＵ２がそのデータを取りこむ。
【００３０】本実施例では、ＳＤＲＡＭ３のバースト読
み出しを効率的に利用することにより、ＣＰＵ２は、高
速にデータを読み出すことができる。図２の通常モード
と図８の通常モードについて、ＣＰＵ２の読み出し速度
を比較する。ＣＰＵ２の読み出し完了タイミングは、図
中のクロックＣＫＩＯの○印のタイミングである。
み出しを効率的に利用することにより、ＣＰＵ２は、高
速にデータを読み出すことができる。図２の通常モード
と図８の通常モードについて、ＣＰＵ２の読み出し速度
を比較する。ＣＰＵ２の読み出し完了タイミングは、図
中のクロックＣＫＩＯの○印のタイミングである。
【００３１】ＣＰＵ２が１個目のデータを読み出す速度
は、両者とも同じである。２個目のデータ読み出しで
は、図２の通常モードの方が図８のものよりもクロック
ＣＫＩＯの２クロック分（クロックＣＬＫの４クロック
分）速い。
は、両者とも同じである。２個目のデータ読み出しで
は、図２の通常モードの方が図８のものよりもクロック
ＣＫＩＯの２クロック分（クロックＣＬＫの４クロック
分）速い。
【００３２】図３のＥＤＯモードと図９のＥＤＯモード
を比較する。ＣＰＵ２が１個目のデータを読み出す速度
は、両者とも同じである。２個目のデータ読み出しで
は、図３のＥＤＯモードの方が図９のものよりもやはり
クロックＣＫＩＯの２クロック分（クロックＣＬＫの４
クロック分）速い。
を比較する。ＣＰＵ２が１個目のデータを読み出す速度
は、両者とも同じである。２個目のデータ読み出しで
は、図３のＥＤＯモードの方が図９のものよりもやはり
クロックＣＫＩＯの２クロック分（クロックＣＬＫの４
クロック分）速い。
【００３３】この速度向上の効果は、読み出しバースト
サイズが大きいほど大きくなる。以上のように、カラム
スタートアドレスを予め設定しておき、ＲＡＳ信号の立
下りのタイミングでＡＣＴコマンド及びＲＥＡＤコマン
ドを連続的にＳＤＲＡＭに供給する。ＲＥＡＤコマンド
の供給は、ＣＡＳ信号の状態に関係なく行われる。した
がって、ＣＡＳ信号の立下りと共に、ＣＰＵ２から供給
されるカラムアドレスは無視される。そして、ＳＤＲＡ
Ｍの高速ページリードアクセス（バースト読み出し）を
利用することにより、高速にデータを読み出すことがで
きる。
サイズが大きいほど大きくなる。以上のように、カラム
スタートアドレスを予め設定しておき、ＲＡＳ信号の立
下りのタイミングでＡＣＴコマンド及びＲＥＡＤコマン
ドを連続的にＳＤＲＡＭに供給する。ＲＥＡＤコマンド
の供給は、ＣＡＳ信号の状態に関係なく行われる。した
がって、ＣＡＳ信号の立下りと共に、ＣＰＵ２から供給
されるカラムアドレスは無視される。そして、ＳＤＲＡ
Ｍの高速ページリードアクセス（バースト読み出し）を
利用することにより、高速にデータを読み出すことがで
きる。
【００３４】ＣＰＵ２は、ＤＲＡＭ制御と同様に、ＲＡ
Ｓ信号、ＣＡＳ信号、ローアドレス及びカラムアドレス
をインタフェース回路１に供給する。インタフェース回
路１は、それらＤＲＡＭの制御信号を受けて、ＡＣＴコ
マンド及びＲＥＡＤコマンドを含むＳＤＲＡＭ用コマン
ドをＳＤＲＡＭ３に供給する。ＣＰＵ２は、ＤＲＡＭと
同様なメモリ制御をしつつも、ＳＤＲＡＭから高速にデ
ータを読み出すことができる。
Ｓ信号、ＣＡＳ信号、ローアドレス及びカラムアドレス
をインタフェース回路１に供給する。インタフェース回
路１は、それらＤＲＡＭの制御信号を受けて、ＡＣＴコ
マンド及びＲＥＡＤコマンドを含むＳＤＲＡＭ用コマン
ドをＳＤＲＡＭ３に供給する。ＣＰＵ２は、ＤＲＡＭと
同様なメモリ制御をしつつも、ＳＤＲＡＭから高速にデ
ータを読み出すことができる。
【００３５】現在では、ＤＲＡＭよりもＳＤＲＡＭの方
が手に入りやすくなってきた。旧型のＣＰＵは、ＤＲＡ
Ｍに対応しているが、ＳＤＲＡＭには対応していないも
のが多い。そのようなＣＰＵであっても、ＳＤＲＡＭを
接続して使用することが可能になる。
が手に入りやすくなってきた。旧型のＣＰＵは、ＤＲＡ
Ｍに対応しているが、ＳＤＲＡＭには対応していないも
のが多い。そのようなＣＰＵであっても、ＳＤＲＡＭを
接続して使用することが可能になる。
【００３６】図４を参照して、連続する大容量のデータ
を読み出す実施例を説明する。図４は、図１のカラムス
タートアドレス設定レジスタ１２の別の構成を示す。図
１の実施例の場合であると、バーストサイズ分のデータ
が読み出されると、次のバーストサイズのデータの読み
出しのためには、ＣＰＵ２が次のカラムスタートアドレ
スを設定する必要がある。このカラムスタートアドレス
の設定のためのオーバーヘッドの時間を節約するため
に、カラムスタートアドレスの設定を自動的に更新する
手段を設けた。
を読み出す実施例を説明する。図４は、図１のカラムス
タートアドレス設定レジスタ１２の別の構成を示す。図
１の実施例の場合であると、バーストサイズ分のデータ
が読み出されると、次のバーストサイズのデータの読み
出しのためには、ＣＰＵ２が次のカラムスタートアドレ
スを設定する必要がある。このカラムスタートアドレス
の設定のためのオーバーヘッドの時間を節約するため
に、カラムスタートアドレスの設定を自動的に更新する
手段を設けた。
【００３７】まず、セレクタ１５は、ＣＰＵ２から指定
されたカラムスタートアドレスＡ１を選択して、レジス
タ１２に供給する。レジスタ１２内のカラムスタートア
ドレスに応じて、上記の最初のデータ読み出しが終了す
ると、レジスタ１２に設定されていたカラムスタートア
ドレス値Ａ３にＣＰＵ２から指令されたバーストサイズ
Ａ２を加算器１４で加算する。
されたカラムスタートアドレスＡ１を選択して、レジス
タ１２に供給する。レジスタ１２内のカラムスタートア
ドレスに応じて、上記の最初のデータ読み出しが終了す
ると、レジスタ１２に設定されていたカラムスタートア
ドレス値Ａ３にＣＰＵ２から指令されたバーストサイズ
Ａ２を加算器１４で加算する。
【００３８】セレクタ１５は、アクセス終了信号に応じ
て、その加算値Ａ４をレジスタ１２に供給する。アクセ
ス終了信号は、バーストサイズ分のデータ読み出し終了
により生成される。レジスタ１２には、新たなカラムス
タートアドレスが自動更新される。この更新されたカラ
ムスタートアドレスでＳＤＲＡＭ３に対して再び読み出
し動作が開始される。
て、その加算値Ａ４をレジスタ１２に供給する。アクセ
ス終了信号は、バーストサイズ分のデータ読み出し終了
により生成される。レジスタ１２には、新たなカラムス
タートアドレスが自動更新される。この更新されたカラ
ムスタートアドレスでＳＤＲＡＭ３に対して再び読み出
し動作が開始される。
【００３９】例えば、１０２４バイトのデータを１６バ
イトのバーストサイズで読み出す場合、この自動更新モ
ードを使用しない場合、６４回のカラムスタートアドレ
ス設定をＣＰＵ２が行う必要があり、その６４回分のオ
ーバーヘッドがかかる。これに対して、自動更新モード
を使用することによって、最初の１回のカラムスタート
アドレスの設定のオーバヘッドのみで、その後はバース
トアクセスを繰り返すことができる。繰り返し回数は、
読み出しデータ数をバーストサイズで除算することによ
り得られる。
イトのバーストサイズで読み出す場合、この自動更新モ
ードを使用しない場合、６４回のカラムスタートアドレ
ス設定をＣＰＵ２が行う必要があり、その６４回分のオ
ーバーヘッドがかかる。これに対して、自動更新モード
を使用することによって、最初の１回のカラムスタート
アドレスの設定のオーバヘッドのみで、その後はバース
トアクセスを繰り返すことができる。繰り返し回数は、
読み出しデータ数をバーストサイズで除算することによ
り得られる。
【００４０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
カラムスタートアドレスをあらかじめ保持する手段をイ
ンターフェース装置に設けたことによって、ＣＰＵはＤ
ＲＡＭと同様な制御方法により高速にＳＤＲＡＭからデ
ータを読み出すことができる。
カラムスタートアドレスをあらかじめ保持する手段をイ
ンターフェース装置に設けたことによって、ＣＰＵはＤ
ＲＡＭと同様な制御方法により高速にＳＤＲＡＭからデ
ータを読み出すことができる。
【図１】本発明の実施例によるインターフェース装置を
使用したＳＤＲＡＭのアクセス制御システムの構成を示
すブロック図である。
使用したＳＤＲＡＭのアクセス制御システムの構成を示
すブロック図である。
【図２】本発明の実施例によるインターフェース装置を
使用する通常モードのデータ読み出しの動作タイミング
チャートである。
使用する通常モードのデータ読み出しの動作タイミング
チャートである。
【図３】本発明の実施例によるインターフェース装置を
使用するＥＤＯモードのデータ読み出しの動作タイミン
グチャートである。
使用するＥＤＯモードのデータ読み出しの動作タイミン
グチャートである。
【図４】本発明の別の実施例によるインターフェース装
置のカラムスタートアドレスの自動更新手段のブロック
図である。
置のカラムスタートアドレスの自動更新手段のブロック
図である。
【図５】インターフェース装置を使用したＳＤＲＡＭの
アクセス制御システムの構成を示すブロック図である。
アクセス制御システムの構成を示すブロック図である。
【図６】図５のインターフェース装置を使用する通常モ
ードのシングルリードアクセスの動作タイミングチャー
トである。
ードのシングルリードアクセスの動作タイミングチャー
トである。
【図７】図５のインターフェース装置を使用するＥＤＯ
モードのシングルリードアクセスの動作タイミングチャ
ートである。
モードのシングルリードアクセスの動作タイミングチャ
ートである。
【図８】図５のインターフェース装置を使用する通常モ
ードの高速ページリードアクセスの動作タイミングチャ
ートである。
ードの高速ページリードアクセスの動作タイミングチャ
ートである。
【図９】図５のインターフェース装置を使用するＥＤＯ
モードの高速ページリードアクセスの動作タイミングチ
ャートである。
モードの高速ページリードアクセスの動作タイミングチ
ャートである。
１ インターフェース回路 ２ ＣＰＵ ３ ＳＤＲＡＭ １１ 制御部 １２ カラムスタートアドレス設定レジスタ １３ バーストサイズ設定レジスタ １４ 加算器 １５ セレクタ ２０ ＣＰＵ ２１ インターフェース回路 ２２ ＳＤＲＡＭ
Claims (3)
- 【請求項１】 ＣＰＵからＳＤＲＡＭへのアクセスを制
御するインターフェース装置であって、 前記ＣＰＵから与えられた読み出し開始のカラムアドレ
スを保持する保持手段と、 前記ＣＰＵからローアドレス及びＣＡＳ信号を受け、該
ローアドレスを指定するためのＡＣＴコマンドをＳＤＲ
ＡＭに供給し、続いて前記保持手段が保持するカラムア
ドレスを指定して読み出すためのＲＥＡＤコマンドをＳ
ＤＲＡＭに供給し、ＳＤＲＡＭから読み出したデータを
ＣＰＵに供給する制御手段とを有するインターフェース
装置。 - 【請求項２】 前記保持手段はバーストサイズをも保持
し、 前記制御手段は、前記保持手段が保持するバーストサイ
ズをＳＤＲＡＭに設定し、前記読み出し開始のカラムア
ドレスから連続するバーストサイズのデータをＳＤＲＡ
Ｍから読み出しＣＰＵに供給する請求項１記載のインタ
ーフェース装置。 - 【請求項３】 前記制御手段は、ＳＤＲＡＭからの読み
出しが終了する毎に、前記保持手段に保持された前記読
み出し開始のカラムアドレスに前記バーストサイズを加
算することにより新たな読み出し開始のカラムアドレス
を設定する更新手段を有する請求項２記載のインターフ
ェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11089367A JP2000285013A (ja) | 1999-03-30 | 1999-03-30 | インターフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11089367A JP2000285013A (ja) | 1999-03-30 | 1999-03-30 | インターフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285013A true JP2000285013A (ja) | 2000-10-13 |
Family
ID=13968740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11089367A Withdrawn JP2000285013A (ja) | 1999-03-30 | 1999-03-30 | インターフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285013A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442426B1 (ko) * | 2000-12-27 | 2004-07-30 | 엘지전자 주식회사 | 메모리 제어 장치 |
| US7096342B2 (en) | 2003-10-28 | 2006-08-22 | International Business Machines Corporation | Flexible LUN/LBA interface for content addressable reference storage |
| JP2009276914A (ja) * | 2008-05-13 | 2009-11-26 | Fujitsu Ltd | 擬似ｄｄｒメモリインタフェース回路 |
-
1999
- 1999-03-30 JP JP11089367A patent/JP2000285013A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442426B1 (ko) * | 2000-12-27 | 2004-07-30 | 엘지전자 주식회사 | 메모리 제어 장치 |
| US7096342B2 (en) | 2003-10-28 | 2006-08-22 | International Business Machines Corporation | Flexible LUN/LBA interface for content addressable reference storage |
| JP2009276914A (ja) * | 2008-05-13 | 2009-11-26 | Fujitsu Ltd | 擬似ｄｄｒメモリインタフェース回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |