JP4633334B2 - 情報処理装置およびメモリアクセス調停方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 149
- 230000010365 information processing Effects 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 9
- 238000013500 data storage Methods 0.000 description 29
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000004260 weight control Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Description
【０００１】
【発明が属する技術分野】
本発明は、プロセッサに内蔵されるメモリ装置に対し、外部から高速で書き込みまたは読み出しが可能な外部入出力機構を備えた情報処理装置およびそのメモリ装置に対するアクセスが競合した場合のメモリアクセス調停方法に関するものである。
【０００２】
【従来の技術】
従来、一つのメモリ装置に対して、複数の制御装置から書き込み、読み出しを実現する場合、デュアルポートメモリを使用するのがもっとも容易な実現方法であった。しかし、近年ＬＳＩ市場がシステムＬＳＩ重視へと移行し、回路規模が増大しているため、大きなチップ面積を占有するデュアルポートメモリは、大容量のメモリを必要とするシステムＬＳＩにおいては、コストの観点から不利となる。そこで、チップ面積を削減するためシングルポートメモリを使用することが考えられるが、複数の制御装置からアクセスする場合のタイミングによっては、アクセスの競合が発生するため、アクセスの調停をおこなう必要がある。
【０００３】
複数の制御装置からのアクセスの調停方法として、従来の方法は以下のようにしてアクセスを調停する。第１の制御装置がメモリへアクセス中に、第１の制御装置よりも優先度の高い第２の制御装置からのアクセスがあった場合、第１の制御装置のメモリへのアクセスが終了するまで第２の制御装置をウェイト（待機）させ、第１の制御装置のメモリへのアクセスが終了すると第２の制御装置のメモリへのアクセスを開始させる。また、第２の制御装置がメモリへのアクセスを実行中は第１の制御装置のメモリへのアクセスは一切禁止され、第２の制御装置が第１の制御装置に対して優先的にメモリにアクセスできるようにする（例えば特許文献１参照）。
【０００４】
すなわち、最初にアクセスを行った方の制御装置がアクセス実行中は、後からアクセスを行った制御装置は、最初にアクセスを行った制御装置のアクセスが終了するまでメモリへアクセスすることができない。
【０００５】
【特許文献１】
特開平９−１９８２９８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、複数の制御装置のどちらかの制御装置からのアクセスを優先したい場合が考えられる。例えばプロセッサ内蔵メモリへの外部入出力機構を介した外部プロセッサからのアクセスを考えた場合、外部プロセッサからのプロセッサ内蔵メモリへのアクセスは長時間のアクセスとはならないが、外部プロセッサが高速動作を必要とするため、常に外部プロセッサからのアクセスを優先したいという要望がある。
【０００７】
このようなプロセッサ内蔵メモリに対して高速なアクセスを必要とする外部入出力機構を備えたプロセッサに上記の手法を適用すると、プロセッサコアがメモリにアクセスしている間に外部入出力機構からメモリへアクセスが発生した場合、外部入出力機構はプロセッサコアのアクセスが終了するまでウェイトがかけられ、外部入出力機構のアクセス速度が低下する。
【０００８】
すなわち、プロセッサのメモリへのアクセス状態によって外部入出力機構のアクセス速度が低下する場合が存在する。従って、この機構を外部プロセッサからプロセッサ内蔵メモリへの外部入出力機構を介したデータ授受などに応用した場合、外部アクセス速度の低下を招き、ひいては最終セットの動作速度の低下にもつながる。
【０００９】
本発明は、上記従来の問題点を解決するもので、プロセッサがメモリに対していかなるアクセス状態にある場合にも、常に優先的でかつウェイトなしの高速アクセスが可能な外部入出力機構を実現する情報処理装置およびメモリアクセス調停方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本願発明の情報処理装置は、内蔵メモリと、命令をパイプライン処理するプロセッサと、プロセッサにクロック信号を供給するクロック生成手段と、外部制御装置からの指示を受けて内蔵メモリへのアクセスを実行する入出力制御手段と、プロセッサと入出力制御手段の内蔵メモリへのアクセスが競合した場合に、クロック信号をウェイトさせるためのウェイト要求信号を発生し、入出力制御手段のアクセスを優先させるアクセス調停手段と、プロセッサと入出力制御手段との内蔵メモリへのアクセス競合が、パイプライン処理を行うプロセッサの内蔵メモリへの連続リードアクセス中に起こった場合、プロセッサのウェイト動作前に内蔵メモリが出力していたリードデータを保持しておく保持手段とを備え、保持手段は、プロセッサのウェイト動作を検出し、パイプライン処理を行うプロセッサのメモリへの連続リードアクセス中において、プロセッサがウェイト動作中に、プロセッサへ保持手段が有しているデータの供給を開始することを特徴とする。
【００１１】
上記構成によれば、プロセッサがメモリに対して連続でアクセスする場合においても、内蔵メモリが出力するリードデータと保持手段が保持しているリードデータを切替えることにより、そのアクセス状態に依存することなく高速アクセスを実現することができる。
【００１２】
また、プロセッサと入出力制御手段の内蔵メモリへのアクセスを切替える選択手段をさらに備えており、アクセス調停手段は、プロセッサの内蔵メモリへのアクセス中に入出力制御手段の内蔵メモリへのアクセス要求が発生すると、選択手段へ制御信号を出力し、制御信号を受けた選択手段は、プロセッサのアクセスを入出力制御手段の内蔵メモリへのアクセスに切替える構成となっていても良い。
【００１３】
上記構成によれば、プロセッサが内蔵メモリに対してアクセスする場合において、内蔵メモリに対して外部制御装置からデータを書き込みまたは読み出す際、プロセッサのアクセスを入出力制御手段のアクセスに切替えることにより、プロセッサに優先する外部制御装置の高速アクセスを実現することができる。
【００１４】
本願発明のメモリアクセス調停方法は、パイプライン処理を行うプロセッサがメモリに対して連続リードアクセスしている期間に入出力制御手段のリードアクセスが競合した場合に、プロセッサのウェイト動作前にメモリが出力していたリードデータを保持するステップと、プロセッサに供給しているクロックをウェイトさせるステップと、入出力制御手段のメモリへのアクセスを実行するステップと、メモリへの連続リードアクセス中のプロセッサがウェイト動作中に、プロセッサへ保持手段が有しているデータの供給を開始するステップとを含むことを特徴とする。
【００１５】
上記構成によれば、プロセッサがメモリに対して連続でアクセスする場合においても、保持手段に保持しているデータをプロセッサへ供給し、メモリへのプロセッサのアクセスを再開することにより、そのアクセス状態に依存することなく高速アクセスを実現することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態の情報処理装置を示す構成図である。図１において、情報処理装置１５０は、データ記憶装置１０１と、データ記憶装置１０１に対してアクセス優先度の高い第１のデータ入出力装置１０２と、アクセス優先度の低い第２のデータ入出力装置１０３と、第２のデータ入出力装置１０３にクロックを供給するクロック生成装置１０４と、アクセス調停装置１０９と、制御信号セレクタ１１２とを備える。
【００１７】
アクセス調停装置１０９は、第１のデータ入出力装置１０２の制御信号１０６と第２のデータ入出力装置１０３の制御信号１０８を監視し、データ記憶装置１０１へ供給する制御信号１１４とライトデータ１１３を、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３の間で切替えるためのアクセス選択信号１１０と、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセスが競合した場合に、第２のデータ入出力装置１０３をウェイトさせるクロックウェイト要求信号１１１を生成する。
【００１８】
制御信号セレクタ１１２は、アクセス調停装置１０９から出力されるアクセス選択信号１１０を受けて、第１のデータ入出力装置１０２からデータ記憶装置１０１へ供給されるライトデータ１０５および制御信号１０６と、第２のデータ入出力装置１０３からデータ記憶装置１０１へ供給されるライトデータ１０７および制御信号１０８を切替える。
【００１９】
以上のように構成された本実施の形態について、以下、その動作を図２のフローチャートを用いて説明する。アクセス調停装置１０９は、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセス状態を監視する（Ｓ２０１）。データ記憶装置１０１へのアクセスがない状態（Ｓ２００）から第１のデータ入出力装置１０２のみにアクセスがあった場合（Ｓ２０１のＡ）、アクセス調停装置１０９は制御信号セレクタ１１２を第１のデータ入出力装置１０２側に切替え（Ｓ２０２）、第１のデータ入出力装置１０２がデータ記憶装置１０１へアクセスを実行する（Ｓ２０３）。このあと、第１のデータ入出力装置１０２のデータ記憶装置１０１へのアクセスが終了した場合は（Ｓ２０３のＡ）、データ記憶装置１０１へのアクセスが終了する（Ｓ２０４）。
【００２０】
一方、第１のデータ入出力装置１０２のデータ記憶装置１０１へのアクセスが終了する前に第２のデータ入出力装置１０３からのアクセスがあった場合（Ｓ２０３のＢ）、アクセス調停装置１０９はアクセス競合を検出し、第２のデータ入出力装置１０３に対してクロックウェイト要求信号１１１を出力し、第２のデータ入出力装置１０３はウェイト状態に入る（Ｓ２０５）。この後、第１のデータ入出力装置１０２がデータ記憶装置１０１へアクセスを実行する（Ｓ２０６）。
【００２１】
第１のデータ入出力装置１０２のデータ記憶装置１０１へのアクセスが終了すると、第２のデータ入出力装置１０３のウェイト状態は解除され（Ｓ２０７）、アクセス調停装置１０９は制御信号セレクタ１１２を第２のデータ入出力装置１０３側に切替え（Ｓ２０８）、第２のデータ入出力装置１０３がデータ記憶装置１０１へアクセスを実行する（Ｓ２０９）。
【００２２】
データ記憶装置１０１へのアクセスがない状態（Ｓ２００）から第２のデータ入出力装置１０２のみにアクセスがあった場合（Ｓ２０１のＣ）も、アクセス調停装置１０９は制御信号セレクタ１１２を第２のデータ入出力装置１０３側に切替え（Ｓ２０８）、第２のデータ入出力装置１０３がデータ記憶装置１０１へアクセスを実行する（Ｓ２０９）。この後、第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセスが終了した場合は（Ｓ２０９のＢ）、データ記憶装置１０１へのアクセスが終了する（Ｓ２０４）。
【００２３】
一方、第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセスが終了する前に第１のデータ入出力装置１０２からのアクセスがあった場合（Ｓ２０９のＡ）、またはデータ記憶装置１０１へのアクセスがない状態（Ｓ２００）から第１のデータ入出力装置１０２と第２のデータ入出力装置１０３が同時にデータ記憶装置１０１へアクセスした場合（Ｓ２０１のＢ）、アクセス調停装置１０９はアクセス競合を検出し、第２のデータ入出力装置１０３に対してクロックウェイト要求信号１１１を出力し、第２のデータ入出力装置１０３はウェイト状態に入る（Ｓ２１０）。この後、アクセス調停装置１０９は制御信号セレクタ１１２を第１のデータ入出力装置１０２側に切替え（Ｓ２１１）、第１のデータ入出力装置１０２がデータ記憶装置１０１へアクセスを実行する（Ｓ２０６）。ステップＳ２０７以降の動作は前述のとおりである。
【００２４】
以上のように本実施の形態によれば、データ記憶手段となるデータ記憶装置１０１と、第１のデータ入出力手段となる第１のデータ入出力装置１０２と、第２のデータ入出力手段となる第２のデータ入出力装置１０３と、クロック生成手段となるクロック生成装置１０４と、アクセスを切替える切替え手段となる制御信号セレクタ１１２と、アクセスを調停するアクセス調停手段となるアクセス調停装置１０９を備え、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３からデータ記憶装置１０１に対するアクセスが競合した場合に、第２のデータ入出力装置１０３のクロックをウェイトさせ、第１のデータ入出力装置１０２のアクセスを先に実行し、第１のデータ入出力装置１０２のアクセス終了時に第２のデータ入出力装置１０３のクロックウェイトを解除し、第２のデータ入出力装置１０３のアクセスを実行するので、第１のデータ入出力装置１０２が常に優先してデータ記憶装置１０１にアクセス可能なアクセス調停が、クロックのウェイト制御を行うだけの小規模な回路構成で実現可能である。
【００２５】
（第２の実施の形態）
図３は本発明の第２の実施の形態の情報処理装置の概略構成を示すブロック図である。図３において情報処理装置３５０は、クロック生成部３０１と、プロセッサに内蔵されてプロセッサ外部からもアクセスが可能なプロセッサ内蔵メモリ部３０４と、命令をパイプライン処理するプロセッサコア部３０５と、プロセッサコア部３０５よりもプロセッサ内蔵メモリ３０４に対するアクセスの優先度が高い外部入出力制御部３１０と、外部入出力制御部３１０から出力されるプロセッサ側リードデータ３２０を保持するリードデータ保持部３２２と、プロセッサコア部３０５と外部入出力制御部３１０からアクセスが同時に発生した場合にウェイト要求信号３１６を生成するアクセス調停部３１５とを備える。
【００２６】
クロック生成部３０１は、クロック発振部３３８と、ウェイト要求信号３１６の入力中はクロック発振部３３８から供給されるクロックを停止し、整数倍の周期を持つクロックを生成するクロックウェイト制御部３３７とを備える。クロック３０２はクロック発振部３３８から出力されるウェイト制御のないクロックである。クロック３０３はクロックウェイト制御部３３７から出力されるウェイト制御されたクロックである。
【００２７】
プロセッサコア部３０５は、メモリ部３０４からのリードデータ３２３を受け取るメモリアクセス制御部３３０と、複数のフリップフロップ３３１，３３２，３３３，３３４とを有し、メモリ部３０４にアクセスするためのプロセッサ側アドレス３０６、プロセッサ側チップセレクト（ＣＳ）信号３０７、リードイネーブル信号（ＲＥ）、ライトイネーブル信号（ＷＥ）等のメモリ装置制御信号３０８とプロセッサ側ライトデータ３０９を生成する。
【００２８】
外部入出力制御部３１０は、外部入出力信号同期化部３３６とメモリアクセスセレクタ部３３５とを有する。外部入出力信号同期化部３３６は、プロセッサの外部からメモリ部３０４へのデータの書き込みと読み出しのため、外部入出力アドレス３２５、外部入出力リードイネーブル・ライトイネーブル（ＲＥ／ＷＥ）信号３２６、外部入出力ライトデータ３２７を受け付け、プロセッサ内蔵メモリ部３０４にアクセスするための同期化された外部入出力側アドレス３１１、外部入出力側チップセレクト（ＣＳ）信号３１２、外部入出力側ライトイネーブル・リードイネーブル（ＷＥ／ＲＥ）信号３１３等のメモリ装置制御信号および外部入出力側ライトデータ３１４を生成する。メモリアクセスセレクタ部３３５は、外部入出力信号同期化部３３６からのメモリ制御信号およびライトデータと、プロセッサコア部３０５からのメモリ制御信号およびライトデータとを切替え、プロセッサ内蔵メモリ３０４にライトデータ３１７およびメモリ制御信号３１８を供給し、プロセッサ内蔵メモリ３０４からのリードデータ３１９をプロセッサコア部３０５と外部プロセッサ３２８へ切替えることで、リードデータ保持部３２２にプロセッサ側リードデータ（保持無し）３２０を供給し、外部プロセッサ３２８に外部入出力側リードデータ３２１を供給する。プロセッサ内蔵メモリ３０４は、メモリアクセスセレクタ部３３５にリードデータ３１９を出力する。
【００２９】
アクセス調停部３１５は、プロセッサコア部３０５からのライトイネーブル信号、リードイネーブル信号３０８と、外部入出力制御部３１０内で生成されるライトイネーブル信号、リードイネーブル信号３１３を監視し、プロセッサコア部３０５側のメモリ制御信号およびライト・リードデータと、外部入出力制御部３１０側のメモリ制御信号およびライト・リードデータとを切替えるため、外部入出力制御部３１０内のメモリアクセスセレクタ部３３５へセレクタ制御信号３２４を供給する。また、アクセス調停部３１５は、プロセッサコア部３０５からプロセッサ内蔵メモリ部３０４へのアクセスと、外部入出力制御部３１０からプロセッサ内蔵メモリ部３０４へのアクセスが同時に発生した場合に、プロセッサコア部３０５に供給するクロックをウェイトさせるためのウェイト要求信号３１６を生成する。
【００３０】
リードデータ保持部３２２は、外部入出力制御部３１０内のメモリアクセスセレクタ部３３５から出力されるプロセッサ側リードデータ（保持無し）３２０を保持し、プロセッサコア部３０５にプロセッサ側リードデータ３２３を供給する。
【００３１】
図４はリードデータ保持部３２２の構成を示す回路図である。図４においてリードデータ保持部３２２は、フリップフロップイネーブル信号４１１が「１」のサイクルの次のクロックの立ち上がりでデータを更新し、外部入出力制御部３１０のメモリアクセスセレクタ部３３５から出力されるリードデータ３２０を保持しておくフリップフロップ４０１と、プロセッサ側リードイネーブル（ＲＥ）信号３０８をウェイト制御のないクロック３０２の１サイクル分タイミングを遅らせるフリップフロップ４０３と、ウェイト要求信号３１６をウェイト制御のないクロック３０２の１サイクル分タイミングを遅らせるフリップフロップ４０５とを備える。さらに、プロセッサ側リードイネーブル（ＲＥ）信号３０８と、１サイクル遅れたプロセッサ側リードイネーブル信号４０４と、１サイクル遅れたウェイト要求信号４０６との論理積をとるＡＮＤゲート４０７と、ＡＮＤゲート４０７の出力信号であるセレクタ制御信号４０８が「１」のときプロセッサ側リードデータ３２３に保持データ出力４０２を出力し、セレクタ制御信号４０８が「０」のときプロセッサ側リードデータ３２３にリードデータ３２０を出力するセレクタ４０９と、１サイクル遅れたプロセッサ側リードイネーブル信号４０４と、１サイクル遅れたウェイト要求信号４０６の負論理の論理積をとり、フリップフロップイネーブル信号を生成するＡＮＤゲート４１０とを備える。
【００３２】
以上のように構成された本実施の形態について、以下、その動作を図５のフローチャートを用いて説明する。メモリ３０４は、外部入出力制御部３１０とプロセッサコア部３０５のメモリ３０４へのアクセス状態を監視する（Ｓ５０１）。メモリ３０４へのアクセスがない状態（Ｓ５００）から外部入出力制御部３１０のみにアクセスがあった場合（Ｓ５０１のＡ）、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５を外部入出力制御部３１０側に切替え（Ｓ５０２）、 外部入出力制御部３１０がメモリ３０４へアクセスを実行する（Ｓ５０３）。このあと、外部入出力制御部３１０のメモリ３０４へのアクセスが終了した場合は（Ｓ５０３のＡ）、メモリ３０４へのアクセスが終了する（Ｓ５０４）。
【００３３】
一方、外部入出力制御部３１０のメモリ３０４へのアクセスが終了する前にプロセッサコア部３０５からのアクセスがあった場合（Ｓ５０３のＢ）、アクセス調停部３１５はアクセス競合を検出しプロセッサコア部３０５に対してウェイト要求信号３１６を出力し、プロセッサコア部３０５はウェイト状態に入る（Ｓ５０５）。その後、外部入出力制御部３１０がメモリ３０４にアクセスを実行する（Ｓ５０６）。外部入出力制御部３１０のメモリ３０４へのアクセスが終了すると、プロセッサコア部３０５のウェイト状態は解除される（Ｓ５０７）。
【００３４】
アクセス競合がプロセッサコア部３０５のメモリ３０４への連続リードアクセス発生中に起こっていた場合（Ｓ５０８のＹ）は、プロセッサコア部３０５のリードデータとしてリードデータ保持部３２２の保持しているデータを供給する（Ｓ５０９）。
【００３５】
一方、アクセス競合の発生がプロセッサコア部３０５のメモリ３０４への連続リードアクセス発生中ではない場合（Ｓ５０８のＮ）は、プロセッサコア部３０５のリードデータとしてプロセッサ側リードデータ（保持無し）３２０を供給する。その後、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５をプロセッサコア部３０５側に切替え（Ｓ５１０）、プロセッサコア部３０５がメモリ３０４へアクセスを実行する（Ｓ５１１）。
【００３６】
なお、メモリ３０４へのアクセスがない状態（Ｓ５００）からプロセッサコア部３０５のみにアクセスがあった場合（Ｓ５０１のＣ）も、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５をプロセッサコア部３０５側に切替え（Ｓ５１０）、プロセッサコア部３０５がメモリ３０４へアクセスを実行する（Ｓ５１１）。このあと、プロセッサコア部３０５のメモリ３０４へのアクセスが終了した場合は（Ｓ５１１のＢ）、メモリ３０４へのアクセスが終了する（Ｓ５０４）。
【００３７】
一方、プロセッサコア部３０５のメモリ３０４へのアクセスが終了する前に外部入出力制御部３１０からのアクセスがあった場合（Ｓ５１１のＡ）、またはメモリ３０４へのアクセスがない状態（Ｓ５００）から外部入出力制御部３１０とプロセッサコア部３０５が同時にメモリ３０４へアクセスした場合（Ｓ５０１のＢ）、アクセス調停部３１５はアクセス競合を検出しプロセッサコア部３０５に対してウェイト要求信号３１６を出力し、プロセッサコア部３０５はウェイト状態に入る（Ｓ５１２）。この後、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５を外部入出力制御部３１０側に切替え（Ｓ５１３）、外部入出力制御部３１０がメモリ３０４へアクセスを実行する（Ｓ５０６）。以降の動作は前述のとおりである。
【００３８】
さらに本発明の実施の形態にかかる情報処理装置について、以下、その動作の詳細を図６、図７のタイミングチャートを用いて説明する。図６のタイミングチャートは、プロセッサコア部３０５が単発でプロセッサ内蔵メモリ３０４にアクセスした場合に外部入出力制御部３１０からのプロセッサ内蔵メモリ３０４へのアクセスが競合を起こした場合を示す。図７のタイミングチャートは、プロセッサコア部３０５が連続でプロセッサ内蔵メモリ３０４にリードアクセスしている期間に外部入出力制御部３１０からプロセッサ内蔵メモリ３０４へのアクセスが競合を起こした場合を示す。
【００３９】
図６において、プロセッサ側リードイネーブル信号３０８と、外部入出力側リードイネーブル信号３１３が図６のＡのタイミングにおいて同時に発生した場合、図３のアクセス調停部３１５がアクセス競合を検出し、図３のクロック生成部３０１に対して、ウェイト要求信号３１６を供給する。
【００４０】
これにより、図３のクロック生成部３０１はプロセッサコア部３０５に供給するウェイト制御されたクロック３０３を図６のＢタイミングで１サイクルウェイトさせる。プロセッサコア部３０５から出力しているプロセッサ側アドレス３０６、プロセッサ側ＣＳ信号３０７、プロセッサ側リードイネーブル（ＲＥ）信号３０８は、それぞれプロセッサコア部３０５内部にあるフリップフロップ３３１〜３３４を介して出力しているため、プロセッサコア部３０５のウェイト期間中であるタイミングＢではタイミングＡでの出力の状態を保持している。
【００４１】
このとき、図３のアクセス調停部３１５は図３の外部入出力制御部３１０内のメモリアクセスセレクタ部３３５を制御する。そして、外部入出力制御部３１０内のメモリアクセスセレクタ部３３５はプロセッサ内蔵メモリ３０４に対して、図６のタイミングＡの期間、すなわちプロセッサコア部３０５がウェイト動作する１サイクル前の期間は外部入出力制御部３１０からのメモリ制御信号を供給し、図６のタイミングＢの期間、すなわちプロセッサコア部３０５がウェイト動作している期間はプロセッサコア部３０５からのメモリ制御信号を供給する。
【００４２】
これによって図６のタイミングＢの期間、すなわちプロセッサコア部３０５がウェイト動作している期間にプロセッサ内蔵メモリ３０４は外部入出力制御部３１０のアクセスによるリードデータをリードデータ３１９として出力し、図６のタイミングＣの期間、すなわちプロセッサがウェイトから復帰した最初の１サイクルの期間ではプロセッサコア部３０５のアクセスによるリードデータをリードデータ３１９として出力する。図６のタイミングＣの期間では、図４のセレクタ制御信号４０８は「０」となっており、プロセッサ側リードデータ３２３にはリードデータ３１９がプロセッサ側リードデータ（保持無し）３２０を経由して供給される。
【００４３】
図７のタイミングチャートにおいて、プロセッサコア部３０５が連続でプロセッサ内蔵メモリ３０４にリードアクセスを実行している最中に、図７のタイミングＡの期間でプロセッサ内蔵メモリ３０４に外部入出力制御部３１０からアクセスがあった場合、図６の場合と同様に図７のタイミングＡの期間でウェイト要求信号３１６が発生し、タイミングＢの期間でプロセッサコア部３０５はウェイト動作に入る。
【００４４】
このとき、図６の場合と同様に、図７のタイミングＢの期間でプロセッサ内蔵メモリ３０４は外部入出力制御部３１０のアクセスによるリードデータをリードデータ３１９に出力し、図７のタイミングＣの期間でプロセッサコア部３０５のアクセスによるリードデータをリードデータ３１９に出力する。
【００４５】
しかしながら、このときプロセッサコア部３０５のプロセッサ内蔵メモリ３０４へのアクセスと外部入出力制御部３１０のアクセスが競合する１サイクル前のプロセッサコア部３０５のプロセッサ内蔵メモリ３０４へのリード命令において、この命令のリードデータは図７のタイミングＡで出力されており、この次のタイミングＢはプロセッサコア部３０５がウェイト動作に入っているため、プロセッサコア部３０５がウェイトから復帰したタイミングＣではプロセッサコア部３０５は必要なリードデータを取り込むことが出来ない。
【００４６】
そこで、図４のフリップフロップ４０１によってタイミングＡで出力されたリードデータをタイミングＢまで保持して保持データ出力４０２に出力し、さらに図４のＡＮＤゲート４０７によって、プロセッサコア部３０５の連続リードアクセス中のウェイト動作状態を検出し、タイミングＢにおいてセレクタ制御信号４０８を「１」にすることによって、セレクタ４０９はプロセッサ側リードデータ３２３に保持データ出力４０２を供給し、プロセッサコア部３０５のタイミングＣにおけるデータ取得を可能にしている。
【００４７】
一方、タイミングＣにおいてはウェイト状態が解除されているため、セレクタ制御信号４０８は「０」に戻され、セレクタ４０９はプロセッサ側リードデータ３２３にリードデータ３１９を供給する。
【００４８】
このように、図７に示すようなプロセッサコア部３０５のプロセッサ内蔵メモリ部３０４への連続アクセスの最中に外部入出力制御部３１０からのアクセスが競合した場合にもアクセス調停を可能にしている。
【００４９】
以上のように本実施の形態は、命令をパイプライン処理するプロセッサとなるプロセッサコア部３０５と、プロセッサに内蔵するメモリとなるプロセッサ内蔵メモリ３０４と、メモリに対して優先してアクセスを実行する入出力制御手段となる外部入出力制御部３１０と、プロセッサコア部３０５にクロックを供給するクロック生成手段となるクロック生成部３０１と、プロセッサコア部３０５と外部入出力制御部３１０のプロセッサ内蔵メモリ３０４へのアクセスを監視し、アクセス調停を行うアクセス調停手段となるアクセス調停部３１５から構成される。そして、プロセッサコア部３０５がプロセッサ内蔵メモリ３０４にアクセスしている期間に外部入出力制御部３１０がアクセス競合した場合、プロセッサコア部３０５に供給しているクロックをウェイトさせ、外部入出力制御部３１０のプロセッサ内蔵メモリ３０４へのアクセスを実行し、外部入出力制御部３１０のプロセッサ内蔵メモリ３０４へのアクセス終了時にプロセッサコア部３０５のクロックウェイトを解除し、プロセッサコア部３０５のアクセスを実行する。
【００５０】
これにより、プロセッサコア部３０５が単発でプロセッサ内蔵メモリ３０４にアクセスする場合、ウェイトすることなく高速でプロセッサ内蔵メモリ３０４にアクセス可能な外部入出力制御部３１０を、プロセッサコア部３０５に供給するクロックをウェイトする回路を追加するだけの小規模な回路で実現することが出来る。
【００５１】
さらにプロセッサコア部３０５に対しては、外部入出力手段とのアクセスが競合した場合に１パイプラインステージウェイトするだけでアクセス再開が可能なアクセス調停が実現可能である。また、メモリからの出力データを保持する保持手段となるリードデータ保持部３２２を備え、プロセッサコア部３０５がプロセッサ内蔵メモリ３０４へ連続でリードアクセスしている際に外部入出力制御部３１０がプロセッサ内蔵メモリ３０４へアクセスし、アクセス競合が発生した場合にも、リードデータ保持部３２２に保持しているデータをプロセッサコア部３０５へ供給しプロセッサ内蔵メモリ３０４へのアクセスを再開し、プロセッサコア部３０５の連続アクセス中の外部入出力制御部３１０からのアクセスも可能にしている。
【００５２】
【発明の効果】
本願発明によれば、データ記憶手段に対してアクセスする２つのデータ入出力手段においてアクセス競合が発生した場合に、一方のデータ入出力手段のクロックをウェイトさせるだけでアクセス調停を実施するアクセス調停回路を小規模な回路で実現することができ、プロセッサがメモリに対して連続でアクセスする場合においても、そのアクセス状態に依存することなく実行可能な外部入出力手段を実現することができる。
【００５３】
また、プロセッサが内蔵メモリに対して単発でアクセスする場合において、プロセッサ内蔵のメモリに対して外部からデータを書き込みまたは読み出す際、プロセッサに対して優先で、ウェイトすることのない高速アクセスを、プロセッサに供給するクロックをウェイトする回路を追加するだけの小規模な回路で実現することができる。さらにプロセッサに対しては、外部入出力手段とのアクセスが競合した場合に１パイプラインステージウェイトするだけでアクセス再開が可能なアクセス調停回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の情報処理装置を示す構成図。
【図２】図１に示した情報処理装置の動作を示すフローチャート。
【図３】本発明の第２の実施の形態の情報処理装置の概略構成を示すブロック図。
【図４】本発明の実施の形態におけるリードデータ保持部の構成を示す回路図。
【図５】図３に示した情報処理装置の動作を示すフローチャート。
【図６】図３に示した情報処理装置の動作の一例（プロセッサが単発アクセスする場合）を示すタイミングチャート。
【図７】図３に示した情報処理装置の動作の一例（プロセッサが連続アクセスする場合）を示すタイミングチャート。
【符号の説明】
１０１ データ記憶装置
１０２ 第１のデータ入出力装置
１０３ 第２のデータ入出力装置
１０４ クロック生成装置
１０５ ライトデータ
１０６ 制御信号
１０７ ライトデータ
１０８ 制御信号
１０９ アクセス調停装置
１１０ アクセス選択信号
１１１ クロックウェイト要求信号
１１２ 制御信号セレクタ
１１３ ライトデータ
１１４ 制御信号
１１５ リードデータ
３０１ クロック生成部
３０２ ウェイト制御のないクロック
３０３ ウェイト制御されたクロック
３０４ プロセッサ内蔵メモリ部
３０５ プロセッサコア部
３０６ プロセッサ側アドレス
３０７ プロセッサ側CS信号
３０８ プロセッサ側WE/RE信号
３０９ プロセッサ側ライトデータ
３１０ 外部入出力制御部
３１１ 外部入出力側アドレス
３１２ 外部入出力側CS信号
３１３ 外部入出力側WE/RE信号
３１４ 外部入出力側ライトデータ
３１５ アクセス調停部
３１６ ウェイト要求信号
３１７ ライトデータ
３１８ メモリ制御信号
３１９ リードデータ
３２０ プロセッサ側リードデータ（保持無し）
３２１ 外部入出力リードデータ
３２２ リードデータ保持部
３２３ プロセッサ側リードデータ
３２４ セレクタ制御信号
３２５ 外部入出力アドレス
３２６ 外部入出力WE/RE信号
３２７ 外部入出力ライトデータ
３２８ 外部プロセッサ
３３０ メモリアクセス制御部
３３１〜３３４ フリップフロップ
３３５ メモリアクセスセレクタ部
３３６ 外部入出力信号同期化部
３３７ クロックウェイト制御部
３３８ クロック発振部
４０１ フリップフロップ
４０２ 保持データ出力
４０３ フリップフロップ
４０４ １サイクル遅れたプロセッサ側RE信号
４０５ フリップフロップ
４０６ １サイクル遅れたウェイト要求信号
４０７ ANDゲート
４０８ セレクタ制御信号
４０９ セレクタ
４１０ ANDゲート
【発明が属する技術分野】
本発明は、プロセッサに内蔵されるメモリ装置に対し、外部から高速で書き込みまたは読み出しが可能な外部入出力機構を備えた情報処理装置およびそのメモリ装置に対するアクセスが競合した場合のメモリアクセス調停方法に関するものである。
【０００２】
【従来の技術】
従来、一つのメモリ装置に対して、複数の制御装置から書き込み、読み出しを実現する場合、デュアルポートメモリを使用するのがもっとも容易な実現方法であった。しかし、近年ＬＳＩ市場がシステムＬＳＩ重視へと移行し、回路規模が増大しているため、大きなチップ面積を占有するデュアルポートメモリは、大容量のメモリを必要とするシステムＬＳＩにおいては、コストの観点から不利となる。そこで、チップ面積を削減するためシングルポートメモリを使用することが考えられるが、複数の制御装置からアクセスする場合のタイミングによっては、アクセスの競合が発生するため、アクセスの調停をおこなう必要がある。
【０００３】
複数の制御装置からのアクセスの調停方法として、従来の方法は以下のようにしてアクセスを調停する。第１の制御装置がメモリへアクセス中に、第１の制御装置よりも優先度の高い第２の制御装置からのアクセスがあった場合、第１の制御装置のメモリへのアクセスが終了するまで第２の制御装置をウェイト（待機）させ、第１の制御装置のメモリへのアクセスが終了すると第２の制御装置のメモリへのアクセスを開始させる。また、第２の制御装置がメモリへのアクセスを実行中は第１の制御装置のメモリへのアクセスは一切禁止され、第２の制御装置が第１の制御装置に対して優先的にメモリにアクセスできるようにする（例えば特許文献１参照）。
【０００４】
すなわち、最初にアクセスを行った方の制御装置がアクセス実行中は、後からアクセスを行った制御装置は、最初にアクセスを行った制御装置のアクセスが終了するまでメモリへアクセスすることができない。
【０００５】
【特許文献１】
特開平９−１９８２９８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、複数の制御装置のどちらかの制御装置からのアクセスを優先したい場合が考えられる。例えばプロセッサ内蔵メモリへの外部入出力機構を介した外部プロセッサからのアクセスを考えた場合、外部プロセッサからのプロセッサ内蔵メモリへのアクセスは長時間のアクセスとはならないが、外部プロセッサが高速動作を必要とするため、常に外部プロセッサからのアクセスを優先したいという要望がある。
【０００７】
このようなプロセッサ内蔵メモリに対して高速なアクセスを必要とする外部入出力機構を備えたプロセッサに上記の手法を適用すると、プロセッサコアがメモリにアクセスしている間に外部入出力機構からメモリへアクセスが発生した場合、外部入出力機構はプロセッサコアのアクセスが終了するまでウェイトがかけられ、外部入出力機構のアクセス速度が低下する。
【０００８】
すなわち、プロセッサのメモリへのアクセス状態によって外部入出力機構のアクセス速度が低下する場合が存在する。従って、この機構を外部プロセッサからプロセッサ内蔵メモリへの外部入出力機構を介したデータ授受などに応用した場合、外部アクセス速度の低下を招き、ひいては最終セットの動作速度の低下にもつながる。
【０００９】
本発明は、上記従来の問題点を解決するもので、プロセッサがメモリに対していかなるアクセス状態にある場合にも、常に優先的でかつウェイトなしの高速アクセスが可能な外部入出力機構を実現する情報処理装置およびメモリアクセス調停方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本願発明の情報処理装置は、内蔵メモリと、命令をパイプライン処理するプロセッサと、プロセッサにクロック信号を供給するクロック生成手段と、外部制御装置からの指示を受けて内蔵メモリへのアクセスを実行する入出力制御手段と、プロセッサと入出力制御手段の内蔵メモリへのアクセスが競合した場合に、クロック信号をウェイトさせるためのウェイト要求信号を発生し、入出力制御手段のアクセスを優先させるアクセス調停手段と、プロセッサと入出力制御手段との内蔵メモリへのアクセス競合が、パイプライン処理を行うプロセッサの内蔵メモリへの連続リードアクセス中に起こった場合、プロセッサのウェイト動作前に内蔵メモリが出力していたリードデータを保持しておく保持手段とを備え、保持手段は、プロセッサのウェイト動作を検出し、パイプライン処理を行うプロセッサのメモリへの連続リードアクセス中において、プロセッサがウェイト動作中に、プロセッサへ保持手段が有しているデータの供給を開始することを特徴とする。
【００１１】
上記構成によれば、プロセッサがメモリに対して連続でアクセスする場合においても、内蔵メモリが出力するリードデータと保持手段が保持しているリードデータを切替えることにより、そのアクセス状態に依存することなく高速アクセスを実現することができる。
【００１２】
また、プロセッサと入出力制御手段の内蔵メモリへのアクセスを切替える選択手段をさらに備えており、アクセス調停手段は、プロセッサの内蔵メモリへのアクセス中に入出力制御手段の内蔵メモリへのアクセス要求が発生すると、選択手段へ制御信号を出力し、制御信号を受けた選択手段は、プロセッサのアクセスを入出力制御手段の内蔵メモリへのアクセスに切替える構成となっていても良い。
【００１３】
上記構成によれば、プロセッサが内蔵メモリに対してアクセスする場合において、内蔵メモリに対して外部制御装置からデータを書き込みまたは読み出す際、プロセッサのアクセスを入出力制御手段のアクセスに切替えることにより、プロセッサに優先する外部制御装置の高速アクセスを実現することができる。
【００１４】
本願発明のメモリアクセス調停方法は、パイプライン処理を行うプロセッサがメモリに対して連続リードアクセスしている期間に入出力制御手段のリードアクセスが競合した場合に、プロセッサのウェイト動作前にメモリが出力していたリードデータを保持するステップと、プロセッサに供給しているクロックをウェイトさせるステップと、入出力制御手段のメモリへのアクセスを実行するステップと、メモリへの連続リードアクセス中のプロセッサがウェイト動作中に、プロセッサへ保持手段が有しているデータの供給を開始するステップとを含むことを特徴とする。
【００１５】
上記構成によれば、プロセッサがメモリに対して連続でアクセスする場合においても、保持手段に保持しているデータをプロセッサへ供給し、メモリへのプロセッサのアクセスを再開することにより、そのアクセス状態に依存することなく高速アクセスを実現することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態の情報処理装置を示す構成図である。図１において、情報処理装置１５０は、データ記憶装置１０１と、データ記憶装置１０１に対してアクセス優先度の高い第１のデータ入出力装置１０２と、アクセス優先度の低い第２のデータ入出力装置１０３と、第２のデータ入出力装置１０３にクロックを供給するクロック生成装置１０４と、アクセス調停装置１０９と、制御信号セレクタ１１２とを備える。
【００１７】
アクセス調停装置１０９は、第１のデータ入出力装置１０２の制御信号１０６と第２のデータ入出力装置１０３の制御信号１０８を監視し、データ記憶装置１０１へ供給する制御信号１１４とライトデータ１１３を、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３の間で切替えるためのアクセス選択信号１１０と、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセスが競合した場合に、第２のデータ入出力装置１０３をウェイトさせるクロックウェイト要求信号１１１を生成する。
【００１８】
制御信号セレクタ１１２は、アクセス調停装置１０９から出力されるアクセス選択信号１１０を受けて、第１のデータ入出力装置１０２からデータ記憶装置１０１へ供給されるライトデータ１０５および制御信号１０６と、第２のデータ入出力装置１０３からデータ記憶装置１０１へ供給されるライトデータ１０７および制御信号１０８を切替える。
【００１９】
以上のように構成された本実施の形態について、以下、その動作を図２のフローチャートを用いて説明する。アクセス調停装置１０９は、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセス状態を監視する（Ｓ２０１）。データ記憶装置１０１へのアクセスがない状態（Ｓ２００）から第１のデータ入出力装置１０２のみにアクセスがあった場合（Ｓ２０１のＡ）、アクセス調停装置１０９は制御信号セレクタ１１２を第１のデータ入出力装置１０２側に切替え（Ｓ２０２）、第１のデータ入出力装置１０２がデータ記憶装置１０１へアクセスを実行する（Ｓ２０３）。このあと、第１のデータ入出力装置１０２のデータ記憶装置１０１へのアクセスが終了した場合は（Ｓ２０３のＡ）、データ記憶装置１０１へのアクセスが終了する（Ｓ２０４）。
【００２０】
一方、第１のデータ入出力装置１０２のデータ記憶装置１０１へのアクセスが終了する前に第２のデータ入出力装置１０３からのアクセスがあった場合（Ｓ２０３のＢ）、アクセス調停装置１０９はアクセス競合を検出し、第２のデータ入出力装置１０３に対してクロックウェイト要求信号１１１を出力し、第２のデータ入出力装置１０３はウェイト状態に入る（Ｓ２０５）。この後、第１のデータ入出力装置１０２がデータ記憶装置１０１へアクセスを実行する（Ｓ２０６）。
【００２１】
第１のデータ入出力装置１０２のデータ記憶装置１０１へのアクセスが終了すると、第２のデータ入出力装置１０３のウェイト状態は解除され（Ｓ２０７）、アクセス調停装置１０９は制御信号セレクタ１１２を第２のデータ入出力装置１０３側に切替え（Ｓ２０８）、第２のデータ入出力装置１０３がデータ記憶装置１０１へアクセスを実行する（Ｓ２０９）。
【００２２】
データ記憶装置１０１へのアクセスがない状態（Ｓ２００）から第２のデータ入出力装置１０２のみにアクセスがあった場合（Ｓ２０１のＣ）も、アクセス調停装置１０９は制御信号セレクタ１１２を第２のデータ入出力装置１０３側に切替え（Ｓ２０８）、第２のデータ入出力装置１０３がデータ記憶装置１０１へアクセスを実行する（Ｓ２０９）。この後、第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセスが終了した場合は（Ｓ２０９のＢ）、データ記憶装置１０１へのアクセスが終了する（Ｓ２０４）。
【００２３】
一方、第２のデータ入出力装置１０３のデータ記憶装置１０１へのアクセスが終了する前に第１のデータ入出力装置１０２からのアクセスがあった場合（Ｓ２０９のＡ）、またはデータ記憶装置１０１へのアクセスがない状態（Ｓ２００）から第１のデータ入出力装置１０２と第２のデータ入出力装置１０３が同時にデータ記憶装置１０１へアクセスした場合（Ｓ２０１のＢ）、アクセス調停装置１０９はアクセス競合を検出し、第２のデータ入出力装置１０３に対してクロックウェイト要求信号１１１を出力し、第２のデータ入出力装置１０３はウェイト状態に入る（Ｓ２１０）。この後、アクセス調停装置１０９は制御信号セレクタ１１２を第１のデータ入出力装置１０２側に切替え（Ｓ２１１）、第１のデータ入出力装置１０２がデータ記憶装置１０１へアクセスを実行する（Ｓ２０６）。ステップＳ２０７以降の動作は前述のとおりである。
【００２４】
以上のように本実施の形態によれば、データ記憶手段となるデータ記憶装置１０１と、第１のデータ入出力手段となる第１のデータ入出力装置１０２と、第２のデータ入出力手段となる第２のデータ入出力装置１０３と、クロック生成手段となるクロック生成装置１０４と、アクセスを切替える切替え手段となる制御信号セレクタ１１２と、アクセスを調停するアクセス調停手段となるアクセス調停装置１０９を備え、第１のデータ入出力装置１０２と第２のデータ入出力装置１０３からデータ記憶装置１０１に対するアクセスが競合した場合に、第２のデータ入出力装置１０３のクロックをウェイトさせ、第１のデータ入出力装置１０２のアクセスを先に実行し、第１のデータ入出力装置１０２のアクセス終了時に第２のデータ入出力装置１０３のクロックウェイトを解除し、第２のデータ入出力装置１０３のアクセスを実行するので、第１のデータ入出力装置１０２が常に優先してデータ記憶装置１０１にアクセス可能なアクセス調停が、クロックのウェイト制御を行うだけの小規模な回路構成で実現可能である。
【００２５】
（第２の実施の形態）
図３は本発明の第２の実施の形態の情報処理装置の概略構成を示すブロック図である。図３において情報処理装置３５０は、クロック生成部３０１と、プロセッサに内蔵されてプロセッサ外部からもアクセスが可能なプロセッサ内蔵メモリ部３０４と、命令をパイプライン処理するプロセッサコア部３０５と、プロセッサコア部３０５よりもプロセッサ内蔵メモリ３０４に対するアクセスの優先度が高い外部入出力制御部３１０と、外部入出力制御部３１０から出力されるプロセッサ側リードデータ３２０を保持するリードデータ保持部３２２と、プロセッサコア部３０５と外部入出力制御部３１０からアクセスが同時に発生した場合にウェイト要求信号３１６を生成するアクセス調停部３１５とを備える。
【００２６】
クロック生成部３０１は、クロック発振部３３８と、ウェイト要求信号３１６の入力中はクロック発振部３３８から供給されるクロックを停止し、整数倍の周期を持つクロックを生成するクロックウェイト制御部３３７とを備える。クロック３０２はクロック発振部３３８から出力されるウェイト制御のないクロックである。クロック３０３はクロックウェイト制御部３３７から出力されるウェイト制御されたクロックである。
【００２７】
プロセッサコア部３０５は、メモリ部３０４からのリードデータ３２３を受け取るメモリアクセス制御部３３０と、複数のフリップフロップ３３１，３３２，３３３，３３４とを有し、メモリ部３０４にアクセスするためのプロセッサ側アドレス３０６、プロセッサ側チップセレクト（ＣＳ）信号３０７、リードイネーブル信号（ＲＥ）、ライトイネーブル信号（ＷＥ）等のメモリ装置制御信号３０８とプロセッサ側ライトデータ３０９を生成する。
【００２８】
外部入出力制御部３１０は、外部入出力信号同期化部３３６とメモリアクセスセレクタ部３３５とを有する。外部入出力信号同期化部３３６は、プロセッサの外部からメモリ部３０４へのデータの書き込みと読み出しのため、外部入出力アドレス３２５、外部入出力リードイネーブル・ライトイネーブル（ＲＥ／ＷＥ）信号３２６、外部入出力ライトデータ３２７を受け付け、プロセッサ内蔵メモリ部３０４にアクセスするための同期化された外部入出力側アドレス３１１、外部入出力側チップセレクト（ＣＳ）信号３１２、外部入出力側ライトイネーブル・リードイネーブル（ＷＥ／ＲＥ）信号３１３等のメモリ装置制御信号および外部入出力側ライトデータ３１４を生成する。メモリアクセスセレクタ部３３５は、外部入出力信号同期化部３３６からのメモリ制御信号およびライトデータと、プロセッサコア部３０５からのメモリ制御信号およびライトデータとを切替え、プロセッサ内蔵メモリ３０４にライトデータ３１７およびメモリ制御信号３１８を供給し、プロセッサ内蔵メモリ３０４からのリードデータ３１９をプロセッサコア部３０５と外部プロセッサ３２８へ切替えることで、リードデータ保持部３２２にプロセッサ側リードデータ（保持無し）３２０を供給し、外部プロセッサ３２８に外部入出力側リードデータ３２１を供給する。プロセッサ内蔵メモリ３０４は、メモリアクセスセレクタ部３３５にリードデータ３１９を出力する。
【００２９】
アクセス調停部３１５は、プロセッサコア部３０５からのライトイネーブル信号、リードイネーブル信号３０８と、外部入出力制御部３１０内で生成されるライトイネーブル信号、リードイネーブル信号３１３を監視し、プロセッサコア部３０５側のメモリ制御信号およびライト・リードデータと、外部入出力制御部３１０側のメモリ制御信号およびライト・リードデータとを切替えるため、外部入出力制御部３１０内のメモリアクセスセレクタ部３３５へセレクタ制御信号３２４を供給する。また、アクセス調停部３１５は、プロセッサコア部３０５からプロセッサ内蔵メモリ部３０４へのアクセスと、外部入出力制御部３１０からプロセッサ内蔵メモリ部３０４へのアクセスが同時に発生した場合に、プロセッサコア部３０５に供給するクロックをウェイトさせるためのウェイト要求信号３１６を生成する。
【００３０】
リードデータ保持部３２２は、外部入出力制御部３１０内のメモリアクセスセレクタ部３３５から出力されるプロセッサ側リードデータ（保持無し）３２０を保持し、プロセッサコア部３０５にプロセッサ側リードデータ３２３を供給する。
【００３１】
図４はリードデータ保持部３２２の構成を示す回路図である。図４においてリードデータ保持部３２２は、フリップフロップイネーブル信号４１１が「１」のサイクルの次のクロックの立ち上がりでデータを更新し、外部入出力制御部３１０のメモリアクセスセレクタ部３３５から出力されるリードデータ３２０を保持しておくフリップフロップ４０１と、プロセッサ側リードイネーブル（ＲＥ）信号３０８をウェイト制御のないクロック３０２の１サイクル分タイミングを遅らせるフリップフロップ４０３と、ウェイト要求信号３１６をウェイト制御のないクロック３０２の１サイクル分タイミングを遅らせるフリップフロップ４０５とを備える。さらに、プロセッサ側リードイネーブル（ＲＥ）信号３０８と、１サイクル遅れたプロセッサ側リードイネーブル信号４０４と、１サイクル遅れたウェイト要求信号４０６との論理積をとるＡＮＤゲート４０７と、ＡＮＤゲート４０７の出力信号であるセレクタ制御信号４０８が「１」のときプロセッサ側リードデータ３２３に保持データ出力４０２を出力し、セレクタ制御信号４０８が「０」のときプロセッサ側リードデータ３２３にリードデータ３２０を出力するセレクタ４０９と、１サイクル遅れたプロセッサ側リードイネーブル信号４０４と、１サイクル遅れたウェイト要求信号４０６の負論理の論理積をとり、フリップフロップイネーブル信号を生成するＡＮＤゲート４１０とを備える。
【００３２】
以上のように構成された本実施の形態について、以下、その動作を図５のフローチャートを用いて説明する。メモリ３０４は、外部入出力制御部３１０とプロセッサコア部３０５のメモリ３０４へのアクセス状態を監視する（Ｓ５０１）。メモリ３０４へのアクセスがない状態（Ｓ５００）から外部入出力制御部３１０のみにアクセスがあった場合（Ｓ５０１のＡ）、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５を外部入出力制御部３１０側に切替え（Ｓ５０２）、 外部入出力制御部３１０がメモリ３０４へアクセスを実行する（Ｓ５０３）。このあと、外部入出力制御部３１０のメモリ３０４へのアクセスが終了した場合は（Ｓ５０３のＡ）、メモリ３０４へのアクセスが終了する（Ｓ５０４）。
【００３３】
一方、外部入出力制御部３１０のメモリ３０４へのアクセスが終了する前にプロセッサコア部３０５からのアクセスがあった場合（Ｓ５０３のＢ）、アクセス調停部３１５はアクセス競合を検出しプロセッサコア部３０５に対してウェイト要求信号３１６を出力し、プロセッサコア部３０５はウェイト状態に入る（Ｓ５０５）。その後、外部入出力制御部３１０がメモリ３０４にアクセスを実行する（Ｓ５０６）。外部入出力制御部３１０のメモリ３０４へのアクセスが終了すると、プロセッサコア部３０５のウェイト状態は解除される（Ｓ５０７）。
【００３４】
アクセス競合がプロセッサコア部３０５のメモリ３０４への連続リードアクセス発生中に起こっていた場合（Ｓ５０８のＹ）は、プロセッサコア部３０５のリードデータとしてリードデータ保持部３２２の保持しているデータを供給する（Ｓ５０９）。
【００３５】
一方、アクセス競合の発生がプロセッサコア部３０５のメモリ３０４への連続リードアクセス発生中ではない場合（Ｓ５０８のＮ）は、プロセッサコア部３０５のリードデータとしてプロセッサ側リードデータ（保持無し）３２０を供給する。その後、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５をプロセッサコア部３０５側に切替え（Ｓ５１０）、プロセッサコア部３０５がメモリ３０４へアクセスを実行する（Ｓ５１１）。
【００３６】
なお、メモリ３０４へのアクセスがない状態（Ｓ５００）からプロセッサコア部３０５のみにアクセスがあった場合（Ｓ５０１のＣ）も、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５をプロセッサコア部３０５側に切替え（Ｓ５１０）、プロセッサコア部３０５がメモリ３０４へアクセスを実行する（Ｓ５１１）。このあと、プロセッサコア部３０５のメモリ３０４へのアクセスが終了した場合は（Ｓ５１１のＢ）、メモリ３０４へのアクセスが終了する（Ｓ５０４）。
【００３７】
一方、プロセッサコア部３０５のメモリ３０４へのアクセスが終了する前に外部入出力制御部３１０からのアクセスがあった場合（Ｓ５１１のＡ）、またはメモリ３０４へのアクセスがない状態（Ｓ５００）から外部入出力制御部３１０とプロセッサコア部３０５が同時にメモリ３０４へアクセスした場合（Ｓ５０１のＢ）、アクセス調停部３１５はアクセス競合を検出しプロセッサコア部３０５に対してウェイト要求信号３１６を出力し、プロセッサコア部３０５はウェイト状態に入る（Ｓ５１２）。この後、アクセス調停部３１５は外部入出力制御部３１０内のメモリアクセスセレクタ部３３５を外部入出力制御部３１０側に切替え（Ｓ５１３）、外部入出力制御部３１０がメモリ３０４へアクセスを実行する（Ｓ５０６）。以降の動作は前述のとおりである。
【００３８】
さらに本発明の実施の形態にかかる情報処理装置について、以下、その動作の詳細を図６、図７のタイミングチャートを用いて説明する。図６のタイミングチャートは、プロセッサコア部３０５が単発でプロセッサ内蔵メモリ３０４にアクセスした場合に外部入出力制御部３１０からのプロセッサ内蔵メモリ３０４へのアクセスが競合を起こした場合を示す。図７のタイミングチャートは、プロセッサコア部３０５が連続でプロセッサ内蔵メモリ３０４にリードアクセスしている期間に外部入出力制御部３１０からプロセッサ内蔵メモリ３０４へのアクセスが競合を起こした場合を示す。
【００３９】
図６において、プロセッサ側リードイネーブル信号３０８と、外部入出力側リードイネーブル信号３１３が図６のＡのタイミングにおいて同時に発生した場合、図３のアクセス調停部３１５がアクセス競合を検出し、図３のクロック生成部３０１に対して、ウェイト要求信号３１６を供給する。
【００４０】
これにより、図３のクロック生成部３０１はプロセッサコア部３０５に供給するウェイト制御されたクロック３０３を図６のＢタイミングで１サイクルウェイトさせる。プロセッサコア部３０５から出力しているプロセッサ側アドレス３０６、プロセッサ側ＣＳ信号３０７、プロセッサ側リードイネーブル（ＲＥ）信号３０８は、それぞれプロセッサコア部３０５内部にあるフリップフロップ３３１〜３３４を介して出力しているため、プロセッサコア部３０５のウェイト期間中であるタイミングＢではタイミングＡでの出力の状態を保持している。
【００４１】
このとき、図３のアクセス調停部３１５は図３の外部入出力制御部３１０内のメモリアクセスセレクタ部３３５を制御する。そして、外部入出力制御部３１０内のメモリアクセスセレクタ部３３５はプロセッサ内蔵メモリ３０４に対して、図６のタイミングＡの期間、すなわちプロセッサコア部３０５がウェイト動作する１サイクル前の期間は外部入出力制御部３１０からのメモリ制御信号を供給し、図６のタイミングＢの期間、すなわちプロセッサコア部３０５がウェイト動作している期間はプロセッサコア部３０５からのメモリ制御信号を供給する。
【００４２】
これによって図６のタイミングＢの期間、すなわちプロセッサコア部３０５がウェイト動作している期間にプロセッサ内蔵メモリ３０４は外部入出力制御部３１０のアクセスによるリードデータをリードデータ３１９として出力し、図６のタイミングＣの期間、すなわちプロセッサがウェイトから復帰した最初の１サイクルの期間ではプロセッサコア部３０５のアクセスによるリードデータをリードデータ３１９として出力する。図６のタイミングＣの期間では、図４のセレクタ制御信号４０８は「０」となっており、プロセッサ側リードデータ３２３にはリードデータ３１９がプロセッサ側リードデータ（保持無し）３２０を経由して供給される。
【００４３】
図７のタイミングチャートにおいて、プロセッサコア部３０５が連続でプロセッサ内蔵メモリ３０４にリードアクセスを実行している最中に、図７のタイミングＡの期間でプロセッサ内蔵メモリ３０４に外部入出力制御部３１０からアクセスがあった場合、図６の場合と同様に図７のタイミングＡの期間でウェイト要求信号３１６が発生し、タイミングＢの期間でプロセッサコア部３０５はウェイト動作に入る。
【００４４】
このとき、図６の場合と同様に、図７のタイミングＢの期間でプロセッサ内蔵メモリ３０４は外部入出力制御部３１０のアクセスによるリードデータをリードデータ３１９に出力し、図７のタイミングＣの期間でプロセッサコア部３０５のアクセスによるリードデータをリードデータ３１９に出力する。
【００４５】
しかしながら、このときプロセッサコア部３０５のプロセッサ内蔵メモリ３０４へのアクセスと外部入出力制御部３１０のアクセスが競合する１サイクル前のプロセッサコア部３０５のプロセッサ内蔵メモリ３０４へのリード命令において、この命令のリードデータは図７のタイミングＡで出力されており、この次のタイミングＢはプロセッサコア部３０５がウェイト動作に入っているため、プロセッサコア部３０５がウェイトから復帰したタイミングＣではプロセッサコア部３０５は必要なリードデータを取り込むことが出来ない。
【００４６】
そこで、図４のフリップフロップ４０１によってタイミングＡで出力されたリードデータをタイミングＢまで保持して保持データ出力４０２に出力し、さらに図４のＡＮＤゲート４０７によって、プロセッサコア部３０５の連続リードアクセス中のウェイト動作状態を検出し、タイミングＢにおいてセレクタ制御信号４０８を「１」にすることによって、セレクタ４０９はプロセッサ側リードデータ３２３に保持データ出力４０２を供給し、プロセッサコア部３０５のタイミングＣにおけるデータ取得を可能にしている。
【００４７】
一方、タイミングＣにおいてはウェイト状態が解除されているため、セレクタ制御信号４０８は「０」に戻され、セレクタ４０９はプロセッサ側リードデータ３２３にリードデータ３１９を供給する。
【００４８】
このように、図７に示すようなプロセッサコア部３０５のプロセッサ内蔵メモリ部３０４への連続アクセスの最中に外部入出力制御部３１０からのアクセスが競合した場合にもアクセス調停を可能にしている。
【００４９】
以上のように本実施の形態は、命令をパイプライン処理するプロセッサとなるプロセッサコア部３０５と、プロセッサに内蔵するメモリとなるプロセッサ内蔵メモリ３０４と、メモリに対して優先してアクセスを実行する入出力制御手段となる外部入出力制御部３１０と、プロセッサコア部３０５にクロックを供給するクロック生成手段となるクロック生成部３０１と、プロセッサコア部３０５と外部入出力制御部３１０のプロセッサ内蔵メモリ３０４へのアクセスを監視し、アクセス調停を行うアクセス調停手段となるアクセス調停部３１５から構成される。そして、プロセッサコア部３０５がプロセッサ内蔵メモリ３０４にアクセスしている期間に外部入出力制御部３１０がアクセス競合した場合、プロセッサコア部３０５に供給しているクロックをウェイトさせ、外部入出力制御部３１０のプロセッサ内蔵メモリ３０４へのアクセスを実行し、外部入出力制御部３１０のプロセッサ内蔵メモリ３０４へのアクセス終了時にプロセッサコア部３０５のクロックウェイトを解除し、プロセッサコア部３０５のアクセスを実行する。
【００５０】
これにより、プロセッサコア部３０５が単発でプロセッサ内蔵メモリ３０４にアクセスする場合、ウェイトすることなく高速でプロセッサ内蔵メモリ３０４にアクセス可能な外部入出力制御部３１０を、プロセッサコア部３０５に供給するクロックをウェイトする回路を追加するだけの小規模な回路で実現することが出来る。
【００５１】
さらにプロセッサコア部３０５に対しては、外部入出力手段とのアクセスが競合した場合に１パイプラインステージウェイトするだけでアクセス再開が可能なアクセス調停が実現可能である。また、メモリからの出力データを保持する保持手段となるリードデータ保持部３２２を備え、プロセッサコア部３０５がプロセッサ内蔵メモリ３０４へ連続でリードアクセスしている際に外部入出力制御部３１０がプロセッサ内蔵メモリ３０４へアクセスし、アクセス競合が発生した場合にも、リードデータ保持部３２２に保持しているデータをプロセッサコア部３０５へ供給しプロセッサ内蔵メモリ３０４へのアクセスを再開し、プロセッサコア部３０５の連続アクセス中の外部入出力制御部３１０からのアクセスも可能にしている。
【００５２】
【発明の効果】
本願発明によれば、データ記憶手段に対してアクセスする２つのデータ入出力手段においてアクセス競合が発生した場合に、一方のデータ入出力手段のクロックをウェイトさせるだけでアクセス調停を実施するアクセス調停回路を小規模な回路で実現することができ、プロセッサがメモリに対して連続でアクセスする場合においても、そのアクセス状態に依存することなく実行可能な外部入出力手段を実現することができる。
【００５３】
また、プロセッサが内蔵メモリに対して単発でアクセスする場合において、プロセッサ内蔵のメモリに対して外部からデータを書き込みまたは読み出す際、プロセッサに対して優先で、ウェイトすることのない高速アクセスを、プロセッサに供給するクロックをウェイトする回路を追加するだけの小規模な回路で実現することができる。さらにプロセッサに対しては、外部入出力手段とのアクセスが競合した場合に１パイプラインステージウェイトするだけでアクセス再開が可能なアクセス調停回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の情報処理装置を示す構成図。
【図２】図１に示した情報処理装置の動作を示すフローチャート。
【図３】本発明の第２の実施の形態の情報処理装置の概略構成を示すブロック図。
【図４】本発明の実施の形態におけるリードデータ保持部の構成を示す回路図。
【図５】図３に示した情報処理装置の動作を示すフローチャート。
【図６】図３に示した情報処理装置の動作の一例（プロセッサが単発アクセスする場合）を示すタイミングチャート。
【図７】図３に示した情報処理装置の動作の一例（プロセッサが連続アクセスする場合）を示すタイミングチャート。
【符号の説明】
１０１ データ記憶装置
１０２ 第１のデータ入出力装置
１０３ 第２のデータ入出力装置
１０４ クロック生成装置
１０５ ライトデータ
１０６ 制御信号
１０７ ライトデータ
１０８ 制御信号
１０９ アクセス調停装置
１１０ アクセス選択信号
１１１ クロックウェイト要求信号
１１２ 制御信号セレクタ
１１３ ライトデータ
１１４ 制御信号
１１５ リードデータ
３０１ クロック生成部
３０２ ウェイト制御のないクロック
３０３ ウェイト制御されたクロック
３０４ プロセッサ内蔵メモリ部
３０５ プロセッサコア部
３０６ プロセッサ側アドレス
３０７ プロセッサ側CS信号
３０８ プロセッサ側WE/RE信号
３０９ プロセッサ側ライトデータ
３１０ 外部入出力制御部
３１１ 外部入出力側アドレス
３１２ 外部入出力側CS信号
３１３ 外部入出力側WE/RE信号
３１４ 外部入出力側ライトデータ
３１５ アクセス調停部
３１６ ウェイト要求信号
３１７ ライトデータ
３１８ メモリ制御信号
３１９ リードデータ
３２０ プロセッサ側リードデータ（保持無し）
３２１ 外部入出力リードデータ
３２２ リードデータ保持部
３２３ プロセッサ側リードデータ
３２４ セレクタ制御信号
３２５ 外部入出力アドレス
３２６ 外部入出力WE/RE信号
３２７ 外部入出力ライトデータ
３２８ 外部プロセッサ
３３０ メモリアクセス制御部
３３１〜３３４ フリップフロップ
３３５ メモリアクセスセレクタ部
３３６ 外部入出力信号同期化部
３３７ クロックウェイト制御部
３３８ クロック発振部
４０１ フリップフロップ
４０２ 保持データ出力
４０３ フリップフロップ
４０４ １サイクル遅れたプロセッサ側RE信号
４０５ フリップフロップ
４０６ １サイクル遅れたウェイト要求信号
４０７ ANDゲート
４０８ セレクタ制御信号
４０９ セレクタ
４１０ ANDゲート
Claims (3)
- 内蔵メモリと、
命令をパイプライン処理するプロセッサと、
前記プロセッサにクロック信号を供給するクロック生成手段と、
外部制御装置からの指示を受けて前記内蔵メモリへのアクセスを実行する入出力制御手段と、
前記プロセッサと前記入出力制御手段の前記内蔵メモリへのアクセスが競合した場合に、前記クロック信号をウェイトさせるためのウェイト要求信号を発生し、前記入出力制御手段のアクセスを優先させるアクセス調停手段と、
前記プロセッサと前記入出力制御手段との前記内蔵メモリへのアクセス競合が発生した際に、前記プロセッサの１つ前の命令でも前記プロセッサが前記内蔵メモリにリードアクセスを行っていた場合、前記プロセッサのウェイト動作前に前記内蔵メモリが出力していたリードデータを保持しておくフリップフロップとを備え、
前記フリップフロップは、前記プロセッサのウェイト動作を検出し、
前記プロセッサのウェイト動作の１つ前の命令でも前記プロセッサが前記内蔵メモリにリードアクセスを行っていた場合、前記プロセッサがウェイト動作中に、前記プロセッサへ前記フリップフロップが有しているデータの供給を開始することを特徴とする情報処理装置。 - 請求項１に記載の情報処理装置であって、
前記プロセッサと前記入出力制御手段の前記内蔵メモリへのアクセスを切替える選択手段をさらに備えており、
前記アクセス調停手段は、前記プロセッサの前記内蔵メモリへのアクセス中に前記入出力制御手段の前記内蔵メモリへのアクセス要求が発生すると、前記選択手段へ制御信号を出力し、
前記制御信号を受けた前記選択手段は、前記プロセッサのアクセスを前記入出力制御手段の前記内蔵メモリへのアクセスに切替えることを特徴とする情報処理装置。 - 命令をパイプライン処理するプロセッサと、前記プロセッサに内蔵されるメモリと、前記メモリに対して前記プロセッサよりも高い優先度でアクセスを実行する入出力制御手段と、前記プロセッサのウェイト動作前に前記メモリが出力していたリードデータを保持し、前記プロセッサのウェイト動作を検出するフリップフロップとを有する情報処理装置のメモリアクセス調停方法であって、
前記プロセッサと前記入出力制御手段との前記内蔵メモリへのアクセス競合が発生した際に、前記プロセッサの１つ前の命令でも前記プロセッサが前記内蔵メモリにリードアクセスを行っていた場合に、前記プロセッサのウェイト動作前に前記メモリが出力していたリードデータを保持するステップと、
前記プロセッサに供給しているクロックをウェイトさせるステップと、
前記入出力制御手段の前記メモリへのアクセスを実行するステップと、
前記プロセッサのウェイト動作の１つ前の命令でも前記プロセッサが前記内蔵メモリにリードアクセスを行っていた場合のウェイト動作中に、前記プロセッサへ前記フリップフロップが有しているデータの供給を開始するステップとを含むメモリアクセス調停方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003017437A JP4633334B2 (ja) | 2003-01-27 | 2003-01-27 | 情報処理装置およびメモリアクセス調停方法 |
| US10/764,484 US7552301B2 (en) | 2003-01-27 | 2004-01-27 | Information processing apparatus and memory access arranging method |
| EP04001687A EP1443412A3 (en) | 2003-01-27 | 2004-01-27 | Information processing apparatus and memory access arranging method |
| KR1020040004909A KR20040068873A (ko) | 2003-01-27 | 2004-01-27 | 정보처리장치 및 메모리 액세스 조정방법 |
| CN200410035239.9A CN1278242C (zh) | 2003-01-27 | 2004-01-27 | 信息处理装置和存储器存取安排方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003017437A JP4633334B2 (ja) | 2003-01-27 | 2003-01-27 | 情報処理装置およびメモリアクセス調停方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010192319A Division JP2011018355A (ja) | 2010-08-30 | 2010-08-30 | 情報処理装置およびメモリアクセス調停方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004227484A JP2004227484A (ja) | 2004-08-12 |
| JP4633334B2 true JP4633334B2 (ja) | 2011-02-16 |
Family
ID=32652827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003017437A Expired - Fee Related JP4633334B2 (ja) | 2003-01-27 | 2003-01-27 | 情報処理装置およびメモリアクセス調停方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7552301B2 (ja) |
| EP (1) | EP1443412A3 (ja) |
| JP (1) | JP4633334B2 (ja) |
| KR (1) | KR20040068873A (ja) |
| CN (1) | CN1278242C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100012241A1 (en) * | 2006-12-20 | 2010-01-21 | Xiaofeng Shaw Yang | Cushion gum |
| CN103092324A (zh) * | 2013-01-22 | 2013-05-08 | 无锡德思普科技有限公司 | 一种处理器内置存储器 |
| CN104765577B (zh) * | 2015-04-28 | 2017-08-15 | 杭州中天微系统有限公司 | 一种频率自适应的高速存储系统 |
| US10643700B2 (en) | 2015-10-29 | 2020-05-05 | Micron Technology, Inc. | Apparatuses and methods for adjusting write parameters based on a write count |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3603935A (en) * | 1969-05-12 | 1971-09-07 | Xerox Corp | Memory port priority access system with inhibition of low priority lock-out |
| US4096571A (en) * | 1976-09-08 | 1978-06-20 | Codex Corporation | System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking |
| US4257095A (en) * | 1978-06-30 | 1981-03-17 | Intel Corporation | System bus arbitration, circuitry and methodology |
| US4271467A (en) * | 1979-01-02 | 1981-06-02 | Honeywell Information Systems Inc. | I/O Priority resolver |
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| US4780843A (en) * | 1983-11-07 | 1988-10-25 | Motorola, Inc. | Wait mode power reduction system and method for data processor |
| JPS6149268A (ja) | 1984-08-16 | 1986-03-11 | Mitsubishi Electric Corp | 共用メモリアクセス方式 |
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| JPH01318139A (ja) | 1988-06-20 | 1989-12-22 | Toshiba Corp | マルチマイクロプロセッサ方式 |
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| JPH08278916A (ja) * | 1994-11-30 | 1996-10-22 | Hitachi Ltd | マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路 |
| JPH09198298A (ja) | 1996-01-18 | 1997-07-31 | Fuji Xerox Co Ltd | メモリ制御装置 |
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-
2003
- 2003-01-27 JP JP2003017437A patent/JP4633334B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-27 CN CN200410035239.9A patent/CN1278242C/zh not_active Expired - Fee Related
- 2004-01-27 US US10/764,484 patent/US7552301B2/en not_active Expired - Fee Related
- 2004-01-27 EP EP04001687A patent/EP1443412A3/en not_active Withdrawn
- 2004-01-27 KR KR1020040004909A patent/KR20040068873A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1443412A2 (en) | 2004-08-04 |
| US7552301B2 (en) | 2009-06-23 |
| CN1278242C (zh) | 2006-10-04 |
| JP2004227484A (ja) | 2004-08-12 |
| US20040250038A1 (en) | 2004-12-09 |
| EP1443412A3 (en) | 2007-05-02 |
| KR20040068873A (ko) | 2004-08-02 |
| CN1530839A (zh) | 2004-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060120 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060325 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071114 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071121 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071128 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071205 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080416 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080613 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080813 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100830 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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