JPH07105146A

JPH07105146A - 共有メモリ装置

Info

Publication number: JPH07105146A
Application number: JP5246678A
Authority: JP
Inventors: Noriyuki Takao; 宣幸高尾; Hidetoshi Takano; 英俊高野; Norihiro Yamaki; 憲裕山木
Original assignee: Sharp Corp; Toyota Motor Corp
Current assignee: Sharp Corp; Toyota Motor Corp
Priority date: 1993-10-01
Filing date: 1993-10-01
Publication date: 1995-04-21
Also published as: KR950012175A; AU672333B2; AU7414194A; EP0649096A2; EP0649096A3; KR0133236B1; US5671393A

Abstract

(57)【要約】【目的】共有メモリアクセスに際して、ソフトウエア
排除、データ転送速度の向上、ＣＰＵ負荷の相互影響防
止を実現する。【構成】ＣＰＵＡとＣＰＵＢに処理を分散し共有メモ
リを用いて両者のデータ交換を行う際、ＣＰＵＡのメモ
リアクセスタイミングを示すクロックＣＫＧを生成し、
ＣＫＧと同期し共有メモリのアクセス権を示すゲート信
号Ｇを生成する。各ＣＰＵは、共有メモリのアクセスを
要求する際、対応するチップセレクト信号ＣＳＡ⁻又は
ＣＳＢ⁻をＬ値とする。アクセス権は常にはＣＰＵＡを
向いており、ＣＰＵＢからのアクセス要求に応じてＣＰ
ＵＢに切り替わる。ＣＰＵＢは１回のアクセス終了時に
ＣＳＢ⁻をＨ値とし、アクセス権はＣＰＵＡに切り替わ
る。ＣＰＵＡは１回のアクセス終了時にＣＳＡ⁻をＨ値
とする。その時点でＣＰＵＢからアクセスが要求されて
いればアクセス権はＣＰＵＢに切り替わり、要求されて
いなければＣＰＵＡのままとされる。各ＣＰＵの同期化
は、待機信号ＷＡＩＴＡ⁻により行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサ（Ｃ
ＰＵ）によって共有される共有メモリ装置に関し、特に
アクセス権の移行制御に関する。

【０００２】

【従来の技術】図７には、メインＣＰＵ１０と複数の機
能モジュール１２の間をメインシステムバス１４により
接続したシステム構成が示されている。機能モジュール
１２は、メインシステムバス１４を介してメインＣＰＵ
１０から供給される情報に所定の処理を施し、あるいは
メインシステムバス１４を介してメインＣＰＵ１０に情
報を供給する。例えばある機能モジュール１２が通信モ
ジュールである場合、この機能モジュール１２は、送信
時には、メインシステムバス１４を介してメインＣＰＵ
１０から受け取ったデータについて処理を施し、処理の
結果得られるデータを外部機器に送信する。受信時に
は、外部機器からデータを受信して処理を施し、処理の
結果得られるデータをメインシステムバス１４を介して
メインＣＰＵ１０に渡す。

【０００３】機能モジュール１２における処理を高速化
させるためには、例えば、処理の分散という手法を使用
できる。図８に示されるように、機能モジュール１２の
各種機能を単一のＣＰＵに担わせるのではなく、複数の
ＣＰＵに分散する。この図では、機能モジュール１２が
実行すべき処理のうちメインシステムバス１４を介した
メインＣＰＵ１０とのデータ送受処理がシステムバスイ
ンターフェイスＣＰＵ１６により担われており、また、
通信等の機能処理が機能処理ＣＰＵ１８により担われて
いる。システムバスインターフェイスＣＰＵ１６と機能
処理ＣＰＵ１８の間では、必要に応じてデータ伝送を行
う。このようにすると、ＣＰＵ１個当たりの処理負担が
軽減されることとなるから高速処理が可能になる。

【０００４】このような処理分散を好適に実現するため
には、ＣＰＵ１６と１８の間のデータ転送速度を向上さ
せる必要がある。すなわち、各ＣＰＵは一般に非同期で
動作しており、その間でのデータ転送が容易でない。従
って、機能モジュール１２内部での処理分散を推し進め
たとしても、ＣＰＵ間データ転送速度が低ければ、機能
モジュール１２の高速動作にはつながらない。この問題
を解決するためには、処理分散に係る複数のＣＰＵによ
って共有されるメモリ、すなわち共有メモリを設けると
いう手段がある。

【０００５】図９及び図１０には、共有メモリの一般的
な構成が示されている。

【０００６】まず図９に示されるのは、デュアルポート
ＲＡＭ２０を共有メモリとして用いた例である。デュア
ルポートＲＡＭ２０はポート１及び２を有しており、Ｃ
ＰＵＡはポート１を使用して、ＣＰＵＢはポート２を使
用して、デュアルポートＲＡＭ２０をアクセスする。Ｃ
ＰＵＡ及びＢは、例えば図８のシステムバスインターフ
ェイスＣＰＵ１６及び機能処理ＣＰＵ１８に相当する。
図中、２２及び２４はそれぞれＣＰＵＡ及びＢのシステ
ムバスである。

【０００７】このような構成の共有メモリを使用するこ
とにより、通常、簡単にかつ高速で、すなわちＣＰＵＡ
又はＢによるリード／ライトのみで、ＣＰＵ間データ転
送を実現できる。しかし、デュアルポートＲＡＭは一般
に高価であり、また大容量のものが少ない。従って、図
７に示されるようなシステムにおいて各機能モジュール
１２毎にこのような共有メモリを用いると、システムコ
ストの増大等の問題が生じてしまう。

【０００８】図１０に示される共有メモリは、デュアル
ポートＲＡＭを用いることなくＣＰＵ間データ転送を実
行可能にした構成であり、擬似デュアルポートＲＡＭ２
６として構成されている。擬似デュアルポートＲＡＭ２
６は、汎用ＳＲＡＭ２８及びバスアービタ・バス選択部
３０から構成されている。ＣＰＵＡ又はＢが汎用ＳＲＡ
Ｍ２８にアクセスする場合には、バスアービタ・バス選
択部３０によってアクセス権の調停やバス接続の切り替
えが実行される。このような構成の共有メモリにおいて
は、安価でかつ大容量の汎用ＳＲＡＭ２８の使用によっ
てコスト低減等の利点が得られる。また、バスアービタ
・バス選択部３０は、セミカスタムＬＳＩ等を用いて集
積化できるため、装置構成も小型で済む。

【０００９】擬似デュアルポートＲＡＭ２６の例として
は、例えば、特開平４−１９５２０２号に記載されたも
のがある。この公報に記載されている例は、プログラマ
ブルコントローラ本体とその周辺機器の間のデータ転送
をシングルポートＲＡＭを用いて行い、その際、ステー
タスレジスタ制御部によってバス切り替え制御を行う方
法である。共有メモリたるシングルポートＲＡＭへのア
クセス権は、あるＣＰＵ（プログラマブルコントローラ
本体及びその周辺機器のうち１個）が一連のアクセス
（リード又はライト）を実行した後に、他のＣＰＵに譲
られる。このような方法によれば、安価なシングルポー
トＲＡＭを共有メモリとして使用しているため、高速か
つ安価なデータ転送を実現できる。

【００１０】擬似デュアルポートＲＡＭ２６は、また、
図１１に示されるような構成によっても実現される。こ
の図においては、バスアービタ・バス選択部３０が、バ
スアービタ３２、データバス選択部３４及びアドレスバ
ス選択部３６から構成されている。

【００１１】バスアービタ３２は、ＣＰＵＡ及びＢを選
択的に汎用ＳＲＡＭ２８に接続するバス接続制御を実行
する。ＣＰＵＡ及びＢは、そのため、バスアービタ３２
との間で各種コントロール信号を授受する。バスアービ
タ３２は、ＣＰＵＡ又はＢからのアクセス要求に応じ、
また、そのアクセス終了に応じ、汎用ＳＲＡＭ２８に接
続すべきＣＰＵを選択する。バスアービタ３２は、選択
結果に応じ、データバス選択部３４にゲートコントロー
ル信号を、アドレスバス選択部３６にアクセス権指示信
号を、それぞれ供給する。

【００１２】データバス選択部３４は、ＣＰＵＡのデー
タバス３８に接続された双方向バスバッファ４０、ＣＰ
ＵＢのデータバス４２に接続された双方向バスバッファ
４４、並びに双方向バスバッファ４０及び４４を汎用Ｓ
ＲＡＭ２８に接続するデータバス４６から構成されてい
る。双方向バスバッファ４０及び４４は、バスアービタ
３２から供給されるゲートコントロール信号に応じ、一
方が開いているときには他方が閉じるよう、開閉する。
従って、ゲートコントロール信号により、データバス４
６に接続するバスがデータバス３８及び４２のいずれか
に切り替えられる。このようにして、データバス選択接
続が行われる。

【００１３】また、アドレスバス選択部３６は、ＣＰＵ
Ａのアドレスバス４８及びＣＰＵＢのアドレスバス５０
を選択的に汎用ＳＲＡＭ２８のアドレスバス５２に接続
する。この選択接続は、アクセス権指示信号に応じて行
われる。なお、実際には、ＣＰＵＡ及びＢからのリード
／ライト信号線も、アドレスバスと共に選択接続される
が、この図では図示の簡略化のため省略している。

【００１４】図１２には、バスアービタ３２の構成が示
されている。この図に示されるバスアービタ３２は、２
個のＤフリップフロップ（以下、ＤＦＦ）５４及び５
６、ＲＳフリップフロップ（以下、ＲＳＦＦ）５８及び
３個のＡＮＤ６０、６２及び６４から構成されている。

【００１５】ＣＰＵＡ及びＣＰＵＢは、汎用ＳＲＡＭ２
８へのアクセスを要求する際、アクセス要求信号を発す
る。ＣＰＵＡからのアクセス要求信号（ＣＰＵＡアクセ
ス要求信号）はＤＦＦ５４に、ＣＰＵＢからのアクセス
要求信号（ＣＰＵＢアクセス要求信号）はＤＦＦ５６
に、それぞれクロックとして入力される。ＤＦＦ５４の
Ｄ入力はＤＦＦ５６のＱＮ出力であり、ＤＦＦ５６のＤ
入力はＤＦＦ５４のＱＮ出力である。さらに、ＤＦＦ５
４のＱＮ出力は、ＡＮＤ６２を介しＤＦＦ５６にリセッ
ト信号として反転入力されているから、ＤＦＦ５４のＱ
Ｎ出力がＬ値となるとＤＦＦ５６がリセットされる。こ
のような接続の結果、ＤＦＦ５４及び５６のＱ出力から
得られる信号は、それぞれＣＰＵＡアクセス可信号又は
ＣＰＵＢアクセス可信号として使用される。

【００１６】ＣＰＵＡ及びＣＰＵＢは、アクセスの際、
逐次、ＣＰＵアクセス可信号を参照する。２種類のＣＰ
Ｕアクセス可信号のうちＣＰＵＡが汎用ＳＲＡＭ２８を
アクセスしていないことを示しているのは、ＣＰＵＡア
クセス可信号であり、ＣＰＵＢが汎用ＳＲＡＭ２８をア
クセスしていないことを示しているのは、ＣＰＵＢアク
セス可信号である。ＣＰＵＡアクセス可信号がＨ（Ｈｉ
ｇｈ）値であることはＣＰＵＡに対し汎用ＳＲＡＭ２８
へのアクセスが許可されていることを意味し、逆にＬ
（Ｌｏｗ）値であることは禁止されていることを意味す
る。この論理は、ＣＰＵＢアクセス可信号についても同
様である。

【００１７】汎用ＳＲＡＭ２８へのアクセスの際、デー
タバス選択部３４及びアドレスバス選択部３６にゲート
コントロール信号又はアクセス権指示信号として供給さ
れるバス選択信号は、ＲＳＦＦ５８のＱ出力である。Ｒ
ＳＦＦ５８は、ＤＦＦ５６のＱＮ出力によりセットさ
れ、ＡＮＤ６４を介して供給されるＤＦＦ５４のＱＮ出
力によりリセットされる。バス選択信号がＬ値の場合、
データバス選択部３４及びアドレスバス選択部３６は、
ＣＰＵＡによる汎用ＳＲＡＭ２８へのアクセスが可能と
なるよう動作し、逆にＨ値の場合、ＣＰＵＢによるアク
セスが可能となるよう動作する。

【００１８】ＣＰＵＡ及びＣＰＵＢは、汎用ＳＲＡＭ２
８へのアクセスが終了すると、アクセス終了信号を発す
る。ＣＰＵＡからのアクセス終了信号（ＣＰＵＡアクセ
ス終了信号）はＤＦＦ５４に、ＣＰＵＢからのアクセス
終了信号（ＣＰＵＢアクセス終了信号）はＤＦＦ５６
に、それぞれＡＮＤ６０又は６２を介し、リセット信号
として反転入力される。また、ＡＮＤ６０及び６２には
更にシステムリセット信号が入力されている。従って、
システムリセット信号がＬ値となるとＤＦＦ５４及び５
６はリセットされる。

【００１９】次に、図１１及び図１２の構成の動作につ
いて、場合分けして説明する。

【００２０】（１）ＣＰＵＡがアクセスを要求する場合この場合、まず、ＣＰＵＡは、ＣＰＵＢアクセス可信号
を参照する。このとき、ＣＰＵＢアクセス可信号がＨ値
であるならば、ＣＰＵＢが汎用ＳＲＡＭ２８をアクセス
している、と認められる。この場合、ＣＰＵＡは、ＣＰ
ＵＢのアクセスが終了するまで（何もせずあるいは他の
処理を実行しながら）待機する。ＣＰＵＢは、アクセス
が終了すると、ＣＰＵＢアクセス終了信号をバスアービ
タ３２に供給し、これによりＣＰＵＢアクセス可信号を
リセットする（Ｌ値にする）。

【００２１】ＣＰＵＢアクセス可信号がＬ値であるなら
ば、ＣＰＵＢが汎用ＳＲＡＭ２８をアクセスしていな
い、と認められる。この場合、ＣＰＵＡは、バスアービ
タ３２に対しＣＰＵＡアクセス要求信号を発する。バス
アービタ３２から出力されるバス選択信号はこれに応じ
Ｌ値となり、ＣＰＵＡアクセス可信号はＨ値となる。バ
ス選択信号がＬ値となると、データバス選択部３４及び
アドレスバス選択部３６は、データバス３８及びアドレ
スバス４８を、汎用ＳＲＡＭ２８に接続する。これによ
り、ＣＰＵＡは、汎用ＳＲＡＭ２８をアクセス可能にな
る。ＣＰＵＡは、ＣＰＵＡアクセス可信号がＨ値となっ
たことを確認した上で、汎用ＳＲＡＭ２８に対するアク
セス（リード／ライト）を行う。ＣＰＵＡは、一連のア
クセス動作が終了した後、バスアービタ３２に対し、ア
クセスが終了した旨を示すＣＰＵＡアクセス終了信号を
出力する。ＣＰＵＡアクセス可信号は、これによりリセ
ットされる。

【００２２】（２）ＣＰＵＢがアクセスを要求する場合この場合の動作は、ＣＰＵＡとＣＰＵＢを入れ替えたの
みで、（１）と同様である。すなわち、まず、ＣＰＵＢ
がＣＰＵＡアクセス可信号を参照する。ＣＰＵＡアクセ
ス可信号がＨ値である場合、ＣＰＵＢはＣＰＵＡのアク
セスが終了するまで待つ。ＣＰＵＡによるアクセスが終
了すると、ＣＰＵＡアクセス終了信号がバスアービタ３
２に供給されＣＰＵＡアクセス可信号がリセットされ
る。

【００２３】ＣＰＵＡアクセス可信号がＬ値である場
合、ＣＰＵＢはバスアービタ３２に対しＣＰＵＢアクセ
ス要求信号を発し、これに応じてバス選択信号及びＣＰ
ＵＢアクセス可信号がＨ値となる。バス選択信号がＨ値
となると、データバス選択部３４及びアドレスバス選択
部３６は、データバス４２及びアドレスバス５０を汎用
ＳＲＡＭ２８に接続する。ＣＰＵＢは、ＣＰＵＢアクセ
ス可信号がＨ値となったことを確認した上で、汎用ＳＲ
ＡＭ２８に対するアクセスを行う。ＣＰＵＢは、一連の
アクセス動作が終了した後、バスアービタ３２に対しＣ
ＰＵＢアクセス終了信号を出力し、ＣＰＵＢアクセス可
信号がこれに応じリセットされる。

【００２４】（３）ＣＰＵＡ及びＣＰＵＢが同時にアク
セスを要求した場合ＣＰＵＡとＣＰＵＢそれぞれによるアクセス要求に僅か
でも時間差があれば、バスアービタ３２は、先にアクセ
スを要求したＣＰＵにアクセス権を与える。すなわち、
汎用ＳＲＡＭ２８へのアクセスを行わせる。

【００２５】もし、両者によるアクセスが全く同時であ
った場合、バスアービタ３２は、いずれかのＣＰＵにア
クセス権を与える。図１２の回路では、ＤＦＦ５４のＱ
Ｎ出力がＬ値に転ずることによりＤＦＦ５６がリセット
されるから、同時にアクセスが要求された場合にはＣＰ
ＵＡにアクセス権が付与される。

【００２６】このように、相手側ＣＰＵが汎用ＳＲＡＭ
２８をアクセスしていないことを確認した上でアクセス
要求を発したとしても、自分に必ずアクセス権が付与さ
れるとは限らない。例えばＣＰＵＡは、汎用ＳＲＡＭ２
８をアクセスする場合に、ＣＰＵＢが汎用ＳＲＡＭ２８
をアクセスしていないことをＣＰＵＢアクセス可信号に
より確認した上で、ＣＰＵＡアクセス要求信号を発する
が、僅かでも先にＣＰＵＢがアクセス要求信号を発して
いれば、ＣＰＵＢ側にバス切り替えが行われてしまう。
また、ＣＰＵＢは、汎用ＳＲＡＭ２８をアクセスする場
合に、ＣＰＵＡが汎用ＳＲＡＭ２８をアクセスしていな
いことをＣＰＵＡアクセス可信号により確認した上で、
ＣＰＵＢアクセス要求信号を発するが、僅かでも先にあ
るいは同時にＣＰＵＡがアクセス要求信号を発していれ
ば、ＣＰＵＡ側にバス切り替えが行われてしまう。従っ
て、先に（１）及び（２）にて説明したように、各ＣＰ
Ｕは、自分宛てのアクセス可信号の値を参照した上で、
アクセスを行う必要がある。

【００２７】この様に、従来においては、各ＣＰＵから
のアクセス要求に応じてバスアービタ３２がアクセス権
を調停しながら、汎用ＳＲＡＭ２８を用いたデータ授受
が行われていた。

【００２８】

【発明が解決しようとする課題】しかしながら、従来の
擬似デュアルポートＲＡＭを用いたＣＰＵ間データ転送
には、あるＣＰＵが共有メモリ（汎用ＳＲＡＭ）をアク
セスする際、他のＣＰＵによるアクセスが終了するのを
待つ必要があったため、次のような問題点が生じてい
た。

【００２９】第１に、共有メモリへのアクセスの際、他
のＣＰＵによるアクセスが終了しているのか、他のＣＰ
Ｕがアクセスを要求していないか、といった状況判断が
必要になるため、ソフトウエア的な手続きが必要であっ
た。これは、そのためのソフトウエア開発を必要し、さ
らに共有メモリアクセスの際に当該ソフトウエアを実行
するための時間を必要とする。すなわち、ソフトウエア
開発のための工数を発生させ、また、データ転送時間・
効率の向上に支障となる。

【００３０】第２に、あるＣＰＵが共有メモリをアクセ
スしようとしたときに他のＣＰＵが共有メモリをアクセ
スしていたとすると、その場合、当該他のＣＰＵによる
アクセスが終了するまで、アクセスを行うことができな
い。従って、あるＣＰＵが少量のデータ転送を行おうと
する場合であっても、アクセス権を得ていない場合に
は、他のＣＰＵのアクセスが終了し自己にアクセス権が
付与されるまで、待たなければならない。これは、ある
ＣＰＵの負荷が他のＣＰＵに影響を及ぼすことを意味
し、その結果、複数のＣＰＵへの処理の分散の効果が低
減することとなる。また、当該他のＣＰＵによるアクセ
スが終了したか否かを監視しなければならず、無駄時間
の発生、データ処理の実行速度の低下といった問題が生
じる。

【００３１】第３に、あるＣＰＵが他のメモリやＩ／Ｏ
上のデータを共有メモリに転送する場合や、逆に共有メ
モリ上のデータを他のメモリやＩ／Ｏに転送する場合に
は、共有メモリを共有している他のＣＰＵの待ち時間は
さらに顕著なものとなる。例えば他のメモリやＩ／Ｏ上
のデータを共有メモリに転送する場合、この処理は、
「他のメモリやＩ／Ｏ上のデータのリード」及び「読み
出したデータの共有メモリへのライト」という動作の繰
り返しとなるから、共有メモリに直接関連しない動作
（他のメモリ等のデータのリード）によってデータ転送
処理時間の半分以上が占有される。このような問題は、
ＤＭＡ（ダイレクトメモリアクセス）等の高速モードを
使用したとしても、発生する。

【００３２】第４に、特に特開平４−１９５２０２号に
記載された構成においては、あるＣＰＵによる共有メモ
リのアクセスが終了すると、他のＣＰＵにアクセス権が
付与されるため、ある特定のＣＰＵが連続して共有メモ
リをアクセスすることができない。

【００３３】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、ソフトウエアの介
在なく通常のメモリアクセスと同様の処理のみで共有メ
モリをアクセス可能とし、転送時間の短縮、効率の向
上、共有メモリアクセス用ソフトウエア開発の不要化を
実現することを目的とする。また、本発明は、少量のデ
ータを共有メモリに書き込みあるいは読み出す際に、他
のＣＰＵからのアクセス権の譲渡を待つ必要をなくし、
あるＣＰＵの負荷が他のＣＰＵに影響を及ぼしにくくか
つ無駄時間の発生やデータ処理の実行速度の低下が生じ
ないようにすることを目的とする。そして、本発明は、
他のメモリやＩ／Ｏと共有メモリとの間のデータ転送の
際に、ＣＰＵが当該他のメモリやＩ／Ｏをアクセスして
いる間に他のＣＰＵにより共有メモリをアクセス可能と
し、待ち時間の発生を防止することを目的とする。

【００３４】

【課題を解決するための手段】このような目的を達成す
るために、本発明の共有メモリ装置は、複数のプロセッ
サからの随時発せられるアクセス要求を調停する際、ア
クセス権を有するプロセッサによる共有メモリに対する
アクセス権を、アクセス１回終了毎に一旦放棄させ、ア
クセス権が一旦放棄された時点で他のプロセッサからア
クセス要求が発せられている場合に、当該他のプロセッ
サにアクセス権を付与し、アクセス権が一旦放棄された
時点で他のプロセッサからアクセス要求が発せられてお
らずそれまでアクセス権を有していたプロセッサからア
クセス要求が発せられている場合に、当該それまでアク
セス権を有していたプロセッサに引き続きアクセス権を
付与することを特徴とする。

【００３５】

【作用】本発明においては、アクセス権を有するプロセ
ッサが、アクセス１回終了毎にアクセス権を一旦放棄す
る。その時点で他のプロセッサからアクセス要求が発せ
られている場合には当該他のプロセッサにアクセス権が
付与され、発せられたいない場合にはそれまでアクセス
権を有していたプロセッサに引き続きアクセス権が付与
される。従って、複数のプロセッサによるアクセス要求
が競合している場合には、これらのプロセッサの間でア
クセス権が交互に譲受されることとなり、またこの譲受
はアクセス１回毎に行われる。この結果、あるプロセッ
サによる一連のアクセスが終了するまで他のプロセッサ
が待機する必要がなくなり、また、特定のプロセッサが
連続して共有メモリをアクセスすることが可能になる。
これにより、あるプロセッサの負荷が他のプロセッサの
処理に影響する事態は発生しにくくなり、無駄時間の発
生やデータ処理速度向上のボトルネックが排除される。
加えて、上述の調停論理はソフトウエア処理ではなくハ
ードウエアにより実現可能であるため、ソフトウエア処
理やその開発に起因した不具合も生じない。

【００３６】

【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図７乃至図１２に示される従来
例と同様の構成には同一の符号を付し、説明を省略す
る。図１及び図２には、本発明の一実施例に係る装置の
構成が示されている。本実施例の装置は、バス選択部６
６（図１）及びバスアービタ６８（図２）から構成され
ている。なお、これらの図においては、処理の分散に係
るＣＰＵＡ及びＢは図示を省略している。また、図１に
示されるバス選択部６６の構成は、簡略化して描いてお
り、実施する際には、ＣＰＵＡ及びＢの動作に応じてバ
ス切替タイミングを設定する必要がある。

【００３７】（１）バス選択部６６の構成図１に示されるバス選択部６６には、後述するアクセス
権制御部からはゲート信号Ｇが、ＣＰＵＡからはＣＰＵ
Ａ書込信号ＷＲＡ⁻、ＣＰＵＡ読出信号ＲＤＡ⁻及びＣ
ＰＵＡチップセレクト信号ＣＳＡ⁻が、ＣＰＵＢからは
ＣＰＵＢ書込信号ＷＲＢ⁻、ＣＰＵＢ読出信号ＲＤＢ⁻
及びＣＰＵＢチップセレクト信号ＣＳＢ⁻が、供給され
ている。また、バス選択部６６は、ＣＰＵＡのデータバ
ス３８とＣＰＵＢのデータバス４２を選択的にデータバ
ス４６に接続する手段として、双方向バスバッファ４０
及び４４を備えており、さらに、ＣＰＵＡのアドレスバ
ス４８とＣＰＵＢのアドレスバス５０を選択的にアドレ
スバス５２に接続する手段として、マルチプレクサ７０
を備えている。バス選択部６６は、その他、ＯＲ７２〜
８０を備えている。

【００３８】まず、ゲート信号Ｇは、双方向バスバッフ
ァ４０にＯＲ７２を介してＣＰＵＡゲート信号ＧＡ⁻と
して供給されており、また、双方向バスバッファ４４に
インバータ８２及びＯＲ７４を介してＣＰＵＢゲート信
号ＧＢ⁻として供給されている。双方向バスバッファ４
０及び４４は、それぞれ、対応するＣＰＵのアドレスデ
コーダ等により生成されるＣＰＵＡゲート信号ＧＡ⁻又
はＣＰＵＢゲート信号ＧＢ⁻がＬ値のときに、対応する
データバス３８又は４２をデータバス４６に接続する。
従って、ＯＲ７２及び７４の他の入力であるＣＰＵＡチ
ップセレクト信号ＣＳＡ⁻及びＣＰＵＢチップセレクト
信号ＣＳＢ⁻が共にＬ値である場合、双方向バスバッフ
ァ４０及び４４は、一方が開けば他方が閉じるよう動作
する。また、ＣＰＵＡチップセレクト信号ＣＳＡ⁻がＨ
値であれば双方向バスバッファ４０はＣＰＵＡゲート信
号ＧＡ⁻の値如何にかかわらず閉じ、ＣＰＵＢチップセ
レクト信号ＣＳＢ⁻がＨ値であれば双方向バスバッファ
４４はＣＰＵＢゲート信号ＧＢ⁻の値如何にかかわらず
閉じる。

【００３９】また、ゲート信号Ｇは、マルチプレクサ７
０にも供給されている。マルチプレクサ７０は、ゲート
信号ＧがＬ値のときに、アドレスバス４８、ＣＰＵＡ書
込信号線８４及びＣＰＵＡ読出信号線８６を、アドレス
バス５２、書込信号線８８及び読出信号線９０に接続す
る。ＣＰＵＡ書込信号線８４及びＣＰＵＡ読出信号線８
６はＯＲ７６又は７８の出力であり、ＯＲ７６にはＣＰ
ＵＡ書込信号ＷＲＡ⁻及びＣＰＵＡチップセレクト信号
ＣＳＡ⁻が、ＯＲ７８にはＣＰＵＡ読出信号ＲＤＡ⁻及
びＣＰＵＡチップセレクト信号ＣＳＡ⁻が、それぞれ入
力されている。従って、ＣＰＵＡチップセレクト信号Ｃ
ＳＡ⁻がＬ値であればＣＰＵＡ書込信号ＷＲＡ⁻やＣＰ
ＵＡ読出信号ＲＤＡ⁻が汎用ＳＲＡＭ２８に書込信号又
は読出信号として供給される。ＣＰＵＡチップセレクト
信号ＣＳＡ⁻の値がＨ値である場合には、汎用ＳＲＡＭ
２８に供給される書込信号及び読出信号はＨ値となる。

【００４０】逆に、ゲート信号ＧがＨ値のときには、ア
ドレスバス５０、ＣＰＵＢ書込信号線９２及びＣＰＵＢ
読出信号線９４が、マルチプレクサ７０により、アドレ
スバス５２、書込信号線８８及び読出信号線９０に接続
される。ＣＰＵＢ書込信号線９２はＯＲ８０の出力であ
り、ＯＲ８０にはＣＰＵＢ書込信号ＷＲＢ⁻及びＣＰＵ
Ｂチップセレクト信号ＣＳＢ⁻が入力されている。従っ
て、ＣＰＵＢチップセレクト信号ＣＳＢ⁻がＬ値であれ
ばＣＰＵＢ書込信号ＷＲＢ⁻やＣＰＵＢ読出信号ＲＤＢ
⁻が汎用ＳＲＡＭ２８に書込信号又は読出信号として供
給される。ＣＰＵＢチップセレクト信号ＣＳＢ⁻の値が
Ｈ値である場合には、汎用ＳＲＡＭ２８に供給される書
込信号はＨ値となる。

【００４１】従って、ＣＰＵＡチップセレクト信号ＣＳ
Ａ⁻及びＣＰＵＢチップセレクト信号ＣＳＢ⁻がＬ値で
あれば、ゲート信号ＧがＬ値のときには、ＣＰＵＡのデ
ータバス３８及びアドレスバス４８がデータバス４６及
びアドレスバス５２を介して汎用ＳＲＡＭ２８に接続さ
れ、またＣＰＵＡ書込信号ＷＲＡ⁻及び読出信号ＲＤＡ
⁻が汎用ＳＲＡＭ２８に供給され得る状態となる。逆
に、ゲート信号ＧがＨ値のときには、ＣＰＵＢのデータ
バス４２及びアドレスバス５０がデータバス４６及びア
ドレスバス５２を介して汎用ＳＲＡＭ２８に接続され、
またＣＰＵＢ書込信号ＷＲＢ⁻及び読出信号ＲＤＢ⁻が
汎用ＳＲＡＭ２８に供給され得る状態となる。すなわ
ち、ＣＰＵＡは、ゲート信号ＧがＬ値のときにアクセス
権を獲得し、ＣＰＵＢは、Ｈ値のときに獲得する。な
お、ＣＰＵＡ読出信号ＲＤＡ⁻及びＣＰＵＢ読出信号Ｒ
ＤＢ⁻は、データ転送方向（読出か書込か）を示す方向
指示信号ＤＩＲとして、対応する双方向バスバッファ４
０又は４４に供給される。

【００４２】また、ＣＰＵＡチップセレクト信号ＣＳＡ
⁻又はＣＰＵＢチップセレクト信号ＣＳＢ⁻がＨ値であ
れば、対応する双方向バスバッファ４０又は４４が閉
じ、また汎用ＳＲＡＭ２８に供給される書込信号及び読
出信号がＨ値になる。この状態では、対応するチップセ
レクト信号の値がＨ値となったＣＰＵ（ＣＰＵＡ又はＣ
ＰＵＢ）は、ゲート信号Ｇの値如何にかかわらず、汎用
ＳＲＡＭ２８をアクセスできない。

【００４３】（２）バスアービタ６８の構成次に、図２に示されるバスアービタ６８は、ＣＰＵＡア
クセスタイミングクロック生成部９６、ＷＡＩＴＡ生成
部９８、ＷＡＩＴＢ生成部１００及びアクセス権制御部
１０２を備えている。また、バスアービタ６８には、Ｃ
ＰＵＡからその基本クロックＣＫＡ及びＣＰＵＡチップ
セレクト信号ＣＳＡ⁻が、ＣＰＵＢからその基本クロッ
クＣＫＢ及びＣＰＵＢチップセレクト信号ＣＳＢ⁻が、
それぞれ供給されている。さらに、バスアービタ６８
は、ＣＰＵＡ及びＣＰＵＢにそれぞれＣＰＵＡ待機信号
ＷＡＩＴＡ⁻及びＷＡＩＴＢ⁻を供給しており、また、
バス選択部６６にゲート信号Ｇを供給している。

【００４４】（２．１）ＣＰＵＡアクセスタイミングク
ロック生成部９６の構成まず、ＣＰＵＡアクセスタイミングクロック生成部９６
は、２個のＤＦＦ１０４及び１０６並びにＪＫＦＦ１０
８から構成された分周器であり、ＣＰＵＡの基本クロッ
クＣＫＡがＤＦＦ１０４のＣＫ及びＪＫＦＦ１０８のＣ
ＫＮに入力されている。ＤＦＦ１０４のＱＮ出力はその
Ｄ及びＤＦＦ１０６のＣＫに、ＤＦＦ１０４のＱ出力は
ＪＫＦＦ１０８のＫに、ＤＦＦ１０６のＱＮ出力はその
Ｄに、ＤＦＦ１０６のＱ出力はＪＫＦＦ１０８のＪに、
それぞれ入力されている。従って、ＪＫＦＦ１０８のＱ
Ｎからは、図３に示されるように、基本クロックＣＫＡ
を４分周したデューティ比３／４の信号ＣＫＧが出力さ
れる。この信号ＣＫＧを、以下、ＣＰＵＡアクセスタイ
ミングクロックと呼ぶ。

【００４５】ＣＰＵＡアクセスタイミングクロックＣＫ
Ｇは、従ってＣＰＵＡの基本クロックＣＫＡに同期した
クロックとなる。また、ＣＰＵＡアクセスタイミングク
ロックＣＫＧは、アクセス権制御部１０２に供給されて
いる。後述するように、アクセス権制御部１０２は、Ｃ
ＰＵＡアクセスタイミングクロックＣＫＧに同期してゲ
ート信号Ｇを生成しており、このゲート信号Ｇはバス選
択部６６の他、ＷＡＩＴＡ生成部９８及びＷＡＩＴＢ生
成部１００に供給されているから、バスアービタ６８の
動作は基本クロックＣＫＡに同期する。

【００４６】ＣＰＵＡのメモリアクセス動作（汎用ＳＲ
ＡＭ２８の他、ＣＰＵＡのシステムメモリ等へのアクセ
スを含む）は、基本クロックＣＫＡに同期しているか
ら、バスアービタ６８の動作は、ＣＰＵＡのメモリアク
セス動作に同期することになる。具体的には、ＣＰＵＡ
は、ＣＰＵＡアクセスタイミングクロックＣＫＧの立ち
下がりから立上がりまでの期間（ＣＫＧの１クロック）
内で、各種メモリへのアクセスを行い、少なくともＣＰ
ＵＡアクセスタイミングクロックＣＫＧの次の立上がり
までには、当該メモリアクセスを終了する。

【００４７】（２．２）アクセス権制御部１０２の構成次に、アクセス権制御部１０２は、ＤＦＦ１１０、イン
バータ１１２、ＮＡＮＤ１１４並びにＮＯＲ１１６及び
１１８から構成されている。ＤＦＦ１１０のＣＫＮには
ＣＰＵＡアクセスタイミングクロックＣＫＧが入力され
ており、従ってＤＦＦ１１０のＱ出力、すなわちゲート
信号Ｇは、図４に示されるように、ＣＰＵＡアクセスタ
イミングクロックＣＫＧに同期した信号となり、この結
果、汎用ＳＲＡＭ２８に対するアクセス権は、ＣＰＵＡ
アクセスタイミングクロックＣＫＧの立ち下がりタイミ
ングで切り替わることになる。

【００４８】また、ＣＰＵＢチップセレクト信号ＣＳＢ
⁻がＨ値となると、ＣＰＵＡチップセレクト信号ＣＳＡ
⁻の値にかかわらずＮＯＲ１１８の出力がＬ値になるか
ら、ＣＰＵＡアクセスタイミングクロックＣＫＧの立ち
下がりタイミングにおいてゲート信号ＧがＬ値となる。
ゲート信号ＧがＬ値となると、前述したように、ＣＰＵ
Ａがアクセス権を獲得する。逆に、ＣＰＵＢチップセレ
クト信号ＣＳＢ⁻がＬ値となると、それまでのゲート信
号Ｇの値がＬ値であってもＤＦＦ１１０のＤ入力がＨ値
になるから、ゲート信号Ｇの値はＨ値となり、前述した
ように、ＣＰＵＢがアクセス権を獲得する。従って、本
実施例では、ＣＰＵＡアクセスタイミングクロックＣＫ
Ｇの立ち下がりタイミングにおいてＣＰＵＢチップセレ
クト信号ＣＳＢ⁻がアクセス権切り替えを行っており、
またＣＰＵＡチップセレクト信号ＣＳＡ⁻及びＣＰＵＢ
チップセレクト信号ＣＳＢ⁻が共にＬ値であるならアク
セス権は基本ＣＰＵたるＣＰＵＡに付与されることにな
る。

【００４９】（２．３）ＷＡＩＴＡ生成部１００の構成ＷＡＩＴＡ生成部１００は、２個のＤＦＦ１２０及び１
２２、ＮＯＲ１２４、ＯＲ１２６並びにインバータ１２
８から構成されている。順に縦続接続されているＤＦＦ
１２０及び１２２のＣＫには、いずれも、ＣＰＵＡの基
本クロックＣＫＡが入力されており、従って、ＤＦＦ１
２２のＱ出力とＣＰＵＡチップセレクト信号ＣＳＡ⁻の
ＯＲであるＣＰＵＡ待機信号ＷＡＩＴ⁻は、基本クロッ
クＣＫＡの立上がりタイミングで立ち上がる。

【００５０】また、ＣＰＵＡチップセレクト信号ＣＳＡ
⁻がＬ値の期間では、ＤＦＦ１２２のＱ出力がＣＰＵＡ
待機信号ＷＡＩＴ⁻となる。そのときゲート信号ＧがＨ
値であればＮＯＲ１２４の出力がＬ値となるから、図４
及び図５に示されるように、ＣＰＵＡ待機信号ＷＡＩＴ
⁻はＬ値となる。言い換えれば、ＣＰＵＡは、ＣＰＵＡ
待機信号ＷＡＩＴ⁻がＬ値となったことを検出すること
により、ＣＰＵＢがアクセス権を獲得していることを知
ることができ、汎用ＳＲＡＭ２８に対するアクセスを待
つことができる。これは、ＣＰＵＡ待機信号ＷＡＩＴ⁻
により、ＣＰＵＡのメモリアクセス動作とＣＰＵＢのメ
モリアクセス動作が同期化されることを意味している。

【００５１】ＣＰＵＡチップセレクト信号ＣＳＡ⁻及び
ゲート信号ＧがＬ値である場合、ＣＰＵＡアクセスタイ
ミングクロックＣＫＧがＨ値に転ずると基本クロックＣ
ＫＡがＮＯＲ１２４の出力となりまたＤＦＦ１２０及び
１２２のＣＫに基本クロックＣＫＡが供給されているか
ら、ＣＰＵＡ待機信号ＷＡＩＴ⁻は、ＣＰＵＡアクセス
タイミングクロックＣＫＧが立ち上がった後最初の基本
クロックＣＫＡの立上がりタイミングで立ち上がる。基
本クロックＣＫＡは、ＤＦＦ１２０及び１２２により２
分周され、ＣＰＵＡ待機信号ＷＡＩＴ⁻となる。従っ
て、ＣＰＵＡ待機信号ＷＡＩＴ⁻は、図４及び図５に示
されるように、ＣＰＵＡアクセスタイミングクロックＣ
ＫＧが立ち下がってから２回目の基本クロックＣＫＡの
立ち下がりでＨ値となる。このように、ＣＰＵＡは、自
己にアクセス権が付与されている場合に、ＣＰＵＡアク
セスタイミングクロックＣＫＧに同期して立ち上がるＣ
ＰＵＡ待機信号ＷＡＩＴ⁻を検出することにより、自己
に対する待機指令の解除を知ることができる。ＣＰＵＡ
は、待機指令の解除に応じてメモリアクセスを実行し、
ＣＰＵＡアクセスタイミングクロックＣＫＧが立ち下が
ってから３回目の基本クロックＣＫＡの立ち下がりまで
に、メモリアクセスを終了する。

【００５２】さらに、ＯＲ１２６にＣＰＵＡチップセレ
クト信号ＣＳＡ⁻が入力されているから、ＣＰＵＡチッ
プセレクト信号ＣＳＡ⁻がＨ値である間は、ＣＰＵＡ待
機信号ＷＡＩＴ⁻はＨ値となり、ＣＰＵＡは、Ｈ値を有
するＣＰＵＡ待機信号ＷＡＩＴ⁻を検出することによ
り、自己に対する待機指令の解除を知ることができ、同
様にメモリアクセス動作を実行する。

【００５３】（２．４）ＷＡＩＴＢ生成部１００の構成ＷＡＩＴＢ生成部１００は、ＤＦＦ１３０、ＮＡＮＤ１
３２及び１３４並びにインバータ１３６から構成されて
いる。ＤＦＦ１３０のＣＫにはＣＰＵＢの基本クロック
ＣＫＢが入力されているから、ＤＦＦ１３０のＱ出力、
ひいてはＮＡＮＤ１３４の出力たるＣＰＵＢ待機信号Ｗ
ＡＩＴＢ⁻は、図４及び図６に示されるように、ＣＰＵ
Ｂのメモリアクセス動作に同期した信号となる。また、
ＣＰＵＢチップセレクト信号ＣＳＢ⁻がＨ値である場合
には、インバータ１３６の出力がＬ値となるためＣＰＵ
Ｂ待機信号ＷＡＩＴＢ⁻はＨ値となる。

【００５４】ＣＰＵＢチップセレクト信号ＣＳＢ⁻がＬ
値である場合には、ＤＦＦ１３０のＱ出力がＣＰＵＢ待
機信号ＷＡＩＴＢ⁻となる。ＣＰＵＢチップセレクト信
号ＣＳＢ⁻がＬ値のときには、ＮＯＲ１１８の出力がＨ
値となり、ゲート信号Ｇの値がＣＰＵＡアクセスタイミ
ングクロックＣＫＧの立ち下がりでＨ値となるから、基
本クロックＣＫＢの次の立上がりで、ＣＰＵＢ待機信号
ＷＡＩＴＢ⁻がＬ値となる。

【００５５】従って、図６に示されるように、ゲート信
号ＧがＬ値の状態（ＣＰＵＡがアクセス権を有している
状態）からＣＰＵＢがチップセレクト信号ＣＳＢ⁻をＨ
値からＬ値に変えると、ＣＰＵＢ待機信号ＷＡＩＴＢ⁻
がＬ値となる。ＣＰＵＢは、これにより待機状態をと
る。この後、ＣＰＵＡアクセスタイミングクロックＣＫ
Ｇの立ち下がりに同期してゲート信号Ｇが立ち上がる
と、基本クロックＣＫＢのその後最初の立上がりで、Ｃ
ＰＵＢ待機信号ＷＡＩＴＢ⁻がＨ値となる。すなわち、
ＣＰＵＢの待機状態は、汎用ＳＲＡＭ２８のアクセス権
がＣＰＵＡからＣＰＵＢに切り替わった後最初に生じる
基本クロックＣＫＢの立上がりで終了し、ＣＰＵＢはこ
の後汎用ＳＲＡＭ２８へのアクセスを実行する。

【００５６】（３）全体動作次に、装置全体の動作について、場合分けして説明す
る。

【００５７】（３．１）ＣＰＵＡ及びＢがいずれもアク
セスを要求していない場合まず、ＣＰＵＡ及びＢは、汎用ＳＲＡＭ２８に対するア
クセスを要求する場合には、自己のチップセレクト信号
ＣＳＡ⁻又はＣＳＢ⁻をＬ値にし、アクセスを要求しな
い場合にはＨ値とする。従って、ＣＰＵＡ及びＢがいず
れもアクセスを要求していない状態では、チップセレク
ト信号ＣＳＡ⁻及びＣＳＢ⁻は共にＨ値となっている。
チップセレクト信号ＣＳＡ⁻及びＣＳＢ⁻が共にＨ値で
ある場合、先の説明から明らかなように、待機信号ＷＡ
ＩＴＡ⁻及びＷＡＩＴＢ⁻はいずれもＨ値となる。その
一方で、ＣＰＵＢチップセレクト信号ＣＳＢ⁻がＨ値で
あるからＣＰＵＡアクセスタイミングクロックＣＫＧの
立ち下がりタイミングにおいてゲート信号ＧがＬ値とな
り、ＣＰＵＡがアクセス権を獲得する。このように、Ｃ
ＰＵＡ及びＢがいずれもアクセスを要求していない場
合、汎用ＳＲＡＭ２８に対するアクセス権は、常に、Ｃ
ＰＵＡに割り当てられている。

【００５８】（３．２）ＣＰＵＢが汎用ＳＲＡＭ２８を
アクセスしていないときにＣＰＵＡがアクセスを要求し
た場合この場合も、ＣＰＵＢチップセレクト信号ＣＳＢ⁻がＨ
値であるからゲート信号ＧがＬ値であり、ＣＰＵＡにア
クセス権が付与される。

【００５９】（３．３）ＣＰＵＡが汎用ＳＲＡＭ２８を
アクセスしていないときにＣＰＵＢがアクセスを要求し
た場合この場合、ＣＰＵＢによるアクセス要求以前はゲート信
号ＧがＬ値であり、ＣＰＵＡにアクセス権が与えられて
いる。ＣＰＵＢがチップセレクト信号ＣＳＢ⁻をＬ値に
して汎用ＳＲＡＭ２８ヘのアクセスを要求すると、図６
に示されるようにＣＰＵＢ待機信号ＷＡＩＴ⁻がＬ値に
なり、ＣＰＵＢは待機状態となる。この後、ＣＰＵＡア
クセスタイミングクロックＣＫＧが立ち下がりゲート信
号Ｇが立ち上がる。すなわち、ＣＰＵＢにアクセス権が
切り替わる。すると、その後最初の基本クロックＣＫＢ
の立上がりでＣＰＵＢ待機信号ＷＡＩＴ⁻がＨ値にな
り、これに応じてＣＰＵＢは汎用ＳＲＡＭ２８へのアク
セスを行う。このアクセスが終了すると、ＣＰＵＢはチ
ップセレクト信号ＣＳＢ⁻をＨ値に戻す。その後ＣＰＵ
ＡアクセスタイミングクロックＣＫＧが立ち下がると、
ゲート信号Ｇがこれに同期して立ち下がり、アクセス権
はＣＰＵＡに戻る。

【００６０】（３．４）ＣＰＵＢが汎用ＳＲＡＭ２８を
アクセスしているときにＣＰＵＡがアクセスを要求した
場合ＣＰＵＢが汎用ＳＲＡＭ２８をアクセスしている状態で
は、ゲート信号ＧはＨ値でありアクセス権はＣＰＵＢに
ある。ＣＰＵＡが汎用ＳＲＡＭ２８のアクセスを要求す
べくチップセレクト信号ＣＳＡ⁻をＬ値にすると、図５
に示されるように、待機信号ＷＡＩＴＡ⁻がＬ値とな
る。ＣＰＵＡは、これに応じて待機状態に入る。ＣＰＵ
Ｂは、汎用ＳＲＡＭ２８に対する１回のアクセスを終了
すると、チップセレクト信号ＣＳＢ⁻をＨ値にする。す
ると、図４に示されるように、ＣＰＵＡアクセスタイミ
ングクロックＣＫＧの次の立ち下がりでゲート信号Ｇが
Ｌ値となり、ＣＰＵＡにアクセス権が切り替わる。ＣＰ
ＵＡは、これに応じて汎用ＳＲＡＭ２８へのアクセスを
実行する。ＣＰＵＡは、ＣＰＵＡアクセスタイミングク
ロックＣＫＧに同期してこの動作を実行し、このクロッ
クＣＫＧが次に立ち下がるまでにはアクセスを完了す
る。アクセス完了後、ＣＰＵＡは、チップセレクト信号
ＣＳＡ⁻をＨ値とする。ＣＰＵＡアクセスタイミングク
ロックＣＫＧが立ち下がった時点でチップセレクト信号
ＣＳＢ⁻がＬ値となっていれば、すなわちＣＰＵＢがア
クセスを要求していれば、ゲート信号Ｇの値はＨ値とな
り、ＣＰＵＢによるアクセスが可能になる。逆に、チッ
プセレクト信号ＣＳＢ⁻がＨ値であれば、ゲート信号Ｇ
はＬ値のままであり、ＣＰＵＡに引き続きアクセス権が
与えられる。

【００６１】（３．５）ＣＰＵＡが汎用ＳＲＡＭ２８を
アクセスしているときにＣＰＵＢがアクセスを要求した
場合ＣＰＵＡが汎用ＳＲＡＭ２８をアクセスしている状態で
は、ゲート信号ＧはＬ値でありアクセス権はＣＰＵＡに
ある。ＣＰＵＢが汎用ＳＲＡＭ２８のアクセスを要求す
べくチップセレクト信号ＣＳＢ⁻をＬ値にすると、図６
に示されるように、待機信号ＷＡＩＴＢ⁻がＬ値とな
る。ＣＰＵＢは、これに応じて待機状態に入る。ＣＰＵ
Ａは、ＣＰＵＡアクセスタイミングクロックＣＫＧに同
期してメモリアクセス動作を実行し、このクロックＣＫ
Ｇが次に立ち下がるまでにはアクセスを完了する。ＣＰ
ＵＡは、汎用ＳＲＡＭ２８に対する１回のアクセスを終
了すると、チップセレクト信号ＣＳＡ⁻をＨ値にする。
すると、図４に示されるように、ＣＰＵＡアクセスタイ
ミングクロックＣＫＧの次の立ち下がりでゲート信号Ｇ
がＨ値となり、ＣＰＵＢにアクセス権が切り替わる。Ｃ
ＰＵＢは、これに応じて汎用ＳＲＡＭ２８へのアクセス
を実行する。アクセス完了後、ＣＰＵＢは、チップセレ
クト信号ＣＳＢ⁻をＨ値とする。その後、ＣＰＵＡアク
セスタイミングクロックＣＫＧが立ち下がった時点で、
ゲート信号Ｇの値はＬ値となり、ＣＰＵＡにアクセス権
が与えられる。

【００６２】（３．６）ＣＰＵＡ及びＢが同時にアクセ
スを要求した場合ＣＰＵＡ及びＢがチップセレクト信号ＣＳＡ⁻及びＣＳ
Ｂ⁻を同時にＬ値にしアクセスを要求した場合、ＣＰＵ
ＡアクセスタイミングクロックＣＫＧの次の立ち下がり
でゲート信号ＧはまずＨ値となり、アクセス権がＣＰＵ
Ｂに付与される。この後ＣＰＵＢがアクセスを終了しチ
ップセレクト信号ＣＳＢ⁻をＨ値にすると、ＣＰＵＡア
クセスタイミングクロックＣＫＧの次の立ち下がりでア
クセス権がＣＰＵＡに切り替わる。

【００６３】（３．７）ＣＰＵＡ及びＢがそれぞれ連続
してアクセスを要求した場合この場合、ＣＰＵＡ及びＢは汎用ＳＲＡＭ２８に対する
アクセスを１回行うごとに交互にチップセレクト信号を
立ち上げる。従って、上述の動作の組み合わせにより、
アクセス権はＣＰＵＡとＢの間で交互に移り変わる。

【００６４】（４）実施例の効果このように、本実施例によれば、ハードウエア的に生成
される待機信号ＷＡＩＴＡ⁻及びＷＡＩＴＢ⁻、チップ
セレクトＣＳＡ⁻及びＣＳＢ⁻並びにＣＰＵＡアクセス
タイミングクロックＣＫＧを用いているため、他のＣＰ
Ｕがアクセスを要求しているのかいないのかを判別する
ソウトウエアが不要となる。従って、ソフトウエア開発
のための工数の発生が防止され、データ転送時間・効率
が好適に改善される。

【００６５】また、汎用ＳＲＡＭ２８へのアクセス権
が、汎用ＳＲＡＭ２８へのアクセス１回ごとに切り替わ
るため、無駄時間の発生や、実行速度の低下が防止され
る。

【００６６】さらに、他のメモリやＩ／Ｏと汎用ＳＲＡ
Ｍ２８との間のデータ転送の際、汎用ＳＲＡＭ２８に直
接関連しない動作（他のメモリやＩ／Ｏへのアクセス
等）により他方のＣＰＵの待ち時間の発生を防止でき
る。

【００６７】加えて、他のＣＰＵがアクセスを要求して
いなければ、特定のＣＰＵ（ＣＰＵＡ又はＢ）が連続し
てアクセスを行うことも可能であり、ＣＰＵの負荷が他
のＣＰＵの負荷に影響を与えることもなくなる。

【００６８】なお、以上の説明では、ＣＰＵＡの基本ク
ロックＣＫＡに同期したＣＰＵＡアクセスタイミングク
ロックＣＫＧを用いてアクセス権切替タイミングを生成
していたが、ＣＰＵＢの基本クロックＣＫＢに同期した
クロックを用いても構わない。また、ＣＰＵの個数は２
個に限定されない。さらに、図２に示されるＣＰＵＡア
クセスタイミングクロック生成部９６は、ＣＰＵＡの基
本クロックＣＫＡの３周期の間立ち上がるＣＰＵＡアク
セスタイミングクロックＣＫＧを生成している（すなわ
ちＣＰＵＡが基本クロックＣＫＡの３クロックでメモリ
アクセスを行っている）が、本発明はこのような構成は
限定されず、使用するＣＰＵのメモリアクセスサイクル
に応じて設計できる。さらには、本発明は、機能モジュ
ール１２内のＣＰＵ間のデータ転送のみならず、メイン
ＣＰＵ１０と機能モジュール１２巻のデータ転送にも使
用できる。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
アクセス１回終了毎にアクセス権を一旦放棄させ、その
時点でのアクセス要求状態に鑑みアクセス権の切替等を
行うようにしたため、複数のプロセッサによるアクセス
要求が競合している場合にこれらのプロセッサの間でア
クセス権がアクセス１回毎に交互に譲受されることとな
り、プロセッサの顕著な待機を防止でき、また特定のプ
ロセッサによる連続アクセスが可能になる。これによ
り、あるプロセッサの負荷が他のプロセッサの処理に影
響しにくくなり、無駄時間の発生やデータ処理速度向上
のボトルネックを排除できる。加えて、ハードウエアに
より実現した場合、ソフトウエア処理やその開発に起因
した不具合を防止できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるバス選択部の内部構
成を示すブロック図である。

【図２】この実施例におけるバスアービタの内部構成を
示すブロック図である。

【図３】ＣＰＵＡアクセスタイミングクロックＣＫＧを
示す図である。

【図４】バスアクセス権の切り替えタイミングを示すタ
イミングチャートである。

【図５】ＣＰＵＡ待機信号ＷＡＩＴＡ⁻の内容を示すタ
イミングチャートである。

【図６】ＣＰＵＢ待機信号ＷＡＩＴＢ⁻の内容を示すタ
イミングチャートである。

【図７】複数の機能モジュールをメインＣＰＵにより制
御するシステムの構成を示すブロック図である。

【図８】各機能モジュールにおける処理分散の考え方を
示すブロック図である。

【図９】デュアルポートＲＡＭを共有メモリとして用い
た機能モジュールの構成を示すブロック図である。

【図１０】擬似デュアルポートＲＡＭを共有メモリとし
て用いた機能モジュールの構成を示すブロック図であ
る。

【図１１】一従来例に係る擬似デュアルポートＲＡＭの
構成を示すブロック図である。

【図１２】この従来例におけるバスアービタの一例構成
を示すブロック図である。

【符号の説明】

１０メインＣＰＵ１２機能モジュール１４メインシステムバス１６システムバスインターフェイスＣＰＵ１８機能処理ＣＰＵ２２ＣＰＵＡのシステムバス２４ＣＰＵＢのシステムバス２８汎用ＳＲＡＭ３８ＣＰＵＡのデータバス４０，４４双方向バスバッファ４２ＣＰＵＢのデータバス４６汎用ＳＲＡＭのデータバス４８ＣＰＵＡのアドレスバス５０ＣＰＵＢのアドレスバス５２汎用ＳＲＡＭのアドレスバス６６バス選択部６８バスアービタ７０マルチプレクサ７２〜８０，１２６ＯＲ８２，１１２，１２８，１３６インバータ９６ＣＰＵＡアクセスタイミングクロック生成部９８ＷＡＩＴＡ生成部１００ＷＡＩＴＢ生成部１０２アクセス権制御部１０４，１０６，１１０，１２０，１２２，１３０Ｄ
フリップフロップ１０８ＪＫフリップフロップ１１４，１３２，１３４ＮＡＮＤ１１６，１１８，１２４ＮＯＲＡ，Ｂ処理分散に係るＣＰＵＧゲート信号ＧＡ⁻ ＣＰＵＡゲート信号ＧＢ⁻ ＣＰＵＢゲート信号ＷＲＡ⁻ ＣＰＵＡ書込信号ＷＲＢ⁻ ＣＰＵＢ書込信号ＲＤＡ⁻ ＣＰＵＡ読出信号ＲＤＢ⁻ ＣＰＵＢ読出信号ＣＳＡ⁻ ＣＰＵＡチップセレクト信号ＣＳＢ⁻ ＣＰＵＢチップセレクト信号ＷＡＩＴＡ⁻ ＣＰＵＡ待機信号ＷＡＩＴＢ⁻ ＣＰＵＢ待機信号ＣＫＡ⁻ ＣＰＵＡ基本クロックＣＫＢ⁻ ＣＰＵＢ基本クロックＣＫＧＣＰＵＡアクセスタイミングクロックＤＩＲ方向指示信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者山木憲裕大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】アクセス権を得たプロセッサによりアク
セスされる共有メモリと、複数のプロセッサからのアク
セス要求を調停しつつ、アクセス要求を発したプロセッ
サのいずれかにアクセス権を付与する調停手段と、を備
える共有メモリ装置において、調停手段が、共有メモリに対するアクセスを１回終了する毎にアクセ
ス権を一旦放棄させ、アクセス権が一旦放棄された時点で他のプロセッサから
アクセス要求が発せられている場合に、当該他のプロセ
ッサにアクセス権を付与し、アクセス権が一旦放棄された時点で他のプロセッサから
アクセス要求が発せられておらずそれまでアクセス権を
有していたプロセッサからアクセス要求が発せられてい
る場合に、当該それまでアクセス権を有していたプロセ
ッサに引き続きアクセス権を付与することを特徴とする
共有メモリ装置。