JPH02113358A - ローカルバス式 - Google Patents
ローカルバス式Info
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- JPH02113358A JPH02113358A JP26622188A JP26622188A JPH02113358A JP H02113358 A JPH02113358 A JP H02113358A JP 26622188 A JP26622188 A JP 26622188A JP 26622188 A JP26622188 A JP 26622188A JP H02113358 A JPH02113358 A JP H02113358A
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- 239000000872 buffer Substances 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 10
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 7
- 238000012790 confirmation Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マルチバス形式のコンピュータシステムに関し、複数の
コンピュータユニットがコモンバスの使用を競合するこ
とにより、優先度の低いコンピュータユニットがコモン
バスの使用権が得られなくなることによって、CPU自
体の処理が停滞することを防止することを目的とし、 前記コンピュータユニットのそれぞれに、前記コモンハ
スに接続された第1のローカルバスと、該第1のローカ
ルバスに設けられたデータバッファと、コンピュータユ
ニットのCPUに接続された第2のローカルバスと、第
1および第2のローカルハスとの間に設けられたレジス
タと、ダイレクトメモリアクセスコントローラとを具備
し、前記バスアービタを介して第1のローカルバスの前
記コモンバスの使用権が獲得され、該使用権が獲得され
た場合前記ダイレクトメモリアクセスによって前記コモ
ンバスおよび第1のローカルバスを介して前記コモンメ
モリと前記データバッファとの間のデータ転送の制御が
行われ、第1のローカルバスの動作とは独立して、前記
ダイレクトメモリアクセスによって前記CPUと前記第
2のローカルバスを介して前記レジスタとの間のデータ
転送の制御が行われるように構成する。
コンピュータユニットがコモンバスの使用を競合するこ
とにより、優先度の低いコンピュータユニットがコモン
バスの使用権が得られなくなることによって、CPU自
体の処理が停滞することを防止することを目的とし、 前記コンピュータユニットのそれぞれに、前記コモンハ
スに接続された第1のローカルバスと、該第1のローカ
ルバスに設けられたデータバッファと、コンピュータユ
ニットのCPUに接続された第2のローカルバスと、第
1および第2のローカルハスとの間に設けられたレジス
タと、ダイレクトメモリアクセスコントローラとを具備
し、前記バスアービタを介して第1のローカルバスの前
記コモンバスの使用権が獲得され、該使用権が獲得され
た場合前記ダイレクトメモリアクセスによって前記コモ
ンバスおよび第1のローカルバスを介して前記コモンメ
モリと前記データバッファとの間のデータ転送の制御が
行われ、第1のローカルバスの動作とは独立して、前記
ダイレクトメモリアクセスによって前記CPUと前記第
2のローカルバスを介して前記レジスタとの間のデータ
転送の制御が行われるように構成する。
本発明は、複数のコンピュータがそれぞれのローカルバ
スに接続された共通のコモンバスを介してコモンメモリ
にアクセス可能なように構成されたマルチバス形式のコ
ンピュータシステムに関するものであり、特に、競合に
よりコモンバスの使用権が獲得されなかったコンピュー
タの処理が停滞することを防止するようにしたローカル
バス方式に関する。
スに接続された共通のコモンバスを介してコモンメモリ
にアクセス可能なように構成されたマルチバス形式のコ
ンピュータシステムに関するものであり、特に、競合に
よりコモンバスの使用権が獲得されなかったコンピュー
タの処理が停滞することを防止するようにしたローカル
バス方式に関する。
第5図に従来のマルチバスコンピュータシステムの例と
して、実時間(リアルタイム)制御を行うテレホン・テ
レメータシステムの中継用とじて通信回線のデータハン
ドリングを行うシステムの構成を示す。このシステムは
低スピードのデータを収集して上位に高速のデータを伝
送するもので−ある。同図において、複数のコンピュー
タユニツ) 300’ 、 400’ 、 500’
は、それぞれのローカルバス306 、406 、50
6がコモンバス103に接続されており、このコモンバ
ス103を介してコモンメモリ101とアクセス可能に
構成されている。ローカルバス306 、406 、5
06内にはバッファ305.405.505が設けられ
、コモンメモリ101とのデータ送受信のデータバッフ
ァリングに用いられている。ローカルバス306.40
6,506には、CPU 301,401,501 、
ローカルメモリ303,403,503 、ローカル入
出カニニット304,404.504がそれぞれ接続さ
れている。各ローカル入出力ユニッ) 304.404
.504がそれぞれ、テレホン・テレメータシステムの
中継のための通信回線(図示せず)に接続されている。
して、実時間(リアルタイム)制御を行うテレホン・テ
レメータシステムの中継用とじて通信回線のデータハン
ドリングを行うシステムの構成を示す。このシステムは
低スピードのデータを収集して上位に高速のデータを伝
送するもので−ある。同図において、複数のコンピュー
タユニツ) 300’ 、 400’ 、 500’
は、それぞれのローカルバス306 、406 、50
6がコモンバス103に接続されており、このコモンバ
ス103を介してコモンメモリ101とアクセス可能に
構成されている。ローカルバス306 、406 、5
06内にはバッファ305.405.505が設けられ
、コモンメモリ101とのデータ送受信のデータバッフ
ァリングに用いられている。ローカルバス306.40
6,506には、CPU 301,401,501 、
ローカルメモリ303,403,503 、ローカル入
出カニニット304,404.504がそれぞれ接続さ
れている。各ローカル入出力ユニッ) 304.404
.504がそれぞれ、テレホン・テレメータシステムの
中継のための通信回線(図示せず)に接続されている。
この通信はHDLレベルで行われる。
各コンピュータ300’ 、 400’ 、 500’
は、ローカルバスを介してコモンバス103を使用す
るに際し、その競合を回避すべく、各バスアービタ30
2゜402、502を有し、各アービタはコンピュータ
300′内に設けられたプライオリティ決定回路307
にコモンバス使用要求信号CBRQを出力し、その使用
が認められるとコモンバス使用確認信号CBAKをプラ
イオリティ決定回路307から受信する。コモンバス使
用確認信号CBAKを受信したバスアービタは、コモン
バス103を専有してコモンメモリ101とバッファ3
05との間のデータ転送を制御する。
は、ローカルバスを介してコモンバス103を使用す
るに際し、その競合を回避すべく、各バスアービタ30
2゜402、502を有し、各アービタはコンピュータ
300′内に設けられたプライオリティ決定回路307
にコモンバス使用要求信号CBRQを出力し、その使用
が認められるとコモンバス使用確認信号CBAKをプラ
イオリティ決定回路307から受信する。コモンバス使
用確認信号CBAKを受信したバスアービタは、コモン
バス103を専有してコモンメモリ101とバッファ3
05との間のデータ転送を制御する。
第5図において、プライオリティ決定回路307が設け
られたコンピュータ300′をメインコンピュータと呼
び、他のコンピュータ400’ 、 500’ ヲサブ
コンピュータと呼ぶ。コモンバス103の使用権獲得の
プライオリティは予め設定されており、プライオリティ
決定回路307は、同タイミングで複数のコモンバス使
用要求信号が発せられた場合、プライオリティの高いも
のに対してコモンバス使用確認信号を出力する。この例
においては、メインコンピュータのプライオリティが一
番低い。
られたコンピュータ300′をメインコンピュータと呼
び、他のコンピュータ400’ 、 500’ ヲサブ
コンピュータと呼ぶ。コモンバス103の使用権獲得の
プライオリティは予め設定されており、プライオリティ
決定回路307は、同タイミングで複数のコモンバス使
用要求信号が発せられた場合、プライオリティの高いも
のに対してコモンバス使用確認信号を出力する。この例
においては、メインコンピュータのプライオリティが一
番低い。
第6図に第5図の動作タイミングを示す、上述したよう
に、あるコンピュータのバスアービタからコモンバス使
用要求信号CBRQから出力された場合、他のコンピュ
ータがすでにコモンバス103を専用していると、上記
コモンバス使用要求信号CBRQに対するコモンバス使
用vtiUl信号CBAKは、時間T3だけ遅れて通送
される。その後、コモンメモリ101に対するアクセス
が行われる(CMW) 。
に、あるコンピュータのバスアービタからコモンバス使
用要求信号CBRQから出力された場合、他のコンピュ
ータがすでにコモンバス103を専用していると、上記
コモンバス使用要求信号CBRQに対するコモンバス使
用vtiUl信号CBAKは、時間T3だけ遅れて通送
される。その後、コモンメモリ101に対するアクセス
が行われる(CMW) 。
上述した遅延時間T3の間は、CPU 401はローカ
ルバス406を介した処理が停滞されてしまい、コンピ
ュータ利用効率が著しく低下するという問題に遭遇して
いる。
ルバス406を介した処理が停滞されてしまい、コンピ
ュータ利用効率が著しく低下するという問題に遭遇して
いる。
また、更に他のコンピュータが時間T3の間で、又は時
間t3の前で、コモンバス103の使用権獲得要求をし
た場合、時間t3以降、コモンメモリ101にアクセス
可能となるが、上記の間に、プライオリティの高い他の
コンピュータがコモンバス103の使用権獲得要求をし
た場合、時間t3経過後もコモンバス使用確認信号は受
信できず、そのコンピュータの処理が著しく停滞すると
いう問題に遭遇している。
間t3の前で、コモンバス103の使用権獲得要求をし
た場合、時間t3以降、コモンメモリ101にアクセス
可能となるが、上記の間に、プライオリティの高い他の
コンピュータがコモンバス103の使用権獲得要求をし
た場合、時間t3経過後もコモンバス使用確認信号は受
信できず、そのコンピュータの処理が著しく停滞すると
いう問題に遭遇している。
従って、本発明は、上述したコモンバスの競合が生じた
場合のCPUの処理の効率の低下を防止し、コンピュー
タシステムの全体効率を向上させることを目的とする。
場合のCPUの処理の効率の低下を防止し、コンピュー
タシステムの全体効率を向上させることを目的とする。
また、本発明はプライオリティの低いコンピュータがコ
モンバスの競合により著しく効率が低下させられること
を防止することを目的とする。
モンバスの競合により著しく効率が低下させられること
を防止することを目的とする。
本発明のローカルバス方式の原理ブロック図を第1図に
示す。本発明のローカルバス方式は、各コンピュータの
ローカルバスを、コモンバス103に接続される第1の
ローカルバス11と、CPU 401側に接続される第
2のローカルバス14とに分離し、それぞれ独立に動作
させ、コモンバス103に対して第1のローカルバス1
1が使用権の獲得が行われるか否かに拘らず、第2のロ
ーカルバス14によってCPU 401が処理を遂行し
得るように構成されている。バッファ12、レジスタ1
3は、上記動作のデータの一時保持に用いる。
示す。本発明のローカルバス方式は、各コンピュータの
ローカルバスを、コモンバス103に接続される第1の
ローカルバス11と、CPU 401側に接続される第
2のローカルバス14とに分離し、それぞれ独立に動作
させ、コモンバス103に対して第1のローカルバス1
1が使用権の獲得が行われるか否かに拘らず、第2のロ
ーカルバス14によってCPU 401が処理を遂行し
得るように構成されている。バッファ12、レジスタ1
3は、上記動作のデータの一時保持に用いる。
すなわち、コモンメモリ101と、該コモンメモリに接
続されたコモンバス103と、それぞれが該コモンバス
に接続されたローカルバスおよび前記コモンバスの使用
を獲得するためのバスアービタを有する複数のコンピュ
ータユニットであって、該コンピュータユニットの1つ
が複数のバスアービタからのコモンバス使用権獲得要求
の優先度を決定する回路を有するものを有し、前記イン
ピユータユニットのそれぞれが自己のローカルバスおよ
び前記コモンバスを介して前記コモンメモリにアクセス
可能なように構成されたマルチバス形式のコンピュータ
システムにおいて、前記コンピュータユニットのそれぞ
れに、前記コモンバスに接続された第1のローカルバス
11と、該第1のローカルバスに設けられたデータバッ
ファ12と、コンピュータユニットのCPU 401に
接続された第2のローカルバス14と、第1および第2
のローカルバスとの間に設けられたレジスタ13と、ダ
イレクトメモリアクセスコントローラ15とを設ける。
続されたコモンバス103と、それぞれが該コモンバス
に接続されたローカルバスおよび前記コモンバスの使用
を獲得するためのバスアービタを有する複数のコンピュ
ータユニットであって、該コンピュータユニットの1つ
が複数のバスアービタからのコモンバス使用権獲得要求
の優先度を決定する回路を有するものを有し、前記イン
ピユータユニットのそれぞれが自己のローカルバスおよ
び前記コモンバスを介して前記コモンメモリにアクセス
可能なように構成されたマルチバス形式のコンピュータ
システムにおいて、前記コンピュータユニットのそれぞ
れに、前記コモンバスに接続された第1のローカルバス
11と、該第1のローカルバスに設けられたデータバッ
ファ12と、コンピュータユニットのCPU 401に
接続された第2のローカルバス14と、第1および第2
のローカルバスとの間に設けられたレジスタ13と、ダ
イレクトメモリアクセスコントローラ15とを設ける。
ダイレクトメモリアクセスコントローラ15は、上記デ
ータ伝送において、CPU 401を介在させることな
く、かつ、CPt1401の負担を軽減するために設け
られる。
ータ伝送において、CPU 401を介在させることな
く、かつ、CPt1401の負担を軽減するために設け
られる。
前記パスアービタ402を介して第1のローカルバスの
前記コモンバスの使用権が獲得され、該使用権が獲得さ
れた場合前記ダイレクトメモリアクセスによって前記コ
モンバスおよび第1のローカルバスを介して前記コモン
メモリと前記データバッファとの間のデータ転送の制御
が行われる。
前記コモンバスの使用権が獲得され、該使用権が獲得さ
れた場合前記ダイレクトメモリアクセスによって前記コ
モンバスおよび第1のローカルバスを介して前記コモン
メモリと前記データバッファとの間のデータ転送の制御
が行われる。
方、第1のローカルバスの動作とは独立して、前記ダイ
レクトメモリアクセスによって前記CPUと前記第2の
ローカルバスを介して前記レジスタとの間のデータ転送
の制御が行われる。
レクトメモリアクセスによって前記CPUと前記第2の
ローカルバスを介して前記レジスタとの間のデータ転送
の制御が行われる。
本発明の実施例として、テレホン・テレメータシステム
の中継用に用いられるマルチバス・コンピュータシステ
ムを第2図に示す。
の中継用に用いられるマルチバス・コンピュータシステ
ムを第2図に示す。
第2図の構成は、第5図の構成に類似する。しかしなが
ら、各サブコンピュータユニット400゜500には、
例えば、コンピュータユニット400には、ローカルバ
スユニット410として、第1のローカルバス(八)4
12、バ・ンファ413、第1のローカルバス(B)4
14、レジスタ415、第2のローカルバス416、バ
ス417、ダイレクトメモリアクセスコントローラ(D
MAC)411が図示の如く構成されている。第1のロ
ーカルバス(A) 412、第1のローカルバス(B)
414とで第1のローカルバスを構成する。
ら、各サブコンピュータユニット400゜500には、
例えば、コンピュータユニット400には、ローカルバ
スユニット410として、第1のローカルバス(八)4
12、バ・ンファ413、第1のローカルバス(B)4
14、レジスタ415、第2のローカルバス416、バ
ス417、ダイレクトメモリアクセスコントローラ(D
MAC)411が図示の如く構成されている。第1のロ
ーカルバス(A) 412、第1のローカルバス(B)
414とで第1のローカルバスを構成する。
サブコンピュータユニット500も同様である。
この実施例では、メインコンピュータユニット300に
は、上記したローカルバスユニット410に相当するも
のが設けられていない。但し、メインコンピュータユニ
ット300にもローカルバスユニットを設けることがで
きる。
は、上記したローカルバスユニット410に相当するも
のが設けられていない。但し、メインコンピュータユニ
ット300にもローカルバスユニットを設けることがで
きる。
第3図にローカルバスユニット410の詳細回路構成を
示す。バッファ413は、第1のローカルバス416を
介してローカルメモリ403からのデータをコモンメモ
リ101へ書込むための、Dフリップフロップ413d
とそのゲート回路413Cと、逆に、コモンメモリ10
1からのデータをローカルメモリ403へ読出すための
Dフリップフロップ413aとそのゲート回路413b
とで構成される。レジスタ415aは、ローカルメモリ
403からコモンメモリ101へ書込むデータを一時保
存するためのDフリップフロップ415bと、逆に、コ
モンメモリ101からのデータをローカルメモリ403
へ読出すための一時保存用のDフリップフロップ415
aから構成される。
示す。バッファ413は、第1のローカルバス416を
介してローカルメモリ403からのデータをコモンメモ
リ101へ書込むための、Dフリップフロップ413d
とそのゲート回路413Cと、逆に、コモンメモリ10
1からのデータをローカルメモリ403へ読出すための
Dフリップフロップ413aとそのゲート回路413b
とで構成される。レジスタ415aは、ローカルメモリ
403からコモンメモリ101へ書込むデータを一時保
存するためのDフリップフロップ415bと、逆に、コ
モンメモリ101からのデータをローカルメモリ403
へ読出すための一時保存用のDフリップフロップ415
aから構成される。
バッファ用Dフリップフロップ413a 、 413d
は最低1デ一タ転送分の容量を有し、レジスタ用Dフリ
ップフロップ415a 、 415bは複数データ分の
容量を有する。又は、Dフリップフロップ413a 、
413dの容量とDフリップフロップ415a 、
415bの容量とを逆にしてもよい。
は最低1デ一タ転送分の容量を有し、レジスタ用Dフリ
ップフロップ415a 、 415bは複数データ分の
容量を有する。又は、Dフリップフロップ413a 、
413dの容量とDフリップフロップ415a 、
415bの容量とを逆にしてもよい。
第4図の動作タイミング図を参照して、第2図および第
3図の回路の動作を述べる。
3図の回路の動作を述べる。
まず、コモンメモリ101からローカルメモリ403へ
のデータ転送を行う場合について述べる。
のデータ転送を行う場合について述べる。
a、 CPU 401からDMAC411へ、コモンメ
モリ101内の転送元アドレス、ローカルメモリ403
の転送先アドレス、転送データ数を設定し、ローカルメ
モリ入出力リードLIORを出力、DMAC411を起
動する。
モリ101内の転送元アドレス、ローカルメモリ403
の転送先アドレス、転送データ数を設定し、ローカルメ
モリ入出力リードLIORを出力、DMAC411を起
動する。
b、DMAC411は、バスアービタ402を介して、
メインコンピュータユニット300内のプライオリティ
決定回路307に、コモンバス使用権を得るためのコモ
ンバス使用要求信号CBRQ 2を出力する。
メインコンピュータユニット300内のプライオリティ
決定回路307に、コモンバス使用権を得るためのコモ
ンバス使用要求信号CBRQ 2を出力する。
C,プライオリティ決定回路307からのコモンバス使
用T11!認信号CBAK 2をバスアービタ402を
介して、DMAC411が受信すると、Dフリップフロ
ップ413aに読込クロックRCLKを出力し、コモン
メモリ101にコモンメモリリード信号CMRを出力す
る。
用T11!認信号CBAK 2をバスアービタ402を
介して、DMAC411が受信すると、Dフリップフロ
ップ413aに読込クロックRCLKを出力し、コモン
メモリ101にコモンメモリリード信号CMRを出力す
る。
これにより、コモンメモリ101の開始アドレスからD
フリップフロップ413aにデータが転送され保存され
る。
フリップフロップ413aにデータが転送され保存され
る。
d、 DMAC411は、ゲート回路413bを介して
、Dフリップフロップ415aへDフリップフロップ4
13のデータを転送する。
、Dフリップフロップ415aへDフリップフロップ4
13のデータを転送する。
e、 DMAC411は、第2のローカルバス416の
空状態をみて、Dフリップフロップ415aの内容をロ
ーカルメモリ403の開始アドレスに保存する。
空状態をみて、Dフリップフロップ415aの内容をロ
ーカルメモリ403の開始アドレスに保存する。
若し、第2のローカルバス416が使用中であるときは
、Dフリップフロップ413aの内容が順次、Dフリッ
プフロップ415aに保存される。これにより、コモン
メモリ101からDフリップフロップ413aへの転送
の停滞はなくなる。よって、ローカルメモ17403、
第20−カルバス416のビジーにより、コモンバス1
03が待機状態になることはない。
、Dフリップフロップ413aの内容が順次、Dフリッ
プフロップ415aに保存される。これにより、コモン
メモリ101からDフリップフロップ413aへの転送
の停滞はなくなる。よって、ローカルメモ17403、
第20−カルバス416のビジーにより、コモンバス1
03が待機状態になることはない。
Dフリップフロップ415aに蓄積されたデータは、第
20−カルバス416、ローカルメモ+7403の空時
間に、ローカルメモリ403へ転送される。
20−カルバス416、ローカルメモ+7403の空時
間に、ローカルメモリ403へ転送される。
f0以上b −eの動作が必要データ数だけ行われる。
コモンメモリ101からDフリップフロップ413aの
データ転送の間、CPU 401は第2のローカルハス
416 ヲ用いて、ローカルメモリ403、ローカル入
出カニニット404にアクセスすることができる。
データ転送の間、CPU 401は第2のローカルハス
416 ヲ用いて、ローカルメモリ403、ローカル入
出カニニット404にアクセスすることができる。
ローカルメモリ403からコモンメモリ101へのデー
タ転送を行う場合は、レジスタ用Dフリップフロップ4
15b、バッファ用Dフリップフロップ413d、その
ゲート413Cを用いて、上記とは逆の経路でデータ転
送を行う。
タ転送を行う場合は、レジスタ用Dフリップフロップ4
15b、バッファ用Dフリップフロップ413d、その
ゲート413Cを用いて、上記とは逆の経路でデータ転
送を行う。
この場合も、第2のローカルバス416に接続すれたC
PU 401はコモンバス101の状況に影響されない
、−4m1のローカルバス412側は、−旦、コモンバ
スの使用権を得ると、CPU 401の動作、第20−
カルバス416の動作に関係なく高速にコモンメモリ1
01へのデータ転送を行う。
PU 401はコモンバス101の状況に影響されない
、−4m1のローカルバス412側は、−旦、コモンバ
スの使用権を得ると、CPU 401の動作、第20−
カルバス416の動作に関係なく高速にコモンメモリ1
01へのデータ転送を行う。
以上に述べたように、本発明によれば、独立に動作する
第1および第2のローカルバスを設けたこと、および、
バッファ、レジスタを設けたことにより、コモンバス側
の動作処理が迅速化されて、全体システムとしての効率
が向上すると共に、各ローカルコンピュータ側の内部処
理効率が向上するという効果を奏する。
第1および第2のローカルバスを設けたこと、および、
バッファ、レジスタを設けたことにより、コモンバス側
の動作処理が迅速化されて、全体システムとしての効率
が向上すると共に、各ローカルコンピュータ側の内部処
理効率が向上するという効果を奏する。
また、本発明はデータ転送制御にダイレクトメモリアク
セスコントローラを用いているので、各ローカルコンピ
ュータ内のCPUの負担が軽減する。
セスコントローラを用いているので、各ローカルコンピ
ュータ内のCPUの負担が軽減する。
更に本発明によれば、上述したようにコモンバスの効率
が向上するので、低プライオリテイのローカルコンピュ
ータでも容易にコモンバスの使用権を獲得できるように
なる。
が向上するので、低プライオリテイのローカルコンピュ
ータでも容易にコモンバスの使用権を獲得できるように
なる。
第1図は本発明のローカルバス方式の原理ブロック図、
第2図は本発明の実施例のマルチバス・コンピュータシ
ステムの構成図、 第3図は第2図のローカルバスユニット部の詳細回路図
、 第4図は第2図および第3図回路の動作タイミング図、 第5図は従来のマルチバスコンピュータシステムの構成
図、 第6図は第5図システムの動作タイミング図、である。 (符号の説明) 1・・・ローカルバス部分、 11・・・第1のローカルバス、 11a、11b−・・第1のローカルバスA、B、12
・・・バッファ、 13・・・レジスタ、14・
・・第2のローカルバス、 15・・・DMAC。 16・・・第3のローカルバス、 101・・・コモンメモリ、103・・・コモンバス、
300・・・メインコンピュータ、 400 、500・・・サブcpu 。 302、402.502・・・バスアービタ、307・
・・プライオリティ決定回路。 本発明の実施例の動作タイミング図 −一一一一丁3−−−− 従来の動作タイミング図
ステムの構成図、 第3図は第2図のローカルバスユニット部の詳細回路図
、 第4図は第2図および第3図回路の動作タイミング図、 第5図は従来のマルチバスコンピュータシステムの構成
図、 第6図は第5図システムの動作タイミング図、である。 (符号の説明) 1・・・ローカルバス部分、 11・・・第1のローカルバス、 11a、11b−・・第1のローカルバスA、B、12
・・・バッファ、 13・・・レジスタ、14・
・・第2のローカルバス、 15・・・DMAC。 16・・・第3のローカルバス、 101・・・コモンメモリ、103・・・コモンバス、
300・・・メインコンピュータ、 400 、500・・・サブcpu 。 302、402.502・・・バスアービタ、307・
・・プライオリティ決定回路。 本発明の実施例の動作タイミング図 −一一一一丁3−−−− 従来の動作タイミング図
Claims (1)
- 【特許請求の範囲】 1、コモンメモリ(101)と、該コモンメモリに接続
されたコモンバス(103)と、それぞれが該コモンバ
スに接続されたローカルバスおよび前記コモンバスの使
用を獲得するためのバスアービタを有する複数のコンピ
ュータユニットであって、該コンピュータユニットの1
つが複数のバスアービタからのコモンバス使用権獲得要
求の優先度を決定する回路(307)を有するものを有
し、前記コンピュータユニットのそれぞれが自己のロー
カルバスおよび前記コモンバスを介して前記コモンメモ
リにアクセス可能なように構成されたマルチバス形式の
コンピュータシステムにおいて、 前記コンピュータユニットのそれぞれに、 前記コモンバスに接続された第1のローカルバス(11
)と、 該第1のローカルバスに設けられたデータバッファ(1
2)と、 コンピュータユニットのCPU(401)に接続された
第2のローカルバス(14)と、 第1および第2のローカルバスとの間に設けられたレジ
スタ(13)と、 ダイレクトメモリアクセスコントローラ(15)と を具備し、 前記バスアービタ(402)を介して第1のローカルバ
スの前記コモンバスの使用権が獲得され、該使用権が獲
得された場合前記ダイレクトメモリアクセスによって前
記コモンバスおよび第1のローカルバスを介して前記コ
モンメモリと前記データバッファとの間のデータ転送の
制御が行われ、第1のローカルバスの動作とは独立して
、前記ダイレクトメモリアクセスによって前記CPUと
前記第2のローカルバスを介して前記レジスタとの間の
データ転送の制御が行われるようにしたことを特徴とす
るローカルバス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26622188A JPH02113358A (ja) | 1988-10-24 | 1988-10-24 | ローカルバス式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26622188A JPH02113358A (ja) | 1988-10-24 | 1988-10-24 | ローカルバス式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02113358A true JPH02113358A (ja) | 1990-04-25 |
Family
ID=17427944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26622188A Pending JPH02113358A (ja) | 1988-10-24 | 1988-10-24 | ローカルバス式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02113358A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003026127A (ja) * | 2001-07-19 | 2003-01-29 | Fuji Seal Inc | シュリンクフィルムの切取り線 |
JP2006347595A (ja) * | 2005-06-17 | 2006-12-28 | Dainippon Printing Co Ltd | 開封構造 |
-
1988
- 1988-10-24 JP JP26622188A patent/JPH02113358A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003026127A (ja) * | 2001-07-19 | 2003-01-29 | Fuji Seal Inc | シュリンクフィルムの切取り線 |
JP2006347595A (ja) * | 2005-06-17 | 2006-12-28 | Dainippon Printing Co Ltd | 開封構造 |
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