JPH02113358A - ローカルバス式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マルチバス形式のコンピュータシステムに関し、複数の
コンピュータユニットがコモンバスの使用を競合するこ
とにより、優先度の低いコンピュータユニットがコモン
バスの使用権が得られなくなることによって、ＣＰＵ自
体の処理が停滞することを防止することを目的とし、 前記コンピュータユニットのそれぞれに、前記コモンハ
スに接続された第１のローカルバスと、該第１のローカ
ルバスに設けられたデータバッファと、コンピュータユ
ニットのＣＰＵに接続された第２のローカルバスと、第
１および第２のローカルハスとの間に設けられたレジス
タと、ダイレクトメモリアクセスコントローラとを具備
し、前記バスアービタを介して第１のローカルバスの前
記コモンバスの使用権が獲得され、該使用権が獲得され
た場合前記ダイレクトメモリアクセスによって前記コモ
ンバスおよび第１のローカルバスを介して前記コモンメ
モリと前記データバッファとの間のデータ転送の制御が
行われ、第１のローカルバスの動作とは独立して、前記
ダイレクトメモリアクセスによって前記ＣＰＵと前記第
２のローカルバスを介して前記レジスタとの間のデータ
転送の制御が行われるように構成する。

〔産業上の利用分野〕

本発明は、複数のコンピュータがそれぞれのローカルバ
スに接続された共通のコモンバスを介してコモンメモリ
にアクセス可能なように構成されたマルチバス形式のコ
ンピュータシステムに関するものであり、特に、競合に
よりコモンバスの使用権が獲得されなかったコンピュー
タの処理が停滞することを防止するようにしたローカル
バス方式に関する。

〔従来の技術〕

第５図に従来のマルチバスコンピュータシステムの例と
して、実時間（リアルタイム）制御を行うテレホン・テ
レメータシステムの中継用とじて通信回線のデータハン
ドリングを行うシステムの構成を示す。このシステムは
低スピードのデータを収集して上位に高速のデータを伝
送するもので−ある。同図において、複数のコンピュー
タユニツ）　３００’　、　４００’　、　５００’　
は、それぞれのローカルバス３０６　、４０６　、５０
６がコモンバス１０３に接続されており、このコモンバ
ス１０３を介してコモンメモリ１０１とアクセス可能に
構成されている。ローカルバス３０６　、４０６　、５
０６内にはバッファ３０５．４０５．５０５が設けられ
、コモンメモリ１０１とのデータ送受信のデータバッフ
ァリングに用いられている。ローカルバス３０６．４０
６，５０６には、ＣＰＵ　３０１，４０１，５０１　、
ローカルメモリ３０３，４０３，５０３　、ローカル入
出カニニット３０４，４０４．５０４がそれぞれ接続さ
れている。各ローカル入出力ユニッ）　３０４．４０４
．５０４がそれぞれ、テレホン・テレメータシステムの
中継のための通信回線（図示せず）に接続されている。

この通信はＨＤＬレベルで行われる。

各コンピュータ３００’　、　４００’　、　５００’
　は、ローカルバスを介してコモンバス１０３を使用す
るに際し、その競合を回避すべく、各バスアービタ３０
２゜４０２、５０２を有し、各アービタはコンピュータ
３００′内に設けられたプライオリティ決定回路３０７
にコモンバス使用要求信号ＣＢＲＱを出力し、その使用
が認められるとコモンバス使用確認信号ＣＢＡＫをプラ
イオリティ決定回路３０７から受信する。コモンバス使
用確認信号ＣＢＡＫを受信したバスアービタは、コモン
バス１０３を専有してコモンメモリ１０１とバッファ３
０５との間のデータ転送を制御する。

第５図において、プライオリティ決定回路３０７が設け
られたコンピュータ３００′をメインコンピュータと呼
び、他のコンピュータ４００’　、　５００’　ヲサブ
コンピュータと呼ぶ。コモンバス１０３の使用権獲得の
プライオリティは予め設定されており、プライオリティ
決定回路３０７は、同タイミングで複数のコモンバス使
用要求信号が発せられた場合、プライオリティの高いも
のに対してコモンバス使用確認信号を出力する。この例
においては、メインコンピュータのプライオリティが一
番低い。

〔発明が解決しようとする課題〕

第６図に第５図の動作タイミングを示す、上述したよう
に、あるコンピュータのバスアービタからコモンバス使
用要求信号ＣＢＲＱから出力された場合、他のコンピュ
ータがすでにコモンバス１０３を専用していると、上記
コモンバス使用要求信号ＣＢＲＱに対するコモンバス使
用ｖｔｉＵｌ信号ＣＢＡＫは、時間Ｔ３だけ遅れて通送
される。その後、コモンメモリ１０１に対するアクセス
が行われる（ＣＭＷ）　。

上述した遅延時間Ｔ３の間は、ＣＰＵ　４０１はローカ
ルバス４０６を介した処理が停滞されてしまい、コンピ
ュータ利用効率が著しく低下するという問題に遭遇して
いる。

また、更に他のコンピュータが時間Ｔ３の間で、又は時
間ｔ３の前で、コモンバス１０３の使用権獲得要求をし
た場合、時間ｔ３以降、コモンメモリ１０１にアクセス
可能となるが、上記の間に、プライオリティの高い他の
コンピュータがコモンバス１０３の使用権獲得要求をし
た場合、時間ｔ３経過後もコモンバス使用確認信号は受
信できず、そのコンピュータの処理が著しく停滞すると
いう問題に遭遇している。

従って、本発明は、上述したコモンバスの競合が生じた
場合のＣＰＵの処理の効率の低下を防止し、コンピュー
タシステムの全体効率を向上させることを目的とする。

また、本発明はプライオリティの低いコンピュータがコ
モンバスの競合により著しく効率が低下させられること
を防止することを目的とする。

〔課題を解決するための手段〕

本発明のローカルバス方式の原理ブロック図を第１図に
示す。本発明のローカルバス方式は、各コンピュータの
ローカルバスを、コモンバス１０３に接続される第１の
ローカルバス１１と、ＣＰＵ　４０１側に接続される第
２のローカルバス１４とに分離し、それぞれ独立に動作
させ、コモンバス１０３に対して第１のローカルバス１
１が使用権の獲得が行われるか否かに拘らず、第２のロ
ーカルバス１４によってＣＰＵ　４０１が処理を遂行し
得るように構成されている。バッファ１２、レジスタ１
３は、上記動作のデータの一時保持に用いる。

すなわち、コモンメモリ１０１と、該コモンメモリに接
続されたコモンバス１０３と、それぞれが該コモンバス
に接続されたローカルバスおよび前記コモンバスの使用
を獲得するためのバスアービタを有する複数のコンピュ
ータユニットであって、該コンピュータユニットの１つ
が複数のバスアービタからのコモンバス使用権獲得要求
の優先度を決定する回路を有するものを有し、前記イン
ピユータユニットのそれぞれが自己のローカルバスおよ
び前記コモンバスを介して前記コモンメモリにアクセス
可能なように構成されたマルチバス形式のコンピュータ
システムにおいて、前記コンピュータユニットのそれぞ
れに、前記コモンバスに接続された第１のローカルバス
１１と、該第１のローカルバスに設けられたデータバッ
ファ１２と、コンピュータユニットのＣＰＵ　４０１に
接続された第２のローカルバス１４と、第１および第２
のローカルバスとの間に設けられたレジスタ１３と、ダ
イレクトメモリアクセスコントローラ１５とを設ける。

ダイレクトメモリアクセスコントローラ１５は、上記デ
ータ伝送において、ＣＰＵ　４０１を介在させることな
く、かつ、ＣＰｔ１４０１の負担を軽減するために設け
られる。

〔作　用〕

前記パスアービタ４０２を介して第１のローカルバスの
前記コモンバスの使用権が獲得され、該使用権が獲得さ
れた場合前記ダイレクトメモリアクセスによって前記コ
モンバスおよび第１のローカルバスを介して前記コモン
メモリと前記データバッファとの間のデータ転送の制御
が行われる。

方、第１のローカルバスの動作とは独立して、前記ダイ
レクトメモリアクセスによって前記ＣＰＵと前記第２の
ローカルバスを介して前記レジスタとの間のデータ転送
の制御が行われる。

〔実施例〕

本発明の実施例として、テレホン・テレメータシステム
の中継用に用いられるマルチバス・コンピュータシステ
ムを第２図に示す。

第２図の構成は、第５図の構成に類似する。しかしなが
ら、各サブコンピュータユニット４００゜５００には、
例えば、コンピュータユニット４００には、ローカルバ
スユニット４１０として、第１のローカルバス（八）４
１２、バ・ンファ４１３、第１のローカルバス（Ｂ）４
１４、レジスタ４１５、第２のローカルバス４１６、バ
ス４１７、ダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）４１１が図示の如く構成されている。第１のロ
ーカルバス（Ａ）　４１２、第１のローカルバス（Ｂ）
４１４とで第１のローカルバスを構成する。

サブコンピュータユニット５００も同様である。

この実施例では、メインコンピュータユニット３００に
は、上記したローカルバスユニット４１０に相当するも
のが設けられていない。但し、メインコンピュータユニ
ット３００にもローカルバスユニットを設けることがで
きる。

第３図にローカルバスユニット４１０の詳細回路構成を
示す。バッファ４１３は、第１のローカルバス４１６を
介してローカルメモリ４０３からのデータをコモンメモ
リ１０１へ書込むための、Ｄフリップフロップ４１３ｄ
とそのゲート回路４１３Ｃと、逆に、コモンメモリ１０
１からのデータをローカルメモリ４０３へ読出すための
Ｄフリップフロップ４１３ａとそのゲート回路４１３ｂ
とで構成される。レジスタ４１５ａは、ローカルメモリ
４０３からコモンメモリ１０１へ書込むデータを一時保
存するためのＤフリップフロップ４１５ｂと、逆に、コ
モンメモリ１０１からのデータをローカルメモリ４０３
へ読出すための一時保存用のＤフリップフロップ４１５
ａから構成される。

バッファ用Ｄフリップフロップ４１３ａ　、　４１３ｄ
は最低１デ一タ転送分の容量を有し、レジスタ用Ｄフリ
ップフロップ４１５ａ　、　４１５ｂは複数データ分の
容量を有する。又は、Ｄフリップフロップ４１３ａ　、
　４１３ｄの容量とＤフリップフロップ４１５ａ　、　
４１５ｂの容量とを逆にしてもよい。

第４図の動作タイミング図を参照して、第２図および第
３図の回路の動作を述べる。

まず、コモンメモリ１０１からローカルメモリ４０３へ
のデータ転送を行う場合について述べる。

ａ、　ＣＰＵ　４０１からＤＭＡＣ４１１へ、コモンメ
モリ１０１内の転送元アドレス、ローカルメモリ４０３
の転送先アドレス、転送データ数を設定し、ローカルメ
モリ入出力リードＬＩＯＲを出力、ＤＭＡＣ４１１を起
動する。

ｂ、ＤＭＡＣ４１１は、バスアービタ４０２を介して、
メインコンピュータユニット３００内のプライオリティ
決定回路３０７に、コモンバス使用権を得るためのコモ
ンバス使用要求信号ＣＢＲＱ　２を出力する。

Ｃ，プライオリティ決定回路３０７からのコモンバス使
用Ｔ１１！認信号ＣＢＡＫ　２をバスアービタ４０２を
介して、ＤＭＡＣ４１１が受信すると、Ｄフリップフロ
ップ４１３ａに読込クロックＲＣＬＫを出力し、コモン
メモリ１０１にコモンメモリリード信号ＣＭＲを出力す
る。

これにより、コモンメモリ１０１の開始アドレスからＤ
フリップフロップ４１３ａにデータが転送され保存され
る。

ｄ、　ＤＭＡＣ４１１は、ゲート回路４１３ｂを介して
、Ｄフリップフロップ４１５ａへＤフリップフロップ４
１３のデータを転送する。

ｅ、　ＤＭＡＣ４１１は、第２のローカルバス４１６の
空状態をみて、Ｄフリップフロップ４１５ａの内容をロ
ーカルメモリ４０３の開始アドレスに保存する。

若し、第２のローカルバス４１６が使用中であるときは
、Ｄフリップフロップ４１３ａの内容が順次、Ｄフリッ
プフロップ４１５ａに保存される。これにより、コモン
メモリ１０１からＤフリップフロップ４１３ａへの転送
の停滞はなくなる。よって、ローカルメモ１７４０３、
第２０−カルバス４１６のビジーにより、コモンバス１
０３が待機状態になることはない。

Ｄフリップフロップ４１５ａに蓄積されたデータは、第
２０−カルバス４１６、ローカルメモ＋７４０３の空時
間に、ローカルメモリ４０３へ転送される。

ｆ０以上ｂ　−ｅの動作が必要データ数だけ行われる。

コモンメモリ１０１からＤフリップフロップ４１３ａの
データ転送の間、ＣＰＵ　４０１は第２のローカルハス
４１６　ヲ用いて、ローカルメモリ４０３、ローカル入
出カニニット４０４にアクセスすることができる。

ローカルメモリ４０３からコモンメモリ１０１へのデー
タ転送を行う場合は、レジスタ用Ｄフリップフロップ４
１５ｂ、バッファ用Ｄフリップフロップ４１３ｄ、その
ゲート４１３Ｃを用いて、上記とは逆の経路でデータ転
送を行う。

この場合も、第２のローカルバス４１６に接続すれたＣ
ＰＵ　４０１はコモンバス１０１の状況に影響されない
、−４ｍ１のローカルバス４１２側は、−旦、コモンバ
スの使用権を得ると、ＣＰＵ　４０１の動作、第２０−
カルバス４１６の動作に関係なく高速にコモンメモリ１
０１へのデータ転送を行う。

〔発明の効果〕

以上に述べたように、本発明によれば、独立に動作する
第１および第２のローカルバスを設けたこと、および、
バッファ、レジスタを設けたことにより、コモンバス側
の動作処理が迅速化されて、全体システムとしての効率
が向上すると共に、各ローカルコンピュータ側の内部処
理効率が向上するという効果を奏する。

また、本発明はデータ転送制御にダイレクトメモリアク
セスコントローラを用いているので、各ローカルコンピ
ュータ内のＣＰＵの負担が軽減する。

更に本発明によれば、上述したようにコモンバスの効率
が向上するので、低プライオリテイのローカルコンピュ
ータでも容易にコモンバスの使用権を獲得できるように
なる。

【図面の簡単な説明】

第１図は本発明のローカルバス方式の原理ブロック図、 第２図は本発明の実施例のマルチバス・コンピュータシ
ステムの構成図、 第３図は第２図のローカルバスユニット部の詳細回路図
、 第４図は第２図および第３図回路の動作タイミング図、 第５図は従来のマルチバスコンピュータシステムの構成
図、 第６図は第５図システムの動作タイミング図、である。 （符号の説明） １・・・ローカルバス部分、 １１・・・第１のローカルバス、 １１ａ、１１ｂ−・・第１のローカルバスＡ、Ｂ、１２
・・・バッファ、　　　　１３・・・レジスタ、１４・
・・第２のローカルバス、 １５・・・ＤＭＡＣ。 １６・・・第３のローカルバス、 １０１・・・コモンメモリ、１０３・・・コモンバス、
３００・・・メインコンピュータ、 ４００　、５００・・・サブｃｐｕ　。 ３０２、４０２．５０２・・・バスアービタ、３０７・
・・プライオリティ決定回路。 本発明の実施例の動作タイミング図 −一一一一丁３−−−− 従来の動作タイミング図

Claims (1)

1. 【特許請求の範囲】 １、コモンメモリ（１０１）と、該コモンメモリに接続
   されたコモンバス（１０３）と、それぞれが該コモンバ
   スに接続されたローカルバスおよび前記コモンバスの使
   用を獲得するためのバスアービタを有する複数のコンピ
   ュータユニットであって、該コンピュータユニットの１
   つが複数のバスアービタからのコモンバス使用権獲得要
   求の優先度を決定する回路（３０７）を有するものを有
   し、前記コンピュータユニットのそれぞれが自己のロー
   カルバスおよび前記コモンバスを介して前記コモンメモ
   リにアクセス可能なように構成されたマルチバス形式の
   コンピュータシステムにおいて、 前記コンピュータユニットのそれぞれに、 前記コモンバスに接続された第１のローカルバス（１１
   ）と、 該第１のローカルバスに設けられたデータバッファ（１
   ２）と、 コンピュータユニットのＣＰＵ（４０１）に接続された
   第２のローカルバス（１４）と、 第１および第２のローカルバスとの間に設けられたレジ
   スタ（１３）と、 ダイレクトメモリアクセスコントローラ（１５）と を具備し、 前記バスアービタ（４０２）を介して第１のローカルバ
   スの前記コモンバスの使用権が獲得され、該使用権が獲
   得された場合前記ダイレクトメモリアクセスによって前
   記コモンバスおよび第１のローカルバスを介して前記コ
   モンメモリと前記データバッファとの間のデータ転送の
   制御が行われ、第１のローカルバスの動作とは独立して
   、前記ダイレクトメモリアクセスによって前記ＣＰＵと
   前記第２のローカルバスを介して前記レジスタとの間の
   データ転送の制御が行われるようにしたことを特徴とす
   るローカルバス方式。