JP2000029823A - バスアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】ＭＰＵバス、メモリバス、Ｉ／Ｏバス等の終端
に設けたバスアクセス制御回路において、メモリの書込
み・読出し性能の向上、ＭＰＵの処理能力の向上、バス
の占有時間の短縮を図ることを目的とする。 【解決手段】メモリアクセス制御回路１１は、ＭＰＵ
１、Ｉ／Ｏ３及び予備系のメモリ９からの、メモリバス
の使用要求を受け、衝突しないように、それらに使用許
可を与える。その結果、各装置は、整然とメモリバスＣ
の使用許可を得て、ＭＰＵ１、Ｉ／Ｏ３及び予備系のメ
モリ９は、メモリを共有使用することができることとな
る。また、メモリアクセス制御回路１０は、ＭＰＵバス
Ａ、Ｉ／ＯバスＢ及びメモリバスＣを共通のプロトコル
に変換する機能を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バスアクセス制御
回路に関し、特に、ＭＰＵバス、メモリバス、Ｉ／Ｏバ
ス等の終端に設けたバスアクセス制御回路に関する。

【０００２】

【従来の技術】例えば、交換機の分野では、従来から、
交換機の回線制御等にプロセッサが使用されている。プ
ロセッサ装置は、図１に示すように、ＭＰＵ（Ｍicro
Ｐrocessing Ｕnit ）１、メモリ２及びＩ／Ｏ（Ｉnput
／Ｏutput ）３で基本的に構成される。ＭＰＵ１、メモ
リ２及びＩ／Ｏ３は、共通バスライン４を介して、相互
に通信が行われる。

【０００３】しかし、ＭＰＵ１、メモリ２及びＩ／Ｏ３
が、それぞれ、最高に機能を発揮するための伝送方式の
条件は、各々異なるから、図１の様に単に共通バスライ
ン４を介在させるだけでは、十分に機能を発揮し得な
い。そこで、特に、各々の性能を最大限発揮させるため
に、伝送方式の大きく異なるＭＰＵ１とＩ／Ｏ３間にバ
スブリッジと呼ばれるインタフェース装置（ＭＰＵバス
とＩ／Ｏバスの間の転送方式の変換を行う装置）を介在
させる。この場合は、図２及び図３に示すように、次の
二つの構成がある。 １．メモリ２をＩ／Ｏバス４上に搭載し、ＭＰＵ１はバ
スブリッジ６を介してＩ／Ｏバスへ４接続する（図
２）。 ２．メモリ２をＭＰＵバス８上に搭載し、ＭＰＵバス８
とＩ／Ｏバス５との間にバスブリッジ７を設けるもの
（図３）。

【０００４】

【発明が解決しようとする課題】しかし、従来のもの
は、次の問題点を有する。 １．Ｉ／Ｏバス４上にメモリ２を設ける方式（図２） 一般にＩ／Ｏ３の動作周波数（転送速度）は、ＭＰＵ１
に比べて低速である。そこで、この方式では、ＭＰＵ１
を低速なＩ／Ｏ３から分離し、独立させて高速動作をさ
せるものである。しかし、ＭＰＵ動作の多くを占めるメ
モリ２との読み書きの都度、転送方式変換による遅延を
伴うバスブリッジ６を介するために、メモリの読み書き
の性能が低くくなるという問題を有する。 ２．ＭＰＵバス８上にメモり２を設ける方式（図３） 図２の方式の問題を解決するために、メモリ２の配置を
ＭＰＵバス上８に移動したものである。Ｉ／Ｏ３の動作
速度は低速であるが、Ｉ／Ｏバス５を介さないＭＰＵ１
とメモリ２間のアクセスに関しては、図２の方式より優
れている。しかし、Ｉ／Ｏ３とメモリ２間の処理速度
は、Ｉ／Ｏ３の動作速度に依存し低下する。また、Ｉ／
Ｏ３がメモリ２へのアクセスを行う際は、ＭＰＵバス８
をも占有することになる。つまり、高速性なＭＰＵバス
８が、低速なＩ／Ｏ３に占有され、非効率なＭＰＵバス
８の使用となり、その結果、ＭＰＵ１によるＭＰＵバス
８の使用が制限され、ＭＰＵ１のトータルな処理能力が
低下することとなる。

【０００５】本発明は、上記問題に鑑みなされたもので
あり、メモリの書込み・読出し性能の向上、ＭＰＵの処
理能力の向上、バスの占有時間の短縮を図ることを目的
とする。

【０００６】

【課題を解決するための手段】請求項１に記載された発
明は、ＭＰＵ１が接続されたＭＰＵバスＡ、メモリ２が
接続されたメモリバスＣ及びＩ／Ｏ３が接続されたＩ／
ＯバスＢの終端に一のバスアクセス制御回路１０を接続
し、該バスアクセス制御回路は、前記各バスとの接続部
に各々プロトコル変換部４１、４２、５２、５３、６
１、６２、８２、８３を設け、該プロトコル変換部は、
前記各バスとの間のプロトコル変換を行うことを特徴と
するバスアクセス制御回路である。

【０００７】請求項１記載の発明によれば、ＭＰＵバス
Ａ、メモリバスＣ及びＩ／ＯバスＢの終端に一つのバス
アクセス制御回路１０を接続し、該バスアクセス制御回
路は、前記各バスとの接続部にプロトコル変換部４１、
４２、５２、５３、６１、６２、８２、８３を設け、メ
モリ２専用にメモリバスＣを独立して設け、バスアクセ
ス制御回路１０内でのメモリ書込み・読出しプロトコル
を統一することにより、メモリの書込み・読出し性能の
向上、ＭＰＵの処理能力の向上を図る。

【０００８】請求項２に記載された発明は、請求項１記
載のバスアクセス制御回路１０において、前記ＭＰＵバ
スＡとの接続部又は前記Ｉ／ＯバスＢとの接続部に設け
た前記プロトコル変換部４１、４２、５２、５３は、Ｍ
ＰＵバスプロトコル又はＩ／Ｏバスプロトコルを一のメ
モリバスプロトコルへの変換を行うことを特徴とする。

【０００９】請求項２記載の発明によれば、ＭＰＵバス
Ａとの接続部又は前記Ｉ／ＯバスＢとの接続部に設けた
プロトコル変換部４１、４２、５２、５３により、スア
クセス制御回路１０内でのメモリ書込み・読出しプロト
コルが統一され、その結果、スアクセス制御回路１０内
での処理が統一され、メモリの書込み・読出し処理の向
上を図る。

【００１０】請求項３に記載された発明は、請求項１又
は２記載のバスアクセス制御回路１０において、前記Ｍ
ＰＵバスＡとの接続部又は前記Ｉ／ＯバスＢとの接続部
にＭＰＵ書込みバッファ４３又はＩ／Ｏ書き込みバッフ
ァ６３を設けたことを特徴とする。請求項３記載の発明
によれば、ＭＰＵバスＡとの接続部又はＩ／ＯバスＢと
の接続部に、書き込みバッファ４３、６３を設けたこと
により、ＭＰＵ又はＩ／Ｏ書込み時、ＭＰＵ又はＩ／Ｏ
のバス占有時間を短縮することができる。

【００１１】請求項４に記載された発明は、請求項１な
いし３いずれか一項記載のバスアクセス制御回路１０に
おいて、前記メモリバスＡとの接続部にメモリ読出しバ
ッファ５４を設けたことを特徴とする。請求項４記載の
発明によれば、メモリバスＡとの接続部にメモリ読出し
バッファ５４を設けたことにより、ＭＰＵ書込みバッフ
ァ４３又はＩ／Ｏ書込みバッファ６３と共同して、キャ
ッシュ一致制御又はＩ／Ｏデータのメモリへの部分書込
みを行うことができる。

【００１２】請求項５に記載された発明は、請求項１な
いし４いずれか一項記載のバスアクセス制御回路１０に
おいて、前記Ｉ／ＯバスＢとの接続部に設けたプロトコ
ル変換部６１、６２は、前記Ｉ／Ｏ３からメモリへのア
クセス時に、前記ＭＰＵ１へのキャッシュ一致制御要求
と前記メモリ２への読出しアクセスを並行して行うこと
を特徴とする。

【００１３】請求項５記載の発明によれば、プロトコル
変換部６１、６２により、Ｉ／Ｏからメモリへのアクセ
ス時に、ＭＰＵへのキャッシュ一致制御要求とメモリ読
出しアクセスを並行して行うことができるので、メモリ
アクセスの迅速な処理が可能となる。請求項６に記載さ
れた発明は、請求項１ないし５いずれか一項記載のバス
アクセス制御回路１０において、前記メモリバスＣとの
接続部に設けたプロトコル変換部５２、５３は、前記メ
モリ２にデータを書き込む場合、前記Ｉ／Ｏ３からの書
込みデータが前記Ｉ／Ｏ書込みバッファ６３に書き込ま
れた後、メモリ書込みを行うことを特徴とする。

【００１４】請求項６記載の発明によれば、メモリバス
Ｃとの接続部に設けたプロトコル変換部５２、５３は、
Ｉ／Ｏアクセスの書込みデータの到着を待って、メモリ
書込みを行うことにより、メモリバーストライトアクセ
スが可能となり、迅速なメモリ書込みが可能となる。請
求項７に記載された発明は、請求項６記載のバスアクセ
ス制御回路１０において、前記メモリ書込みをメモリバ
ーストライトアクセスにより行う場合、前記Ｉ／Ｏ書込
みバッファ６３の書込み順を、バーストライトアクセス
の開始アドレスの下位ビットに依存させることを特徴と
する。

【００１５】請求項７記載の発明によれば、Ｉ／Ｏバス
Ｂとの接続部に設けたＩ／Ｏ書込みバッファ６３の書込
み順を、メモリバーストライトアクセス開始アドレスの
下位ビットに依存させることにより、メモリ書込みをメ
モリバーストライトアクセスにより行う場合であって
も、ブロックアドレスの境界を避けてアドレスすること
ができ、メモリアクセスを高速化することができる。

【００１６】請求項８に記載された発明は、請求項１な
いし７いずれか一項記載のバスアクセス制御回路１０に
おいて、前記ＭＰＵバスＡ、前記メモリバスＣ及び前記
Ｉ／ＯバスＢに加えて、二重化構成の他系のメモリバス
Ｄ（交差バスＤ）を接続したことを特徴とする。請求項
８記載の発明によれば、二重化構成の他系のメモリバス
Ｄを接続したことにより、二重化構成のメモリ装置を含
めた統一したメモリアクセス制御を行うことができる。

【００１７】請求項９に記載された発明は、二重化構成
の他系のメモリバスの接続部にＤＭＡ制御部を設け、Ｄ
ＭＡ制御部７は、自律的に一方のメモリバスのメモリか
ら他方のメモリバスのメモリ又は他方のメモリバスのメ
モリから一方のメモリバスのメモリへ書込み又は読出し
を行うことを特徴とする請求項８記載のバスアクセス制
御回路。

【００１８】請求項９記載の発明によれば、二重化構成
の他系のメモリバスの接続部にＤＭＡ制御部を設け、Ｄ
ＭＡ制御部７により、自律的に一方のメモリから他方の
メモリ又は他方のメモリから一方のメモリへ書込み又は
読出しを行うことにより、効率的な、二重化構成とする
ことができる。請求項１０に記載された発明は、請求項
８又は９記載のバスアクセス制御回路において、前記Ｍ
ＰＵバスＡと前記Ｉ／ＯバスＢを介して前記ＭＰＵ１と
前記Ｉ／Ｏ３とが双方向通信を行い、更に前記メモリバ
スＣと前記二重化構成の他系のメモリバスＤを介して二
重化構成のメモリ同士が相互に書込み又は読出しを行う
ことを可能とすることを特徴とする。

【００１９】請求項１０記載の発明によれば、ＭＰＵ１
とＩ／Ｏ３とが双方向通信を行い、更に二重化構成のメ
モリ同士が相互に書込み又は読出しを行うことができる
ので、効率の良いバスの使用ができる。請求項１１に記
載された発明は、請求項１ないし１０いずれか一項記載
のバスアクセス制御回路１０において、前記プロトコル
変換部４１、４２、５２、５３、６１、６２、８２、８
３は、プロトコル変換とメモリアドレス変換とを同時に
行うことを特徴とする請求項１ないし７いずれか一項記
載のバスアクセス制御回路。

【００２０】請求項１１記載の発明によれば、前記プロ
トコル変換部４１、４２、５２、５３、６１、６２、８
２、８３は、プロトコル変換とメモリアドレス変換とを
同時に行うので、高速なメモリアドレッシングを行うこ
とができる。

【００２１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図４は、本発明の基本構成を説
明するための図である。ＭＰＵ１、メモリ２、Ｉ／Ｏ
３、ＭＰＵバスＡ、Ｉ／ＯバスＢ、メモリバスＣ及びメ
モリアクセス制御回路１１で基本的に構成される。この
構成は、 １．処理の集中するメモリバスＣをＭＰＵバスＡ及びＩ
／ＯバスＢ双方から独立させ、メモリ専用バスとして、
メモリの最高の性能を実現し、 ２．各バスにメモリアクセス制御回路１１を介在させ、
ＭＰＵ、Ｉ／Ｏ各々のバスを終端し、かつそのプロトコ
ルを変換し、その結果、メモリアクセス制御回路１１か
ら統一形式でメモリアクセスを行い得るようにし、 ３．メモリアクセス制御回路１１におけるプロトコルの
変換に当たっては、メモリの性能限界での動作を可能に
するため、十分な転送性能を持つ形式を用いるようにし
たものである。

【００２２】また、メモリ装置を二重化（例えば、現用
・予備システム等）して、メモリ装置等の信頼性を高め
る構成とする場合に、予備系のメモリ９は、図５のよう
に、交差バスＤを介してメモリアクセス制御回路１１に
接続される。図５において、ＭＰＵ１がメモリ２に書込
み又は読出しを行う場合、又は、ＭＰＵ１が、Ｉ／Ｏ３
とデータのやりとりを行うには、全て、メモリアクセス
制御回路１１を介して行う。メモリ２、Ｉ／Ｏ３及び予
備系のメモリ９も同様である。メモリアクセス制御回路
１１は、次の機能・役割を有している。

【００２３】１．ＭＰＵバスＡとＩ／ＯバスＢに関する
バスアービタの役割 ＭＰＵバスＡ及びＩ／ＯバスＢは、物理的に異なる形式
を有しているが、バスの使用権調停（アービトレーショ
ン）に着目した場合、単一のバスであるかのように、使
用権調停が行われる。つまり、図６に示すように、メモ
リバスＣ上で衝突が起こるような場合は、メモリアクセ
ス制御回路１１が、バスの使用権を調停して、衝突を回
避する。図６（Ａ）は、ＭＰＵバスＡ上のＭＭＷrite
（主メモリ書込み）が優先し、Ｉ／ＯバスＢ上のＭＭＲ
ead （主メモリ読出し）がメモリバスＣの使用権を得る
まで待機し、図６（Ｂ）は、ＭＰＵバスＡ上のＭＭＷri
teが、メモリバスＣの使用権を得るまで待機している。

【００２４】２．メモリバスＣの調停 メモリバスＣの使用権調停を行うメモリアービタの役割
を図７、図８に示す。メモリアクセス制御回路１１は、
ＭＰＵ１、Ｉ／Ｏ３及び予備系のメモリ９からの、メモ
リバスの使用要求を受け、衝突しないように、それらに
使用許可を与える。その結果、図８に示すように、各装
置は、整然とメモリバスＣの使用許可を得て、ＭＰＵ
１、Ｉ／Ｏ３及び予備系のメモリ９は、メモリ２を共有
使用することができる。

【００２５】３．プロトコル変換の役割 各バス（ＭＰＵバスＡ、Ｉ／ＯバスＢ、メモリバスＣ、
交差バスＤ）は、その性能を最大限発揮されるように、
独自のバスプロトコルを使用している。そのために、二
つのバスを経由して、信号を伝送するには、プロトコル
変換をする必要がある。図５の構成では、メモリアクセ
ス制御回路１１がこれらのバスのプロトコル変換を行っ
ている。

【００２６】４．並列動作制御 ＭＰＵバスＡとＩ／ＯバスＢとが相互に接続されている
とき、更に交差バスＤとメモリバスＣとを相互に接続し
て動作を行うことができる。つまり、ＭＰＵ１が、Ｉ／
Ｏ３とデータの送受信を行っているとき、同時に、予備
系のメモリ９は、メモリ２にアクセスすることができ
る。これは、メモリアクセス制御回路１１により、ＭＰ
ＵバスＡとＩ／ＯバスＢを接続し、更に空いている交差
バスＤとメモリバスＣとを接続し、これらの間で相互通
信を可能としている。

【００２７】図９にこの様子を示す。Ｔ１時間は、ＭＰ
ＵバスＡとＩ／ＯバスＢが接続され、かつ交差バスＤと
メモリバスＣが接続されて並列動作が行われている。そ
の後、Ｔ２でＩ／ＯバスＢのＭＭＷriteがメモリバスＣ
を占有し、Ｔ３でＭＰＵバスＡのＭＭＷriteがメモリバ
スＣを占有し、Ｔ４でＴ１と同じく並列動作が行われて
いる。

【００２８】５．ＭＰＵ書込みのバッファリング メモリアクセス制御回路１１は、ＭＰＵバスとの接続部
に、ＭＰＵからのメモリ書込みに対しＭＰＵメモリ書込
みバッファ（実施例において後述するＭＰＵ書込みバッ
ファ４３）を有する。該ＭＰＵ書込みバッファは、ＭＰ
Ｕ書込みデータ、書き込み先のアドレス等を記憶する。
ＭＰＵ１が、メモリの書込みを行う場合を想定すると、
ＭＰＵ１は、メモリアクセス制御回路１１のＭＰＵ書込
みバッファに書込みデータを入れ、更に、記録先のアド
レス等の情報を記録しておけば、その後、メモリバスＣ
の使用許可を受けた時点で、メモリアクセス制御回路１
１が、ＭＰＵに代わって、メモリにデータを書込みこと
ができる。

【００２９】図１０にこの様子を示す。ＭＰＵ１がＭＰ
ＵバスＡを確保して、メモリアクセス制御回路１１にア
クセスし、ＭＰＵ書込みバッファに書込みの要求を行い
（ＲＥＱ）、確認（ＡＣＫ）を得て、書込みデータ（Ｗ
Ｄ）をバッファに書き込む。ＭＰＵ１は、書き込みを終
了するとＭＰＵバスＡを開放する。その後、メモリアー
ビタ１０が、メモリバスＣが空いたとき、メモリバスＣ
の使用権を得て、メモリアクセス制御回路１１のメモリ
制御部（実施例で後述するがプロトコル変換部がメモリ
制御部の機能を有している）が、メモリに前記データを
書き込む（ＷＤ）。従って、ＭＰＵ１は、書込みデータ
をバッファに書き込むだけで済み、ＭＰＵバスＡの占有
時間を短縮することができる。

【００３０】６．Ｉ／Ｏ書込みのバッファリング メモリの読み書きデータ幅が６４ビットであり、これに
対して、Ｉ／ＯバスＢのバス幅が３２ビットの場合は、
Ｉ／ＯバスＢからの書込みデータは、メモリ２の１アド
レス分のデータのうち、一部だけを書き換えることにな
る（部分書込み動作）。この動作を実現するために、Ｉ
／Ｏ側のバッファを用意している。

【００３１】図１１にこの様子を示す。Ｉ／Ｏ３がＩ／
ＯバスＢを確保して、メモリアクセス制御回路１１にア
クセスし、Ｉ／Ｏ書込みバッファ（実施例において後述
するＩ／Ｏ書込みバッファ６３）に書込みの要求を行い
（ＲＥＱ）、確認（ＡＣＫ）を得て、Ｉ／Ｏ書込みデー
タをバッファに書き込む。その後、メモリバスＣが空い
たとき、メモリバスＣの使用権を確保する。メモリアク
セス制御回路１１のメモリ制御部（実施例で後述するが
プロトコル変換部がメモリ制御部の機能を有している）
は、メモリから読み出したデータとＩ／Ｏバッファ上の
データを結合した上で、メモリ２にデータを書き込む。
Ｉ／Ｏ３は、データを書き込むとＩ／ＯバスＢを開放す
る。

【００３２】図１２は、本発明の実施例である。ＭＰＵ
１、メモリ２、Ｉ／Ｏ３、予備系のメモリ９、ＭＰＵバ
スＡ、Ｉ／ＯバスＢ、メモリバスＣ、交差バスＤ及びメ
モリアクセス制御回路１１で構成される。ＭＰＵ１に
は、フラッシュメモリ１２を備えている。メモリアクセ
ス制御回路１１は、ＭＰＵ読出しプロトコル変換部４
１、ＭＰＵ書込みプロトコル変換部４２、ＭＰＵ書込み
バッファ４３、メモリ書込み調停部５１、メモリ書込み
プロトコル変換部５２、メモリ読出しプロトコル変換部
５３、メモリ読出しバッファ５４、Ｉ／Ｏ読出しプロト
コル変換部６１、Ｉ／Ｏ書込みプロトコル変換部６２、
Ｉ／Ｏ書込みバッファ６３、ＤＭＡ処理制御回路７、交
差バス受信データバッファ８１、交差バス受信プロトコ
ル変換部８２、交差バス送信プロトコル変換部８３、メ
モリアービタ１０及びバス調停部１１で構成される。

【００３３】また、ＭＰＵ読出しプロトコル変換部４１
は、メモリアクセス制御回路１１の内部形式から、ＭＰ
Ｕ１の読出しプロトコルへ変換するものである。ＭＰＵ
書込みプロトコル変換部４２は、ＭＰＵ１の書込みプロ
トコルから、メモリアクセス制御回路１１の内部形式へ
プロトコル変換するものである。ＭＰＵ書込みバッファ
４３は、ＭＰＵ１からの書込みデータをバッファリング
するものである。メモリ書込み調停部５１は、メモリへ
の書込み要求を調停するものである。メモリ書込みプロ
トコル変換部５２は、メモリバスＣの書込みプロトコル
へ変換するものである。メモリ読出しプロトコル変換部
５３は、メモリバスＣの読みとりプロトコルからメモリ
アクセス制御回路１１の内部形式へプロトコル変換する
ものである。メモリ読出しバッファ５４は、メモリ２か
らの読出しデータを一時保管し、メモリの部分書込み時
のデータとしても使用するものである。Ｉ／Ｏ読出しプ
ロトコル変換部６１は、メモリアクセス制御回路１１の
内部形式からＩ／ＯバスＢのプロトコルへ変換するもの
である。Ｉ／Ｏ書込みプロトコル変換部６２は、Ｉ／Ｏ
バスＢの書込みプロトコルをメモリアクセス制御回路１
１の内部形式に変換するものである。Ｉ／Ｏ書込みバッ
ファ６３は、Ｉ／ＯバスＢの書込みデータを一時保管
し、メモリアクセス制御回路１１の内部処理形式に合わ
せるためのデータを蓄積するものである。ＤＭＡ処理制
御回路７は、二重化されるメモリアクセス制御回路１１
の予備系とのメモリ間で、メモリ内容の相互転送を行う
制御回路である。交差バス受信データバッファ８１は、
交差バスＤからの受信データを一時保管するデータバッ
ファである。交差バス受信プロトコル変換部８２は、交
差バスＤからの受信プロトコルをメモリアクセス制御回
路１１の内部形式へプロトコル変換するものである。交
差バス送信プロトコル変換部８３は、メモリアクセス制
御回路１１からの送信データを交差バスＤのプロトコル
へ変換するものである。メモリアービタ１０は、メモリ
アクセス権の調停を行うものである。バス調停部１１
は、ＭＰＵバスＡ及びＩ／ＯバスＢの調停を行うもので
ある。なお、上記の各プロトコル変換部４１、４２、５
２、５３、６１、６２、８２、８３において、制御内容
の情報は保持しつつ、必要に応じメモリアドレスの変換
等も行う。

【００３４】次に、動作を説明する。 （１）ＭＰＵ１のメモリ書込み動作 図１３を用いて説明する（アルファベット（Ａ、Ｂ、・
・・）の順に、動作し、説明中の動作の後の数字は、図
の制御の流れ又はデータの流れの番号を示す）。

【００３５】ＭＰＵ１には、キャッシュメモリ１２を設
け、通常、データを記録する場合は、メモリ２と同じア
ドレスを有するキャッシュメモリ１２に記録する。ＭＰ
Ｕ１は、キャッシュメモリ１２がオーバフローしたよう
な場合、ＭＰＵバスＡへ書込み動作を発生する１０１。 Ａ．ＭＰＵバスＡへの書込み動作が発生する１０１とＭ
ＰＵバスＡ上のメモリ書込み命令は、ＭＰＵ書込みプロ
トコル変換部４２が受信し、ＭＰＵ１への応答処理を行
う。ＭＰＵ書込みプロトコルへ変換部４２は、メモリ書
込み命令を認識した時点で、メモリアービタ１０に対し
てメモリ書込み要求を発生する１０２。メモリアービタ
１０は、メモリ書込み調停を行う。

【００３６】Ｂ．ＭＰＵ１からの書込みデータは、一
旦、ＭＰＵ書込みバッファ４３に蓄えられる１０５、１
０６。ＭＰＵ書込みバッファ４３が、データを保存する
ことで、ＭＰＵの書込みプロトコルは終了し、ＭＰＵ１
は、ＭＰＵバスＡを開放する。 Ｃ．メモリアービタ１０の調停が完了し１０３、メモリ
アービタ１０が、メモリ読出しバッファ５４にメモリバ
スの使用を許可した時点から、ＭＰＵ書込みバッファ４
３の内容をメモリ３へ転送する１０７、１０８。この処
理は、ＭＰＵ書込みのプロトコル処理と並行して行う。 （２）ＭＰＵのメモリ読出し動作 図１４を用いて、ＭＰＵ１が、ＭＰＵバスＡへ、メモリ
読出し要求を送出した２０１場合を説明する。

【００３７】Ａ．ＭＰＵ読出しプロトコル変換部４１に
より、変換された要求は、メモリアービタ１０へ送られ
る２０２。 Ｂ．メモリアービタ１０での調停により、メモリ１がメ
モリ使用権を確保できたとき２０３、メモリ読出しプロ
トコル変換部５３がメモリ読出し動作を行う２０４。

【００３８】Ｃ、メモリ２からの読出しデータは、メモ
リ読出しバッファ５４を介さずに、直接ＭＰＵ読出しプ
ロトコル変換部４１へ送られる２０５、２０６。 Ｄ．メモリ２からのデータ読出し速度に合わせて、ＭＰ
Ｕ読出しプロトコル変換部４１とＭＰＵ１間でデータ転
送を行う２０７。 （３）ＭＰＵ１のＩ／Ｏの書込み動作 図１５を用いて、ＭＰＵ１が、ＭＰＵバスＡへＩ／Ｏ書
込み要求を送出した３０１場合を説明する。

【００３９】Ａ．ＭＰＵ書込みプロトコルへ変換部４２
は、Ｉ／Ｏ３への書込みを認識し、Ｉ／Ｏ読出しプロト
コル変換部６１へ要求を送る３０２。このとき、メモリ
へのアクセスは生じないのでモリアービタ１０には要求
を出さない。 Ｂ．ＭＰＵ１からの書込みデータは、メモリ書込みと同
様にＭＰＵ書込みバッファ４３へ転送される。このＭＰ
Ｕ書込みバッファ４３への蓄積は、ＭＰＵ１とＭＰＵ書
込みプロトコルへ変換部４２だけの条件で行われる３０
４、３０５。ただし、メモリ書込み時と異なり、ＭＰＵ
１側の書込みデータが全てＭＰＵ書込みバッファ４３蓄
積されても、ＭＰＵ１のプロトコルは完了させない。Ｍ
ＰＵ１は、応答待ちとなる。

【００４０】Ｃ．ＭＰＵ書込みプロトコルへ変換部４２
によって、起動されたＩ／Ｏ読出しプロトコル変換部６
１は、ＭＰＵ書込みバッファ４３への蓄積と、該当する
Ｉ／Ｏ３の呼出を並行して行っている３０３。ＭＰＵ書
込みプロトコルへ変換部４２は、書込み先のＩ／Ｏ３を
発見し後、該当する装置への書込み動作を開始する３０
６、３０７。書込みデータは、ＭＰＵ書込みバッファ４
３に蓄積されたものを使用する。

【００４１】Ｄ．ＭＰＵ書込みバッファ４３に蓄積され
たデータのＩ／Ｏ３への書込みが終了すれば、ＭＰＵ書
込みプロトコルへ変換部４２は、ＭＰＵ１を開放する。
この動作において、書込みデータバッファ４３を使用す
ることで、バースト転送を可能とし、書込みデータの転
送における、Ｉ／Ｏ３待ちが起こることを防止してい
る。また、ＭＰＵ１はＭＰＵバスＡの最高速度でデータ
を送付し、Ｉ／Ｏ３もまた、自装置の最も良好な転送速
度での処理が可能である。 （４）ＭＰＵ１のＩ／Ｏの読出し動作 図１６を用いて、ＭＰＵ１が、ＭＰＵバスＡへ、Ｉ／Ｏ
読出し要求を送付した４０１場合を説明する。

【００４２】Ａ．ＭＰＵ読出しプロトコル変換部４１
は、ＭＰＵ１によるＩ／Ｏ読出しを認識し、Ｉ／Ｏ書込
みプロトコル変換部６２へ要求を送る４０２。「（３）
ＭＰＵ１のＩ／Ｏの書込み動作」と同様に、メモリアー
ビタ１０には要求を出さない。 Ｂ．Ｉ／Ｏ書込みプロトコル変換部６２は、ＭＰＵ１が
指定したＩ／Ｏ３が発見した後、該当する装置からの読
み込み動作を開始する４０３。

【００４３】Ｃ．Ｉ／Ｏ書込みプロトコル変換部６２を
通して、該当するＩ／Ｏ３が読み出したデータ送出を開
始する４０４。データは、Ｉ／Ｏ書込みプロトコル変換
部６２からＩ／Ｏ書込みバッファ６３を素通りし、ＭＰ
Ｕ読出しプロトコル変換部４１からＭＰＵ１に送られる
４０５、４０６。Ｉ／Ｏ３からのデータ送出タイミング
に合わせて、ＭＰＵ１にデータ転送が行われる。Ｉ／Ｏ
３側からのデータ転送速度は、ＭＰ１の転送速度に比べ
低速であるが、ＭＰＵ読出しプロトコル変換部４１とＭ
ＰＵ１は、Ｉ／Ｏ３に合わせてデータ毎にハンドシェー
クを行う。 （５）Ｉ／Ｏ３のメモリ書込み動作 図１７を用いて、Ｉ／Ｏ３が、メモリ２へ直接書込みを
行う５０１場合を説明する。

【００４４】Ａ．Ｉ／Ｏ書込みプロトコル変換部６２
が、Ｉ／Ｏ３からメモリ２へのアクセスを認識し、メモ
リアービタ１０へメモリ要求を送付する５０２。メモリ
２が使用されていない場合、アクセス権が与えられる５
０３。この間、Ｉ／Ｏ３からの書込みデータは、Ｉ／Ｏ
書込みバッファ６３に蓄積される５０５、５０６。 Ｂ．Ｉ／Ｏ３から送付されるデータは、メモリ２の読み
書きビット幅より狭い場合がある。この場合は、メモリ
２アドレス中の一部のデータだけを書き換える必要があ
る。このとき、メモリ書込みプロトコル変換部５２は、
書込みに先立って、メモリ２から該当アドレスの全部の
データを読み出し、メモリ読出しバッファ５４へ蓄積す
る５１０、５１１。

【００４５】Ｃ．Ｉ／Ｏ書込みバッファ６３内のデータ
とメモリ読出しバッファ５４内データを結合処理（例え
ば、メモリ書込み調停部５１において、メモリ読出しバ
ッファ５４のデータの一部をＩ／Ｏ書込みバッファ６３
内のデータで置き換え）したのち、初めてメモリ書込み
動作を開始する５０８、５０９、５１２。 Ｄ．Ｉ／Ｏ３からのメモリ書込み時、このメモリ書込み
と同一のアドレスのデータが、ＭＰＵキャッシュメモリ
１２に存在する場合がある。この場合は、ＭＰＵキャッ
シュメモリ１２内のデータを破棄する操作を行う。Ｉ／
Ｏ書込みプロトコル変換部６２は、メモリ書込み時、Ｍ
ＰＵ読出しプロトコル変換部４１を介して、ＭＰＵ１に
対してこの操作を行う５１３、５１４。

【００４６】Ｅ．メモリ書込みをメモリバーストライト
アクセスにより行う場合、Ｉ／ＯバスＢとの接続部に設
けたＩ／Ｏ書込みバッファ６３の書込み順を、メモリバ
ーストライトアクセスの開始アドレスの下位ビットに依
存させることにより、ブロックアドレスの境界を避けて
アドレスすることができ、メモリアクセスを高速化する
ことができる。 （６）Ｉ／Ｏ３のメモリ読出し動作 図１８、図１９を用いて、Ｉ／Ｏ３がＩ／ＯバスＢにメ
モリ読出し要求を送付した６０１場合について説明す
る。

【００４７】Ａ．Ｉ／Ｏ読出しプロトコル変換部６１
が、Ｉ／Ｏ３からメモリ２へのアクセス６０１を認識
し、メモリアービタ１０へメモリ要求をする。このと
き、同時に、Ｉ／Ｏ読出しプロトコル変換部６１は、Ｍ
ＰＵ読出しプロトコル変換部４１を通じて、ＭＰＵキャ
ッシュメモリ１２へも通知する６０２、６０３。読出し
データがメモリ２とＭＰＵキャッシュメモリ１２のどち
らが最新であるかをＭＰＵに要求する（これを「一致制
御要求」という。）。

【００４８】Ｂ．ＭＰＵキャッシュメモリ１２が最新の
データを保持している場合、Ｉ／Ｏ読出しプロトコル変
換部６１は、メモリ２からのメモリ読出し動作を中断
し、ＭＰＵ書込みプロトコルへ変換部４２及びＭＰＵ書
込みバッファ４３経由で、ＭＰＵキャッシュメモリ１２
の最新のデータを得る７０５、７０６、７０７（図１
９）。

【００４９】Ｃ．ＭＰＵキャッシュメモリ１２が最新の
データを保持していない場合、メモリアービタ１０での
調停によりメモリ使用権を確保できたとき６０５、メモ
リ読出しプロトコル変換部５３は、メモリ２に対して、
メモリ読出しを行う６０６。読出しデータは、メモリ読
出しプロトコル変換部５３によって、メモリ２の速度で
メモリ読出しバッファ５４へ蓄積される６０７、６０
８。メモリ読出しプロトコル変換部５３は蓄積が終了す
ると、メモリバスＣを開放する（図１８）。

【００５０】Ｄ．Ｉ／Ｏ読出しプロトコル変換部６１
は、このデータをＩ／Ｏ３のタイミングで送出する６０
９、６１０。 （７）書き込みＤＭＡ転送 図２０を用いて説明する。プロセッサが二重の構成を有
している場合である（下記の（８）も同様である）。二
重化構成においては、現在稼働中にある装置（アクティ
ブ側）と、待機状態にある装置（スタンバイ側）間で、
二重にデータを記憶し、それらのメモリ内容の同一性を
保証するように動作する。メモリ内容の同一性を保証す
るために、メモリ内容を双方向に転送する必要があり、
交差バスＤを使用する。交差バスＤを使用して、アクテ
ィブ側のメモリに書き込まれた全てのデータを、スタン
バイ側へ複写する。また、指定アドレス範囲にあるメモ
リ内容を一括して、一方の装置から他方の装置へ転送す
る。以下これを書き込みＤＭＡと称する。

【００５１】Ａ．書き込みＤＭＡ（スタンバイ側へのデ
ータ送信）の要求は、アクティブ側装置のＤＭＡ制御回
路７により発生される８０１。ＤＭＡ制御回路７は、メ
モリアクセス制御回路１１の内部処理形式に従い、メモ
リ２からのデータ読出し要求をメモリアービタ１０に送
付する８０２。メモリアービタ１０は、ＭＰＵ１、Ｉ／
Ｏ３等他のメモリ要求との調停を行い、メモリ読出し権
を与える８０４。

【００５２】Ｂ．ＤＭＡ制御回路７は、読出し権を得た
後、メモリ読出しプロトコル変換部５３を使用して、メ
モリ読出しを行う８０５。メモリ２からの読出しデータ
は、交差バス送信データバッファ８４へ蓄積される８０
６、８０７。メモリ読出しバッファ５４を使用しないの
は、交差バスＤへの送信と、メモリ読出しデータでは、
生存期間が異なるため、メモリ読出しバッファ５４を他
の処理のために開放しておくためである。

【００５３】Ｃ．交差バス送信プロトコル変換部８３
は、交差バス送信データバッファ８４に蓄積されたデー
タにアドレス情報を付加して、交差バスＤへ送信する８
０８、８０９。バス上でのデータ誤り等による再送信
も、交差バス送信プロトコル変換部８３で制御する。 （８）読出しＤＭＡ転送 図２１を用いて説明する。二重化構成時のスタンバイ側
にあるメモリアクセス制御回路１１は、交差バスＤから
到達したデータを、自系のメモリへ反映させなければな
らない。また、アクティブ側でも、何らかの理由によ
り、スタンバイ側メモリ内にあるデータを複製する必要
がある。このとき、交差バスＤを経由して、予備系デー
タの読出しを行い、自系のメモリに書込みを行う。これ
を以下読出しＤＭＡと称する。

【００５４】Ａ．読出しＤＭＡの要求は、アクティブ側
のＤＭＡ制御回路７が発する。交差バス送信プロトコル
変換部８３を駆動し、読み出したいアドレスをスタンバ
イ側に通知し、応答９０１を待つ。 Ｂ．スタンバイ側に到達したデータは、まず交差バス受
信データバッファ８１に蓄積される９０６。受信データ
は、アドレスとデータとが組み合わせられいる（例え
ば、アドレスとデータが時分割で送受される場合）。

【００５５】Ｃ．データが正常であれば（交差バス受信
データバッファ８１で判断する）、交差バス受信プロト
コル変換部８２は、メモリアービタ１０に対して、メモ
リ書込み要求を発する９０２。この後は、前述の通り
の、メモリ書込み動作を行う。本実施例により、次の効
果が得られる。 １．メモリ２の専用バスを、ＭＰＵ、Ｉ／Ｏ双方から独
立させることにより、バス間の相互干渉による性能低下
を防止することができる。 ２．ＭＰＵバス、Ｉ／Ｏバス双方のプロトコルを同一形
式のプロトコルに変換することで、制御装置内部での調
停動作を統一化する。その結果、回路の簡素化による高
速動作が可能となる。 ３．書込みバッファを設けることにより各バスの占有時
間を短縮する。

【００５６】

【発明の効果】上述の如く本発明によれば、次に述べ
る、種々の効果を実現することができる。請求項１記載
の発明によれば、ＭＰＵバスＡ、メモリバスＣ及びＩ／
ＯバスＢの終端に一つのバスアクセス制御回路１０を接
続し、該バスアクセス制御回路は、前記各バスとの接続
部にプロトコル変換部４１、４２、５２、５３、６１、
６２、８２、８３を設け、メモリ２専用にメモリバスＣ
を独立して設け、バスアクセス制御回路１０内でのメモ
リ書込み・読出しプロトコルを統一することにより、メ
モリの書込み・読出し性能の向上、ＭＰＵの処理能力の
向上を図る。

【００５７】請求項２記載の発明によれば、ＭＰＵバス
Ａとの接続部又は前記Ｉ／ＯバスＢとの接続部に設けた
プロトコル変換部４１、４２、５２、５３により、スア
クセス制御回路１０内でのメモリ書込み・読出しプロト
コルが統一され、その結果、スアクセス制御回路１０内
での処理が統一され、メモリの書込み・読出し処理の向
上を図る。

【００５８】請求項３記載の発明によれば、ＭＰＵバス
Ａとの接続部又はＩ／ＯバスＢとの接続部に、書き込み
バッファ４３、６３を設けたことにより、ＭＰＵ又はＩ
／Ｏ書込み時、ＭＰＵ又はＩ／Ｏのバス占有時間を短縮
することができる。請求項４記載の発明によれば、メモ
リバスＡとの接続部にメモリ読出しバッファ５４を設け
たことにより、ＭＰＵ書込みバッファ４３又はＩ／Ｏ書
込みバッファ６３と共同して、キャッシュ一致制御又は
Ｉ／Ｏデータのメモリへの部分書込みを行うことができ
る。

【００５９】請求項５記載の発明によれば、プロトコル
変換部６１、６２により、Ｉ／Ｏからメモリへのアクセ
ス時に、ＭＰＵへのキャッシュ一致制御要求とメモリ読
出しアクセスを並行して行うことができるので、メモリ
アクセスの迅速な処理が可能となる。請求項６記載の発
明によれば、メモリバスＣとの接続部に設けたプロトコ
ル変換部５２、５３は、Ｉ／Ｏアクセスの書込みデータ
の到着を待って、メモリ書込みを行うことにより、メモ
リバーストライトアクセスが可能となり、迅速なメモリ
書込みが可能となる。

【００６０】請求項７記載の発明によれば、Ｉ／Ｏバス
Ｂとの接続部に設けたＩ／Ｏ書込みバッファ６３の書込
み順を、メモリバーストライトアクセス開始アドレスの
下位ビットに依存させることにより、メモリ書込みをメ
モリバーストライトアクセスにより行う場合であって
も、ブロックアドレスの境界を避けてアドレスすること
ができ、メモリアクセスを高速化することができる。

【００６１】請求項８記載の発明によれば、二重化構成
の他系のメモリバスＤを接続したことにより、二重化構
成のメモリ装置を含めた統一したメモリアクセス制御を
行うことができる。請求項９記載の発明によれば、二重
化構成の他系のメモリバスの接続部にＤＭＡ制御部を設
け、ＤＭＡ制御部７により、自律的に一方のメモリから
他方のメモリ又は他方のメモリから一方のメモリへ書込
み又は読出しを行うことにより、効率的な、二重化構成
とすることができる。

【００６２】請求項１０記載の発明によれば、ＭＰＵ１
とＩ／Ｏ３とが双方向通信を行い、更に二重化構成のメ
モリ同士が相互に書込み又は読出しを行うことができる
ので、効率の良いバスの使用ができる。請求項１１記載
の発明によれば、前記プロトコル変換部４１、４２、５
２、５３、６１、６２、８２、８３は、プロトコル変換
とメモリアドレス変換とを同時に行うので、高速なメモ
リアドレッシングを行うことができる。

【図面の簡単な説明】

【図１】従来例（その１）を説明するための図である。

【図２】従来例（その２）を説明するための図である。

【図３】従来例（その３）を説明するための図である。

【図４】本発明の基本構成を説明するための図である。

【図５】本発明の構成を説明するための図である。

【図６】本発明のバスアービタの機能を説明するための
図である。

【図７】本発明のメモリアービタによるメモリの調停を
説明するための図である。

【図８】本発明のメモリアービタによるメモリの調停を
説明するための図である。

【図９】本発明のバスの並列動作を説明するための図で
ある。

【図１０】ＭＰＵの書込みバッファリングを説明するた
めの図である。

【図１１】Ｉ／Ｏ書込みのバッファリングを説明するた
めの図である。

【図１２】本発明の実施例の構成を説明するための図で
ある。

【図１３】ＭＰＵ１のメモリ書込み動作を説明するため
の図である。

【図１４】ＭＰＵ１のメモリ読出し動作を説明するため
の図である。

【図１５】ＭＰＵ１のＩ／Ｏ書込み動作を説明するため
の図である。

【図１６】ＭＰＵ１のＩ／Ｏ読出し動作を説明するため
の図である。

【図１７】Ｉ／Ｏ３のメモリ書込み動作を説明するため
の図である。

【図１８】Ｉ／Ｏ３のメモリ読出し動作（ＭＰＵに最新
データあり）を説明するための図である。

【図１９】Ｉ／Ｏ３のメモリ読出し動作（ＭＰＵに最新
データなし）を説明するための図である。

【図２０】書込みＤＭＡ転送を説明するための図であ
る。

【図２１】読出しＤＭＡ転送を説明するための図であ
る。

【符号の説明】

１ ＭＰＵ ２ メモリ ３ Ｉ／Ｏ ４１ ＭＰＵ読出しプロトコル変換部 ４２ ＭＰＵ書込みプロトコルへ変換部 ４３ ＭＰＵ書込みバッファ ５１ メモリ書込み調停部 ５２ メモリ書込みプロトコル変換部 ５３ メモリ読出しプロトコル変換部 ５４ メモリ読出しバッファ ６１ Ｉ／Ｏ読出しプロトコル変換部 ６２ Ｉ／Ｏ書込みプロトコル変換部 ６３ Ｉ／Ｏ書込みバッファ ８１ 交差バス受信データバッファ ８２ 交差バス受信プロトコル変換部 ８３ 交差バス送信プロトコル変換部 ９ 予備系のメモリ １０ メモリアービタ １１ メモリアクセス制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中原 英利 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 藤園 賢治 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 石川 康博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B060 CD17 KA03 KA04 5B061 FF04 FF06 GG06 PP05 RR03

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ＭＰＵが接続されたＭＰＵバス、メモリ
   が接続されたメモリバス及びＩ／Ｏが接続されたＩ／Ｏ
   バスの終端に一のバスアクセス制御回路を接続し、 該バスアクセス制御回路は、前記各バスとの接続部にプ
   ロトコル変換部を設け、該プロトコル変換部は、前記各
   バスとの間のプロトコル変換を行うことを特徴とするバ
   スアクセス制御回路。
2. 【請求項２】 前記ＭＰＵバスとの接続部又は前記Ｉ／
   Ｏバスとの接続部に設けた前記プロトコル変換部は、Ｍ
   ＰＵバスプロトコル又はＩ／Ｏバスプロトコルを一のメ
   モリバスプロトコルへの変換を行うことを特徴とする請
   求項１記載のバスアクセス制御回路。
3. 【請求項３】 前記ＭＰＵバスとの接続部又は前記Ｉ／
   Ｏバスとの接続部にＭＰＵ書込みバッファ又はＩ／Ｏ書
   き込みバッファを設けたことを特徴とする請求項１又は
   ２記載のバスアクセス制御回路。
4. 【請求項４】 前記メモリバスとの接続部にメモリ読出
   しバッファを設けたことを特徴とする請求項１ないし３
   いずれか一項記載のバスアクセス制御回路。
5. 【請求項５】 前記Ｉ／Ｏバスとの接続部に設けたプロ
   トコル変換部は、前記Ｉ／Ｏから前記メモリへのアクセ
   ス時に、前記ＭＰＵへのキャッシュ一致制御要求と前記
   メモリへの読出しアクセスを並行して行うことを特徴と
   する請求項１ないし４いずれか一項記載のバスアクセス
   制御回路。
6. 【請求項６】 前記メモリバスとの接続部に設けたプロ
   トコル変換部は、前記Ｉ／Ｏが、前記メモリにデータを
   書き込む場合、前記Ｉ／Ｏからの書込みデータが前記Ｉ
   ／Ｏ書込みバッファに書き込まれた後、メモリ書込みを
   行うことを特徴とする請求項１ないし５いずれか一項記
   載のバスアクセス制御回路。
7. 【請求項７】 前記メモリ書込みをメモリバーストライ
   トアクセスにより行う場合、前記Ｉ／Ｏ書込みバッファ
   の書込み順を、メモリバーストライトアクセスの開始ア
   ドレスの下位ビットに依存させることを特徴とする請求
   項６記載のバスアクセス制御回路。
8. 【請求項８】 前記ＭＰＵバス、前記メモリバス及び前
   記Ｉ／Ｏバスに加えて、二重化構成の他系のメモリバス
   を接続したことを特徴とする請求項１ないし７いずれか
   一項記載のバスアクセス制御回路。
9. 【請求項９】 二重化構成の他系のメモリバスの接続部
   にＤＭＡ制御部を設け、該ＤＭＡ制御部は、自律的に一
   方のメモリバスのメモリから他方のメモリバスのメモリ
   又は他方のメモリバスのメモリから一方のメモリバスの
   メモリへ書込み又は読出しを行うことを特徴とする請求
   項８記載のバスアクセス制御回路。
10. 【請求項１０】 前記ＭＰＵバスと前記メモリバスを介
    して前記ＭＰＵと前記Ｉ／Ｏとが双方向通信を行い、更
    に前記メモリバスと二重化構成の前記他系のメモリバス
    を介して二重化構成のメモリ同士が相互に書込み又は読
    出しを行うことを可能としたことを特徴とする請求項８
    又は９記載のバスアクセス制御回路。
11. 【請求項１１】 前記プロトコル変換部は、プロトコル
    変換とメモリアドレス変換とを同時に行うことを特徴と
    する請求項１ないし１０いずれか一項記載のバスアクセ
    ス制御回路。