JP2885166B2 - 高速メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、先頭アドレスとカ
ウント数を指定することによって複数のワードを連続し
て読み書きすることのできる高速メモリへの読み書きを
制御する高速メモリ制御回路に係わり、特に高速メモリ
内のセンスアンプキャッシュメモリにアクセスすべきデ
ータが存在しないとき、所定の待ち時間が経過してから
再度アクセスする必要のある高速メモリへの読み書きを
制御する高速メモリ制御回路に関する。

【０００２】

【従来の技術】メモリへのデータの書き込み動作あるい
はデータの読み出し動作の高速化を図る技術の１つとし
て、データのアクセスをブロック単位に行うものがあ
る。このようなメモリでは、アクセスすべきデータの先
頭アドレスと、連続してアクセスするワード数とを指定
して、データの読み書きが行われる。ブロック単位に読
み書きを行う高速メモリでは、１つのビットの情報を格
納するメモリセルをアレイ状に配置したメモリセルアレ
イと、メモリセルアレイの一列分の記憶容量を備えたセ
ンスアンプキャシュメモリを備えている。そしてメモリ
セルアレイへのアクセスは１列単位にセンスアンプキャ
ッシュ経由で行われる。

【０００３】たとえば、ブロック単位の読み出し要求を
受けたとき、該当するデータがセンスアンプキャッシュ
に存在するときは、センスアンプキャッシュからすぐに
データの送出を行う。一方、要求を受けたデータがセン
スアンプキャッシュに存在しないときは、要求のあった
データをメモリセルアレイからセンスアンプキャッシュ
に一旦読み出してから要求元にブロック転送するように
なっている。したがって、要求されたデータがセンスア
ンプキャッシュに無い場合には、これをメモリセルアレ
イか読み出すまでの間、要求元の装置が待たされること
になる。

【０００４】読出要求を行った装置がこのような待ち時
間の間に他の処理を実行することができるようにするた
めに、すぐに読出要求に応じることができるか否かを表
わした応答を返すようにした高速メモリがある。このよ
うな高速メモリでは、メモリをアクセスするためのプロ
トコルを定め、これに従い、読み書きの要求やこれに対
する応答、さらには読み書きするデータを各種のパケッ
トによって転送することが行われている。転送プロトコ
ルを定め、データをパケットによりブロック転送する高
速メモリとしては、たとえば、ラムバス（ＲＡＭＢＵ
Ｓ）インターフェイスを用いたラムバス・ダイナミック
メモリ（ＲＤＲＡＭと表わす。）がある。

【０００５】ラムバスインタフェースでは、読み書きの
要求はリクエストパケットにより、読み書きするデータ
はデータパケットにより転送される。またリクエストパ
ケットに対する応答は応答パケットにより通知される。
これら３種類のパケットが組み合わされることにより、
高速メモリにアクセスする１つのトラザクションが形成
される。トランザクションには、メモリセルアレイ内の
データを読み出すメモリ空間読み込みトランザクショ
ン、メモリセルアレイ内にデータを書き込むメモリ空間
書き込みトランザクションがある。また、動作モードレ
ジスタなど高速メモリ内部のレジスタを読み出すレジス
タ空間読み込みトランザクション、内部レジスタに書き
込むレジスタ空間書き込みトランザクションおよびレジ
スタ空間同報書き込みトランザクションがある。

【０００６】図５は、リクエストパケットのビット構成
の一例を表わしたものである。リクエストパケット２０
１は、１０ビット×６行の構成になっている。各行の１
０ビット分のデータは高速メモリとバスマスタとの間で
並列に転送される。各行を転送する周期はインターバル
と呼ばれており、１つのリクエストパケットは６つのイ
ンターバルで転送される。図中、各行の先頭ビット２０
２は、バスコントロールと呼ばれる信号ラインにより転
送される。残りの９ビット２０３は、バスデータと呼ば
れる信号ラインにより転送される。

【０００７】スタートビット２０３は、リクエストパケ
ットの先頭を表わす情報である。オプション“０”から
オプション“３”までの４ビットは、要求するデータ転
送の種類を指定するための操作コードである。アドレス
は、転送される先頭バイトのアドレスを指定するもので
あり、３６ビット分用意されている。カウントは、１回
のトランザクションで転送するデータのバイト数を表わ
している。カウントは８ビット分用意されており、最大
２５６バイトまで指定することができる。リザーブは未
使用のビットである。このようなリクエストパケットを
受け取った高速メモリは、その要求に直ちに応じること
が可能か否かを表わした応答パケットをバスマスタに返
送する。

【０００８】図６は、応答パケットのビット構成の一例
を表わしたものである。応答パケット２１１は、１０ビ
ット幅の信号のうちバスコントロール信号ラインを通じ
て転送される各先頭ビット部分であり、２インターバル
で転送される２つのビットから構成される。１０ビット
幅の信号のうちバスデータ信号ラインを通じて転送され
る残りの９ビット２１２を用いて、応答パケットと同時
にデータパケットを転送することもできる。

【０００９】図７は、応答パケットの２つのビットの値
とそれらによって示される応答パケットの通知内容を表
わしたものである。応答パケットの２つのビットの値が
“００”のときは、リクエストパケットの送信先に対応
するスレーブ（高速メモリ）が存在しないことを示して
いる。“０１”のときは、リクエストパケットの要求に
すぐに応じられることを示した許可応答である。“１
０”のときは、リクエストに応答出来ないことを示した
否定応答である。否定応答を受けた場合には、一定時間
の経過後にバスマスタはリクエストパケットを再度送出
してリトライすることになる。“１１”は、未定義であ
る。

【００１０】図８は、データパケットの構成の一例を表
わしたものである。データパケッ２２１はバスデータ信
号ラインを通じて９ビット幅で転送される。１つのデー
タパケットには、９ビット幅のデータバイトを１から２
５６の間の任意の個数含むことができる。データパケッ
トの転送と並行して応答パケットをバスコントロール信
号ライン２２２をにより送ることができる。

【００１１】図９は、読込トランザクションにおける各
パケットの転送手順を表わしたものである。この図は、
バスコントロール信号ラインによって転送されるデータ
２３１と、バスデータ信号ラインによって転送されるデ
ータ２３２とを転送手順に従って示してある。図中、斜
線を施した箇所では、データの転送は行われない。ま
ず、バスコントロール信号ラインとバスデータ信号ライ
ンの双方を用いて読込要求パケット２３３がバスマスタ
から高速メモリに向けて出力される。読込リクエストが
出力されてからＡＣＫ（アクノリッジ）遅延２３４だけ
経過した後に、高速メモリからバスマスタに向けて応答
パケット２３５が返送される。

【００１２】応答パケット２３５がリクエスト許可を表
わしている場合には、読込要求パケット２３３を送出
後、読込遅延２３６の経過した後に高速メモリは要求さ
れたリードデータ２３７をバスマスタに転送する。ＡＣ
Ｋ遅延２３４および読込遅延２３６の長さは、予めシス
テムの初期化時に全デバイスの内部レジスタに設定され
る。１つのトランザクション２３８と次のトランザクシ
ョン２３９との間には、データの転送の行われない読込
パイプ遅延２４１が設けられる。

【００１３】読込パイプ遅延２４１は、高速メモリなど
のラムバス・デバイスが、次のトランザクションの処理
を始める前に、前回のトランザクションに対応する処理
を完了させるための時間を確保するものである。読込パ
イプ遅延２４１の経過後に、バスマスタは次のトランザ
クションについての読込要求パケット２４２を送出する
ことができる。

【００１４】図１０は、書込トランザクションにおける
各パケットの転送手順を表わしたものである。図９と同
様にバスコントロール信号ラインにより転送されるデー
タ２５１およびバスデータ信号ラインにより転送される
データとを書込トランザクションにおける転送手順に従
って示してある。また、斜線部分は、データの転送の行
われない箇所である。バスマスタは、バスコントロール
信号ラインとバスデータ信号ラインの双方を用いて高速
メモリに対し書込要求パケット２５３を送出する。その
後、ＡＣＫ遅延２５４の経過後に高速メモリから応答パ
ケット２５５が戻される。

【００１５】書込トランザクションの場合には、書込要
求パケット２５３を送出してから書込遅延２５６の経過
後であれば、応答パケットの戻される前であってもバス
マスタはライトデータ２５７の送出を開始することがで
きる。高速メモリからの応答パケットが許可応答を表わ
しているときは、ライトデータ２５７の転送を続ける。
高速メモリからの応答が否定応答の場合には、応答パケ
ットを受ける前に先行して送出したライトデータ２５７
は、高速メモリ側で破棄される。ＡＣＫ遅延２５４およ
び書込遅延２５６の長さは、読込トランザクションの場
合と同様に予めシステムの初期化時に全デバイスの内部
レジスタに設定される。

【００１６】１つのトランザクション２５８と次のトラ
ンザクション２５９との間には、データの転送の行われ
ない書込パイプ遅延２４６１設けられる。書込パイプ遅
延２６１は、読込パイプ遅延と同様にラムバス・デバイ
スが、次のトランザクションの処理を始める前に、前回
のトランザクションに対応する処理を完了させるための
時間を確保するものである。バスマスタは、読込パイプ
遅延２６１の経過後に、次の書込要求パケット２６２を
送出することができる。

【００１７】次に、このようなプロトコルに従ってデー
タの読み書きを行う高速メモリの構成について説明す
る。

【００１８】図１１は、高速メモリの構成の概要を表わ
したものである。高速メモリ２７１は、データを記憶す
るアプリケーション層２７２と、高速メモリ内での読み
書きを制御する論理層２７３と、バスマスタとの間で信
号の送受を行う物理層２７４を備えている。アプリケー
ション層２７２には、第０のＤＲＡＭ（ダイナミックメ
モリ）アレイ２７５と、第１のＤＲＡＭアレイ２７６が
設けられている。ＤＲＡＭアレイ２７５、２７６は、そ
れぞれ９メガビットの記憶容量を備えたメモリセルアレ
イである。

【００１９】第０のＤＲＡＭアレイ２７５には、９ビッ
ト幅のデータを２キロワード分記憶することのできる第
０のセンスアンプキャッシュ２７７が接続されている。
また、第１のＤＲＡＭアレイ２７６には、同様の記憶容
量を備えた第１のセンスアンプキャッシュ２７８が接続
されている。これらセンスアンプキャッシュ２７７、２
７８は、ＤＲＡＭアレイ２７５、２７６の一列分のデー
タを記憶することができる。

【００２０】論理層２７３は、高速メモリ２７１の動作
モードを設定するためのモードレジスタ２８１と、制御
情報を格納するための制御レジスタ群２８２と、動作モ
ードに従って高速メモリ２７１の動作を制御する制御回
路２８３を備えている。物理層２７３は、ラムバス２８
４を通じてバスマスタから送られてくるバスイネーブル
信号、バスコントロール信号、バスデータ信号を受信す
るレシーバ２８５と、ラムバス２８５を通じてバスコン
トロール信号、バスデータ信号をバスマスタに送出する
トランスミッタ２８６を備えている。トランスミッタ２
８６からは、バスコントロール信号とバスデータ信号を
合わせた１０ビット幅のデータが出力される。また、レ
シーバ２８５には、これにバスエネーブル信号を加えた
１１ビット幅のデータが入力される。

【００２１】物理層２７４は、バスマスタからデータを
受信する際に用いるクロック信号２８７がバスマスタ側
から入力される。またバスマスタにデータを送信する際
のクロック信号２８８を生成するクロック発生回路２８
９を備えている。クロック信号２８７、２８８はそれぞ
れ１ビット幅で転送される。

【００２２】次に、高速メモリに対するデータの読み書
きを制御する高速メモリ制御回路について説明する。

【００２３】図１２は、従来から使用されている高速メ
モリ制御回路の構成の概要を表わしたものである。高速
メモリ制御回路２９１は、高速メモリ２９２と、データ
の読み書きを行うＣＰＵ（中央処理装置）２９３との間
に配置される。高速メモリ制御回路２９１は、ＣＰＵ２
９３から読み書き指示を受けて、高速メモリ２９２との
間で先に説明したプロトコルによりパケットの送受を行
うインタフェース回路である。

【００２４】ＣＰＵ２９３から高速メモリ制御回路２９
１には、アクセスするデータのアドレスを表わしたアド
レス信号２９４と、各信号の有効なタイミングや動作モ
ードなどの各種制御情報を表わしたＣＰＵ制御信号２９
５が入力される。また、高速メモリ２９２に読み書きす
るデータを表わしたデータ信号２９６が高速メモリ制御
回路２９１とＣＰＵ２９３との間で送受される。

【００２５】ＣＰＵ２９３には、高速メモリへの読み書
き動作の終了を表わすレディ信号２９７と、同期クロッ
ク２９８が高速メモリ制御回路２９１から入力される。
高速メモリ２９２と高速メモリ制御回路２９１との間に
は、バスコントロール信号やバスデータ信号を伝送する
バスとしてのラムバス２９９が設けられ、これを通じて
各種パケットの転送が行われる。

【００２６】高速メモリ制御回路２９１は、リクエスト
パケットを生成するリクエストパケット発生器３０１
と、ミスディレイ遅延の長さなど初期設定される各種動
作条件を記憶する内部レジスタ３０２と、レディ信号２
９６を出力するＣＰＵ制御器３０３を備えている。リク
エストパケット発生器３０１には、ＣＰＵ２９３からア
ドレス信号２９４およびＣＰＵ制御信号２９５が入力さ
れる。これらの信号を基にリクエストパケット発生器３
０１は、高速メモリ２９２に転送するリクエストパケッ
ト３０５を生成する。

【００２７】送信セレクタ３０４には、リクエストパケ
ット発生器３０１の出力するリクエストパケット３０５
と、データ信号２９６と、無信号としてのレベル信号３
０６が入力される。送信セレクタ３０５はこれら入力信
号のうちのいずれか１つを高速メモリへ送出する送信デ
ータ（ＴＤａｔａ）および送信制御信号（ＴＣｔｒｌ）
３０７として選択する回路である。インタフェース回路
３０８は、高速メモリ制御回路２９１内のＴＴＬレベル
と、ラムバス２９９で用いられるラムバス信号レベルと
の間で、信号レベルの変換を行う物理的インタフェース
回路である。

【００２８】ステート制御回路３１１は、高速メモリ制
御回路２９１の動作の状態遷移を管理する回路である。
アック判定器３１２は、高速メモリ２９２からの応答パ
ケットの内容を解析し、許可応答あるいは否定応答を表
わしたアック信号３１３を出力する。受信ゲート３１４
は、高速メモリ２９２から読み込んだデータをＣＰＵ２
９３に転送する際にバッファリングする回路である。

【００２９】図１３は、図１２に示したステート制御器
で管理される状態遷移を表わしたものである。システム
の初期化後、何らトランザクションの行われていないと
きはアイドル３３１のステートにある。この状態でＣＰ
Ｕ２９３から読み込みまたは書き込みのトランザクショ
ンの要求を受けると、ＣＰＵ制御器３０３からスタート
信号３１５がステート制御器３１１に入力される。スタ
ート信号３１５を受けると、バスイネーブル信号をロウ
レベルにするバスイネーブル３３２のステートに移行す
る。これにより、ラムバス２９９を通じて各種パケット
の転送が可能になる。

【００３０】次に、リクエストパケット発生器３０１で
生成されたリクエストパケットを送出するリクエスト３
３３のステートに遷移する。その後、高速メモリ２９２
から応答パケットの到来するのを待つアック待ち３３４
のステートに移行する。アック待ち３３４では、ラムバ
ス２９９を通じてパケットの送受は行われない。ＡＣＫ
遅延時間の経過後アック判定３３５のステートに遷移
し、高速メモリ２９２から送られてきた応答パケットの
内容を解析する。書込トランザクションの場合には、ア
ック判定３３５において高速メモリ２９２へ書込データ
の転送が行われる。

【００３１】応答パケットの内容がリクエストを許可す
る許可応答であるときアック判定器３１２からその旨を
表わすアック信号３１３が出力され、これがステート制
御器３１１に入力される。高速メモリ２９２から許可応
答を受けたときは、フィニッシュデータ３３６のステー
トに移行する。フィニッシュデータ３３６では、データ
パケットにより書き込みデータあるいは読み込みデータ
の転送が行われる。フィニッシデータ３３６のステート
では、転送データ数をチェックし、残データ転送数が
“０”になるとアックＣＰＵ３３７のステートに遷移す
る。

【００３２】アックＣＰＵ３３７において、ステート制
御器３１１は、完了（Ｄｏｎｅ）信号３１６をアクティ
ブにする。これを受けたＣＰＵ制御器３０３は、レディ
信号２９７をＣＰＵ２９３に送出する。これにより１つ
のトランザクションの動作が終了し、ステート制御器３
１１は、そのステートを再びアイドル３３１に戻す。

【００３３】一方、アック判定３３５のステートにて否
定応答を受けた場合には、ミスディレイ３３８のステー
トに移行する。ミスディレイ３３８では、否定応答時の
待ち時間に応じて初期化時に設定されたミスディレイカ
ウントの値をクロック２９７に従って減算し、その値が
“０”になったときバスイネーブル３３２のステートに
移行し、再びバスイネーブル３３２から順にリクエスト
パケットの送出等が行われる。このように否定応答を受
けたときは、ミスディレイ３３８にて一定時間待ってか
ら否定されたものと同一内容のリクエストパケットの送
出が再度行われる。

【００３４】高速メモリ２９２から否定応答が戻される
ときは、リクエストパケットでアドレス指定したデータ
が高速メモリ２９２のセンスアンプキャッシュに存在し
ないときである。このとき高速メモリ２９２は応答パケ
ットを送出した後、リクエストパケットで要求されたデ
ータをＤＲＡＭアレイからセンスアンプキャッシュに読
み出すことを行う。ミスディレイ３３８のステートは、
センスアンプキャッシュに必要なデータが読み出される
のを待つためのものである。

【００３５】図１４は、トランザクションが行われる際
にＣＰＵと高速メモリ制御回路の間で送受される各種信
号の一例を表わしたものである。この図では、読込トラ
ンザクションを１回行った後に書込トランザクションを
１回行っている。ＣＰＵ２９３は、時刻Ｔ₁₁においてア
クセスするデータの高速メモリ上でのアドレスを示すア
ドレス信号（同図ｃ）としてリードアドレス３４１を出
力する。これと同時にアドレス信号が有効であることを
示すアドレスストローブ信号（同図ａ）と、読出動作と
書込動作の区別を示すリードライト信号（同図ｂ）をハ
イレベルにして読出トランザクションであることを示
す。

【００３６】アドレスストローブ信号が入力されると、
高速メモリ制御回路のＣＰＵ制御器３０３は、スタート
信号（同図ｆ）３１５をロウレベルのアクティブ状態に
する。スタート信号３１５が入力されるとステート制御
器３１１は、そのステートをアイドル３３１から順に遷
移させ、読出シーケンスを行う。時刻Ｔ₁₂に高速メモリ
からリードデータパケットの受信が終了すると、アック
ＣＰＵ３３７に移行してステート制御器３１１は完了信
号（同図ｇ）３１６をロウレベルのアクティブ状態にす
る。

【００３７】ＣＰＵ制御器３０３は完了信号３１６がア
クティブになったことを受けてＣＰＵ２９３に向けてロ
ウレベルのレディ信号（同図ｅ）を時刻Ｔ₁₃から時刻Ｔ
₁₄にかけて出力する。また、高速メモリ２９２から受信
したリードデータ３４２をデータ信号（同図ｄ）２９７
によりＣＰＵ２９３に向けて送出する。時刻Ｔ₁₄には完
了信号およびレディ信号がロウレベルからハイレベルに
戻る。これにより、ＣＰＵ２９３は読込トランザクショ
ンの終了を認識する。

【００３８】読込トランザクションの終了した後の時刻
Ｔ₁₅にＣＰＵ２９３は、アドレス信号としてライトアド
レス３４３を出力する。またこれと同時にアドレススト
ローブ信号を出力しさらにリードライト信号をローレベ
ルにして書込動作であることを示す。アドレスストロー
ブ信号を出力すると同時に、ＣＰＵ２９３は、ライトデ
ータ３４４の送出を開始する。アドレスストローブ信号
が入力されると、高速メモリ制御回路２９１のＣＰＵ制
御器３０３は、トランザクションの開始を示すスタート
信号（同図ｆ）３１５をアクティブ状態にする。

【００３９】これを受けてステート制御器３１１は、そ
のステートをアイドル３３１から順に遷移させ、書込シ
ーケンスを行う。時刻Ｔ₁₆にライトデータパケットの送
信が終了すると、ステート制御器３１１は完了信号（同
図ｇ）３１６をアクティブ状態にする。ＣＰＵ制御器３
０３は完了信号３１６がアクティブになったことを受け
てＣＰＵ２９３に向けてロウレベルのレディ信号（同図
ｅ）を時刻Ｔ₁₇に出力する。その後完了信号およびレデ
ィ信号がローレベルからハイレベルに戻り、書込トラン
ザクションが終了する。

【００４０】図１５は、図１４に示したシーケンスによ
ってトランザクションの行われる際の高速メモリ制御回
路と高速メモリとの間で送受信される各種信号の波形の
一例を表わしたものである。また、図１４で示したトラ
ンザクションの行われる際の高速メモリ制御回路２９１
と高速メモリ２９１との間で送受される信号波形ととも
に、ステート制御器３１１における状態遷移の様子を表
わしている。図中に示した時刻Ｔ₁₁、Ｔ₁₂、Ｔ₁₄、Ｔ₁₅
およびＴ₁₆はそれぞれ図１４に示したこれらの符号によ
って示される時刻と対応している。また、図１４に示し
た波形との対応付けを容易にするために、図１４ｆのス
タート信号を図１５ａに、図１４ｇの完了信号を図１５
ｂにそれぞれ示してある。

【００４１】ここでは、１回のトランザクションにより
アクセスするデータの数を示すデータカウント値を
“１”、ミスディレイカウントを“４”に設定してい
る。また、１回目のトランザクションが否定応答で２回
目のトランザクションにてリクエスト許可となる場合を
示してある。読込トランザクションにおいてＣＰＵ制御
器３０３からのスタート信号（図１５ａ）が時刻Ｔ₁₁に
アクティブとなると、ステート制御器３１１のステート
（同図ｅ）は、アイドル３５１から、バスイネーブル３
５２、リクエスト３５３、アック待ち３５４、アック判
定３５５へと順次移行する。図では、アイドルを
“Ｉ”、バスイネーブルを“Ｂ”、リクエストを
“Ｒ”、アック待ちを“Ｗ”、アック判定を“Ｅ”、ミ
スディレイを“Ｄ”、フィニッシュデータを“Ｆ”、ア
ックＣＰＵを“Ｃ”として示してある。

【００４２】ラムバス上でのデータの転送レートはバス
クロック（同図ｃ）に同期して行われる。また、ステー
トの遷移は、同期クロック（同図ｄ）に同期して行われ
る。バスイネーブル３５２のステートでは、バスイネー
ブル信号（同図ｆ）がロウレベルに変化しアクティブに
なる。リクエスト３５３のステートでは、バスコントロ
ール信号（同図ｇ）およびバスデータ信号（同図ｈ）を
通じて高速メモリ制御回路２９１から高速メモリ２９２
に向けて第１回目のリクエストパケット３５６が送出さ
れる。アック待ち３５３のステートでは何もせず、バス
コントロール信号およびバスデータ信号は変化しない。

【００４３】アック判定３５５のステートでは、バスコ
ントロール信号を通じて応答パケット３５７が高速メモ
リ２９２から高速メモリ制御回路に転送され、その内容
の解析が行われる。この例では、第１回目の応答パケッ
ト３５７は否定応答を表わしているので、ミスディレイ
３５８へ移行する。ミスディレイカウント値が“４”で
あるのでその値が“０”になるまでの５ステート分、ミ
スディレイの状態が繰り返される。その後、再びバスイ
ネーブル３５９のステートに戻り、第２回目のリクエス
トパケット３６１が送出されるこれに対応する応答パケ
ット３６２は許可応答であるので、アック判定３６３の
ステートの次にフィニッシュデータ３６４のステートに
移行する。

【００４４】フィニッシュデータ３６４のステートで
は、リードデータパケット３６５を受信するまで４回、
同一のステートを繰り返す。その後アックＣＰＵ３６６
のステートにおいて、完了信号（同図ｂ）を出力する。
これにを受けてＣＰＵ制御器３０３は、図１４に示した
ように時刻Ｔ₁₃にレディ信号をＣＰＵ２９３に送出す
る。アックＣＰＵ３６６のステートを終えた後、アイド
ル３６７に戻る。

【００４５】レディ信号を受けたＣＰＵ２９３は、時刻
Ｔ₁₅において書込トランザクションを開始し、ＣＰＵ制
御器３０３は、スタート信号をアクティブにする。読込
トランザクションの場合と同様に、ステートは、アイド
ル（Ｉ）、バスイネーブル（Ｂ）、リクエスト（Ｒ）、
アック待ち（Ｗ）、アック判定（Ｅ）へと順に移行す
る。リクエスト３６８のステートにおいて、リクエスト
パケット３６９が出力される。アック判定３７１のステ
ートにおいて、書き込みデータをライトデータパケット
３７２によって高速メモリ２９２に転送する。これと同
時に高速メモリ２９２からバスコントロール信号を通じ
て応答パケット３７３が返送される。

【００４６】ここでは、応答パケット３７３が許可応答
を表わしているので、フィニッシュデータ３７４のステ
ートに移行する。ライトデータが１バイトであり、かつ
これは既にアック判定３７２のステートで転送済である
ので、フニッシュデータのステートではデータカウント
が既に“０”になっている。その結果、ステートはすぐ
にアックＣＰＵ３７５、アイドル３７６へと遷移する。
アックＣＰＵ３７５のステートでは、完了信号がアクテ
ィブにされる。これを受けてＣＰＵ制御器３０３からレ
ディ信号がＣＰＵ２９１に送出され、書込トランザクシ
ョンが終了する。

【００４７】

【発明が解決しようとする課題】このように高速メモリ
のセンスアンプキュッシュに読み書きすべきデータが存
在せず、否定応答を受けた場合には、ミスディレイのス
テートにおいて一定時間待ってから、再度リクエストパ
ケットを送出している。このため、ミスディレイのステ
ートの間、高速メモリへのアクセスが行われず、その分
だけデータの転送効率が低下するという問題がある。

【００４８】そこで本発明の目的は、高速メモリへのデ
ータの読み書きを効率良く行うことのできる高速メモリ
制御装置を提供することにある。

【００４９】

【課題を解決するための手段】請求項１記載の発明で
は、データの読出要求と書込要求のうちのいずれか一方
を表わしたアクセス要求を受けたとき所定の待ち時間の
経過するまでその要求に応じられない場合には否定応答
を返送し、直ちに応じられる場合には許可応答を返送す
る高速メモリに対してアクセス要求を送出する要求送出
手段と、送出したアクセス要求に対して高速メモリから
否定応答を受けたとき高速メモリに送出すべき他のアク
セス要求が存在するか否かを判別する判別手段と、この
判別手段により他のアクセス要求が存在すると判別され
たときそのアクセス要求を高速メモリに送出する他要求
送出手段と、判定手段により他のアクセス要求が存在し
ないと判別されたとき否定応答を受けたアクセス要求を
所定の待ち時間の経過後に高速メモリに再送する再送手
段と、送出したアクセス要求に対して高速メモリから許
可応答を受けたときそのアクセス要求に応じたデータの
読み書きを高速メモリとの間で行うデータ読み書き手段
とを高速メモリ制御装置に具備させている。

【００５０】すなわち請求項１記載の発明では、送出し
たアクセス要求に対して高速メモリから否定応答を受け
たとき、高速メモリに送るべき他のアクセス要求が存在
する場合には、待ち状態に入らず当該他のアクセス要求
を高速メモリに送出する。これにより、否定応答を受け
たアクセス要求を再送するまでの待ち時間の間に、他の
アクセス要求に対応する読み書き動作を進めることがで
き、アクセス効率を向上させることができる。

【００５１】請求項２記載の発明では、データの読出要
求と書込要求のうちのいずれか一方を表わしたアクセス
要求を受けたとき所定の待ち時間の経過するまでその要
求に応じられない場合には否定応答を返送し、直ちに応
じられる場合には許可応答を返送する高速メモリに対し
てアクセス要求を送出する要求送出手段と、送出したア
クセス要求に対して高速メモリから否定応答を受けたと
き高速メモリに送出すべき他のアクセス要求が存在する
か否かを判別する判別手段と、この判別手段により他の
アクセス要求が存在すると判別されたときそのアクセス
要求を高速メモリに送出する第１の他要求送出手段と、
判別手段によって他のアクセス要求が存在しないと判別
されかつ否定応答を受けてから所定の待ち時間よりも短
い一定時間の経過前に高速メモリに送出すべき他のアク
セス要求が発生したときこれを高速メモリに送出する第
２の他要求送出手段と、判別手段によって他のアクセス
要求が存在しないと判別されかつ否定応答を受けてから
一定時間の経過前に他のアクセス要求が発生しないとき
否定応答を受けたアクセス要求を否定応答を受けてから
所定の待ち時間の経過後に高速メモリへ再送する再送手
段と、送出したアクセス要求に対して高速メモリから許
可応答を受けたときそのアクセス要求に応じたデータの
読み書きを高速メモリとの間で行うデータ読み書き手段
とを高速メモリ制御装置に具備させている。

【００５２】すなわち請求項２記載の発明では、送出し
たアクセス要求に対して高速メモリから否定応答を受け
たとき、高速メモリに送るべき他のアクセス要求が存在
する場合には、待ち状態に入らずにこのアクセス要求を
高速メモリに送出する。また、否定応答を受けた時点で
他のアクセス要求が存在しなくても、待ち状態の間の一
定時間内に新たなアクセス要求が発生したときには、そ
れを高速メモリに送出する。これにより、待ち時間の間
に発生した新たなアクセス要求についてもすぐに処理を
開始できるので、高速メモリへのアクセス効率をさらに
向上させることができる。

【００５３】請求項３記載の発明では、要求送出手段
は、高速メモリに書き込むべきデータを一時的に保持す
るバッファメモリを具備している。

【００５４】すなわち請求項３記載の発明では、高速メ
モリに書き込むべきデータをバッファメモリに一時的に
格納している。これにより、読出トランザクションの実
行中に生じた書込トランザクションに対応するライトデ
ータを保持しておくことができる。

【００５５】請求項４記載の発明では、他のアクセス要
求は、データの読出要求と書込要求のうちの前回送出さ
れたアクセス要求と異なる種類のアクセス要求である。

【００５６】すなわち請求項４記載の発明では、書き込
みのアクセス要求に対して否定応答を受けた場合には、
読み出しのアクセス要求が存在するか否かを調べる。一
方、読み出しのアクセス要求に対して否定応答を受けた
場合には、書き込みのアクセス要求の有無を調べてい
る。

【００５７】

【発明の実施の形態】

【００５８】

【実施例】図１は、本発明の一実施例における高速メモ
リ制御回路の構成の概要を表わしたものである。高速メ
モリ制御回路１１は、高速メモリ１２と、データの読み
書きを行うＣＰＵ１３との間に配置されている。高速メ
モリ制御回路１１は、ＣＰＵ１３から送られてくる読み
書き指示を受けて、高速メモリ１２との間で各種パケッ
トの送受を行う。各パケットの構成は、従来技術の項で
示したものと同一でありそれらの説明を省略する。

【００５９】高速メモリ制御回路１１は、バスマスタと
してのＣＰＵ１３から読込トランザクションと書込トラ
ンザクションの指示を並行して受け付けることが可能に
なっている。読み込みあるいは書き込みのうち、一方の
トランザクションに対して高速メモリ１２から否定応答
が返送されてきたときで、かつ他方のトランザクション
の要求がバスマスタ１３から到来しているときは、待ち
状態に入らずその他方のトランザクションを実行するよ
うになっている。

【００６０】ＣＰＵ１３は、書込トランザクションある
いは読込トランザクションの指示を出力してからその完
了通知を高速メモリ制御回路１１から受け取るまでの間
であっても、他方のトランザクションの指示を高速メモ
リ制御回路１１に送出することができるものである。こ
のような機能を単一のＣＰＵに備えさせることもできる
が、たとえば、高速メモリ制御回路１１がマルチＣＰＵ
システムやマルチバスシステムのように２以上のＣＰＵ
（バスマスタ）からトランザクションの指示を受ける場
合であってもよい。

【００６１】図１に示した高速メモリ１２の構成は、図
１１に示したものと同様に、第０バンクおよび第１バン
クのＤＲＡＭアレイを備え、またそれぞれに個別にセン
スアンプキャッシュが設けられている。これらは独立し
て動作することができる。このため、たとえば、一方の
センスアンプキャッシュメモリと高速メモリ制御回路１
１との間でデータパケットの授受が行われている間にこ
れと並行して他方のセンスアンプキャッシュとそれに対
応するＤＲＡＭアレイとの間で読み書きを行うことがで
きるようになっている。

【００６２】高速メモリ回路１１と高速メモリ１２との
間に設けられたバスは１つだけであるので、同時に書込
トランザクションと読込トランザクションのパケットを
転送することはできない。しかしながら、高速メモリ１
２内部でＤＲＡＭアレイからセンスアンプキャッシュに
必要なデータを読み出している間に、他方のセンスアン
プキャッッシュに格納されているデータを高速メモリ制
御回路１１がアクセスすることができる。このため、高
速メモリ１２が否定応答を返送した後該当するデータを
ＤＲＡＭアレイからセンスアンプキャッシュに読み出し
ている待ち時間の間に、高速メモリ制御回路１１は他方
のセンスアンプキャッシュに対して読込あるいは書込ト
ランザクションを実行することができる。

【００６３】ＣＰＵ１３から高速メモリ制御回路１１に
は、アクセスするデータのアドレスを表わしたアドレス
信号１４と、信号の有効なタイミングや動作モードなど
を表わしたＣＰＵ制御信号１５が入力される。また、高
速メモリ１２に読み書きすべきデータがデータ信号１６
を通じて高速メモリ制御回路１１とＣＰＵ１３との間で
送受信される。高速メモリ制御回路１１からＣＰＵ１３
には、高速メモリ１２からのデータの読込動作の終了を
表わす読込レディ信号１７と、書込動作の終了を表わす
書込レディ信号１８と、同期クロック１９が入力され
る。

【００６４】高速メモリ１２と高速メモリ制御回路１１
との間には、バスコントロール信号やバスデータ信号を
伝送するバスとしてのラムバス２１が設けられ、これを
通じて各種パケットの転送が行われる。

【００６５】高速メモリ制御回路１１は、書込リクエス
トパケットを生成する書込リクエストパケット発生器３
１と、読込リクエストパケットを生成する読込リクエス
トパケット発生器３２と、書込トランザクションの際に
ＣＰＵ１３から送られてくるライトデータを一時的にバ
ッファリングする送信ラッチ３３を備えている。読込ト
ランザクションの実行中にＣＰＵ１３から書込トランザ
クションの指示を受けた場合であっても、ＣＰＵ１３か
らのライトデータは送信ラッチに格納される。これによ
り、高速メモリ制御回路１１は、書込トランザクション
と読込トランザクションの指示をＣＰＵ１３から並行し
て受け付けることができる。

【００６６】また高速メモリ制御回路１１は、初期設定
されるミスディレイ遅延の長さなど各種動作条件を記憶
する内部レジスタ３４と、ＣＰＵ１３への制御信号の出
力およびＣＰＵ１３からの指示に応じて高速メモリへの
アクセス動作を起動するＣＰＵ制御器３５を備えてい
る。書込リクエスト発生器３１および読込リクエストパ
ケット発生器３２には、ＣＰＵ１３からアドレス信号１
４およびＣＰＵ制御信号１５が入力される。これらの信
号が入力されることにより書込リクエストパケット発生
器３１は書込リクエストパケット３６を、読込リクエス
トパケット発生器３２は読込リクエストパケット３７を
それぞれ生成する。

【００６７】送信セレクタ３８には、書込リクエストパ
ケット３６、読込リクエストパケット３７、送信ラッチ
３３から読み出されるライトデータ３９および無信号と
してのレベル信号４１が入力されている。送信セレクタ
３８はこれら入力信号のうちのいずれか１つを高速メモ
リ１２へ送出する送信データ（ＴＤａｔａ）および送信
制御信号（ＴＣｔｒｌ）４２として選択する回路であ
る。

【００６８】インタフェース回路４３は、高速メモリ制
御回路１１内のＴＴＬレベルの信号をラムバス２１で用
いられるラムバス信号レベルとの間で相互に信号レベル
の変換を行う物理的インタフェース回路である。ステー
ト制御回路４４は、高速メモリ制御回路１１におけるス
テートを管理する回路である。アック判定器４５は、高
速メモリ１２からの応答パケットの内容を解析して許可
応答あるいは否定応答を表わしたアック信号４６を出力
する。受信ゲート４７は、高速メモリ１２から読み出し
たデータをＣＰＵ１３に転送する際にバッファリングす
る回路である。

【００６９】ＣＰＵ制御器３５は、ＣＰＵ１３から書込
トランザクションの指令を受けたとき、書込シーケンス
の開始を指示する書込スタート信号５１を、また読込ト
ランザクションの指令を受けたとき、読込シーケンスの
開始を指示する読込スタート信号５２を出力する。これ
らの信号５１、５２は、ステート制御器４４に入力され
る。ステート制御器４４は、高速メモリ１２への書込動
作が終了したときその旨を表わした書込完了信号５３
を、高速メモリからの読込動作が終了したときその旨を
表わした読込完了信号５４をそれぞれ出力する。これら
完了信号５３、５４は、ＣＰＵ制御器３５に入力され
る。

【００７０】ＣＰＵ制御器３５は、書込完了信号５３が
入力されたとき、書込レディ信号１８を送出し、ＣＰＵ
１３に書込トランザクションの終了を通知する。また、
ＣＰＵ制御器３５は、読込完了信号５４が入力されたと
き、読込レディ信号１７を送出し、ＣＰＵ１３に読込ト
ランザクションの終了を通知する。ＣＰＵ制御器３５
は、書込トランザクションの指示を受けてＣＰＵ１３か
らデータ信号１６を通じてライトデータが送られてくる
ときそのデータを保持することを表わしたロード信号５
５を出力する。送信ラッチ３３は、ロード信号５５が入
力されているときＣＰＵ１３からのライトデータを内部
に格納する。

【００７１】図２は、図１に示したステート制御器の管
理するステートの遷移を表わしたものである。アイドル
６１のステートを起点として読込トランザクションを行
う遷移経路と、書込トランザクションを行う遷移経路が
ある。そして、高速メモリからの応答パケットが否定応
答でかつ、他方のトランザクションの実行要求が有る場
合には、ミスディレイのステートでの待ち動作を行う代
わりに他方のトランザクションの遷移経路に移動するよ
うになっている。

【００７２】読込トランザクションの遷移経路は、アイ
ドル６１から、バスイネーブルリード６２、リードリク
エスト６３、リードアック待ち６４、リードアック判定
６５、フィニッシュデータリード６６、アックＣＰＵリ
ード６７を経由してアイドル６１に戻るものである。書
込トランザクションの遷移経路は、アイドル６１から、
バスイネーブルライト７２、リードリクエスト７３、リ
ードアック待ち７４、リードアック判定７５、フィニッ
シュデータライト７６、アックＣＰＵライト７７を経由
して再びアイドル６１に戻るものである。

【００７３】リードアック判定６５およびライトアック
判定７５のステートで、高速メモリ１２からの応答パケ
ットが否定応答を示している場合には、リードフィニッ
シュデータ６６あるいはライトフィニッシュデータ７６
のステートに移行しない。否定応答のときであって、他
方のトランザクションのスタート要求が有るときは、他
方のトランザクションの遷移経路のバスイネーブルのス
テートに移行する。

【００７４】すなわち、リードアック判定６５のステー
トで、否定応答を受けかつ書込スタート信号５１がＣＰ
Ｕ制御器３５か入力されているときは、バスイネーブル
ライト７２のステートに遷移する。同様に、ライトアッ
ク判定７５のステートで、否定応答を受けかつ読込スタ
ート信号５２が到来しているときは、バスイネーブルリ
ード６２のステートに移行する。

【００７５】否定応答を受けても、他方のトランザクシ
ョンのスタート要求が無いときは、ミスディレイリード
６８、あるいはミスディレイライト７８のステートに移
行して、ミスディレイカウント値が“０”になるまで待
ち状態に入る。その後、元の遷移経路上のバスイネーブ
ルのステートに戻り、再度同一のトランザクションを試
みる。

【００７６】システムの初期化後は、ステート制御器４
４のステートはアイドル６１になる。ＣＰＵ１３から書
込トランザクションあるいは読込トランザクションの指
示が到来すると、ＣＰＵ制御器３５は、書込スタート信
号５１あるいは読込スタート信号５２を出力する。これ
を受けてステート制御器４４は、図２に示した状態遷移
にしたがって、順次トランザクションを実行する。

【００７７】たとえば、読込スタート信号５２がアクテ
ィブになった場合には、アイドル６１からバスイネーブ
ルリード６２のステートに移行する。バスイネーブル６
２のステートにおいて、ステート制御器４４は送信許可
信号（ＴＥｎａｂｌｅ）をアクティブにする。これによ
りインタフェース回路４３は、ラムバス２１上のバスイ
ネーブル信号をローレベルにする。こうしてラムバス２
１を通じてパケットを転送を行うことのできる状態にな
る。

【００７８】バスイネーブル信号をロウレベルのアクテ
ィブとした後、ステート制御器４４は、そのステートを
リクエストリード６３に遷移させる。リクエストリード
６３のステートでは、読込リクエストパケット発生器３
２によって生成されたリードリクエストパケットをラム
バス２１を通じて高速メモリ１２に送出する。リードア
ック待ち６４のステートでは、何もせず、アック遅延時
間の経過を待つ。アック遅延時間の経過後、ステートは
リードアック判定６５に移行する。リードアック判定６
５のステートでは、高速メモリ１２から返送されてくる
応答パケットを受信し、その内容を解析する。

【００７９】応答パケットが許可応答を表わしていると
きは、フィニッシュデータリード６６のステートに移行
する。フィニッシュデータリードのステートでは、転送
データ数をチェックしながら高速メモリ１２から送られ
てくるデータパケットを受信する。残データ転送数が
“０”になるとアックＣＰＵリード６７のステートに移
行する。アックＣＰＵリード６７のステートにおいてス
テート制御器４４は、読込完了信号５４を出力する。こ
れを受けたＣＰＵ制御器３５は、ＣＰＵ１３に向けて読
込レディ信号１７を出力する。

【００８０】ステート制御器４４は、リードアック判定
６５のステートにおいて否定応答の応答パケットを受け
ると、書込スタート信号５１がＣＰＵ制御器３５から入
力されているか否かを判別する。書込スタート信号５１
が入力されていない場合には、ミスディレイリード６８
のステートに移行する。ミスディレイリード６８のステ
ートでは、初期化時に予め設定されているミスディレイ
カウントの値を同期クロック１９を基に順次減算し、そ
の値が“０”になるまで、ミスディレイリードのステー
トに留まる。ミスディレイカウント値が“０”になる
と、バスイネーブルリード６２のステートに移行して、
再度読込トランザクションを行う。

【００８１】リードアック判定６５のステートにおいて
否定応答を受けるとともに、書込スタート信号５１が入
力されているときは、リードアック判定６５からバスイ
ネーブルライト７２のステートに移行し、書込トランザ
クションを行う。このようにミスディレイのステートで
の待ち時間を利用して、書込トランザクションを実行す
るので、高速メモリのアクセス効率を向上させることが
できる。

【００８２】これと同様にアイドル６１のステートにあ
る状態で、書込スタート信号５１がアクティブになる
と、バスイネーブルライト７２のステートに移行して送
信許可信号（ＴＥｎａｂｌｅ）をアクティブにする。そ
の後、リクエストライト７３のステートに移行し、書込
リクエストパケット発生器３１で生成されたライトリク
エストパケットを高速メモリ１２に送出する。ライトア
ック待ち７４のステートでアック遅延時間の経過を待っ
た後、ライトアック判定７５に移行して高速メモリから
返送されてくる応答パケットの内容を解析する。

【００８３】応答パケットがリクエストの許可を表わし
ているときは、フィニッシュデータライト７６のステー
トに移行する。書込トランザクションの場合には、ライ
トアック判定７５のステートにおいてバスデータ信号ラ
インを通じてライトデータパケットを高速メモリに転送
することができる。リクエスト許可の応答パケットを受
けたとき高速メモリ１２に転送すべきライトデータがま
だ存在するときはフィニッシュデータライト７６のステ
ートで残りのデータの転送を行う。残データ転送数が
“０”になるとアックＣＰＵライト７７のステートに移
行し、書込完了信号５３を出力する。これを受けたＣＰ
Ｕ制御器３５は、ＣＰＵ１３に向けて書込レディ信号１
８を出力する。

【００８４】ライトアック判定７５のステートで否定応
答を受け、かつ読込スタート信号５２が非アクティブの
ときは、ミスディレイライト７８のステートに移行す
る。そしてミスディレイカウントの値が“０”になるま
で待ってからバスイネーブルライト７２のステートに遷
移し、再度書込トランザクションを行う。ライトアック
判定７５のステートで否定応答を受けかつ読込スタート
信号５２が入力されているときは、ライトアック判定７
５からバスイネーブルリード６２のステートに移行し、
読込トランザクションを行う。

【００８５】図３は、ＣＰＵと高速メモリ制御回路の間
で送受信される各種信号の波形の一例を表わしたもので
ある。この図では、ＣＰＵ１３から読込トランザクショ
ンの指示を受けた後、続けて書込トランザクションの指
示を受ける場合を示してある。ＣＰＵ１３は、時刻Ｔ₂₁
にアドレス信号（同図ｃ）にリードアドレス８１を出力
するとともに、リードライト信号（同図ｂ）をハイレベ
ルにし、アドレスストローブ信号（同図ａ）をアクティ
ブにする。これにより読込トランザクションの指示が高
速メモリ制御回路１１に送られる。

【００８６】これらの信号を受信した高速メモリ回路１
１のＣＰＵ制御器３５は、読込スタート信号（同図ｇ）
を時刻Ｔ₂₁にロウレベルのアクティブ状態にする。ま
た、読込リクエストパケット発生器３２は、ＣＰＵ１３
からの指示に応じた内容の読込リクエストパケット３７
を生成する。ステート制御器４４は、図２に示した状態
遷移に従い、ＣＰＵ１３から指示されたアドレスのデー
タを指定されたバイト数分だけ高速メモリ１２から読み
出す処理を行う。

【００８７】このような動作の行われている間に、ＣＰ
Ｕ１３は、時刻Ｔ₂₂に書込トランザクションの指示を高
速メモリ制御回路１１に送出する。すなわち、時刻Ｔ₂₂
にＣＰＵ１３は、リードライト信号（同図ｂ）をロウレ
ベルとしかつライトアドレス８２と、データ信号（同図
ｄ）としてライトデータ８３を出力する。さらにこれら
と同時にアドレスストローブ信号をアクティブにする。
ＣＰＵ制御器３５は、ＣＰＵ１３から書込トランザクシ
ョンの指示を受けた時刻Ｔ₂₂にステート制御器４４に向
けて書込スタート信号（同図ｉ）を出力する。また、書
込リクエストパケット発生器３１は、時刻Ｔ₂₂に書込リ
クエストパケット３６を生成する。さらに、ＣＰＵ１３
から送られてくるライトデータ８３は送信ラッチ３３に
一時的に格納される。

【００８８】ここで、先にＣＰＵ１３から指示を受けた
読込トランザクションの実行過程において、高速メモリ
制御回路１１の送出したリクエストパケットに対して高
速メモリ１２から否定応答の応答パケットが返送された
ものとする。ステート制御器４４は、リードアック判定
のステート６５（図２）にて、否定応答を受けかつ書込
スタート信号５１がＣＰＵ制御器３５から入力済である
ので、バスイネーブルライト７２のステートに移行す
る。

【００８９】これにより、書込トランザクションのリク
エストパケットが送出される。また、送信ラッチ３３に
格納されているライトデータが読み出され高速メモリ１
２にライトデータパケットとして送出される。ライトリ
クエストパケットに対する高速メモリ１２からの応答パ
ケットがリクエストの許可を示すものであるとする。こ
の場合には、図２に示した状態遷移に従い、ライトアッ
ク判定７５からフィニッシュデータライト７６、アック
ＣＰＵライト７７へとステートが遷移する。

【００９０】アックＣＰＵライト７７のステートを実行
した時刻Ｔ₂₃においてステート制御器４４は、書込完了
信号（図３ｊ）５３を出力し、これを受けて時刻Ｔ₂₄に
ＣＰＵ制御器３５は、書込レディ信号（同図ｆ）１８を
ＣＰＵ１３に向けて出力する。このようにして、先に指
示した読込トランザクションに対して高速メモリから否
定応答が返送された場合には、そのミスディレイ待ちの
間に、後から指示を受けた書込トランザクションが行わ
れる。

【００９１】ステート制御器４４は、先に受けた読込ト
ランザクションの指示によりＣＰＵ制御器３５から読込
スタート信号が出力済であることを記憶している。これ
により書込トランザクションを終えてアイドル６１の状
態に戻った後、ステート制御器４４は、バスイネーブル
リード６２、リードリクエスト６３の順に読込トランザ
クションを実行する。２回目のリードリクエストパケッ
トに対する応答パケットがリクエストの許可を示してい
る場合には、リードアック判定６５のステートからフィ
ニッシュデータリード６６に移行して、高速メモリ１２
からリードデータパケットの受信が行われる。データカ
ウントが“０”になるまでデータの受信を終えた時刻Ｔ
₂₅に、アックＣＰＵリード６７のステートに遷移し、ス
テート制御器４４から読込完了信号（図３ｈ）が出力さ
れる。

【００９２】これを受けてＣＰＵ制御器３５は、時刻Ｔ
₂₆に読込レディ信号（同図ｅ）をロウレベルのアクティ
ブ状態にし、高速メモリ１２から読み込んだデータ８４
を受信ゲート４７を介してＣＰＵ１３に転送する。この
よにして１回目のアクセスにより否定応答を受けかつ、
他のトランザクションの要求があるときはそれを先に処
理してから２回目のトランザクションが実行される。

【００９３】図４は、高速メモリ制御回路と高速メモリ
との間で送受信される各種信号の波形の一例を表わした
ものである。この図は、図３に示したトランザクション
の行われる際の高速メモリ制御回路１１と高速メモリ１
２との間で送受される信号およびステート制御器３３に
おける状態遷移の様子を表わしている。図中に示した時
刻Ｔ₂₁、Ｔ₂₂、Ｔ₂₃およびＴ₂₅はそれぞれ図３に示した
これらの符号によって示される時刻と対応している。ま
た、図３に示した波形との対応付けを容易にするため
に、図３ｇ〜ｊに示した信号を図４ａ〜ｄにそれぞれ示
してある。

【００９４】ここでは、１回のトランザクションにより
アクセスするデータの数、すなわちデータカウント値を
“１”としている。１回目の読込トランザクションは否
定応答であり、２回目の読込トランザクションにてリク
エストが許可となる。また、書込トランザクションは１
回目でリクエストの許可を得る場合を示してある。読込
トランザクションにおいてＣＰＵ制御器３５からの読込
スタート信号（同図ａ）が時刻Ｔ₂₁にアクティブになる
と、ステート制御器４４のステート（同図ｊ）は、アイ
ドル６１のステートから、バスイネーブルリード６２、
リードリクエスト６３、リードアック待ち６４、リード
アック判定６５へと順次移行する。

【００９５】図４ｊでは、アイドルを“Ｉ”、リードバ
スイネーブルを“Ｂ”、リードリクエストを“Ｒ”、リ
ードアック待ちを“Ｗ”、リードアック判定を“Ｅ”、
フィニッシュデータリードを“Ｆ”、アックＣＰＵリー
ド状態を“Ｃ”と表わしている。またライトバスイネー
ブルを“ｂ”、ライトリクエストを“ｒ”、ライトアッ
ク待ちを“ｗ”、ライトアック判定を“ｅ”、フィニッ
シュデータライトを“ｆ”、アックＣＰＵライト状態を
“ｃ”と表わしている。

【００９６】ラムバス２１上でのデータの転送レートは
バスクロック（同図ｅ）に同期して行われる。また、ス
テートの遷移は、同期クロック（同図ｆ）に同期して行
われる。リードバスイネーブル９１のステートでは、バ
スイネーブル信号（同図ｈ）がロウレベルに変化しアク
ティブになる。リードリクエスト９２のステートでは、
バスコントロール信号（同図ｉ）およびバスデータ信号
（同図ｊ）を通じて高速メモリ制御回路１１から高速メ
モリ１２に向けて第１回目のリクエストパケット９３が
送出される。リードアック待ち９４のステートでは何も
しない。

【００９７】この例では、第１回目のリクエストに対し
ては否定応答が返されるので、リードアック判定９５に
おいて否定応答の応答パケット９６を受け取る。このと
き、ＣＰＵ１３からは既に書込トランザクションの指示
が出され、時刻Ｔ₂₂においてＣＰＵ制御器３５から書込
スタート信号（同図ｃ）が出力されている。したがっ
て、ミスディレイリード６８ではなく、バスイネーブル
ライト９７のステートに移行し、バスイネーブル信号が
再びアクティブになり、その後ライトリクエスト９８の
ステートにおいてライトリクエストパケット９９が送出
される。

【００９８】ステート制御器４４は、アック判定ライト
１０１のステートで高速メモリ１２からリクエストの許
可を示す応答パケット１０２を受け取る。また、アック
判定ライト１０１のステートにおいて高速メモリ制御回
路１１は、バスデータ信号を通じてライトデータパケッ
ト１０３を送出する。許可の応答を受けたので、ステー
ト制御器４４は、フィニッシュデータライト１０４以降
のステートを順次実行する。ここでは、データカウント
値が“１”であり、全てのライトデータがアック判定ラ
イト１０１のステートで転送済なので、フィニッシュデ
ータライト１０４のステートではライトデータパケット
の転送は行われない。

【００９９】その後、アックＣＰＵライト１０５のステ
ートに移行した時刻Ｔ₂₃において書込完了信号（同図
ｄ）が出力される。アイドルステート１０６に一旦戻っ
た後、読込トランザクションがリトライされる。２回目
の読込トランザクションにおけるリードアック判定１０
６では、高速メモリ１２から許可応答の応答パケット１
０７を受信する。

【０１００】このため、フィニッシュデータリード１０
８に移行して、リードデータパケット１０９を受け取る
までこのステートが繰り返される。リードデータパケッ
ト１０９の受信が終了するとアックＣＰＵリードのステ
ート１１１に移行し、時刻Ｔ ₂₅に読込完了信号（同図
ｂ）が出力される。その後は、図３に示したようにＣＰ
Ｕ制御器３５から読込レディ信号が出力されＣＰＵ１３
へのリードデータの転送を終えると読込トランザクショ
ンが終了する。

【０１０１】たとえば、読込トランザクションと書込ト
ランザクションが同時に発生し、いずれかのトランザク
ションで否定応答を受け、ミスディレイ時間分だけ単に
待ち処理を行う場合には、２つのトランザクションを終
えるまでに２６クロックを要していた。これを否定応答
を受けた後の待ち時間の間に他方のトランザクションを
行うことで、２０クロックで実行することが可能になっ
た。

【０１０２】以上説明した実施例では、リードアック判
定、ライトアック判定のステートからのみ他方のトラン
ザクションのバスイネーブルに遷移するようにしたが、
ミスディレイリード、ミスディレイライトのステートか
らも移行可能にしてもよい。

【０１０３】たとえば、リードアック判定のステートに
おいて否定応答を受け取った際に、書込スタートの指示
が無い場合には、一旦、ミスディレイリードのステート
に移行する。ミスディレイリードのステートを実行して
いる間に、書込スタート信号が発生したときは、ただち
に、バスイネーブルライトのステートに移行して書込ト
ランザクションを行う。このようにミスディレイのステ
ートで他方のトランザクションのスタート信号が到来し
たときに、要求のあったトランザクションに移行してス
テートを進めるようにすれば、より効率良く高速メモリ
をアクセスすることができる。

【０１０４】さらに、ミスディレイのステートを抜ける
までの残り時間が一定値以下の場合には、たとえ他方の
スタート信号が到来してもそのトランザクションへの移
行を禁止するようにしてもよい。たとえば、ミスディレ
イカウントの初期値が“４”であってその値が“２”以
下のには、他方のトランザクションに移行しないように
する。このようにすると、先に否定応答を受けたトラン
ザクションの実行が他方のトランザクションの実行時間
に２クロック分の長さを加えた以上に待たされることが
なくなる。制限しない場合には他方のトランザクション
の実行時間に加えて４クロック分待たされることにな
る。

【０１０５】また、実施例では書込トランザクションと
読込トランザクションのうち否定応答を受けたトランザ
クションと異なる種類のトランザクションの有無を調べ
るようにしたが、同一の種類のトランザクションの有無
を調べるものであってもよい。たとえば、リードリクエ
ストパケットに対して否定応答を受けた場合に、他の読
込要求が有る場合には、それに対応するリードリクエス
トパケットを送出するようにしてもよい。この場合に
は、書き込み用の遷移経路と読み込み用の遷移経路のよ
うに動作の種類によって状態遷移を区別するのではな
く、第１のトランザクション、第２のトランザクション
のようにトランザクション別にステートの遷移を管理す
ることになる。

【０１０６】そして、各トランザクションが書き込みで
あるか読み込みであるかを所定のレジスタに記憶して管
理する。また、同一種類のリクエストパケットが２つ生
成されるが、生成されたリクエストパケットをバッファ
メモリに蓄積すればよい。

【０１０７】

【発明の効果】このように請求項１記載の発明によれ
ば、高速メモリから否定応答を受けたときに他のアクセ
ス要求が存在する場合には、待ち状態に入らず当該他の
アクセス要求を高速メモリに送出した。これにより、否
定応答を受けたアクセス要求を再度送出するまでの待ち
時間の間に、他のアクセス要求に対応する読み書き動作
を進めることができ、データのアクセス効率を向上させ
ることができる。

【０１０８】また請求項２記載の発明によれば、否定応
答を受けた時点で他のアクセス要求が存在しなくても、
一定時間内に新たなアクセス要求が発生したときにはそ
れを高速メモリに送出している。これにより、高速メモ
リへのアクセス効率をより一層向上させることができ
る。また、新たなアクセス要求の発生を待つ時間を否定
応答を受けてからの待ち時間よりも短い一定時間にすれ
ば、他のトランザクションの実行により否定応答を受け
たトランザクションの終了までにかかる時間が長くなり
過ぎることを防止することができる。

【０１０９】さらに請求項３記載の発明によれば、ライ
トデータを一時的に記憶するバッファメモリを設けたの
で、たとえば、バスマスタ装置からの書き込み指示と読
み出し指示の双方を並行して受け付けることができる。

【０１１０】また請求項４記載の発明によれば、書き込
み動作と読み込み動作だけを並行して処理可能としたの
で、ステートの管理が容易になるとともに、回路構成の
複雑化を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施例における高速メモリ制御回路
の構成の概要を表わしたブロック図である。

【図２】図１に示したステート制御器の管理するステー
トの遷移を表わした状態遷移図である。

【図３】ＣＰＵと高速メモリ制御回路の間で送受信され
る各種信号の波形の一例を表わした波形図である。

【図４】高速メモリ制御回路と高速メモリとの間で送受
信される各種信号の波形の一例を表わした波形図であ
る。

【図５】リクエストパケットのビット構成の一例を表わ
した説明図である。

【図６】応答パケットのビット構成の一例を表わした説
明図である。

【図７】応答パケットの２つのビットの値とそれらによ
って示される応答パケットの通知内容を表わした真理値
表である。

【図８】データパケットの構成の一例を表わした説明図
である。

【図９】読込トランザクションにおける各パケットの転
送手順を表わした説明図である。

【図１０】書込トランザクションにおける各パケットの
転送手順を表わした説明図である。

【図１１】高速メモリの構成の概要を表わしたブロック
図である。

【図１２】従来から使用されている高速メモリ制御回路
の構成の概要を表わしたブロック図である。

【図１３】図１２に示したステート制御回路で管理され
る状態遷移を表わした状態遷移図である。

【図１４】トランザクションが行われる際にＣＰＵと高
速メモリ制御回路に間で送受される各種信号の波形の一
例を表わした波形図である。

【図１５】図１４に示したシーケンスによってトランザ
クションの行われる際の高速メモリ制御回路と高速メモ
リとの間で送受信される各種信号の波形の一例を表わし
た波形図である。

【符号の説明】 １１ 高速メモリ制御回路 １２ 高速メモリ １３ ＣＰＵ １４ アドレス信号 １５ ＣＰＵ制御信号 １６ データ信号 １７ 読込レディ信号 １８ 書込レディ信号 １９ クロック信号 ２１ ラムバス ３１ 書込リクエストパケット発生器 ３２ 読込リクエストパケット発生器 ３３ 送信ラッチ ３４ 内部レジスタ ３５ ＣＰＵ制御器 ３８ 送信セレクタ ４３ インタフェース回路 ４４ ステート制御器 ４５ アック判定器 ４７ 受信ゲート

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 データの読出要求と書込要求のうちのい
   ずれか一方を表わしたアクセス要求を受けたとき所定の
   待ち時間の経過するまでその要求に応じられない場合に
   は否定応答を返送し、直ちに応じられる場合には許可応
   答を返送する高速メモリに対して前記アクセス要求を送
   出する要求送出手段と、 送出したアクセス要求に対して前記高速メモリから前記
   否定応答を受けたとき高速メモリに送出すべき他のアク
   セス要求が存在するか否かを判別する判別手段と、 この判別手段により他のアクセス要求が存在すると判別
   されたときそのアクセス要求を前記高速メモリに送出す
   る他要求送出手段と、 前記判定手段により他のアクセス要求が存在しないと判
   別されたとき前記否定応答を受けたアクセス要求を前記
   所定の待ち時間の経過後に前記高速メモリに再送する再
   送手段と、 送出したアクセス要求に対して前記高速メモリから前記
   許可応答を受けたときそのアクセス要求に応じたデータ
   の読み書きを高速メモリとの間で行うデータ読み書き手
   段とを具備することを特徴とする高速メモリ制御装置。
2. 【請求項２】 データの読出要求と書込要求のうちのい
   ずれか一方を表わしたアクセス要求を受けたとき所定の
   待ち時間の経過するまでその要求に応じられない場合に
   は否定応答を返送し、直ちに応じられる場合には許可応
   答を返送する高速メモリに対して前記アクセス要求を送
   出する要求送出手段と、 送出したアクセス要求に対して前記高速メモリから前記
   否定応答を受けたとき前記高速メモリに送出すべき他の
   アクセス要求が存在するか否かを判別する判別手段と、 この判別手段により他のアクセス要求が存在すると判別
   されたときそのアクセス要求を前記高速メモリに送出す
   る第１の他要求送出手段と、 前記判別手段によって他のアクセス要求が存在しないと
   判別されかつ前記否定応答を受けてから前記所定の待ち
   時間よりも短い一定時間の経過前に前記高速メモリに送
   出すべき他のアクセス要求が発生したときこれを前記高
   速メモリに送出する第２の他要求送出手段と、 前記判別手段によって他のアクセス要求が存在しないと
   判別されかつ前記否定応答を受けてから前記一定時間の
   経過前に他のアクセス要求が発生しないとき前記否定応
   答を受けたアクセス要求を否定応答を受けてから前記所
   定の待ち時間の経過後に前記高速メモリへ再送する再送
   手段と、 送出したアクセス要求に対して前記高速メモリから前記
   許可応答を受けたときそのアクセス要求に応じたデータ
   の読み書きを高速メモリとの間で行うデータ読み書き手
   段とを具備することを特徴とする高速メモリ制御装置。
3. 【請求項３】 前記要求送出手段は、前記高速メモリに
   書き込むべきデータを一時的に保持するバッファメモリ
   を具備することを特徴とする請求項１または請求項２記
   載の高速メモリ制御装置。
4. 【請求項４】 前記他のアクセス要求は、データの読出
   要求と書込要求のうちの前回送出されたアクセス要求と
   異なる種類のアクセス要求であることを特徴とする請求
   項１または請求項２記載の高速メモリ制御装置。